KR20210089811A - 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치 - Google Patents

외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치 Download PDF

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Abstract

본 발명은 제 1 시간 구간 및 제 2 시간 구간을 순차적으로 거쳐, 전력 모드를 제 1 모드로부터 제 2 모드로 전환하도록 구성되는 전자 장치를 제공한다. 전자 장치는 제 1 모드 수신기, 제 2 모드 감지 및 제 2 모드 검증기를 포함한다. 제 1 모드 수신기는 세 개 이상의 수신 신호들에 기초하여, 제 1 시간 구간이 시작되는 경우, 제 1 감지 신호를 출력한다. 제 2 모드 감지기는 제 1 감지 신호 및 세 개 이상의 수신 신호들의 전압 레벨들의 변화에 기초하여, 제 2 시간 구간이 시작되는 경우, 제 2 감지 신호를 출력한다. 제 2 모드 검증기는 제 2 감지 신호가 수신되는 경우, 세 개 이상의 수신 신호들에 의해 생성되는 옵션 패턴을 감지하여 제 2 시간 구간이 시작되었음을 검증한다.

Description

외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치{ELECTRONIC DEVICE DETECTING CHANGE OF POWER MODE BASED ON EXTERNAL SIGNAL}
본 발명은 외부 전자 장치와 통신하는 전자 장치에 관한 것으로, 좀 더 상세하게는 외부 전자 장치로부터 신호를 수신하여, 전력 모드의 변경을 감지하는 전자 장치에 관한 것이다.
근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그것에 포함되는 전자 회로들의 동작들에 따라 고유의 기능(들)을 수행한다. 전자 장치는 단독으로 동작하거나, 다른 전자 장치와 통신하면서 동작한다. 전자 장치는 다른 전자 장치와 통신하기 위해 인터페이스 규약을 채용할 수 있다.
예로서, 송신 장치는 인터페이스 규약에 따라 수신 장치에게 신호를 송신할 수 있다. 수신 장치는 수신된 신호를 처리하여, 수신된 신호에 대응하는 데이터를 획득할 수 있다. 따라서, 송신 장치 및 수신 장치는 데이터를 교환하기 위해 인터페이스 규약에 따라 서로 통신할 수 있다.
수신 장치의 전력 모드는 수신된 신호에 기초하여, 변경될 수 있다. 예로서, 수신된 신호는 수신 장치의 전력 모드가 저전력 모드(Low Power Mode)로부터 고속 모드(High Speed Mode)로 변경될 것을 지시할 수 있다. 수신 장치는 수신된 신호를 분석하여, 전력 모드가 변경됨을 감지할 수 있다. 수신 장치가 변경된 전력 모드에서 제대로 동작하기 위해서는, 전력 모드의 변경을 제때 감지할 필요가 있다.
본 발명은 상술된 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 외부 신호에 기초하여, 프리앰블 시작 구간에서 전력 모드의 변경을 감지하는 전자 장치를 제공하는 데 있다.
본 발명의 일 실시 예에 따른 제 1 시간 구간 및 제 2 시간 구간을 순차적으로 거쳐, 전력 모드를 제 1 모드로부터 제 2 모드로 전환하도록 구성되는 전자 장치는 제 1 모드 수신기, 제 2 모드 감지 및 제 2 모드 검증기를 포함할 수 있다. 제 1 모드 수신기는 세 개 이상의 수신 신호들에 기초하여, 제 1 시간 구간이 시작되는 경우, 제 1 감지 신호를 출력할 수 있다. 제 2 모드 감지기는 제 1 감지 신호 및 세 개 이상의 수신 신호들의 전압 레벨들의 변화에 기초하여, 제 2 시간 구간이 시작되는 경우, 제 2 감지 신호를 출력할 수 있다. 제 2 모드 검증기는 제 2 감지 신호가 수신되는 경우, 세 개 이상의 수신 신호들에 의해 생성되는 옵션 패턴을 감지하여 제 2 시간 구간이 시작되었음을 검증할 수 있다.
본 발명의 다른 실시 예에 따른 전자 장치는 제 1 모드 수신기 및 제 2 모드 수신기를 포함할 수 있다. 제 1 모드 수신기는 제 1 신호, 제 2 신호 및 제 3 신호에 기초하여, 제 1 시간 구간이 시작되는 경우, 제 1 감지 신호를 출력할 수 있다. 제 2 모드 수신기는 제 1 신호 및 제 2 신호를 포함하는 제 1 신호 쌍, 제 2 신호 및 제 3 신호를 포함하는 제 2 신호 쌍, 제 1 신호 및 제 3 신호를 포함하는 제 3 신호 쌍 및 제 1 감지 신호에 기초하여, 제 2 시간 구간이 시작되는 경우 제 1 논리 값의 제 2 감지 신호를 출력할 수 있다. 제 2 모드 수신기는 제 1 신호 쌍에 의해 흐르는 제 1 전류들에 기초하여, 제 1 비교 신호를 출력하는 제 1 비교기, 제 2 신호 쌍에 의해 흐르는 제 2 전류들에 기초하여, 제 2 비교 신호를 출력하는 제 2 비교기 및 제 3 신호 쌍에 의해 흐르는 제 3 전류들에 기초하여, 제 3 비교 신호를 출력하는 제 3 비교기를 포함할 수 있다. 제 2 감지 신호의 논리 값은 제 1 비교 신호, 제 2 비교 신호 및 제 3 비교 신호에 기초하여 결정될 수 있다.
본 발명의 또 다른 실시 예에 따른 전자 장치는 제 1 모드 수신기 및 제 2 모드 수신기를 포함할 수 있다. 제 1 모드 수신기는 제 1 신호, 제 2 신호 및 제 3 신호에 기초하여, 제 1 시간 구간이 시작되는 경우, 제 1 감지 신호를 출력할 수 있다. 제 2 모드 수신기는 제 1 감지 신호가 수신되는 경우, 제 1 신호와 제 2 신호의 차이인 제 1 차이 신호, 제 2 신호와 제 3 신호의 차이인 제 2 차이 신호 및 제 3 신호와 제 1 신호의 차이인 제 3 차이 신호에 의해 생성되는 옵션 패턴을 감지하여, 제 2 시간 구간이 시작되었음을 검증할 수 있다. 제 2 모드 수신기는 제 1 차이 신호의 전압 레벨이 천이할 때, 제 2 차이 신호의 전압 레벨에 기초하여, 옵션 패턴을 감지할 수 있다.
본 발명의 실시 예에 따르면, 전자 장치는 프리앰블 시작 구간에서 전력 모드의 변경을 감지할 수 있다. 또한, 전류에 기반하여 동작하는 고속 모드 감지 회로 및 옵션 패턴을 감지하여 동작하는 고속 모드 검증 회로의 동작들을 통해, 노이즈 등으로 인해 프리앰블 구간이 오감지 되는 것을 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 장치 시스템을 보여준다.
도 2는 저전력 구간 및 고속 구간을 설명하기 위한 그래프이다.
도 3은 도 1의 제 2 전자 장치의 동작을 설명하기 위한 흐름도이다.
도 4는 도 1의 고속 모드 감지 회로의 예시적인 블록도이다.
도 5는 도 4의 비교기를 설명하기 위한 블록도이다.
도 6은 프리앰블 옵션 패턴의 일 실시 예를 설명하기 위한 그래프이다.
도 7은 프리앰블 옵션 패턴의 일 실시 예를 설명하기 위한 그래프이다.
도 8은 도 1의 고속 모드 검증 회로의 예시적인 블록도이다.
도 9는 도 8의 제 1 판별 회로의 예시적인 블록도이다.
도 10은 도 8의 제 2 판별 회로의 예시적인 블록도이다.
도 11은 도 1의 클럭 복원 회로의 동작을 설명하기 위한 블록도이다.
도 12는 본 발명의 실시 예들에 따른 전자 장치를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치 시스템을 보여준다. 도 1을 참조하면, 전자 장치 시스템은 제 1 전자 장치(100) 및 제 2 전자 장치(200)를 포함할 수 있다.
제 1 전자 장치(100)는 신호 생성기(110), 제 1 송신기(120), 제 2 송신기(130), 그리고 제 3 송신기(140)를 포함할 수 있다. 신호 생성기(110)는 신호들(S1, S2, S3)을 생성할 수 있다. 제 1 송신기(120), 제 2 송신기(130), 및 제 3 송신기(140)는 세 개의 통신 선로들(ML)을 통해, 신호들(S1, S2, S3)을 출력할 수 있다.
제 1 송신기(120), 제 2 송신기(130) 및 제 3 송신기(140)는 다양한 통신 프로토콜들 중 하나에 기반하여 신호들을 송신할 수 있다. 예를 들어, 제 1 송신기(120), 제 2 송신기(130) 및 제 3 송신기(140)는 MIPI(Mobile Industry Processor Interface)에서 정해진 C-PHY의 프로토콜에 기반하여 신호들을 송신할 수 있다. 그러나, 이 예시는 더 나은 이해를 가능하게 하기 위한 것이고, 본 발명은 이 예시로 한정되지 않는다. 제 1 전자 장치(100) 및 제 2 전자 장치(200)는 셋 이상의 통신 선로들을 통한 통신과 관련되는 어떠한 물리 계층 스펙 및 어떠한 인터페이스 규약이든 따를 수 있다.
제 2 전자 장치(200)는 세 개의 통신 선로들(ML)을 통해, 신호들(S1, S2, S3)을 수신할 수 있다. 제 2 전자 장치(200)는 제 1 수신기(210), 제 2 수신기(220), 제 3 수신기(230), 저전력 모드 수신기(Low Power Mode Receiver, 240), 고속 모드 감지 회로(250), 고속 모드 검증 회로(260) 및 클럭 복원 회로(270)를 포함할 수 있다. 고속 모드 감지 회로(250) 및 고속 모드 검증 회로(260)는 고속 모드를 감지하는데 이용되므로, 고속 모드 수신기(High Speed Mode Receiver)로 표현될 수도 있다.
제 1 수신기(210), 제 2 수신기(220) 및 제 3 수신기(230)는 세 개의 통신 선로들(ML)을 통해, 각각 신호들(S1, S2, S3)을 수신할 수 있다. 본 명세서에서, 신호들(S1, S2, S3)은 수신 신호(S1, S2, S3)로 표현될 수도 있다. 수신기들(210, 220, 230) 각각은 기준 전압(Vref)을 수신할 수 있다. 수신기들(210, 220, 230)은 신호들(S1, S2, S3)의 전압 레벨들과 기준 전압(Vref)의 전압 레벨에 기반하여, 각각 신호들(S10, S20, S30)을 출력할 수 있다. 예로서, 신호(S10)의 전압 레벨은 신호(S1)의 전압 레벨과 기준 전압(Vref)의 전압 레벨 사이의 레벨 차이에 의해 결정될 수 있다. 신호들(S20, S30)과 신호들(S2, S3)과의 관계는 신호(S10)와 신호(S1)와의 관계와 실질적으로 동일할 수 있다.
저전력 모드 수신기(240)는 신호들(S10, S20, S30)을 수신할 수 있다. 저전력 구간의 각 구간들에서, 신호들(S10, S20, S30)은 특정한 전압 레벨들을 가질 수 있다. 저전력 모드 수신기(240)는 신호들(S10, S20, S30)의 전압 레벨들의 변화에 기초하여, 저전력 구간 중 준비 구간(preparation interval)이 시작되는 것을 감지할 수 있다. 저전력 모드 수신기(240)는 저전력 구간 중 준비 구간이 시작되는 경우, 제어 신호(CS0)를 생성할 수 있다. 본 명세서에서, “저전력 구간(Low Power interval)”은 전자 장치가 저전력 모드로 동작하는 시간 구간을 의미할 수 있다. 또한, “고속 구간(High Speed interval)”은 전자 장치가 고속 모드로 동작하는 시간 구간을 의미할 수 있다. “준비 구간”은 제 2 전자 장치(200)의 전력 모드가 저전력 모드로부터 고속 모드로 변경되기 직전의 시간 구간 일 수 있다. 본 명세서에서 “특정 구간이 시작된다”는 것은 전자 장치가 특정 구간에 진입하는 것을 의미할 수 있다.
고속 모드 감지 회로(250)는 제어 신호(CS0) 및 신호들(S1, S2, S3)을 수신할 수 있다. 제어 신호(CS0)가 수신되는 경우, 고속 모드 감지 회로(250)는 활성화될 수 있다. 활성화된 고속 모드 감지 회로(250)는 신호들(S1, S2, S3)에 기초하여, 고속 모드 중 프리앰블 구간(preamble interval)이 시작되는 것을 감지할 수 있다. 프리앰블 구간은 고속 모드의 연속된 구간들 중 가장 먼저 시작되는 시간 구간일 수 있다. 고속 모드 감지 회로(250)는 프리엠블 구간이 시작되는 것을 감지하는 경우, 제어 신호(CS1)를 출력할 수 있다.
고속 모드 검증 회로(260)는 제어 신호(CS1) 및 신호들(S1, S2, S3)을 수신할 수 있다. 제어 신호(CS1)가 수신되는 경우, 고속 모드 검증 회로(260)는 활성화될 수 있다. 활성화된 고속 모드 검증 회로(260)는 신호들(S1, S2, S3)에 기초하여, 프리엠블 구간이 시작되었는지 여부를 검증할 수 있다. 프리엠블 구간이 시작되었다는 것이 검증되는 경우, 고속 모드 검증 회로(260)는 제어 신호(CS2)를 출력할 수 있다.
제어 신호(CS0)에 기초하여, 고속 모드 감지 회로(250) 및 고속 모드 검증 회로(260)는 저전력 구간에서 비활성화되고, 고속 구간에서 활성화될 수 있다. 또한, 고속 모드 검증 회로(260)는 제어 신호(CS1)가 수신되는 시점에서부터 활성화될 수 있다. 따라서, 제 2 전자 장치(200)는 보다 저전력으로 동작할 수 있다.
클럭 복원 회로(270)는 제어 신호(CS2)를 수신할 수 있다. 클럭 복원 회로(270)는 제어 신호(CS2)가 수신되는 경우, 신호들(S1, S2, S3)로부터 클럭 신호를 복원할 수 있다. C-PHY 프로토콜에 기반하여, 제 1 송신기(120), 제 2 송신기(130) 및 제 3 송신기(140)는 데이터를 포함하는 신호들과 클럭 신호를 결합하여 송신할 수 있다. 결합된 클럭 신호는 임베디드 클럭일 수 있다. 임베디드 클럭은 신호들(S1, S2, S3)에도 나타날 수 있다.
클럭 복원 회로(270)는 신호들(S1, S2, S3)의 전압 레벨들의 변화에 기초하여, 1UI(Unit Interval)를 식별할 수 있다. 클럭 복원 회로(270)는 1UI(Unit Interval)을 식별하여, 클럭 신호를 복원할 수 있다.
제어 신호(CS2)가 프리엠블 구간이 끝나는 지점에서 생성되는 경우, 클럭 복원 회로(270)는 1UI를 제대로 식별할 수 없다. 본 발명의 실시 예에 따르면, 고속 모드 감지 회로(250) 및 고속 모드 검증 회로(260)의 동작들을 통해, 프리엠블 구간의 시작 지점에서, 제어 신호(CS2)가 생성될 수 있다. 즉, 본 발명의 실시 예에 따르면, 프리엠블 구간의 시작 지점에서 생성되는 제어 신호(CS2)에 의해, 클럭 복원 회로(270)가 제대로 동작할 수 있다.
노이즈(noise)로 인해, 프리엠블 구간이 시작되기 전에 제어 신호들(CS1, CS2)이 생성되는 경우에도, 클럭 복원 회로(270)가 오동작할 수 있다. 본 발명은 전류에 기반하여 동작하는 고속 모드 감지 회로(250)를 이용함으로써, 노이즈의 영향을 감소시킬 수 있다. 또한, 고속 모드 검증 회로(260)를 이용하여 프리엠블 구간이 시작되었는지 여부를 한 번 더 검증함으로써, 클럭 복원 회로(270)가 오동작하는 것을 방지할 수 있다.
도 2는 저전력 구간 및 고속 구간을 설명하기 위한 그래프이다.
도 2의 그래프를 참조하면, 도 1의 제 2 전자 장치(200)의 전력 모드가 저전력 모드로부터 고속 모드로 변하는 시간 구간이 도시된다. 저전력 모드 구간 중 전력 모드가 고속 모드로 전환되기 직전의 시간 구간은 준비 구간(preparation interval)으로 표현된다. 즉, 전력 모드가 저전력 모드로부터 고속 모드로 전환되는 경우, 준비 구간은 저전력 구간 중 가장 나중에 수행되는 시간 구간일 수 있다. 또한, 고속 모드 구간 중 전력 모드가 고속 모드로 전환된 직후의 시간 구간은 프리앰블 구간(preamble interval)으로 표현된다. 즉, 전력 모드가 저전력 모드로부터 고속 모드로 전환되는 경우, 프리앰블 구간은 고속 구간 중 가장 처음에 수행되는 시간 구간일 수 있다.
저전력 모드 구간에서, 신호들(S1, S2, S3)의 전압 레벨들이 구간(또는, 시간)에 따라 변할 수 있다. 신호들(S1, S2, S3)은 전압 신호들일 수 있다. 신호들(S1, S2, S3)은 저전력 구간에서, 고전압 레벨(LVHigh), 중간 전압 레벨(LVMid) 또는 저전압 레벨(LVLow)을 가질 수 있다. 고전압 레벨(LVHigh)은 중간 전압 레벨(LVMid) 보다 높고, 중간 전압 레벨(LVMid)은 저전압 레벨(LVLow)보다 높을 수 있다. 신호(S1)는 저전력 모드 구간에서, 순차적으로 고전압 레벨(LVHigh), 저전압 레벨(LVLow), 저전압 레벨(LVLow)을 가질 수 있다. 신호(S2) 역시, 저전력 모드 구간에서, 순차적으로 고전압 레벨(LVHigh), 저전압 레벨(LVLow), 저전압 레벨(LVLow)을 가질 수 있다. 신호(S3)는 저전력 모드 구간에서, 순차적으로 고전압 레벨(LVHigh), 고전압 레벨(LVHigh), 저전압 레벨(LVLow)을 가질 수 있다.
도 1의 제 1 수신기(210), 제 2 수신기(220), 및 제 3 수신기(230)는 각각 신호들(S1, S2, S3)을 기준 전압(Vref)과 비교하여, 신호들(S10, S20, S30)을 출력할 수 있다. 신호들(S1, S2, S3)의 전압 레벨의 변화에 따라, 신호들(S10, S20, S30)의 전압 레벨 역시 변경될 수 있다. 도 1의 저전력 모드 수신기(240)는 신호들(S10, S20, S30)의 전압 레벨들이 변하는 패턴에 기초하여, 준비 구간을 감지할 수 있다. 예로서, 저전력 모드 수신기(240)는 신호들(S1, S2, S3)의 전압 레벨들이 모두 제 3 전압 레벨(LVLow)이 되는 경우, 제어 신호(CS0)를 출력할 수 있다.
준비 구간이 완료된 이후에, 고속 모드 구간이 시작될 수 있다. 고속 모드 구간은 프리앰블 구간, 동기화 구간 등을 포함할 수 있다. 고속 모드 구간 중 프리앰블 구간이 가장 먼저 시작될 수 있다. 프리앰블 구간에서, 신호들(S1, S2, S3)은 주기적으로 천이하는 클럭 형태의 신호일 수 있다. 프리앰블 구간에서, 신호들(S1, S2, S3)은 C-PHY의 프로토콜에 의해 정의된 옵션 패턴(option pattern)을 나타낼 수 있다. 신호들(S1, S2, S3)은 C-PHY의 프로토콜에 의해 정의되는 다양한 옵션 패턴들을 나타낼 수 있다. 프리앰블 구간에서, 신호들(S1, S2, S3)은 다양한 옵션 패턴들 중 C-PHY의 프로토콜에 의해 정의되는 하나의 옵션 패턴을 나타낼 수 있다.
도 1의 제 2 전자 장치(200)는 C-PHY의 프로토콜에 의해 정의된 옵션 패턴에 대한 정보를 획득하거나, 저장할 수 있다. 제 2 전자 장치(200)는 획득하거나 저장된 정보에 기초하여, 신호들(S1, S2, S3)이 나타내는 옵션 패턴이 C-PHY의 프로토콜에 의해 정의된 옵션 패턴과 동일한지 여부를 확인할 수 있다. 제 2 전자 장치(200)는 C-PHY의 프로토콜에 의해 정의되는 옵션 패턴에 관한 정보를 도 1의 제 1 전자 장치(100)로부터 획득할 수 있다. 또한, 사용자에 의해, C-PHY의 프로토콜에 의해 정의되는 옵션 패턴에 관한 정보가 제 2 전자 장치에 저장될 수도 있다. 이 경우, 도 1의 고속 모드 검증 회로(260)의 구성들 중 C-PHY의 프로토콜에 의해 정의되는 옵션 패턴과 관련된 구성들만 활성화되도록 설정될 수 있다.
프리앰블 구간에서, 신호들(S1, S2, S3)은 옵션 패턴 “1”을 나타내거나 옵션 패턴 “3”을 나타낼 수 있다. 도 2에서는 신호들(S1, S2, S3)이 옵션 패턴 “3”을 나타내는 경우가 도시된다. 옵션 패턴 “3” 및 옵션 패턴 “1”은 각각 도 6 및 도 7을 참조하여 설명된다.
도 1의 고속 모드 감지 회로(250)는 신호들(S1, S2, S3)의 전압 레벨들이 모두 저전압 레벨(LVLow)이었다가 다른 레벨로 천이되는 것을 감지하여, 제어 신호(CS1)를 출력할 수 있다.
도 1의 고속 모드 검증 회로(260)는 신호들(S1, S2, S3)이 프리앰블 옵션패턴을 나타내는 것을 감지하여, 제어 신호(CS2)를 출력할 수 있다. 본 명세서에서, “프리앰블 옵션 패턴”은 C-PHY의 프로토콜에 의해 프리앰블 구간에서 신호들(S1, S2, S3)이 나타내기로 약속된 옵션 패턴을 의미할 수 있다. 다만, 본 발명은 이에 한정되지 않고, “프리앰블 옵션 패턴”은 신호들(S1, S2, S3)로부터 선택되는 신호 쌍들의 차이 신호들이 나타내는 옵션 패턴을 의미할 수도 있다.
프리앰블 구간은 시간 순서에 따라, 프리앰블 시작 구간(prebegin interval)과 프리앰블 완료 구간(preend interval)으로 구분될 수 있다. 고속 모드 감지 회로(250) 및 고속 모드 검증 회로(260)의 동작들을 통해, 본 발명은 프리앰블 구간 중 프리앰블 시작 구간에서, 제어 신호(CS1) 및 제어 신호(CS2)를 출력할 수 있다.
도 3은 도 1의 제 2 전자 장치의 동작을 설명하기 위한 흐름도이다.
S110 동작에서, 도 1의 제 2 전자 장치(200)는 제 1 전자 장치(100)로부터 신호들(S1, S2, S3)을 수신할 수 있다. 제 2 전자 장치(200)의 전력 모드가 고속 모드로 전환되기 직전의 저전력 모드 구간에서, 신호들(S1, S2, S3)의 전압 레벨들은 특정 패턴을 띄며 변할 수 있다. 특히, 도 2의 준비 구간에서, 신호들(S1, S2, S3)은 모두 저전압 레벨(LVLow)을 가질 수 있다.
S120 동작에서, 신호들(S1, S2, S3)이 모두 저전압 레벨(LVLow)이 되는 경우, 도 1의 저전력 모드 수신기(240)는 제어 신호(CS0)를 출력할 수 있다. 즉, 신호들(S1, S2, S3)에 기초하여, 저전력 모드 수신기(240)는 준비 구간이 시작되는 것을 감지할 수 있다. 준비 구간이 시작이 감지되는 경우, 저전력 모드 수신기(240)는 제어 신호(CS0)를 출력할 수 있다.
준비 구간이 완료된 후 프리앰블 구간이 시작되는 경우, S130 동작에서, 제 2 전자 장치(200)는 프리앰블 옵션 패턴을 나타내는 신호들(S1, S2, S3)을 수신할 수 있다.
S140 동작에서, 제어 신호(CS0)가 수신되는 경우, 도 1의 고속 모드 감지 회로(250)는 활성화될 수 있다. 활성화된 고속 모드 감지 회로(250)는 신호들(S1, S2, S3)이 제 3 전압 레벨(LVLow)을 가지지 않는 것에 기초하여, 프리앰들 구간이 시작되었음을 감지할 수 있다. 프리앰들 구간의 시작이 감지되는 경우, 고속 모드 감지 회로(250)는 제어 신호(CS1)를 출력할 수 있다.
S150 동작에서, 제어 신호(CS1)가 수신되는 경우, 도 1의 고속 모드 검증 회로(260)는 활성화될 수 있다. 활성화된 고속 모드 검증 회로(260)는 신호들(S1, S2, S3)이 프리앰블 옵션 패턴을 나타내는 것에 기초하여, 프리앰들 구간이 시작되었음을 검증할 수 있다. 프리앰들 구간의 시작이 검증되는 경우, 고속 모드 검증 회로(260)는 제어 신호(CS2)를 출력할 수 있다.
S160 동작에서, 제어 신호(CS2)가 수신되는 경우, 클럭 복원 회로(270)는 신호들(S1, S2, S3)에 기초하여, 클럭을 복원할 수 있다.
도 4는 도 1의 고속 모드 감지 회로의 예시적인 블록도이다.
도 4의 고속 모드 감지 회로(250)는 신호들(S1, S2, S3)에 기초하여, 프리앰블 구간이 시작되었음을 감지하는 예시적인 구성으로 이해될 것이다. 도 4를 참조하면, 고속 모드 감지 회로(250)는 제 1 비교기(251), 제 2 비교기(252), 제 3 비교기(253) 및 로직 게이트(254)를 포함할 수 있다.
제 1 비교기(251)는 신호들(S1, S2)을 수신할 수 있다. 신호들(S1, S2)은 각각 제 1 비교기(251)의 반전 단자 및 비반전 단자로 입력될 수 있으나, 본 발명은 이에 한정되지 않는다. 제 1 비교기(251)는 신호들(S1, S2)을 비교하여, 신호(Cout1)를 출력할 수 있다. 구체적으로, 신호들(S1, S2)의 전압 레벨이 동일한 경우, 신호(Cout1)는 제 1 논리 값을 가질 수 있다. 예로서, 제 1 논리 값은 “0”의 논리 값일 수 있다. 신호들(S1, S2)의 전압 레벨이 상이한 경우, 신호(Cout1)는 제 2 논리 값을 가질 수 있다. 예로서, 제 2 논리 값은 “1”의 논리 값일 수 있다. 다만, 본 발명은 이에 한정되지 않고, 신호(Cout1)는 제 1 논리 값에 대응하는 전압 레벨 또는 제 2 논리 값에 대응하는 전압 레벨을 가질 수도 있다.
제 2 비교기(252)는 신호들(S2, S3)을 비교하여, 신호(Cout2)를 출력할 수 있다. 또한, 제 3 비교기(253)는 신호들(S3, S1)을 비교하여, 신호(Cout3)를 출력할 수 있다. 이외에, 제 2 비교기(252) 및 제 3 비교기(253) 역시 제 1 비교기(251)와 실질적으로 동작들을 제공할 수 있으므로, 이하 중복되는 설명은 생략된다.
로직 게이트(254)는 신호들(Cout1, Cout2, Cout3)을 수신할 수 있다. 로직 게이트(254)는 신호들(Cout1, Cout2, Cout3)에 대해 OR 연산(OR Operation)을 수행하여, 제어 신호(CS1)를 생성할 수 있다. 신호들(Cout1, Cout2, Cout3)이 모두 제 1 논리 값을 갖는 경우, 제어 신호(CS1)는 제 1 논리 값을 가질 수 있다. 신호들(Cout1, Cout2, Cout3) 중 적어도 하나가 제 2 논리 값을 갖는 경우, 제어 신호(CS1)는 제 2 논리 값을 가질 수 있다.
즉, 도 2의 준비 구간에서, 고속 모드 감지 회로(250)는 제 1 논리 값을 갖는 제어 신호(CS1)를 출력할 수 있다. 도 2의 프리앰블 구간이 시작되는 경우, 고속 모드 감지 회로(250)는 제 2 논리 값을 갖는 제어 신호(CS1)를 출력할 수 있다. “제 1 논리 값을 갖는 제어 신호(CS1)를 출력하는 것”과 “제 2 논리 값을 갖는 제어 신호(CS1)를 출력하는 것”은 각각 “제어 신호(CS1)를 출력하지 않는 것”과 “제어 신호(CS1)를 출력하는 것”에 대응할 수 있다.
도 5는 도 4의 비교기를 설명하기 위한 블록도이다.
도 5의 비교기(300)는 도 4의 비교기(251)에 포함될 수 있다. 도 4의 비교기들(252, 253) 역시 비교기(251)와 실질적으로 동일하게 구성될 수 있으므로, 비교기들(252, 253)의 구성에 관한 설명은 생략된다.
비교기(300)는 전류 출력 회로(310), 제어 회로(320), 제 1 스위치 회로(330), 제 2 스위치 회로(340) 및 저항(350)을 포함할 수 있다.
전류 출력 회로(310)는 복수의 트랜지스터들(311, 312)을 포함할 수 있다. 이하 설명들에서, 전류 출력 회로(310)는 두 개의 PMOS 트랜지스터들을 포함하는 것으로 가정되나, 본 발명은 이에 한정되지 않는다. 트랜지스터들(311, 312)의 소스 단자들은 공급 라인으로 연결될 수 있다. 트랜지스터들(311, 312)의 소스 단자들은 공급 라인으로부터 공급 전압(VDD)을 제공받을 수 있다. 트랜지스터들(311, 312)의 게이트 단자들은 각각 신호들(S1, S2)을 입력받을 수 있다. 트랜지스터들(311, 312)의 드레인 단자들은 각각 트랜지스터들(321, 322)의 드레인 단자들로 연결될 수 있다.
프리앰블 구간에서, 신호들(S1, S2, S3)은 제 1 전압 레벨 또는 제 2 전압 레벨을 가질 수 있다. 제 1 전압 레벨은 제 2 전압 레벨보다 낮을 수 있다. 예로서, 제 1 전압 레벨은 접지 전압(VSS)의 레벨이고, 제 2 전압 레벨은 공급 전압(VDD)의 레벨일 수 있다.
트랜지스터(311)는 신호(S1)의 전압 레벨에 기초하여, 소스 단자로부터 드레인 단자로 전류를 출력할지 여부를 결정할 수 있다. 신호(S1)가 제 1 전압 레벨을 갖는 경우, 소스 단자로부터 드레인 단자로 전류를 출력할 수 있다. 따라서, 트랜지스터(311)의 드레인 단자의 전압 레벨은 제 2 전압 레벨로 상승할 수 있다. 실제로는 트랜지스터(311)의 문턱 전압 및 전선의 저항으로 인해, 트랜지스터(311)의 드레인 단자의 전압 레벨이 제 2 전압 레벨로 도달하지 못할 수도 있다. 그러나, 설명의 편의를 위해, 트랜지스터(311)의 문턱 전압 및 전선에서의 저항으로 인한 전압 강하는 무시한다. 신호(S1)가 제 2 전압 레벨을 갖는 경우, 트랜지스터(311)는 소스 단자로부터 드레인 단자로 전류를 출력하지 않을 수 있다. 이 경우, 트랜지스터(311)의 드레인 단자의 전압 레벨은 정의되지 않을 수 있다.
트랜지스터(312)는 트랜지스터(311)와 실질적으로 동일한 동작들을 제공하므로, 이하 중복되는 설명은 생략된다.
제어 회로(310)는 복수의 트랜지스터들(321, 322)을 포함할 수 있다. 이하 설명들에서, 제어 회로(310)는 두 개의 NMOS 트랜지스터들을 포함하는 것으로 가정되나, 본 발명은 이에 한정되지 않는다. 트랜지스터들(321, 322)의 드레인 단자들은 각각 트랜지스터들(311, 312)로 연결될 수 있다. 트랜지스터들(321, 322)의 게이트 단자들은 각각 드레인 단자들로 연결될 수 있다. 트랜지스터들(321, 322)의 소스 단자들은 접지 라인으로 연결될 수 있다. 트랜지스터들(321, 322)의 소스 단자들은 접지 라인으로부터 접지 전압(VSS)을 제공할 수 있다. 접지 전압(VSS)의 전압 레벨은 공급 전압(VDD)의 전압 레벨보다 낮을 수 있다.
트랜지스터(321)의 드레인 단자는 트랜지스터(311)의 드레인 단자로 연결될 수 있다. 트랜지스터(321)의 게이트 단자와 트랜지스터(321)의 드레인 단자가 연결되어 있으므로, 트랜지스터(321)는 트랜지스터(311)의 드레인 단자의 전압 레벨에 기초하여, 드레인 단자로부터 소스 단자로 전류를 출력할지 여부를 결정할 수 있다. 트랜지스터(311)의 드레인 단자의 전압 레벨이 제 2 전압 레벨인 경우, 트랜지스터(321)는 드레인 단자로부터 소스 단자로 전류를 출력할 수 있다. 트랜지스터(311)의 드레인 단자의 전압 레벨이 제 2 전압 레벨이 아닌 경우(예로서, 트랜지스터(311)의 드레인 단자의 전압 레벨이 제 1 전압 레벨인 경우), 트랜지스터(321)는 드레인 단자로부터 소스 단자로 전류를 출력하지 않을 수 있다. 즉, 신호(S1)의 전압 레벨이 제 1 전압 레벨인 경우, 트랜지스터(321)의 게이트 단자의 전압 레벨은 제 2 전압 레벨일 수 있다. 신호(S1)의 전압 레벨이 제 2 전압 레벨인 경우, 전압(V1)의 전압 레벨은 정의되지 않을 수 있다.
트랜지스터(322)는 트랜지스터(321)와 실질적으로 동일한 동작들을 제공하므로, 이하 중복되는 설명은 생략된다.
제 1 스위치(330)는 전압(V1) 및 전압(V2)에 기초하여, 노드(ND0)로 전류를 출력할 수 있다. 전압(V1) 및 전압(V2)은 각각 트랜지스터(321)의 게이트 단자의 전압 및 트랜지스터(322)의 게이트 단자의 전압을 의미할 수 있다.
제 1 스위치 회로(330)는 복수의 트랜지스터(331~336)를 포함할 수 있다. 트랜지스터들(331, 332)은 전류 미러(current mirrors)로서 동작할 수 있다. 트랜지스터들(335, 336) 역시 전류 미러로서 동작할 수 있다. 이하 설명들에서, 트랜지스터들(331, 332, 335, 336)은 PMOS 트랜지스터들인 것으로 가정되고, 트랜지스터들(333, 334)은 NMOS 트랜지스터로 가정되나, 본 발명은 이에 한정되지 않는다.
트랜지스터(333)는 게이트 단자로 전압(V1)을 입력받을 수 있다. 트랜지스터(333)는 전압(V1)의 전압 레벨에 기초하여, 드레인 단자로부터 소스 단자로 전류를 출력할지 여부를 결정할 수 있다. 예로서, 전압(V1)의 레벨이 제 1 전압 레벨인 경우, 드레인 단자로부터 소스 단자로 전류를 출력하지 않을 수 있다. 전압(V1)의 레벨이 제 2 전압 레벨인 경우, 드레인 단자로부터 소스 단자로 전류를 출력할 수 있다.
트랜지스터(333)를 통하여 전류가 흐르지 않는 경우, 트랜지스터들(331, 332) 각각을 통하여 전류가 흐르지 않을 수 있다. 트랜지스터(333)를 통하여 전류가 흐르는 경우, 트랜지스터들(331, 332) 각각을 통하여 전류가 흐를 수 있다.
트랜지스터(334)는 게이트 단자로 전압(V2)을 입력받을 수 있다. 트랜지스터(334)는 전압(V2)의 전압 레벨에 기초하여, 드레인 단자로부터 소스 단자로 전류를 출력할지 여부를 결정할 수 있다. 트랜지스터(334)는 트랜지스터(333)와 실질적으로 동일한 동작들을 제공하므로, 이하 중복되는 설명은 생략된다.
트랜지스터(335)의 드레인 단자의 전압 레벨에 기초하여, 트랜지스터들(335, 336) 각각을 통하여 전류가 흐를지 여부가 결정될 수 있다. 트랜지스터(335)의 드레인 단자의 전압 레벨이 제 1 전압 레벨인 경우, 트랜지스터들(335, 336) 각각을 통하여 전류가 흐를 수 있다. 트랜지스터(335)의 드레인 단자의 전압 레벨이 제 2 전압 레벨인 경우, 트랜지스터들(335, 336) 각각을 통하여 전류가 흐르지 않을 수 있다.
복수의 트랜지스터(331~336)의 동작들을 통해, 신호들(S1, S2)의 전압 레벨들이 각각 제 2 전압 레벨 및 제 1 전압 레벨인 경우, 제 1 스위치 회로(330)는 노드(ND0)로 전류를 출력할 수 있다. 신호(S1)의 전압 레벨과 무관하게 신호(S2)의 전압 레벨이 제 2 전압 레벨인 경우, 제 1 스위치 회로(330)는 노드(ND0)로 전류를 출력하지 않을 수 있다.
제 2 스위치 회로(340)는 제 1 스위치 회로(330)와 대칭적으로 동작하므로, 이하 중복되는 설명은 생략된다. 복수의 트랜지스터(341~346)의 동작들을 통해, 신호들(S1, S2)의 전압 레벨들이 각각 제 1 전압 레벨 및 제 2 전압 레벨인 경우, 제 2 스위치 회로(340)는 노드(ND0)로 전류를 출력할 수 있다. 노드(ND0)로 전류가 출력되는 경우, 노드(ND0)는 저항(350)에 비례하는 전압 레벨을 가질 수 있다. 신호(S2)의 전압 레벨과 무관하게 신호(S1)의 전압 레벨이 제 2 전압 레벨인 경우, 제 2 스위치 회로(340)는 노드(ND0)로 전류를 출력하지 않을 수 있다. 노드(ND0)로 전류를 출력되지 않는 경우, 노드(ND0)는 저항(350)에 의해 제 1 전압 레벨을 가질 수 있다.
제 1 스위치 회로(330) 및 제 2 스위치 회로(340)의 동작들을 종합해보면, 신호들(S1, S2)의 전압 레벨들이 상이한 경우, 노드(ND0)로 전류가 출력될 수 있다. 노드(ND0)로 전류가 출력되는 경우, 신호(Cout1)의 논리 값은 제 2 논리 값일 수 있다. 또한, 신호들(S1, S2)의 전압 레벨들이 동일한 경우, 노드(ND0)로 전류가 출력되지 않을 수 있다. 노드(ND0)로 전류가 출력되지 않는 경우, 신호(Cout1)의 논리 값은 제 1 논리 값일 수 있다.
도 6은 프리앰블 옵션 패턴의 일 실시 예를 설명하기 위한 그래프이다. 그래프의 가로축은 시간을 나타내고, 세로축은 신호들(S1, S2, S3)로부터 선택되는 신호 쌍들의 차이 신호들(S1-S2, S2-S3, S3-S1)을 나타낸다.
“프리앰블 옵션 패턴”은 C-PHY의 프로토콜에 의해 프리앰블 구간에서 신호들(S1, S2, S3)이 나타내기로 약속된 옵션 패턴일 수 있다. 도 1의 고속 모드 검증 회로(260)는 차이 신호들(S1-S2, S2-S3, S3-S1)을 계산할 수 있다. 도 6을 참조하면, 프리앰블 옵션 패턴 “3”을 갖는 신호들(S1, S2, S3)의 쌍들의 차이 신호들(S1-S2, S2-S3, S3-S1)이 도시된다.
차이 신호(S3-S1)의 전압 레벨이 제 1 전압 레벨(LV1)로부터 제 2 전압 레벨(LV2)로 천이할 때, 차이 신호(S1-S2)의 전압 레벨은 제 2 전압 레벨(LV2)일 수 있다. 동작 (a0)에서, 고속 모드 검증 회로(260)는 차이 신호(S1-S2)의 전압 레벨이 제 2 전압 레벨(LV2)인지 여부를 확인할 수 있다. 제 1 전압 레벨(LV1) 및 제 2 전압 레벨(LV2)은 각각 접지 전압(VSS)의 전압 레벨 및 공급 전압(VDD)의 전압 레벨일 있으나, 본 발명은 이에 한정되지 않는다.
차이 신호(S2-S3)의 전압 레벨이 제 1 전압 레벨(LV1)로부터 제 2 전압 레벨(LV2)로 천이할 때, 차이 신호(S3-S1)의 전압 레벨은 제 2 전압 레벨(LV2)일 수 있다. 동작 (b0)에서, 고속 모드 검증 회로(260)는 차이 신호(S3-S1)의 전압 레벨이 제 2 전압 레벨(LV2)인지 여부를 확인할 수 있다.
차이 신호(S1-S2)의 전압 레벨이 제 1 전압 레벨(LV`)로부터 제 2 전압 레벨(LV2)로 천이할 때, 차이 신호(S2-S3)의 전압 레벨은 제 2 전압 레벨(LV2)일 수 있다. 동작 (c0)에서, 고속 모드 검증 회로(260)는 차이 신호(S2-S3)의 전압 레벨이 제 2 전압 레벨(LV2)인지 여부를 확인할 수 있다.
차이 신호(S3-S1)의 전압 레벨이 제 2 전압 레벨(LV2)로부터 제 1 전압 레벨(LV1)로 천이할 때, 차이 신호(S1-S2)의 전압 레벨은 제 1 전압 레벨(LV1)일 수 있다. 동작 (d0)에서, 고속 모드 검증 회로(260)는 차이 신호(S1-S2)의 전압 레벨이 제 1 전압 레벨(LV1)인지 여부를 확인할 수 있다.
차이 신호(S2-S3)의 전압 레벨이 제 2 전압 레벨(LV2)로부터 제 1 전압 레벨(LV1)로 천이할 때, 차이 신호(S3-S1)의 전압 레벨은 제 1 전압 레벨(LV1)일 수 있다. 동작 (e0)에서, 고속 모드 검증 회로(260)는 차이 신호(S3-S1)의 전압 레벨이 제 1 전압 레벨(LV1)인지 여부를 확인할 수 있다.
차이 신호(S1-S2)의 전압 레벨이 제 2 전압 레벨(LV2)로부터 제 1 전압 레벨(LV1)로 천이할 때, 차이 신호(S2-S3)의 전압 레벨은 제 1 전압 레벨(LV1)일 수 있다. 동작 (f0)에서, 고속 모드 검증 회로(260)는 차이 신호(S2-S3)의 전압 레벨이 제 1 전압 레벨(LV1)인지 여부를 확인할 수 있다.
동작 (a0) 내지 동작 (f0)에 기초하여, 신호들(S1, S2, S3)이 프리앰블 옵션 패턴 “3”을 나타냄이 검증되는 경우, 고속 모드 검증 회로(260)는 제어 신호(CS2)를 출력할 수 있다.
도 6을 참조하여서는, 고속 모드 검증 회로(260)가 옵션 패턴을 검증하기 위해, 동작 (a0) 내지 동작 (f0) 순서로 동작하는 것으로 설명되지만, 본 발명은 이에 한정되지 않는다. 예로서, 고속 모드 검증 회로(260)는 동작 (a0) 내지 동작 (f0) 중 임의의 동작부터 수행할 수도 있다.
도 7은 프리앰블 옵션 패턴의 일 실시 예를 설명하기 위한 그래프이다. 그래프의 가로축은 시간을 나타내고, 세로축은 신호들(S1, S2, S3)로부터 선택되는 신호 쌍들의 차이 신호들(S1-S2, S2-S3, S3-S1)을 나타낸다.
도 7을 참조하면, 프리앰블 옵션 패턴 “1”을 갖는 신호들(S1, S2, S3)의 쌍들의 차이 신호들(S1-S2, S2-S3, S3-S1)이 도시된다.
차이 신호(S2-S3)의 전압 레벨이 제 1 전압 레벨(LV1)로부터 제 2 전압 레벨(LV2)로 천이할 때, 차이 신호(S1-S2)의 전압 레벨은 제 2 전압 레벨(LV2)일 수 있다. 동작 (a1)에서, 고속 모드 검증 회로(260)는 차이 신호(S1-S2)의 전압 레벨이 제 2 전압 레벨(LV2)인지 여부를 확인할 수 있다.
차이 신호(S3-S1)의 전압 레벨이 제 1 전압 레벨(LV1)로부터 제 2 전압 레벨(LV2)로 천이할 때, 차이 신호(S2-S3)의 전압 레벨은 제 2 전압 레벨(LV2)일 수 있다. 동작 (b1)에서, 고속 모드 검증 회로(260)는 차이 신호(S2-S3)의 전압 레벨이 제 2 전압 레벨(LV2)인지 여부를 확인할 수 있다.
차이 신호(S1-S2)의 전압 레벨이 제 1 전압 레벨(LV1)로부터 제 2 전압 레벨(LV2)로 천이할 때, 차이 신호(S3-S1)의 전압 레벨은 제 2 전압 레벨(LV2)일 수 있다. 동작 (c1)에서, 고속 모드 검증 회로(260)는 차이 신호(S3-S1)의 전압 레벨이 제 2 전압 레벨(LV2)인지 여부를 확인할 수 있다.
차이 신호(S2-S3)의 전압 레벨이 제 2 전압 레벨(LV2)로부터 제 1 전압 레벨(LV1)로 천이할 때, 차이 신호(S1-S2)의 전압 레벨은 제 1 전압 레벨(LV1)일 수 있다. 동작 (d1)에서, 고속 모드 검증 회로(260)는 차이 신호(S1-S2)의 전압 레벨이 제 1 전압 레벨(LV1)인지 여부를 확인할 수 있다.
차이 신호(S3-S1)의 전압 레벨이 제 2 전압 레벨(LV2)로부터 제 1 전압 레벨(LV1)로 천이할 때, 차이 신호(S2-S3)의 전압 레벨은 제 1 전압 레벨(LV1)일 수 있다. 동작 (e1)에서, 고속 모드 검증 회로(260)는 차이 신호(S2-S3)의 전압 레벨이 제 1 전압 레벨(LV1)인지 여부를 확인할 수 있다.
차이 신호(S1-S2)의 전압 레벨이 제 2 전압 레벨(LV2)로부터 제 1 전압 레벨(LV1)로 천이할 때, 차이 신호(S3-S1)의 전압 레벨은 제 1 전압 레벨(LV1)일 수 있다. 동작 (f1)에서, 고속 모드 검증 회로(260)는 차이 신호(S3-S1)의 전압 레벨이 제 1 전압 레벨(LV1)인지 여부를 확인할 수 있다.
동작 (a1) 내지 동작 (f1)에 기초하여, 신호들(S1, S2, S3)이 프리앰블 옵션 패턴 “1”을 나타냄이 검증되는 경우, 고속 모드 검증 회로(260)는 제어 신호(CS2)를 출력할 수 있다.
도 7을 참조하여서는, 고속 모드 검증 회로(260)가 옵션 패턴을 검증하기 위해, 동작 (a1) 내지 동작 (f1) 순서로 동작하는 것으로 설명되지만, 본 발명은 이에 한정되지 않는다. 예로서, 고속 모드 검증 회로(260)는 동작 (a1) 내지 동작 (f1) 중 임의의 동작부터 수행할 수도 있다.
도 8은 도 1의 고속 모드 검증 회로의 예시적인 블록도이다.
도 8의 고속 모드 검증 회로(400)는 신호들(S1, S2, S3)에 기초하여, 프리앰블 구간이 시작되었음을 검증하는 도 1의 고속 모드 검증 회로(260)의 예시적인 구성으로 이해될 것이다. 도 8을 참조하면, 고속 모드 검증 회로(400)는 로직 게이트들(411~413, 430, 441~443, 460, 465, 470), 제 1 판별 회로(420), 제 2 판별 회로(450), 분주기(480) 및 토글 스위치(490)를 포함할 수 있다.
도 8을 참조하여서는, 제 2 판별 회로(450)가 별도의 로직 게이트들(441~443)로부터 반전 차이 신호들(/S1-S2, /S2-S3, /S3-S1)을 수신하는 것으로 설명되나, 본 발명은 이에 한정되지 않는다. 고속 모드 검증 회로(400)는 한 세트의 로직 게이트들(411~413)만을 포함할 수도 있다. 이 경우, 제 1 판별 회로(420) 및 제 2 판별 회로(450)는 로직 게이트들(411~413)을 공유할 수도 있다. 로직 게이트들(441~443)의 인버터들은 로직 게이트들(411~413)로부터 차이 신호들(S1-S2, S2-S3, S3-S1)을 수신하여 동작할 수 있다.
또한, 고속 모드 검증 회로(400)는 도 4의 고속 모드 감지 회로(250)와 로직 게이트들(251~253)을 공유할 수도 있다. 이 경우, 고속 모드 검증 회로(400)는 별도의 로직 게이트들(411~413) 및 로직 게이트들(441~443)의 차동 증폭기들을 포함하지 않을 수 있다. 고속 모드 검증 회로(400)는 로직 게이트들(251~253)로부터 차이 신호들(S1-S2, S2-S3, S3-S1)을 수신하여 동작할 수 있다.
로직 게이트들(411~413)은 신호들(S1, S2, S3)로부터 선택되는 신호 쌍들을 수신할 수 있다. 로직 게이트들(411~413)은 신호 쌍들의 전압 레벨들의 차이에 기초하여 차이 신호들(S1-S2, S2-S3, S3-S1)을 생성할 수 있다. 예로서, 로직 게이트들(411~413) 각각은 차동 증폭기로서 동작할 수 있다.
제 1 판별 회로(420)는 차이 신호들(S1-S2, S2-S3, S3-S1)을 수신할 수 있다. 제 1 판별 회로(420)는 선택 신호(SEL)를 수신할 수 있다. 선택 신호(SEL)는 C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴에 의해 결정될 수 있다.
프리앰블 옵션 패턴이 “3”인 경우, 제 1 판별 회로(420)는 선택 신호(SEL) 및 차이 신호들(S1-S2, S2-S3, S3-S1)에 기초하여, 도 6의 동작 (a0) 내지 (c0)를 수행할 수 있다. 동작 (a0) 내지 (c0)의 결과들로서, 각각 상태 신호들(ST1, ST2, ST3)이 출력될 수 있다. 상태 신호들(ST1, ST2, ST3)은 각각 동작 (a0) 내지 (c0)에서, 차이 신호들(S1-S2, S2-S3, S3-S1)에 의해 결정될 수 있다. 예로서, 상태 신호들(ST1, ST2, ST3)의 전압 레벨들은 각각 동작 (a0) 내지 (c0)에서, 차이 신호들(S1-S2, S2-S3, S3-S1)의 전압 레벨들일 수 있다.
프리앰블 옵션 패턴이 “1”인 경우, 제 1 판별 회로(420)는 선택 신호(SEL) 및 차이 신호들(S1-S2, S2-S3, S3-S1)에 기초하여, 도 7의 동작 (a1) 내지 (c1)를 수행할 수 있다. 동작 (a1) 내지 (c1)의 결과들로서, 각각 상태 신호들(ST1, ST2, ST3)이 출력될 수 있다. 상태 신호들(ST1, ST2, ST3)은 각각 동작 (a1) 내지 (c1)에서, 차이 신호들(S1-S2, S2-S3, S3-S1)에 의해 결정될 수 있다. 예로서, 상태 신호들(ST1, ST2, ST3)의 전압 레벨들은 각각 동작 (a1) 내지 (c1)에서, 차이 신호들(S1-S2, S2-S3, S3-S1)의 전압 레벨들일 수 있다.
로직 게이트(430)는 상태 신호들(ST1, ST2, ST3)을 수신할 수 있다. 로직 게이트(430)는 상태 신호들(ST1, ST2, ST3)에 대해 AND 연산(AND Operation)을 수행하여, 신호(ST10)를 생성할 수 있다.
C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”이고, 동작 (a0) 내지 (c0)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 6에 도시된 전압 레벨들을 갖지 않는 경우, 신호(ST10)는 제 1 논리 값을 가질 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”이고, 동작 (a0) 내지 (c0)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 6에 도시된 전압 레벨들을 갖는 경우, 신호(ST10)는 제 2 논리 값을 가질 수 있다. 제 1 논리 값 및 제 2 논리 값은 각각 “0”의 논리 값 및 “1”의 논리 값일 수 있다.
C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”이고, 동작 (a1) 내지 (c1)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 7에 도시된 전압 레벨들을 갖지 않는 경우, 신호(ST10)는 제 1 논리 값을 가질 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”이고, 동작 (a1) 내지 (c1)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 7에 도시된 전압 레벨들을 갖는 경우, 신호(ST10)는 제 2 논리 값을 가질 수 있다.
로직 게이트들(441~443)은 신호들(S1, S2, S3)로부터 선택되는 신호 쌍들을 수신할 수 있다. 로직 게이트들(411~413)은 신호 쌍들의 전압 레벨들의 차이에 기초하여 반전 차이 신호들(/S1-S2, /S2-S3, /S3-S1)을 생성할 수 있다. 반전 차이 신호들(/S1-S2, /S2-S3, /S3-S1)은 각각 차이 신호들(S1-S2, S2-S3, S3-S1)의 위상이 반전된 신호들일 수 있다. 예로서, 로직 게이트들(411~413) 각각은 차동 증폭기 및 인버터를 포함할 수 있다.
제 2 판별 회로(450)는 반전 차이 신호들(/S1-S2, /S2-S3, /S3-S1)을 수신할 수 있다. 제 2 판별 회로(450)는 선택 신호(SEL)를 수신할 수 있다.
프리앰블 옵션 패턴이 “3”인 경우, 제 1 판별 회로(420)는 선택 신호(SEL) 및 반전 차이 신호들(/S1-S2, /S2-S3, /S3-S1)에 기초하여, 도 6의 동작 (d0) 내지 (f0)를 수행할 수 있다. 동작 (d0) 내지 (f0)의 결과들로서, 각각 상태 신호들(ST4, ST5, ST6)이 출력될 수 있다. 상태 신호들(ST4, ST5, ST6)은 각각 동작 (d0) 내지 (f0)에서의 차이 신호들(S1-S2, S2-S3, S3-S1)에 의해 결정될 수 있다. 예로서, 상태 신호들(ST4, ST5, ST6)의 전압 레벨들은 각각 동작 (d0) 내지 (f0)에서, 차이 신호들(S1-S2, S2-S3, S3-S1)의 전압 레벨들일 수 있다.
프리앰블 옵션 패턴이 “1”인 경우, 제 1 판별 회로(420)는 선택 신호(SEL) 및 반전 차이 신호들(/S1-S2, /S2-S3, /S3-S1)에 기초하여, 도 7의 동작 (d1) 내지 (f1)를 수행할 수 있다. 동작 (d1) 내지 (f1)의 결과들로서, 각각 상태 신호들(ST4, ST5, ST6)이 출력될 수 있다. 상태 신호들(ST4, ST5, ST6)은 각각 동작 (d1) 내지 (f1)에서의 차이 신호들(S1-S2, S2-S3, S3-S1)에 의해 결정될 수 있다. 예로서, 상태 신호들(ST4, ST5, ST6)의 전압 레벨들은 각각 동작 (d1) 내지 (f1)에서, 차이 신호들(S1-S2, S2-S3, S3-S1)의 전압 레벨들일 수 있다.
로직 게이트(460)는 상태 신호들(ST4, ST5, ST6)을 수신할 수 있다. 로직 게이트(460)는 상태 신호들(ST4, ST5, ST6)에 대해 OR 연산(OR Operation)을 수행할 수 있다. 로직 게이트(465)는 로직 게이트(460)에서 생성된 신호의 위상을 반전시켜, 신호(ST20)를 생성할 수 있다.
C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”이고, 동작 (d0) 내지 (f0)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 6에 도시된 전압 레벨들을 갖지 않는 경우, 신호(ST20)는 제 1 논리 값을 가질 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”이고, 동작 (d0) 내지 (f0)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 6에 도시된 전압 레벨들을 갖는 경우, 신호(ST20)는 제 2 논리 값을 가질 수 있다.
C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”이고, 동작 (d1) 내지 (f1)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 7에 도시된 전압 레벨들을 갖지 않는 경우, 신호(ST10)는 제 1 논리 값을 가질 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”이고, 동작 (d1) 내지 (f1)에서 차이 신호들(S1-S2, S2-S3, S3-S1)이 도 7에 도시된 전압 레벨들을 갖는 경우, 신호(ST20)는 제 2 논리 값을 가질 수 있다.
로직 게이트(470)는 신호들(ST10, ST20)을 수신할 수 있다. 로직 게이트(470)는 신호들(ST10, ST20)에 대해 AND 연산(AND Operation)을 수행하여, 신호(ST30)를 수행할 수 있다.
분주기(480)는 차이 신호들(S1-S2, S2-S3, S3-S1) 중 하나를 수신할 수 있다. 이하 설명들에서, 분주기(480)가 차이 신호(S3-S1)를 수신하는 것으로 가정되나, 본 발명은 이에 한정되지 않는다. 분주기(480)는 차이 신호(S3-S1)를 분주하여, 분주된 신호(N*(S3-S1))를 생성할 수 있다. 분주된 신호(N*(S3-S1))의 주기는 차이 신호(S3-S1)의 주기의 N배일 수 있다. N은 자연수일 수 있다. 본 발명은 N을 조절함으로써, 프리앰블 구간의 검증에 대한 정확도를 조절할 수 있다. 구체적으로, 본 발명은 N을 증가시킴으로써, 프리앰블 구간의 검증에 대한 정확도를 높일 수 있다.
토글 스위치(490)는 제어 신호(CS1), 분주된 신호(N*(S3-S1)) 및 신호(ST30)를 출력할 수 있다. 토글 스위치(490)는 입력 단자, 클럭 단자, 인에이블 단자로 각각 제어 신호(CS1), 분주된 신호(N*(S3-S1)) 및 신호(ST30)를 수신할 수 있다. 토글 스위치(490)는 제어 신호(CS1), 분주된 신호(N*(S3-S1)) 및 신호(ST30)에 기초하여, 제어 신호(CS2)를 생성할 수 있다. 분주된 신호(N*(S3-S1))가 천이하는 시각에 제어 신호(CS1)가 제 2 논리 값을 갖고 신호(ST30)가 제 2 논리 값을 출력하는 경우, 제어 신호(CS2)는 제 2 논리 값을 가질 수 있다. 예로서, 토글 스위치(490)는 D 플립플롭(D Flip-Flop)일 수 있다.
도 9는 도 8의 제 1 판별 회로의 예시적인 블록도이다.
도 9의 제 1 판별 회로(420)는 선택기들(421, 423, 424, 426) 및 토글 스위치들(422, 425, 427)을 포함할 수 있다. 이하 도 9를 참조하는 설명에서, C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 것으로 가정되나, 본 발명은 이에 한정되지는 않는다.
선택기(421)는 차이 신호들(S2-S3, S3-S1)을 각각 A 단자 및 B 단자로 수신할 수 있다. 선택기(421)는 선택 신호(SEL)에 기초하여, 차이 신호들(S2-S3, S3-S1) 중 하나를 선택할 수 있다. 예로서, C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 경우, 선택 신호(SEL)에 의해, A 단자로 수신되는 차이 신호(S2-S3)가 선택될 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”인 경우, 선택 신호(SEL)에 의해, B 단자로 수신되는 차이 신호(S3-S1)가 선택될 수 있다. 프리앰블 옵션 패턴이 “1”인 경우, 선택기(421)는 선택 신호(SEL)에 의해 선택된 차이 신호(S2-S3)를 Y 단자를 통해 출력할 수 있다.
사용자에 의해, 고속 모드 검증 회로(260)의 구성들 중 C-PHY의 프로토콜에 의해 정의되는 옵션 패턴과 관련된 구성들만 활성화되도록 설정될 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 경우, 선택기들(421~426)의 B 단자들은 비활성화되도록 설정될 수 있다. 선택기들(421~426)로 선택 신호(SEL)가 입력되지 않거나, 선택 신호(SEL)가 입력되는 경우에도 선택 신호(SEL)와 무관하게 A 단자로 입력되는 차이 신호(S2-S3)가 출력될 수 있다.
토글 스위치(422)는 제어 신호(CS1), 차이 신호(S1-S2) 및 선택기(421)로부터 출력된 차이 신호(S2-S3)를 수신할 수 있다. 토글 스위치(422)는 제어 신호(CS1)의 논리 값이 제 1 논리 값인 경우, 차이 신호(S2-S3)의 상승 에지에서의 차이 신호(S1-S2)에 기초하여, 상태 신호(ST1)를 출력할 수 있다. 구체적으로, 상태 신호(ST1)는 차이 신호(S2-S3)의 상승 에지에서의 차이 신호(S1-S2)의 전압 레벨을 가질 수 있다. 차이 신호(S2-S3)의 상승 에지에서, 차이 신호(S1-S2)의 전압 레벨이 제 2 전압 레벨(LV2)인 경우, 상태 신호(ST1)의 전압 레벨도 제 2 전압 레벨(LV2)일 수 있다. 즉, 선택기(421) 및 토글 스위치(422)는 도 7의 동작 (a1)를 수행할 수 있다.
선택기(423)는 차이 신호들(S2-S3, S3-S1)을 각각 A 단자 및 B 단자로 수신할 수 있다. 선택기(423)는 선택 신호(SEL)에 기초하여, 차이 신호들(S2-S3, S3-S1) 중 하나를 선택할 수 있다. 예로서, C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 경우, 선택 신호(SEL)에 의해, A 단자로 수신되는 차이 신호(S2-S3)가 선택될 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”인 경우, 선택 신호(SEL)에 의해, B 단자로 수신되는 차이 신호(S3-S1)가 선택될 수 있다. 프리앰블 옵션 패턴이 “1”인 경우, 선택기(423)는 선택 신호(SEL)에 의해 선택된 차이 신호(S2-S3)를 Y 단자를 통해 출력할 수 있다. 선택기(421) 및 토글 스위치(422)와 유사한 동작들을 통해, 선택기(424) 및 토글 스위치(425)는 도 7의 동작 (b1)를 수행할 수 있다. 다만, 토글 스위치(425)는 게이트 단자로 제어 신호(CS1) 대신 상태 신호(ST1)를 수신할 수 있다. 또한, 토글 스위치(425)는 입력 단자로 선택기(423)에서 출력된 차이 신호(S2-S3)를 수신할 수 있다.
또한, 선택기(421) 및 토글 스위치(422)와 유사한 동작들을 통해, 선택기(426) 및 토글 스위치(427)는 도 7의 동작 (c1)를 수행할 수 있다. 다만, 토글 스위치(427)는 게이트 단자로 제어 신호(CS1) 대신 상태 신호(ST2)를 수신할 수 있다.
도 10은 도 8의 제 2 판별 회로의 예시적인 블록도이다.
도 10의 제 2 판별 회로(450)는 선택기들(451, 453, 454, 456) 및 토글 스위치들(452, 455, 457)을 포함할 수 있다. 이하 도 9를 참조하는 설명에서, C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 것으로 가정되나, 본 발명은 이에 한정되지는 않는다.
선택기(451)는 반전 차이 신호들(/S2-S3, /S3-S1)을 각각 A 단자 및 B 단자로 수신할 수 있다. 선택기(451)는 선택 신호(SEL)에 기초하여, 반전 차이 신호들(/S2-S3, /S3-S1) 중 하나를 선택할 수 있다. 예로서, C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 경우, 선택 신호(SEL)에 의해, A 단자로 수신되는 반전 차이 신호(/S2-S3)가 선택될 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”인 경우, 선택 신호(SEL)에 의해, B 단자로 수신되는 반전 차이 신호(/S3-S1)가 선택될 수 있다. 선택기(451)는 선택 신호(SEL)에 의해 선택된 반전 차이 신호(/S2-S3)를 Y 단자를 통해 출력할 수 있다.
사용자에 의해, 고속 모드 검증 회로(260)의 구성들 중 C-PHY의 프로토콜에 의해 정의되는 옵션 패턴과 관련된 구성들만 활성화되도록 설정될 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 경우, 선택기들(451~456)의 B 단자들은 비활성화되도록 설정될 수 있다. 선택기들(451~456)로 선택 신호(SEL)가 입력되지 않거나, 선택 신호(SEL)가 입력되는 경우에도 선택 신호(SEL)와 무관하게 A 단자로 입력되는 반전 차이 신호(/S2-S3)가 출력될 수 있다.
토글 스위치(452)는 제어 신호(CS1), 차이 신호(S1-S2) 및 선택기(451)로부터 출력된 반전 차이 신호(/S2-S3)를 수신할 수 있다. 토글 스위치(452)는 제어 신호(CS1)의 논리 값이 제 1 논리 값인 경우, 반전 차이 신호(S2-S3)의 상승 에지에서의 차이 신호(S1-S2)에 기초하여, 상태 신호(ST4)를 출력할 수 있다. 구체적으로, 상태 신호(ST1)는 반전 차이 신호(/S2-S3)의 상승 에지에서의 차이 신호(S1-S2)의 전압 레벨을 가질 수 있다. 반전 차이 신호(/S2-S3)의 상승 에지에서, 차이 신호(S1-S2)의 전압 레벨이 제 1 전압 레벨(LV1)인 경우, 상태 신호(ST1)의 전압 레벨도 제 1 전압 레벨(LV1)일 수 있다. 즉, 선택기(451) 및 토글 스위치(452)는 도 7의 동작 (d1)을 수행할 수 있다.
선택기(453)는 차이 신호들(S2-S3, S3-S1)을 각각 A 단자 및 B 단자로 수신할 수 있다. 선택기(453)는 선택 신호(SEL)에 기초하여, 차이 신호들(S2-S3, S3-S1) 중 하나를 선택할 수 있다. 예로서, C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “1”인 경우, 선택 신호(SEL)에 의해, A 단자로 수신되는 차이 신호(S2-S3)가 선택될 수 있다. C-PHY 프로토콜에 의해 정의된 프리앰블 옵션 패턴이 “3”인 경우, 선택 신호(SEL)에 의해, B 단자로 수신되는 차이 신호(S3-S1)가 선택될 수 있다. 프리앰블 옵션 패턴이 “1”인 경우, 선택기(423)는 선택 신호(SEL)에 의해 선택된 차이 신호(S2-S3)를 Y 단자를 통해 출력할 수 있다. 선택기(451) 및 토글 스위치(452)와 유사한 동작들을 통해, 선택기(454) 및 토글 스위치(455)는 도 7의 동작 (e1)를 수행할 수 있다. 다만, 토글 스위치(454)는 게이트 단자로 제어 신호(CS1) 대신 반전 상태 신호(/ST4)를 수신할 수 있다. 반전 상태 신호(/ST4)는 인버터에 의해, 상태 신호(ST4)의 위상이 반전된 신호일 수 있다. 또한, 선택기(451) 및 토글 스위치(452)와 유사한 동작들을 통해, 선택기(456) 및 토글 스위치(457)는 도 7의 동작 (f1)를 수행할 수 있다. 다만, 토글 스위치(456)는 게이트 단자로 제어 신호(CS1) 대신 반전 상태 신호(/ST5)를 수신할 수 있다. 반전 상태 신호(/ST5)는 인버터에 의해, 상태 신호(ST5)의 위상이 반전된 신호일 수 있다.
도 9 및 도 10을 참조하면, 도 8의 고속 모드 검증 회로(400)는 동작 (a1) 내지 동작 (f1)을 통해, 옵션 패턴을 감지함으로써, 프리앰블 구간이 시작되었음을 검증할 수 있다. 다만, 본 발명은 이에 한정되지 않고, 고속 모드 검증 회로(400)는 동작 (a1) 내지 동작 (f1)의 순서를 다르게하여 수행할 수 있다. 수행되는 동작 (a1) 내지 동작 (f1)의 순서가 달라지는 경우, 달라진 순서에 적합하게, 도 9의 구성들(421~427) 및 도 10의 구성들(451~457)로 수신되는 신호들도 달라질 수 있다.
도 11은 도 1의 클럭 복원 회로의 동작을 설명하기 위한 블록도이다.
제 1 전자 장치(500) 및 제 2 전자 장치(600)는 도 1의 제 1 전자 장치(100) 및 제 2 전자 장치(200)와 실질적으로 동일한 동작들을 제공할 수 있다. 따라서, 이하 중복되는 설명은 생략된다.
제 1 전자 장치(500)는 세 개의 통신 선로들(NL)을 통해, 신호들(S1, S2, S3)을 출력할 수 있다. 제 2 전자 장치(600)는 신호들(S1, S2, S3)을 수신할 수 있다. 로직 게이트들(610~630)은 신호들(S1, S2, S3)로부터 상이하게 선택되는 신호 쌍들을 수신할 수 있다. 로직 게이트들(610~630)은 신호 쌍들을 수신하여, 차이 신호들(S12, S23, S31)을 생성할 수 있다.
도면이 복잡해지는 것을 피하기 위해 생략되었지만, 제 2 전자 장치(600)는 도 1의 수신기들(210~230) 및 저전력 모드 수신기(240)를 더 포함할 수 있다. 제 2 전자 장치(600)는 수신기들(210~230) 및 저전력 모드 수신기(240)를 통해, 준비 구간에서 제어 신호(CS0)를 출력할 수 있다.
고속 모드 수신기(640)는 제어 신호(CS0) 및 차이 신호들(S12, S23, S31)에 기초하여, 제어 신호(CS2)를 생성할 수 있다. 제어 신호(CS2)는 프리앰블 구간의 시작 여부를 나타낼 수 있다.
클럭 복원 회로(650)는 제어 신호(CS2) 및 차이 신호들(S12, S23, S31)을 수신할 수 있다. 클럭 복원 회로(650)는 제어 신호(CS2)가 수신되는 경우, 차이 신호들(S12, S23, S31)로부터 클럭 신호(CLK)를 복원할 수 있다.
각 단위 구간에서, 클럭 복원 회로(650)는 차이 신호들(S12, S23, S31) 중에서 하나가 천이함에 따라 클럭 신호(CLK)를 하이 레벨로 천이할 수 있다. 단위 구간은 1UI(Unit Interval)를 의미할 수 있다. 이후에 동일 심볼 구간에서 차이 신호들(S12, S23, S31) 중에서 나머지 신호가 천이할 때 클럭 복원 회로(650)는 클럭 신호(CLK)를 천이하지 않고 클럭 신호(CLK)의 레벨을 유지할 수 있다. 클럭 복원 회로(650)는 각 단위 구간에서 클럭 신호(CLK)를 천이한 후에 0.35UI 내지 0.6UI의 범위 내의 정해진 시간 동안 클럭 신호(CLK)를 마스킹(masking) 함으로써, 클럭 신호(CLK)를 유지할 수 있다.
정해진 시간이 경과한 후에, 클럭 복원 회로(650)는 클럭 신호(CLK)를 로우 레벨로 천이할 수 있다. 즉, 클럭 복원 회로(650)는 단위 구간을 주기로 하는 클럭 신호(CLK)를 생성할 수 있다.
데이터 복원 회로(660)는 차이 신호들(S12, S23, S31) 및 클럭 신호(CLK)를 수신할 수 있다. 데이터 복원 회로(260)는 차이 신호들(S12, S23, S31)을 지연할 수 있다. 예를 들어, 데이터 복원 회로(260)는 차이 신호들(S12, S23, S31)을 래치하기 용이하도록 지연량을 조절할 수 있다. 예를 들어, 지연량은 0.5UI 또는 그와 유사한 값일 수 있다.
데이터 복원 회로(660)는 클럭 신호(CLK)에 동기되어 지연된 차이 신호들(S12, S23, S31)을 각각 래치할 수 있다. 데이터 복원 회로(660)는 래치된 결과들을 신호들(RS1, RS2, RS3)로 출력할 수 있다.
신호 처리기(670)는 신호들(RS1, RS2, RS3)을 수신할 수 있다. 신호 처리기(670)는 신호들(RS1, RS2, RS3)에 응답하여 동작할 수 있다.
예시적으로, 제 1 전자 장치(500)는 응용 프로세서(AP)이고, 그리고 제 2 전자 장치(600)는 표시(Display) 장치일 수 있다. 다른 예로서, 제 1 전자 장치(500)는 이미지 센서이고, 그리고 제 2 전자 장치(600)는 응용 프로세서(AP)일 수 있다.
도 12는 본 발명의 실시 예들에 따른 전자 장치(를 보여준다. 전자 장치(1000)는 MIPI 연합에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 장치(1000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 태블릿 컴퓨터, 웨어러블 장치 등과 같은 전자 장치들 중 하나일 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100), 디스플레이(1220), 및 이미지 센서(1230)를 포함할 수 있다. 어플리케이션 프로세서(1100)는 DigRF 마스터(1110), DSI(Display Serial Interface) 호스트(1120), CSI(Camera Serial Interface) 호스트(1130), 물리 계층(1140), 및 UFS HCI(1150)(Universal Flash Storage Host-Controller Interface)를 포함할 수 있다.
DSI 호스트(1120)는 DSI에 따라 디스플레이(1220)의 DSI 장치(1225)와 통신할 수 있다. 예로서, DSI 호스트(1120)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(1225)에는 디시리얼라이저(DES)가 구현될 수 있다. 예로서, DSI는 C-PHY 스펙에서 정의되는 물리 계층을 채용할 수 있고, DSI 호스트(1120)는 세 개 이상의 통신 선로들을 통해 DSI 장치(1225)와 통신할 수 있다. 도 1 내지 조 14를 참조하여 설명된 바와 같이, DSI 호스트(1120) 및/또는 DSI 장치(1225)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
CSI 호스트(1130)는 CSI에 따라 이미지 센서(1230)의 CSI 장치(1235)와 통신할 수 있다. 예로서, CSI 호스트(1130)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(1235)에는 시리얼라이저(SER)가 구현될 수 있다. 예로서, CSI는 C-PHY 스펙에서 정의되는 물리 계층을 채용할 수 있고, CSI 호스트(1130)는 세 개 이상의 통신 선로들을 통해 CSI 장치(1235)와 통신할 수 있다. 도 1 내지 조 14를 참조하여 설명된 바와 같이, CSI 호스트(1130) 및/또는 CSI 장치(1235)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100)와 통신하는 RF(Radio Frequency) 칩(1240)을 더 포함할 수 있다. RF 칩(1240)은 물리 계층(1242), DigRF 슬레이브(1244), 및 안테나(1246)를 포함할 수 있다. 예로서, RF 칩(1240)의 물리 계층(1242) 및 어플리케이션 프로세서(1100)의 물리 계층(1140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다. 몇몇 실시 예에서, 물리 계층들(1242, 4140)이 세 개 이상의 통신 선로들을 통해 서로 통신하는 경우, 물리 계층(1242) 및/또는 물리 계층(1140)은 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 워킹 메모리(1250) 및 임베디드/카드 스토리지 장치(1255)를 더 포함할 수 있다. 워킹 메모리(1250)는 어플리케이션 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(1250)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
임베디드/카드 스토리지 장치(1255)는 어플리케이션 프로세서(1100)로부터 제공받은 데이터를 저장하거나, 저장된 데이터를 어플리케이션 프로세서(1100)로 제공할 수 있다. 임베디드/카드 스토리지 장치(1255)는 전력 공급 여부에 관계없이 데이터를 저장할 수 있는 불휘발성 메모리를 포함할 수 있다.
예로서, 임베디드/카드 스토리지 장치(1255)는 UFS 규약에 따라 어플리케이션 프로세서(1100)와 통신할 수 있다. 이 예에서, 어플리케이션 프로세서(1100)는 UFS HCI(1150)를 통해 임베디드/카드 스토리지 장치(1255)와의 통신을 처리할 수 있다. 몇몇 실시 예에서, 임베디드/카드 스토리지 장치(1255)가 세 개 이상의 통신 선로들을 통해 어플리케이션 프로세서(1100)와 통신하는 경우, 임베디드/카드 스토리지 장치(1255) 및/또는 어플리케이션 프로세서(1100)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 WIMAX(Worldwide Interoperability for Microwave Access, 4260), WLAN(Wireless Local Area Network, 4262), UWB(Ultra Wideband, 4264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 전자 장치(1000)는 음성 정보를 처리하기 위한 스피커(1270) 및 마이크(1275)를 포함할 수 있다. 전자 장치(1000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(1280)를 포함할 수 있다. 전자 장치(1000)는 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(1290)을 포함할 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 제 1 전자 장치
200: 제 2 전자 장치

Claims (10)

  1. 제 1 시간 구간 및 제 2 시간 구간을 순차적으로 경과하면서, 전력 모드를 제 1 모드로부터 제 2 모드로 전환하도록 구성되는 전자 장치에 있어서,
    세 개 이상의 수신 신호들에 기초하여, 상기 제 1 시간 구간이 시작되는 경우, 제 1 감지 신호를 출력하는 제 1 모드 수신기;
    상기 제 1 감지 신호 및 상기 세 개 이상의 수신 신호들의 전압 레벨들의 변화에 기초하여, 상기 제 2 시간 구간이 시작되는 경우, 제 2 감지 신호를 출력하는 제 2 모드 감지기; 및
    상기 제 2 감지 신호가 수신되는 경우, 상기 세 개 이상의 수신 신호들에 의해 생성되는 옵션 패턴을 감지하여 상기 제 2 시간 구간이 시작되었음을 검증하는 제 2 모드 검증기를 포함하는 전자 장치.
  2. 제 1 항에 있어서,
    상기 제 2 시간 구간이 시작되었음이 검증되는 경우, 상기 세 개 이상의 수신 신호들로부터 클럭 신호를 복원하는 클럭 복원 회로를 더 포함하는 전자 장치.
  3. 제 1 항에 있어서,
    상기 세 개 이상의 수신 신호들은 C-PHY의 프로토콜에 기반하는 전자 장치.
  4. 제 1 항에 있어서,
    상기 제 1 모드에서 상기 전자 장치가 소비하는 전력량은 상기 제 2 모드에서 상기 전자 장치가 소비하는 전력량보다 적은 전자 장치.
  5. 제 1 항에 있어서,
    상기 제 2 모드 감지기는:
    상기 세 개 이상의 수신 신호들로부터 상이하게 선택되는 수신 신호 쌍들에 기초하여, 비교 신호들을 출력하는 비교기들; 및
    상기 비교 신호들에 대해 논리 연산을 수행하여 상기 제 2 감지 신호를 출력하는 로직 게이트를 포함하는 전자 장치.
  6. 제 5 항에 있어서,
    상기 비교기들 각각은:
    상기 수신 신호 쌍들 중 하나를 수신하여, 제 1 전류 및 제 2 전류의 출력을 결정하는 전류 출력 회로;
    상기 제 1 전류에 기초하여 제 1 노드의 제 1 전압 레벨을 조정하고, 상기 제 2 전류에 기초하여 제 2 노드의 제 2 전압 레벨을 조정하는 제어 회로;
    상기 제 1 전압 레벨에 기초하여, 출력 노드로 제 3 전류를 출력할지 여부를 결정하는 제 1 스위치 회로; 및
    상기 제 2 전압 레벨에 기초하여, 상기 출력 노드로 제 4 전류를 출력할 지 여부를 결정하는 제 2 스위치 회로를 포함하되,
    상기 비교 신호들 각각의 논리 값은 상기 출력 노드의 전압 레벨에 기초하는 전자 장치.
  7. 제 1 항에 있어서,
    상기 제 2 모드 검증기는 차이 신호들 중 하나의 전압 레벨이 천이할 때, 나머지 차이 신호들 중 하나의 전압 레벨에 기초하여, 상기 옵션 패턴을 감지하고,
    상기 차이 신호들 각각은 상기 세 개 이상의 수신 신호들로부터 선택되는 수신 신호 쌍 중 하나의 수신 신호에서 나머지 수신 신호를 뺀 신호인 전자 장치.

  8. 제 1 시간 구간 및 제 2 시간 구간을 순차적으로 거쳐, 전력 모드를 제 1 모드로부터 제 2 모드로 전환하도록 구성되는 전자 장치에 있어서,
    제 1 신호, 제 2 신호 및 제 3 신호에 기초하여, 상기 제 1 시간 구간이 시작되는 경우, 제 1 감지 신호를 출력하는 제 1 모드 수신기; 및
    상기 제 1 신호 및 상기 제 2 신호를 포함하는 제 1 신호 쌍, 상기 제 2 신호 및 상기 제 3 신호를 포함하는 제 2 신호 쌍, 상기 제 1 신호 및 상기 제 3 신호를 포함하는 제 3 신호 쌍 및 상기 제 1 감지 신호에 기초하여, 상기 제 2 시간 구간이 시작되는 경우 제 1 논리 값의 제 2 감지 신호를 출력하는 제 2 모드 수신기를 포함하되,
    상기 제 2 모드 수신기는:
    상기 제 1 신호 쌍에 의해 흐르는 제 1 전류들에 기초하여, 제 1 비교 신호를 출력하는 제 1 비교기;
    상기 제 2 신호 쌍에 의해 흐르는 제 2 전류들에 기초하여, 제 2 비교 신호를 출력하는 제 2 비교기; 및
    상기 제 3 신호 쌍에 의해 흐르는 제 3 전류들에 기초하여, 제 32 비교 신호를 출력하는 제 3 비교기를 포함하고,
    상기 제 2 감지 신호의 상기 제 1 논리 값은 상기 제 1 비교 신호, 상기 제 2 비교 신호 및 상기 제 3 비교 신호에 기초하여 결정되는 전자 장치.
  9. 제 8 항에 있어서,
    상기 제 1 신호, 상기 제 2 신호 및 상기 제 3 신호 각각은 상기 제 1 시간 구간과 상기 제 2 시간 구간에서 상이한 전압 레벨들을 갖는 전자 장치.
  10. 제 8 항에 있어서,
    상기 제 2 모드 수신기는 상기 제 1 신호, 상기 제 2 신호 및 상기 제 3 신호가 동일한 전압 레벨들을 갖는 경우, 상기 제 1 논리 값과 상이한 제 2 논리 값의 상기 제 1 감지 신호를 출력하고,
    상기 제 1 신호, 상기 제 2 신호 및 상기 제 3 신호가 동일한 전압 레벨들을 갖지 않는 경우, 상기 제 1 논리 값의 상기 제 1 감지 신호를 출력하는 전자 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230059540A (ko) * 2021-10-26 2023-05-03 주식회사 블라썸테크놀로지 Mipi c-phy 토글 생성 회로 및 이를 포함하는 mipi c-phy 클럭 복원 회로

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9002559D0 (sv) * 1990-08-02 1990-08-02 Carlstedt Elektronik Ab Kommunikationslaenk
DE19756540A1 (de) * 1997-12-18 1999-07-01 Siemens Ag Kommunikationsschnittstelle zur seriellen Übertragung digitaler Daten und korrespondierendes Datenübertragungsverfahren
US6452420B1 (en) * 2001-05-24 2002-09-17 National Semiconductor Corporation Multi-dimensional differential signaling (MDDS)
DE602004028144D1 (de) * 2003-10-22 2010-08-26 Nxp Bv Verfahren und einrichtung zum senden von daten über mehrere übertragungsleitungen
EP1698146A1 (en) * 2003-12-08 2006-09-06 QUALCOMM Incorporated High data rate interface with improved link synchronization
US7793137B2 (en) * 2004-10-07 2010-09-07 Cisco Technology, Inc. Redundant power and data in a wired data telecommunincations network
US7724650B2 (en) * 2004-11-30 2010-05-25 Cisco Technology, Inc. Multi-station physical layer communication over TP cable
JP2007079369A (ja) * 2005-09-16 2007-03-29 Renesas Technology Corp 液晶駆動制御装置、液晶パネルモジュール及び携帯端末システム
KR100782305B1 (ko) * 2006-01-09 2007-12-06 삼성전자주식회사 3개의 전송선의 차동신호화에 의한 데이터 신호 송수신장치 및 송수신 방법
US7613939B2 (en) * 2006-03-14 2009-11-03 Cisco Technology, Inc. Method and apparatus for changing power class for a powered device
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
JP2009147788A (ja) * 2007-12-17 2009-07-02 Panasonic Corp 送信器、受信器及び通信端末システム
US8923520B2 (en) * 2009-02-06 2014-12-30 Dell Products L.P. System and method for recovery key management
JP5548461B2 (ja) * 2010-01-15 2014-07-16 株式会社リブ技術研究所 通信回路、通信ネットワークおよび連結装置
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR101733273B1 (ko) * 2012-06-01 2017-05-24 블랙베리 리미티드 다중 포맷 오디오 시스템들에서의 확률적 로크 보장 방법에 기초한 범용 동기화 엔진
CN105122758B (zh) * 2013-02-11 2018-07-10 康杜实验室公司 高带宽芯片间通信接口方法和系统
JP6068193B2 (ja) * 2013-02-28 2017-01-25 シナプティクス・ジャパン合同会社 受信装置及び送受信システム
EP2997704B1 (en) * 2013-06-25 2020-12-16 Kandou Labs S.A. Vector signaling with reduced receiver complexity
US9276731B2 (en) * 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US9329611B2 (en) * 2013-12-02 2016-05-03 Nxp B.V. Power control
US9961174B2 (en) * 2014-01-15 2018-05-01 Qualcomm Incorporated Analog behavior modeling for 3-phase signaling
KR102140057B1 (ko) * 2014-01-20 2020-07-31 삼성전자 주식회사 디스큐 기능을 갖는 고속 데이터 인터페이스 방법 및 그 장치
KR20150086999A (ko) * 2014-01-21 2015-07-29 삼성전자주식회사 전송 선로 상태를 검출하기 위한 차동 신호 전송 시스템
US10338195B2 (en) * 2014-05-30 2019-07-02 FLIR Belgium BVBA Networkable sonar systems and methods
US9584227B2 (en) * 2015-07-17 2017-02-28 Qualcomm Incorporated Low-power mode signal bridge for optical media
JP2017026936A (ja) * 2015-07-27 2017-02-02 シナプティクス・ジャパン合同会社 半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュール
US9520988B1 (en) * 2015-08-04 2016-12-13 Qualcomm Incorporated Adaptation to 3-phase signal swap within a trio
US20170117979A1 (en) * 2015-10-22 2017-04-27 Qualcomm Incorporated Alternating pseudo-random binary sequence seeds for mipi csi-2 c-phy
US20170116150A1 (en) * 2015-10-23 2017-04-27 Qualcomm Incorporated N-phase fast bus turnaround
US10027504B2 (en) * 2015-10-23 2018-07-17 Qualcomm Incorporated Protocol-assisted advanced low-power mode
JP2017112427A (ja) 2015-12-14 2017-06-22 シナプティクス・ジャパン合同会社 受信回路、表示ドライバ及び表示装置
CN109313622B (zh) * 2016-04-28 2022-04-15 康杜实验室公司 用于密集路由线组的向量信令码
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
JP6906911B2 (ja) * 2016-08-18 2021-07-21 シナプティクス・ジャパン合同会社 半導体装置、データ伝送システム及び半導体装置の動作方法
US9906358B1 (en) * 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
KR20180033960A (ko) * 2016-09-27 2018-04-04 삼성전자주식회사 클럭 스위치 장치 및 이를 포함하는 시스템-온-칩
US20180238971A1 (en) * 2017-02-22 2018-08-23 Sifos Technoogies, Inc. System for testing power-over-ethernet pair-to-pair unbalance
KR102350739B1 (ko) * 2017-03-06 2022-01-13 삼성전자주식회사 복수의 신호선들을 포함하는 기판 및 이를 포함하는 전자 장치
US10667724B2 (en) * 2017-08-09 2020-06-02 Samsung Electronics Co., Ltd. System and method for continuous background heartrate and heartbeat events detection using a motion sensor
US10355894B2 (en) * 2017-09-22 2019-07-16 Qualcomm Incorporated Simplified 3-phase mapping and coding
JP2019101515A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置及びその電源監視方法
US20190266119A1 (en) * 2018-02-26 2019-08-29 Qualcomm Incorporated Efficient fast link turnaround procedure
US10924090B2 (en) * 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
US10790997B2 (en) * 2019-01-23 2020-09-29 Cisco Technology, Inc. Transmission of pulse power and data in a communications network

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