KR20210088808A - 전자 장치 및 전자 장치의 동작 방법 - Google Patents

전자 장치 및 전자 장치의 동작 방법 Download PDF

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KR20210088808A
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전필재
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Abstract

본 발명은 전자 장치에 관한 것이다. 본 발명의 전자 장치는 제1 신호, 제2 신호 및 제3 신호를 수신하고, 그리고 제1 신호, 제2 신호 및 제3 신호로부터 단위 구간을 가리키는 코드를 검출하도록 구성되는 단위 구간 검출기, 코드에 응답하여 제1 신호, 제2 신호 및 제3 신호로부터 클럭 신호를 생성하도록 구성되는 클럭 복원 회로, 그리고 코드 및 클럭 신호에 응답하여 제1 신호, 제2 신호 및 제3 신호로부터 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 생성하도록 구성되는 데이터 복원 회로를 포함한다. 단위 구간 검출기는 총 지연량이 단위 구간이 길이보다 짧은 지연 셀들을 포함하고, 그리고 지연 셀들을 이용하여 정교한 검출 및 거친 검출을 포함하는 다단 검출을 수행하도록 구성된다.

Description

전자 장치 및 전자 장치의 동작 방법{ELECTRONIC DEVICE AND OPERATING METHOD OF ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 임베디드 클럭을 포함하는 데이터로부터 클럭 신호를 복원하는 전자 장치에 관한 것이다.
서로 다른 장치들 사이에서 데이터를 통신하기 위해 다양한 프로토콜들이 사용 및 개발되고 있다. 근래에 프로토콜들의 하나로서 C-PHY가 연구되고 있다. C-PHY는 서로 다른 장치들 사이에서 별도의 클럭 신호를 송신 및 수신하지 않는 것을 특징으로 한다.
C-PHY의 송신기는 데이터 신호와 임베디드 클럭을 결합하고, 결합된 신호들을 송신할 수 있다. C-PHY의 수신기는 수신된 신호들로부터 클럭 신호를 복원하고, 그리고 수신된 신호들로부터 클럭 신호를 이용하여 데이터 신호를 복원하도록 구성된다.
수신된 신호들로부터 클럭 신호를 복원하기 위해, 다수의 지연기들이 사용될 수 있다. C-PHY가 허용하는 주파수 범위가 증가함에 따라, C-PHY의 수신기에 구비되어야 하는 지연기들의 수가 증가하고 있다. 지연기들의 수의 증가는 C-PHY의 수신기의 사이즈의 증가 및 비용의 증가를 유발할 수 있다.
본 발명의 목적은 감소된 수의 지연기들로 클럭 신호를 복원하는 전자 장치 및 전자 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 전자 장치는 제1 신호, 제2 신호 및 제3 신호를 수신하고, 그리고 제1 신호, 제2 신호 및 제3 신호로부터 단위 구간을 가리키는 코드를 검출하도록 구성되는 단위 구간 검출기, 코드에 응답하여 제1 신호, 제2 신호 및 제3 신호로부터 클럭 신호를 생성하도록 구성되는 클럭 복원 회로, 그리고 코드 및 클럭 신호에 응답하여 제1 신호, 제2 신호 및 제3 신호로부터 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 생성하도록 구성되는 데이터 복원 회로를 포함한다. 단위 구간 검출기는 총 지연량이 단위 구간이 길이보다 짧은 지연 셀들을 포함하고, 그리고 지연 셀들을 이용하여 정교한 검출 및 거친 검출을 포함하는 다단 검출을 수행하도록 구성된다.
본 발명의 실시 예에 따른 전자 장치는 제1 지연기 및 적어도 하나의 제2 지연기를 포함하고, 제1 하이 레벨과 제1 로우 레벨의 사이를 토글하는 제1 신호를 수신하고, 그리고 제1 신호를 지연하여 제2 신호로 출력하는 제1 지연 셀, 적어도 두 개의 제3 지연기들을 포함하고, 제1 지연 셀로부터 제2 신호를 수신하고, 그리고 제2 신호를 지연하여 제3 신호로 출력하는 제2 지연 셀, 제3 신호에 동기되어 카운트를 수행하고, 그리고 카운트의 결과를 제1 코드로 출력하도록 구성되는 카운터, 제1 지연 셀에 연결되고, 제1 신호의 하강 에지에 동기되어 제1 지연 셀 내의 제1 내부 신호의 상승 에지를 검출하고, 그리고 제1 내부 신호의 상승 에지의 검출 결과를 제1 비트로 출력하는 제1 판단 블록, 제2 지연 셀에 연결되고, 제1 신호의 하강 에지에 동기되어 제2 지연 셀 내의 제2 내부 신호의 상승 에지를 검출하고, 그리고 제2 내부 신호의 상승 에지의 검출 결과를 제2 비트로 출력하는 제2 판단 블록, 그리고 제1 비트 및 제2 비트로부터 제2 코드를 생성하도록 구성되는 인코더를 포함한다. 제1 지연기는 제1 신호가 제1 하이 레벨이고, 그리고 제2 신호가 제2 로우 레벨일 때에 로우 레벨을 출력한다.
본 발명의 실시 예에 따른 전자 장치의 동작 방법은, 하이 레벨과 로우 레벨을 토글하는 제1 신호를 수신하는 단계, 제1 신호로부터 제1 신호보다 짧은 주기로 하이 레벨과 로우 레벨을 토글하는 제2 신호를 생성하는 단계, 제1 신호가 하이 레벨인 동안, 제2 신호가 제1 지연 셀들 및 제2 지연 셀들을 포함하는 지연 루프를 통과한 횟수를 카운트하여 제1 코드를 생성하는 단계, 제1 신호의 하강 에지에 동기되어, 지연 루프에서 제2 신호의 상승 에지의 위치를 검출하여 제2 코드를 생성하는 단계, 그리고 제1 코드 및 제2 코드를 조합하여 제3 코드를 생성하는 단계를 포함한다.
본 발명에 따르면, 감소된 수의 지연기들을 이용하여 거친 검출 및 정교한 검출이 수행되고, 그리고 거친 검출 및 정교한 검출의 결과들을 조합함으로써 수신된 신호들의 단위 구간이 판별된다. 따라서, 감소된 수의 지연기들로 클럭 신호를 복원하는 전자 장치 및 전자 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 전자 장치 시스템을 보여준다.
도 2는 본 발명의 실시 예에 따른 다단 단위 구간 검출기를 보여준다.
도 3은 본 발명의 실시 예에 따른 제1 지연기를 보여준다.
도 4는 본 발명의 실시 예에 따른 제2 지연기를 보여준다.
도 5는 제1 신호, 제2 신호, 제3 신호 및 제4 신호의 예를 보여준다.
도 6은 제6 신호의 피드백 루프가 없을 때의 제4 내지 제8 신호들의 형태들을 보여준다.
도 7은 제6 신호의 피드백 루프를 포함하는 다단 단위 구간 검출기의 제4 내지 제8 신호들의 예를 보여준다.
도 8은 본 발명의 기술적 사상을 더 명확히 설명하기 위한, 24개의 지연 셀들이 동작할 때의 신호들의 파형들의 예들을 보여준다.
도 9는 제17 신호를 출력하는 지연 셀의 세 개의 제2 지연기들의 출력들의 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 다단 단위 구간 검출기의 동작 방법을 보여준다.
도 11은 제1 예에 따라 제4 신호의 하이 레벨 구간의 길이를 검출하는 방법을 개념적으로 보여준다.
도 12는 본 발명의 실시 예에 따라 제4 신호의 하이 레벨 구간의 길이를 검출하는 방법을 개념적으로 보여준다.
도 13은 본 발명의 실시 예에 따른 클럭 복원 회로를 보여준다.
도 14는 본 발명의 실시 예에 다른 데이터 복원 회로를 보여준다.
도 15는 본 발명의 실시 예들에 따른 전자 장치를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 전자 장치 시스템을 보여준다. 도 1을 참조하면, 전자 장치 시스템은 제1 전자 장치(100) 및 제2 전자 장치(200)를 포함할 수 있다.
제1 전자 장치(100)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 통해 제2 전자 장치(200)에 신호들을 송신할 수 있다. 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)은 하나의 레인(Lane)을 형성하고, 서로 연관된 신호들, 예를 들어 서로 연관되어 천이(또는 토글)하는 신호들을 전달할 수 있다.
제1 전자 장치(100)는 신호 생성기(110), 제1 송신기(120), 제2 송신기(130), 그리고 제3 송신기(140)를 포함할 수 있다. 신호 생성기(110)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 통해 송신할 신호들을 생성할 수 있다.
제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 각각 제1 터미널(121), 제2 터미널(131) 및 제3 터미널(141)을 통해 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)에 연결될 수 있다.
제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 다양한 통신 프로토콜들 중 하나에 기반하여 신호들을 송신할 수 있다. 예를 들어, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 MIPI(Mobile Industry Processor Interface)에서 정해진 C-PHY의 프로토콜에 기반하여 신호들을 송신할 수 있다.
제2 전자 장치(200)는 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 통해 신호들을 수신할 수 있다. 제2 전자 장치(200)는 제1 수신기(210), 제2 수신기(220), 제3 수신기(230), 다단 단위 구간 검출기(240), 클럭 복원 회로(250), 데이터 복원 회로(260), 그리고 신호 처리기(270)를 포함할 수 있다.
제1 수신기(210), 제2 수신기(220) 및 제3 수신기(230)는 제1 터미널(211), 제2 터미널(221) 및 제3 터미널(231)을 통해 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)으로부터 각각 신호들을 수신할 수 있다. 제1 수신기(210)는 제1 터미널(211)로부터 제1 신호선(SL1)을 통해 수신되는 신호와 제2 터미널(221)을 통해 제2 신호선(SL2)으로부터 수신되는 신호의 차이를 제1 신호(S1)로 출력할 수 있다.
제2 수신기(220)는 제2 터미널(221)로부터 제2 신호선(SL2)을 통해 수신되는 신호와 제3 터미널(231)을 통해 제3 신호선(SL3)으로부터 수신되는 신호의 차이를 제2 신호(S2)로 출력할 수 있다. 제3 수신기(230)는 제3 터미널(231)로부터 제3 신호선(SL3)을 통해 수신되는 신호와 제2 터미널(221)을 통해 제2 신호선(SL2)으로부터 수신되는 신호의 차이를 제3 신호(S3)로 출력할 수 있다.
다단 단위 구간 검출기(240)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 수신할 수 있다. 다단 단위 구간 검출기(240)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)로부터 단위 구간을 검출할 수 있다. 예를 들어, 단위 구간은 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)의 각각이 하나의 심볼을 포함하는 구간일 수 있다.
예를 들어, C-PHY 프로토콜에 기반하여, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 데이터를 포함하는 심볼들을 송신하기 전에 프리앰블(Preamble) 구간을 가질 수 있다. 프리앰블 구간에서, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 단위 구간의 검출을 위한 신호들을 송신할 수 있다.
다단 단위 구간 검출기(240)는 프리앰블 구간 동안 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)로부터 단위 구간을 검출할 수 있다. 다단 단위 구간 검출기(240)는 복수의 지연기들(D)을 포함할 수 있다. 다단 단위 구간 검출기(240)는 복수의 지연기들(D)을 이용하여 단위 구간을 검출할 수 있다. 다단 단위 구간 검출기(240)는 단위 구간의 길이에 대한 정보를 코드(CD[n:0])로 출력할 수 있다. 코드(CD[n:0])는 'n+1' 비트의 해상도를 가질 수 있다.
예시적으로, 지연기들(D)의 총 지연량은 단위 구간의 길이보다 짧을 수 있다. 다단 단위 구간 검출기(240)는 단위 구간의 길이보다 짧은 총 지연량을 갖는 지연기들을 거친(coarse) 검출단 및 정교한(fine) 검출단을 포함하는 다단 구조로 구성할 수 있다. 다단 단위 구간 검출기(240)는 지연기들(D)의 다단 구조에 기반하여 코드(CD{n:0])를 검출할 수 있다.
클럭 복원 회로(250)는 제1 신호(S1), 제2 신호(S2), 제3 신호(S3) 및 코드(CD[n:0])를 수신할 수 있다. 클럭 복원 회로(250)는 코드(CD[n:0])를 이용하여 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)로부터 클럭 신호(CLK)를 복원할 수 있다.
C-PHY 프로토콜에 기반하여, 제1 송신기(120), 제2 송신기(130) 및 제3 송신기(140)는 데이터를 포함하는 신호들과 클럭 신호를 결합하여 송신할 수 있다. 결합된 클럭 신호는 임베디드 클럭일 수 있다. 임베디드 클럭은 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)에도 나타날 수 있다.
각 단위 구간에서, 클럭 복원 회로(250)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3) 중에서 하나가 천이함에 따라 클럭 신호(CLK)를 하이 레벨로 천이할 수 있다. 이후에 동일 심볼 구간에서 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3) 중에서 나머지 신호가 천이할 때 클럭 복원 회로(250)는 클럭 신호(CLK)를 천이하지 않고 클럭 신호(CLK)의 레벨을 유지할 수 있다.
예를 들어, 클럭 복원 회로(250)는 코드(CD[n:0])로부터 단위 구간의 길이, 예를 들어 1UI(Unit Interval)를 식별할 수 있다. 클럭 복원 회로(250)는 각 단위 구간에서 클럭 신호(CLK)를 천이한 후에 0.35UI 내지 0.6UI의 범위 내의 정해진 시간 동안 클럭 신호(CLK)를 마스킹(masking) 함으로써, 클럭 신호(CLK)를 유지할 수 있다.
정해진 시간이 경과한 후에, 클럭 복원 회로(250)는 클럭 신호(CLK)를 로우 레벨로 천이할 수 있다. 즉, 클럭 복원 회로(250)는 단위 구간을 주기로 하는 클럭 신호(CLK)를 생성할 수 있다.
데이터 복원 회로(260)는 제1 신호(S1), 제2 신호(S2), 제3 신호(S3), 코드(CD[n:0]) 및 클럭 신호(CLK)를 수신할 수 있다. 데이터 복원 회로(260)는 코드(CD[n:0])에 기반하여 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 지연할 수 있다. 예를 들어, 데이터 복원 회로(260)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 래치하기 용이하도록 지연량을 조절할 수 있다. 예를 들어, 지연량은 0.5UI 또는 그와 유사한 값일 수 있다.
데이터 복원 회로(260)는 클럭 신호(CLK)에 동기되어 지연된 제1 신호(S1), 지연된 제2 신호(S2) 및 지연된 제3 신호(S3)를 각각 래치할 수 있다. 데이터 복원 회로(260)는 래치된 결과들을 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)로 출력할 수 있다.
신호 처리기(270)는 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)를 수신할 수 있다. 신호 처리기(270)는 제1 수신 신호(RS1), 제2 수신 신호(RS2) 및 제3 수신 신호(RS3)에 응답하여 동작할 수 있다.
예시적으로, 제1 전자 장치(100)는 응용 프로세서(AP)이고, 그리고 제2 전자 장치(200)는 표시(Display) 장치일 수 있다. 다른 예로서, 제1 전자 장치(100)는 이미지 센서이고, 그리고 제2 전자 장치(200)는 응용 프로세서(AP)일 수 있다.
도 1에서 제1 신호선(SL1), 제2 신호선(SL2) 및 제3 신호선(SL3)을 포함하는 하나의 레인(Lane)이 도시되었다. 그러나 제1 전자 장치(100) 및 제2 전자 장치(200)는 둘 이상의 레인들을 통해 서로 통신할 수 있다.
도 2는 본 발명의 실시 예에 따른 다단 단위 구간 검출기(300)를 보여준다. 다단 단위 구간 검출기(300)는 도 1의 다단 단위 구간 검출기(240)에 포함될 수 있다. 도 1 및 도 2를 참조하면, 다단 단위 구간 검출기(300)는 논리 게이트(310), 제1 내지 제4 지연 셀들(321~324), 제1 내지 제4 판단 블록들(331~334), 제1 인버터(340), 제2 인버터(350), 카운터(360), 그리고 인코더(370)를 포함할 수 있다.
논리 게이트(310)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 수신할 수 있다. 논리 게이트(310)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)에 대해 배타적 논리합(XOR)의 연산을 수행할 수 있다. 예를 들어, 논리 게이트(310)는 프리앰블 구간 동안 연산을 수행할 수 있다.
논리 게이트(310)는 연산 결과를 제4 신호(S4)로 출력할 수 있다. 예를 들어, 제4 신호(S4)는 주기적으로 하이 레벨과 로우 레벨의 사이를 토글(또는 천이)하는 클럭 신호의 형태일 수 있다.
제1 지연 셀(321)은 제4 신호(S4)를 수신할 수 있다. 제1 지연 셀(321)은 순차적으로 배치된 하나의 제1 지연기(D') 및 두 개의 제2 지연기들(D)을 포함할 수 있다. 제1 지연기(D')는 제4 신호(S4)에 응답하여 제4 신호(S4)의 주기보다 짧은 주기를 갖는 내부 클럭 신호를 생성할 수 있다. 내부 클럭 신호의 토글 타이밍(예를 들어, 최초 토글 타이밍)은 제4 신호(S4)의 토글 타이밍(예를 들어, 최초 토글 타이밍)보다 지연될 수 있다.
제1 지연기(D')는 제4 신호(S4) 및 제6 신호(S6)의 반전 신호(제1 인버터(340)에 의해 반전된)를 수신할 수 있다. 제1 지연기(D')는 제4 신호(S4)가 하이 레벨을 갖고 그리고 제6 신호(S6)의 반전 신호가 로우 레벨을 갖는 동안 로우 레벨의 내부 클럭 신호를 출력할 수 있다. 제1 지연기(D')는 제4 신호(S4)가 하이 레벨을 갖지 않거나 또는 제6 신호(S6)의 반전 신호가 로우 레벨을 갖지 않으면 하이 레벨의 내부 클럭 신호를 출력할 수 있다.
제1 지연 셀(321)의 두 개의 제2 지연기들(D)은 내부 클럭 신호들을 지연하여 출력할 수 있다. 제1 지연 셀(321)은 지연된 신호를 제5 신호(S5)로 출력할 수 있다. 제2 지연 셀(322)은 제5 신호(S5)를 수신할 수 있다. 제2 지연 셀(322)은 순차적으로 배치된 세 개의 제2 지연기들(D)을 포함할 수 있다. 제2 지연 셀(322)은 지연된 신호를 제6 신호(S6)로 출력할 수 있다. 제6 신호(S6)는 제1 지연 셀(321)의 제1 지연기(D')로 피드백 될 수 있다.
제3 지연 셀(323)은 제6 신호(S6)를 수신할 수 있다. 제3 지연 셀(323)은 순차적으로 배치된 세 개의 제2 지연기들(D)을 포함할 수 있다. 제3 지연 셀(323)은 지연된 신호를 제7 신호(S7)로 출력할 수 있다. 제4 지연 셀(324)은 제7 신호(S7)를 수신할 수 있다. 제4 지연 셀(324)은 순차적으로 배치된 세 개의 제2 지연기들(D)을 포함할 수 있다. 제4 지연 셀(324)은 지연된 신호를 제8 신호(S8)로 출력할 수 있다.
제1 판단 블록(331)은 제1 지연 셀(321)의 제1 지연기(D')의 출력 및 두 개의 제2 지연기들(D)의 출력들을 수신할 수 있다. 판단 블록(331)은 제4 신호(S4)에 동기되어 판단을 수행할 수 있다. 판단 블록(331)은 판단 시점에 제1 지연 셀(321) 내에 내부 클럭 신호의 상승 에지가 존재하는지 판단할 수 있다.
판단 시점에 제4 신호(S4)의 상승 에지가 제1 지연 셀(321)의 내에 있으면, 판단 블록(331)은 제1 코드 신호(C1)로 '논리 1'을 출력할 수 있다. 판단 시점에 내부 클럭 신호의 상승 에지가 제1 지연 셀(321)의 내에 있지 않으면, 판단 블록(331)은 제1 코드 신호(C1)로 '논리 0'을 출력할 수 있다.
제2 판단 블록(332)은 제2 지연 셀(322)의 세 개의 제2 지연기들(D)의 출력들에 연결된다. 제1 판단 블록(331)과 마찬가지로, 제2 판단 블록(332)은 제4 신호(S4)에 동기되어 판단 시점에 내부 클럭 신호의 상승 에지가 제2 지연 셀(322)의 내에 있는지 판단하고, 판단의 결과를 제2 코드 신호(C2)로 출력할 수 있다.
제3 판단 블록(333)은 제3 지연 셀(323)의 세 개의 제2 지연기들(D)의 출력들에 연결된다. 제1 판단 블록(331)과 마찬가지로, 제3 판단 블록(333)은 제4 신호(S4)에 동기되어 판단 시점에 내부 클럭 신호의 상승 에지가 제3 지연 셀(323)의 내에 있는지 판단하고, 판단의 결과를 제3 코드 신호(C3)로 출력할 수 있다.
제4 판단 블록(334)은 제4 지연 셀(324)의 세 개의 제2 지연기들(D)의 출력들에 연결된다. 제1 판단 블록(331)과 마찬가지로, 제4 판단 블록(334)은 제4 신호(S4)에 동기되어 판단 시점에 내부 클럭 신호의 상승 에지가 제4 지연 셀(324)의 내에 있는지 판단하고, 판단의 결과를 제4 코드 신호(C4)로 출력할 수 있다.
인버터(350)는 제8 신호(S8)를 반전하여 카운터(360)에 전달할 수 있다. 카운터(360)는 인버터(350)의 출력, 예를 들어 상승 에지에 동기되어 카운트를 수행할 수 있다. 카운터(360)는 제4 신호(S4)를 수신할 수 있다. 카운터(360)는 제4 신호(S4)가 하이 레벨을 갖는 동안 카운트를 수행할 수 있다.
제4 신호(S4)의 하강 에지에 동기되어, 카운터(360)는 카운트 값을 제1 코드(CD[n:2])로 출력할 수 있다. 제1 코드(CD[n:2])는 내부 클럭 신호가 제1 내지 제4 지연 셀들(321~324)을 몇 번 통과하였는지에 대한 정보를 포함할 수 있다. 제1 코드(CD[n:2])는 거친 검출의 결과이며, 코드(CD[n:0])의 비트들 중에서 최상위 비트(MSB)(예를 들어, C[n])를 포함하는 연속적인 비트들로 사용될 수 있다.
인코더(370)는 제1 내지 제4 판단 블록들(331~334)로부터 제1 내지 제4 코드 신호들(C1~C4)을 수신할 수 있다. 인코더(370)는 제1 내지 제4 코드 신호들(C1~C4)로부터 제2 코드(CD[1:0])를 생성할 수 있다. 예를 들어, 지연 셀들의 수가 2i-1개보다 많고 그리고 2i개 이하일 때, 제2 코드는 i개의 비트들로 구성될 수 있다.
도 2에서 제1 내지 제4 지연 셀들(321~324)이 도시되므로, 제2 코드(CD[1:0])는 2개의 비트들로 구성될 수 있다. 제2 코드(CD[1:0])는 제4 신호(S4)의 하강 에지의 시점(예를 들어, 판단 시점)에, 내부 클럭 신호의 상승 에지의 위치 정보, 예를 들어 내부 클럭 신호의 상승 에지가 제1 내지 제4 지연 셀들(321~324) 중 어느 지연 셀에 속하는지의 정보를 포함할 수 있다.
제2 코드(CD[1:0])는 정교한 검출의 결과일 수 있다. 제2 코드(CD[1:0])는 코드(CD[n:0])의 비트들 중에서 최하위 비트(LSB)를 포함하는 연속적인 비트들로 사용될 수 있다.
상술된 바와 같이, 다단 단위 구간 검출기(300)는 지연 셀들 중간의 신호를 이용하여 피드백 루프를 구성함으로써, 입력 클럭 신호(예를 들어, 제4 신호)보다 짧은 주기를 갖는 내부 클럭 신호를 생성한다. 다단 단위 구간 검출기(300)는 내부 클럭 신호가 제1 내지 제4 지연 셀들(321~324)을 통과한 횟수를 카운트 함으로써 거친 검출을 수행할 수 있다.
또한, 다단 단위 구간 검출기(300)는 판단 시점에 내부 클럭 신호의 상승 에지의 위치를 제1 내지 제4 지연 셀들(321~324)에서 검출함으로써 정교한 검출을 수행할 수 있다.
도 2에서, 지연 셀들 및 판단 블록들의 수들이 각각 4개로 도시되지만, 이는 예시적인 것에 불과하다. 지연 셀들 및 판단 블록들의 수들은 다양하게 수정 및 변경될 수 있다. 1GHz 내지 6GHz의 가변 범위를 갖는 C-PHY 프로토콜의 특성에 기반하여, 지연 셀들 및 판단 블록들의 수들은 각각 24개로 정해질 수 있다. 예시적으로, 피드백 루프에 포함되는 신호 출력의 전단의 지연 셀들의 개수와 후단의 지연 셀들의 개수는 동일할 수 있다.
예시적으로, 다단 단위 구간 검출기(300)는 제4 신호(S4)를 수신하는 제1 지연 셀(또는 지연 셀 그룹) 및 제6 신호(S6)를 수신하는 제2 지연 셀(또는 지연 셀 그룹)을 포함하고, 그리고 제1 지연 셀(또는 지연 셀 그룹) 및 제2 지연 셀(또는 지연 셀 그룹)의 각각은 서브 지연 셀들(예를 들어, 제1 및 제2 지연 셀들(321, 322)과 제3 및 제4 지연 셀들(323, 324)을 포함하는 것으로도 해석될 수 있다.
내부 클럭 신호가 제1 내지 제4 지연 셀들(321~324)을 통과하는 횟수가 카운터(360)에 의해 카운트되는 관점에 기반하여, 제1 내지 제4 지연 셀들(321~324)은 하나의 지연 루프를 형성하는 것으로도 해석될 수 있다.
예시적으로, 인버터(350)가 제공됨에 따라 카운터(360)는 제8 신호(S8)의 하강 에지에 동기되어 카운트를 수행하는 것으로 도시되어 있다. 그러나 다단 단위 구간 검출기(300)에서 인버터(350)는 옵션이며 제거될 수 있다. 또는 카운터(360)와 제4 지연 셀(324)의 사이에 홀수 개의 인버터들이 추가될 수 있다. 즉, 카운터(360)는 제8 신호(S8)의 상승 에지에 동기되어 카운트를 수행할 수 있다.
도 3은 본 발명의 실시 예에 따른 제1 지연기(D')를 보여준다. 도 2 및 도 3을 참조하면, 제1 지연기(D')는 제1 논리 게이트(LG1), 제2 논리 게이트(LG2), 그리고 제3 논리 게이트(LG3)를 포함할 수 있다.
제1 논리 게이트(LG1)는 제1 인버터(340)의 출력 및 제4 신호(S4)에 대해 논리곱(AND)의 연산을 수행할 수 있다. 즉, 제1 논리 게이트(LG1)는 제4 신호(S4)가 하이 레벨이고 그리고 제6 신호(S6)가 로우 레벨일 때에 로우 레벨을 출력할 수 있다.
제2 논리 게이트(LG2) 및 제3 논리 게이트(LG3)의 각각은 인버터일 수 있다. 제2 논리 게이트(LG2)의 출력은 제2 지연기(D)로 출력되고, 제3 논리 게이트(LG3)의 출력은 제1 판단 블록(331)으로 출력될 수 있다.
도 4는 본 발명의 실시 예에 따른 제2 지연기(D)를 보여준다. 도 2 및 도 4를 참조하면, 제2 지연기(D)는 제4 논리 게이트(LG4), 제5 논리 게이트(LG5), 제6 논리 게이트(LG6) 및 제7 논리 게이트(LG7)를 포함할 수 있다.
제4 논리 게이트(LG4)는 로우 레벨들(VL)에 대해 부정 논리곱(NAND)의 연산을 수행할 수 있다. 즉, 제4 논리 게이트(LG4)는 하이 레벨을 출력할 수 있다. 제5 논리 게이트(LG5)는 제4 논리 게이트(LG4)의 출력, 즉 하이 레벨과 제1 지연기(D') 또는 제2 지연기(D)의 출력에 대해 부정 논리곱(NAND)의 연산을 수행할 수 있다.
제1 지연기(D') 또는 제2 지연기(D)의 출력이 로우 레벨일 때, 제5 논리 게이트(LG5)는 하이 레벨을 출력할 수 있다. 제1 지연기(D') 또는 제2 지연기(D)의 출력이 하이 레벨일 때, 제5 논리 게이트(LG5)는 로우 레벨을 출력할 수 있다.
제6 논리 게이트(LG6) 및 제7 논리 게이트(LG7)의 각각은 인버터를 포함할 수 있다. 제6 논리 게이트(LG6)의 출력은 지연기(D) 또는 제2 인버터(350)로 출력되고, 제7 논리 게이트(LG7)의 출력은 제1 내지 제4 판단 블록들(331~334) 중 대응하는 판단 블록으로 출력될 수 있다.
도 5는 제1 신호(S1), 제2 신호(S2), 제3 신호(S3) 및 제4 신호(S4)의 예를 보여준다. 도 2 및 도 5를 참조하면, 프리앰블 구간 동안 하나의 단위 구간(UI)에서 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3) 중 하나만 천이한다. 또한, 단위 구간(UI)이 반복됨에 따라, 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)가 교대로 천이한다.
제4 신호(S4)는 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)의 배타적 논리곱의 결과이다. 제4 신호(S4)는 하나의 단위 구간(UI)을 반주기로 하는 클럭 신호의 형태를 가질 수 있다.
도 6은 제6 신호(S6)의 피드백 루프가 없을 때의 제4 내지 제8 신호들(S4~S8)의 형태들을 보여준다. 도 2 및 도 6을 참조하면, 제6 신호(S6)의 피드백 루프가 없을 때, 제5 신호(S5)는 제4 신호(S4)보다 세 개의 지연기들(하나의 제1 지연기(D') 및 두 개의 제2 지연기들(D))의 총 지연량만큼 지연될 수 있다.
제6 신호(S6)의 피드백 루프가 없을 때, 제6 신호(S6)는 제5 신호(S5)보다 세 개의 지연기들(세 개의 제2 지연기들(D))의 총 지연량만큼 지연되고, 제7 신호(S7)는 제6 신호(S6)보다 세 개의 지연기들(세 개의 제2 지연기들(D))의 총 지연량만큼 지연되고, 그리고 제8 신호(S8)는 제7 신호(S7)보다 세 개의 지연기들(세 개의 제2 지연기들(D))의 총 지연량만큼 지연될 수 있다.
도 7은 제6 신호(S6)의 피드백 루프를 포함하는 다단 단위 구간 검출기(300)의 제4 내지 제8 신호들(S4~S8)의 예를 보여준다. 도 2 및 도 7을 참조하면, 제1 시각(T1)에 제4 신호(S4)의 상승 에지가 발생할 수 있다. 제1 지연기(D')는 로우 레벨의 제6 신호(S6) 및 하이 레벨의 제4 신호(S4)를 수신하고, 그리고 하이 레벨을 출력할 수 있다.
제1 시각(T1)보다 세 개의 지연기들(하나의 제1 지연기(D') 및 두 개의 제2 지연기들(D))의 총 지연량만큼 지연된 제2 시각(T2)에, 제5 신호(S5)에서 상승 에지가 발생할 수 있다.
제2 시각(T2)보다 세 개의 지연기들(세 개의 제2 지연기들(D))의 총 지연량만큼 지연된 제3 시각(T3)에 제6 신호(S6)에서 상승 에지가 발생할 수 있다. 제6 신호(S6)의 상승 에지는 제1 지연 셀(321)의 제1 지연기(D')에 전달될 수 있다. 제3 시각(T3)의 제6 신호(S6)의 상승 에지에 응답하여, 제1 지연 셀(321)의 제1 지연기(D')는 로우 레벨을 출력할 수 있다.
제3 시각(T3)보다 세 개의 지연기들(하나의 제1 지연기(D') 및 두 개의 제2 지연기들(D))의 총 지연량만큼 지연된 제4 시각(T4)에 제5 신호(S5)에서 하강 에지가 발생할 수 있다. 제4 시각(T4)보다 세 개의 지연기들(세 개의 제2 지연기들(D))의 총 지연량만큼 지연된 제5 시각(T5)에 제6 신호(S6)에서 하강 에지가 발생할 수 있다.
제6 신호(S6)의 하강 에지는 제1 지연 셀(321)의 제1 지연기(D')에 전달될 수 있다. 제5 시각(T5)의 제6 신호(S6)의 하강 에지에 응답하여, 제1 지연 셀(321)의 제1 지연기(D')는 하이 레벨을 출력할 수 있다. 제5 시각(T5)보다 세 개의 지연기들(하나의 제1 지연기(D') 및 두 개의 제2 지연기들(D))의 총 지연량만큼 지연된 제6 시각(T6)에 제6 신호(S6)에서 하강 에지가 발생할 수 있다.
즉, 제5 신호(S5)는 제4 신호(S4)의 주기보다 짧은 주기를 갖고 하이 레벨과 로우 레벨의 사이를 토글하는 내부 클럭 신호의 형태를 가질 수 있다. 제6 신호(S6), 제7 신호(S7) 및 제8 신호(S8)는 내부 클럭 신호가 지연된 형태를 가질 수 있다.
제7 시각(T7)에서 발생하는 제5 신호의 하강 에지는 제4 신호(S4)의 하강 에지를 반영한다. 즉, 제1 지연기(D')는 제4 신호(S4)가 하이 레벨을 갖는 동안 제4 신호보다 짧은 주기로 하이 레벨과 로우 레벨의 사이를 천이하는 내부 클럭 신호를 생성할 수 있다.
피드백 루프가 제1 내지 제4 지연 셀들(321~324)의 중앙, 즉 제6 신호(S6)를 이용하여 구성된 때에, 내부 클럭 신호의 주기는 제1 내지 제4 지연 셀들(321~324)의 총 지연량과 동일하거나 유사할 수 있다.
제4 신호(S4)의 하강 에지는 판단 시점(TD)일 수 있다. 판단 시점(TD)에, 다단 단위 구간 검출기(300)는 카운터(360)의 카운트 값을 제1 코드(CD[n:2])로 출력함으로써 거친 검출의 결과를 출력할 수 있다. 판단 시점(TD)에, 다단 단위 구간 검출기(300)는 인코더(370)의 인코딩 값을 제2 코드(CD[1:0])로 출력함으로써 정교한 검출의 결과를 출력할 수 있다.
도 8은 본 발명의 기술적 사상을 더 명확히 설명하기 위한, 24개의 지연 셀들이 동작할 때의 신호들의 파형들의 예들을 보여준다. 도 2 및 도 3을 참조하면, 다단 단위 구간 검출기(300)는 24개의 지연 셀들을 포함하는 것으로 가정된다. 24개의 지연 셀들 중 첫 번째의 지연 셀은 제4 신호(S4)를 수신할 수 있다. 24개의 지연 셀들은 제5 내지 제28 신호들(S5~S28)을 출력하는 것으로 가정된다.
24개의 지연 셀들의 중앙, 즉 12번째 지연 셀의 출력은 제16 신호(S16)일 수 있다. 제16 신호(S16)가 첫 번째 지연 셀의 제1 지연기(D')로 피드백되는 것으로 가정된다. 도 7을 참조하여 설명된 것과 마찬가지로, 제5 내지 제28 신호들(S5~S28)은 제4 신호(S4)의 주기보다 짧은 주기를 갖는 클럭 신호의 형태를 갖고, 순차적으로 지연된 형태를 가질 수 있다.
인버터(350)가 존재할 때, 카운터(360)는 제28 신호(S28)의 하강 에지에 동기되어 카운트 업(CNTU)을 수행할 수 있다. 따라서, 판단 시점(TD)에 제1 코드(CD[n:2])는 '1'의 값을 가리킬 수 있다. '1'의 제1 코드(CD[n:2])는 제4 신호(S4)의 상승 에지가 24개의 지연 셀들의 1.5배, 즉 36개의 지연 셀들을 통과하였음을 의미할 수 있다.
인버터(350)가 존재하지 않을 때, 카운터(360)는 제28 신호(S28)의 상승 에지에 동기되어 카운트 업(CNTU)을 수행할 수 있다. 따라서, 판단 시점(TD)에 제1 코드(CD[n:2])는 '2'의 값을 가리킬 수 있다. '2'의 제1 코드(CD[n:2])는 제4 신호(S4)이 상승 에지가 24개의 지연 셀들을 통과하였음을 의미할 수 있다.
24개의 판단 블록들은 내부 클럭 신호의 상승 에지를 검출할 수 있다. 피드백 루프가 24개의 지연 셀들(또는 지연 루프)의 중앙, 즉 제16 신호(S16)를 이용하여 구성되었으므로, 내부 클럭 신호의 주기는 24개의 지연 셀들의 총 지연량과 같을 수 있다. 따라서, 24개의 지연 셀들에서 상승 에지는 하나만 존재할 수 있다.
예시적으로, 판단 시점(TD)에, 도 8에서 제10 신호(S10)의 출력은 하이 레벨이고, 제11 신호(S11)의 출력은 로우 레벨이다. 따라서, 내부 클럭 신호의 상승 에지는 제11 신호(S11)를 출력하는 지연 셀에 존재하는 것으로 판단될 수 있다.
도 9는 제11 신호(S11)를 출력하는 지연 셀의 세 개의 제2 지연기들(D)의 출력들의 예를 보여준다. 도 2, 도 8 및 도 9를 참조하면, 제11 신호(S11)는 지연 셀의 세 번째의 제2 지연기(D)의 출력일 수 있다. 제11_2 신호(S11_2)는 지연 셀의 두 번째의 제2 지연기(D)의 출력일 수 있다. 제11_2 신호(S11_2)는 하나의 제2 지연기(D)의 지연량만큼 제11 신호(S11)보다 앞설(advance) 수 있다.
제11_1 신호(S11_1)는 지연 셀의 첫 번째의 제2 지연기(D)의 출력일 수 있다. 제11_1 신호(S11_1)는 하나의 제2 지연기(D)의 지연량만큼 제11_2 신호(S11_2)보다 앞설(advance) 수 있다.
제11_1 신호(S11_1) 및 제11_2 신호(S11_2)는 로우 레벨이고, 그리고 제11 신호(S11)는 하이 레벨이다. 따라서, 두 번째의 제2 지연기(D)와 세 번째의 제2 지연기의 사이에 내부 클럭 신호의 상승 에지가 존재하는 것으로 판단될 수 있다.
도 10은 본 발명의 실시 예에 따른 다단 단위 구간 검출기(300)의 동작 방법을 보여준다. 도 2 및 도 10을 참조하면, S110 단계에서, 다단 단위 구간 검출기(300)는 내부 클럭 신호가 지연 루프(들)를 통과한 횟수를 카운트하여 제1 코드(CD[n:2])를 생성하는 거친 검출을 수행할 수 있다.
S120 단계에서, 다단 단위 구간 검출기(300)는 지연 루프 내의 내부 클럭 신호의 상승 에지의 위치를 판단하여 제2 코드(CD[1:0])를 생성할 수 있다. S130 단계에서, 다단 단위 구간 검출기(300)는 제1 코드(CD[n:2]) 및 제2 코드(CD[1:0])를 결합하여 코드(CD[n:0])를 생성할 수 있다.
도 11은 다른 예에 따라 제4 신호(S4)의 하이 레벨 구간의 길이를 검출하는 방법을 개념적으로 보여준다. 도 11을 참조하면, 지연 루프(DL)는 제4 신호(S4)의 하이 레벨의 구간(예를 들어, 단위 구간(UI))의 길이보다 긴 총 지연량을 가질 수 있다. 제4 신호(S4)를 지연 루프(DL)에 입력하고, 그리고 제4 신호(S4)의 하강 에지에 동기되어 제4 신호(S4)의 상승 에지의 지연 루프(DL) 상의 위치를 판단함으로써, 제4 신호(S4)의 하이 레벨 구간의 길이가 판단될 수 있다.
도 11의 방법에 따르면, 지연 루프(DL)의 총 지연량은 제4 신호(S4)의 하이 레벨 구간의 길이보다 길어야 한다. C-PHY 프로토콜은 1GHz 내지 6GHz의 범위 내의 주파수를 사용하도록 정해진다. 따라서, 지연 루프(DL)의 총 지연량은 1GHz의 반주기보다 길어야 한다. 도 11의 방법은 단위 구간(UI)의 검출에 과도하게 많은 지연기들을 필요로 하며, 사이즈 및 비용을 증가시키는 문제를 갖는다.
도 12는 본 발명의 실시 예에 따라 제4 신호(S4)의 하이 레벨 구간의 길이를 검출하는 방법을 개념적으로 보여준다. 도 12를 참조하면, 지연 루프(DL)의 총 지연량은 제4 신호(S4)의 하이 레벨 구간의 길이(즉, 단위 구간(UI))의 길이와 무관하게 정해질 수 있다.
제4 신호(S4)로부터 제4 신호(S4)의 주기보다 짧은 주기를 갖는 내부 클럭 신호가 생성될 수 있다. 내부 클럭 신호는 지연 루프(DL)에 입력된다. 제28 신호(S28)에서 내부 클럭 신호의 상승 에지가 출력되는 것은 내부 클럭 신호가 지연 루프(DL)를 한 번 통과하였음을 의미할 수 있다. 첫 번째로 통과된 지연 루프(DL)는 제1 지연 루프(DLP1)일 수 있다.
제28 신호(S28)에서 내부 클럭 신호의 상승 에지가 두 번째로 출력되는 것은 내부 클럭 신호가 지연 루프(DL)를 한 번 더 통과하였음을 의미할 수 있다. 두 번째로 통과된 지연 루프(DL)는 제2 지연 루프(DLP2)일 수 있다. 즉, 판단 시점(TD)까지 제28 신호(S28)에서 출력된 내부 클럭 신호의 에지들을 카운트 함으로써, 내부 클럭 신호가 통과한 제1 및 제2 지연 루프들(DLP1, DLP2)의 수가 카운트될 수 있다.
판단 시점(TD)에, 제1 및 제2 지연 루프들(DLP1, DLP2)의 총 지연량과 내부 클럭 신호의 상승 에지의 제3 지연 루프(DLP3) 상의 총 지연량을 합함으로써, 제4 신호(S4)의 하이 레벨 구간의 길이가 판단될 수 있다. 예시적으로, 카운터(360)의 해상도(즉, 카운트되는 비트들의 수)를 증가시킴으로써, 다단 단위 구간 검출기(300)는 더 긴 단위 구간의 길이를 판단할 수 있다.
본 발명에 따르면, 한정된 수의 지연기들, 예를 들어 C-PHY 프로토콜에서 정해진 가장 짧은 단위 구간의 길이보다 짧은 총 지연량을 갖는 지연기들을 이용하여 단위 구간의 길이가 판단될 수 있다. 따라서, 지연기들의 수가 감소되고, 다단 단위 구간 검출기(300)의 사이즈 및 비용이 감소할 수 있다.
도 13은 본 발명의 실시 예에 따른 클럭 복원 회로(400)를 보여준다. 도 13의 클럭 복원 회로(400)는 도 1의 클럭 복원 회로(250)에 포함될 수 있다. 도 1 및 도 13을 참조하면, 클럭 복원 회로(400)는 제1 내지 제3 신호들(S1, S2, S3)에서 발생하는 천이에 기초하여 클럭 신호(CLK)를 생성할 수 있는 논리 회로를 포함할 수 있다. 예로서, 논리 회로는 제1 내지 제6 플립플롭들(411, 412, 421, 422, 431, 432) 및 제1 내지 제4 논리 게이트들(440, 450, 460, 470)을 포함할 수 있다.
제1 및 제2 플립플롭들(411, 412)은 제1 신호(S1)의 천이에 응답하여, 논리 하이(VH)의 논리값(예컨대, 논리 '1'의 값)을 출력할 수 있다. 제1 논리 게이트(440)는 제1 및 제2 플립플롭들(411, 412)의 출력들을 조합할 수 있다. 따라서, 제1 논리 게이트(440)는 제1 신호(S1)가 천이할 때 논리 '1'의 값을 출력할 수 있다.
제3 및 제4 플립플롭들(421, 422)은 제2 신호(S2)의 천이에 응답하여, 논리 하이(VH)의 논리값(예컨대, 논리 '1'의 값)을 출력할 수 있다. 제2 논리 게이트(450)는 제3 및 제4 플립플롭들(421, 422)의 출력들을 조합할 수 있다. 따라서, 제2 논리 게이트(450)는 제2 신호(S2)가 천이할 때 논리 '1'의 값을 출력할 수 있다.
제5 및 제6 플립플롭들(431, 432)은 제3 신호(S3)의 천이에 응답하여, 논리 하이(VH)의 논리값(예컨대, 논리 '1'의 값)을 출력할 수 있다. 제3 논리 게이트(460)는 제5 및 제6 플립플롭들(431, 432)의 출력들을 조합할 수 있다. 따라서, 제3 논리 게이트(460)는 제3 신호(S3)가 천이할 때 논리 '1'의 값을 출력할 수 있다.
제4 논리 게이트(470)는 제1, 제2 및 제3 논리 게이트들(440, 450, 460)의 출력들을 조합할 수 있다. 따라서, 제4 논리 게이트(470)는 제1, 제2 및 제3 신호들(S1, S2, S3)에서 발생하는 천이에 응답하여 논리 '1'의 값을 출력할 수 있다. 그러나 제4 논리 게이트(470)는 제1, 제2 및 제3 신호들(S1, S2, S3)의 최초 천이에 응답하여 논리 '1'의 값을 출력할 수 있고, 최초 천이 이후의 후행 천이의 영향을 받지 않을 수 있다.
논리 게이트(470)는 제1 내지 제6 플립플롭들(411, 412, 421, 422, 431 432) 및 제1 내지 제4 논리 게이트들(440, 450, 460, 470)에 의해 생성되는 클럭 신호(CLK)를 출력할 수 있다. 예로서, 제4 논리 게이트(470)로부터 출력되는 클럭 신호(CLK)의 논리 '1'의 값은 클럭 신호(CLK)의 제1 에지(예컨대, 상승 에지)를 제공할 수 있다.
지연 회로(480)는 제4 논리 게이트(470)로부터 출력되는 클럭 신호(CLK)를 수신할 수 있다. 지연 회로(480)는 수신되는 신호를 지연시켜 리셋 신호(RST)를 출력할 수 있다. 지연 회로(480)는 클럭 신호(CLK)를 수신하고, 그리고 순차적으로 연결된 지연기들(D)을 포함할 수 있다.
제1 내지 제6 플립플롭들(411, 412, 421, 422, 431 432)은 리셋 신호(RST)에 응답하여 리셋될 수 있다. 제1 내지 제6 플립플롭들(411, 412, 421, 422, 431 432)의 리셋에 응답하여, 제1 내지 제4 논리 게이트들(440, 450, 460, 470)은 논리 '0'의 값들을 출력할 수 있다. 논리 게이트(470)로부터 출력되는 클럭 신호(CLK)의 논리 '0'의 값은 클럭 신호(CLK)의 제2 에지(예컨대, 하강 에지)를 제공할 수 있다. 따라서, 클럭 신호(CLK)는 리셋 신호(RST)에 응답하여 제2 에지를 가질 수 있다.
지연 회로(480)의 지연기들(D)의 지연량은 코드(CD[n:0])에 기초하여 조절될 수 있다. 예를 들어, 지연 회로(480)의 지연기들(D)의 각각은 도 2의 제1 지연기(D') 또는 제2 지연기(D)의 지연량과 동일한 지연량을 가질 수 있다. 코드(CD[n:0])는 단위 구간(UI)의 길이를 지연 셀들의 개수로 나타낼 수 있다. 지연 회로(480)는 코드(CD[n:0])가 가리키는 지연 셀들의 수와 동일한 수의 지연기들(D)의 총 지연량만큼 클럭 신호(CLK)를 지연하여 리셋 신호(RST)로 출력할 수 있다.
다단 단위 구간 검출기(300)(도 2 참조)의 제1 내지 제4 지연 셀들(321~324)의 각각의 총 지연량은 지연 회로(480)의 지연기(D)의 지연량의 3배이다. 따라서, 지연 회로(480)의 총 지연량은 단위 구간(UI)의 길이의 1/3일 수 있다. 즉, 지연 회로(480)에 의해 0.33UI의 마스킹 구간이 확보될 수 있다.
클럭 신호(CLK)를 생성하기 위한 회로들의 지연량을 포함하면, 클럭 복원 회로(400)는 0.35UI 이상의 마스킹 구간을 확보할 수 있다. 즉, 다단 단위 구간 검출기(300)의 지연 셀의 지연량과 클럭 복원 회로(400)의 지연 회로(480)의 지연기(D)의 지연량을 3:1로 설정함으로써, 별도의 구성 요소들, 회로들 없이 마스킹 구간이 확보될 수 있다.
예시적으로, 도 11에 도시된 방법에 따라 단위 구간(UI)을 검출하는 경우, 지연 회로(480)의 지연기들의 수는 다단 단위 구간 검출기(300)의 지연기들의 수의 1/3일 수 있다. 그러나 도 12에 도시된 본 발명의 실시 예에 따른 방법에 따라 단위 구간(UI)을 검출하는 경우, 지연 회로(480)의 지연기들의 수는 다단 단위 구간 검출기(300)의 지연기들의 수의 1/3보다 클 수 있다. 일부 실시 예들에서, 지연 회로(480)의 지연기들의 수는 다단 단위 구간 검출기(300)의 지연기들의 수보다 클 수 있다.
도 14는 본 발명의 실시 예에 다른 데이터 복원 회로(500)를 보여준다. 도 14의 데이터 복원 회로(500)는 도 1의 데이터 복원 회로(260)에 포함될 수 있다. 도 1 및 도 14를 참조하면, 데이터 복원 회로(500)는 제1, 제2 및 제3 지연기들(510, 520, 530), 그리고 제1, 제2 및 제3 플립플롭들(540, 550, 560)을 포함할 수 있다.
데이터 복원 회로(500)는 제1, 제2 및 제3 지연 회로들(510, 520, 530)을 통해 제1, 제2 및 제3 신호들(S1, S2, S3)을 각각 지연시킬 수 있다. 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 각각은 지연기들(D)을 포함할 수 있다. 제1, 제2 및 제3 지연 회로들(510, 520, 530)은 코드(CD[n:0])에 기반하여 제1, 제2 및 제3 신호들(S1, S2, S3)을 각각 지연시킬 수 있다.
예를 들어, 지연 회로들(510, 520, 530)의 지연기들(D)의 각각의 지연량은 도 2의 제1 지연기(D') 또는 제2 지연기(D)의 지연량과 동일할 수 있다. 제1, 제2 및 제3 지연 회로들(510, 520, 530)은 코드(CD[n:0])가 가리키는 지연 셀들의 수와 동일한 수의 지연기들(D)의 총 지연량만큼 제1, 제2 및 제3 신호들(S1, S2, S3)을 각각 지연할 수 있다. 따라서, 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 총 지연량은 단위 구간(UI)의 길이의 1/3일 수 있다.
데이터 복원 회로(500)는 수신 신호들(RS1, RS2, RS3)을 생성할 수 있는 논리 회로를 포함할 수 있다. 예로서, 논리 회로는 제1, 제2 및 제3 플립플롭들(540, 550 560)을 포함할 수 있다. 제1, 제2 및 제3 플립플롭들(540, 550, 560)은 지연된 제1, 제2 및 제3 신호들(S1, S2, S3)을 각각 수신할 수 있다. 제1, 제2 및 제3 플립플롭들(540, 550, 560)의 각각은 클럭 복원 회로(550)로부터 클럭 신호(CLK)를 수신할 수 있다.
제1, 제2 및 제3 플립플롭들(540, 550, 560) 각각은 클럭 신호(CLK)에 응답하여(예컨대, 클럭 신호(CLK)의 제1 에지에 응답하여) 동작할 수 있다. 예로서, 제1, 제2 및 제3 플립플롭들(540, 550, 560)은 클럭 신호(CLK)에 응답하여, 지연된 제1, 제2 및 제3 신호들(S1, S2, S3)을 각각 래치할 수 있다. 래치의 결과로서, 제1, 제2 및 제3 플립플롭들(540, 550 560)은 제1, 제2 및 제3 수신 신호들(RS1, RS2, RS3)을 각각 출력할 수 있다.
도 13을 참조하여 설명된 바와 같이, 클럭 신호(CLK)의 상승 에지는 단위 구간(UI)의 시작 시점에 정렬된다. 데이터 복원 회로(500)에서, 제1, 제2 및 제3 신호들(S1, S2, S3)은 0.35UI 이상 지연될 수 있다. 따라서, 클럭 신호(CLK)의 에지는 지연된 제1, 제2 및 제3 신호들(S1, S2, S3)의 변화 구간이 아닌 안정 구간에 정렬되고, 제1, 제2 및 제3 수신 신호들(RS1, RS2, RS3)이 성공적으로 래치될 수 있다.
도 13을 참조하여 설명된 바와 같이, 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 각각의 지연기들의 수는 다단 단위 구간 검출기(300)의 지연기들의 수의 1/3보다 클 수 있다. 일부 실시 예들에서, 제1, 제2 및 제3 지연 회로들(510, 520, 530)의 각각의 지연기들의 수는 다단 단위 구간 검출기(300)의 지연기들의 수보다 클 수 있다.
도 15는 본 발명의 실시 예들에 따른 전자 장치(1000)를 보여준다. 전자 장치(1000)는 MIPI 연합에 의해 제안된 인터페이스 규약을 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 전자 장치(1000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 태블릿 컴퓨터, 웨어러블 장치 등과 같은 전자 장치들 중 하나일 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100), 디스플레이(1220), 및 이미지 센서(1230)를 포함할 수 있다. 어플리케이션 프로세서(1100)는 DigRF 마스터(1110), DSI(Display Serial Interface) 호스트(1120), CSI(Camera Serial Interface) 호스트(1130), 물리 계층(1140), 및 UFS HCI(1150)(Universal Flash Storage Host-Controller Interface)를 포함할 수 있다.
DSI 호스트(1120)는 DSI에 따라 디스플레이(1220)의 DSI 장치(1225)와 통신할 수 있다. 예로서, DSI 호스트(1120)에는 시리얼라이저(SER)가 구현될 수 있고, DSI 장치(1225)에는 디시리얼라이저(DES)가 구현될 수 있다. 예로서, DSI는 C-PHY 스펙에서 정의되는 물리 계층을 채용할 수 있고, DSI 호스트(1120)는 세 개 이상의 통신 선로들을 통해 DSI 장치(1225)와 통신할 수 있다. 도 1 내지 조 14를 참조하여 설명된 바와 같이, DSI 호스트(1120) 및/또는 DSI 장치(1225)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
CSI 호스트(1130)는 CSI에 따라 이미지 센서(1230)의 CSI 장치(1235)와 통신할 수 있다. 예로서, CSI 호스트(1130)에는 디시리얼라이저(DES)가 구현될 수 있고, CSI 장치(1235)에는 시리얼라이저(SER)가 구현될 수 있다. 예로서, CSI는 C-PHY 스펙에서 정의되는 물리 계층을 채용할 수 있고, CSI 호스트(1130)는 세 개 이상의 통신 선로들을 통해 CSI 장치(1235)와 통신할 수 있다. 도 1 내지 조 14를 참조하여 설명된 바와 같이, CSI 호스트(1130) 및/또는 CSI 장치(1235)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 어플리케이션 프로세서(1100)와 통신하는 RF(Radio Frequency) 칩(1240)을 더 포함할 수 있다. RF 칩(1240)은 물리 계층(1242), DigRF 슬레이브(1244), 및 안테나(1246)를 포함할 수 있다. 예로서, RF 칩(1240)의 물리 계층(1242) 및 어플리케이션 프로세서(1100)의 물리 계층(1140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다. 몇몇 실시 예에서, 물리 계층들(1242, 4140)이 세 개 이상의 통신 선로들을 통해 서로 통신하는 경우, 물리 계층(1242) 및/또는 물리 계층(1140)은 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 워킹 메모리(1250) 및 임베디드/카드 스토리지 장치(1255)를 더 포함할 수 있다. 워킹 메모리(1250)는 어플리케이션 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(1250)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
임베디드/카드 스토리지 장치(1255)는 어플리케이션 프로세서(1100)로부터 제공받은 데이터를 저장하거나, 저장된 데이터를 어플리케이션 프로세서(1100)로 제공할 수 있다. 임베디드/카드 스토리지 장치(1255)는 전력 공급 여부에 관계없이 데이터를 저장할 수 있는 불휘발성 메모리를 포함할 수 있다.
예로서, 임베디드/카드 스토리지 장치(1255)는 UFS 규약에 따라 어플리케이션 프로세서(1100)와 통신할 수 있다. 이 예에서, 어플리케이션 프로세서(1100)는 UFS HCI(1150)를 통해 임베디드/카드 스토리지 장치(1255)와의 통신을 처리할 수 있다. 몇몇 실시 예에서, 임베디드/카드 스토리지 장치(1255)가 세 개 이상의 통신 선로들을 통해 어플리케이션 프로세서(1100)와 통신하는 경우, 임베디드/카드 스토리지 장치(1255) 및/또는 어플리케이션 프로세서(1100)는 피드백 루프를 포함하는 지연 셀들을 포함하고, 거친 검출 및 정교한 검출을 통해 단위 구간(UI)을 판단하도록 구성될 수 있다.
전자 장치(1000)는 WIMAX(Worldwide Interoperability for Microwave Access, 4260), WLAN(Wireless Local Area Network, 4262), UWB(Ultra Wideband, 4264) 등과 같은 통신 모듈을 통해 외부 장치/시스템과 통신할 수 있다. 전자 장치(1000)는 음성 정보를 처리하기 위한 스피커(1270) 및 마이크(1275)를 포함할 수 있다. 전자 장치(1000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(1280)를 포함할 수 있다. 전자 장치(1000)는 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(1290)을 포함할 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 제1 전자 장치
110: 신호 생성기
120, 130, 140: 송신기들
121, 131, 141: 터미널들
SL1, S2, SL3: 신호선들
200: 제2 전자 장치
210, 220, 230: 수신기들
211, 221, 231: 터미널들
240: 다단 단위 구간 검출기
250: 클럭 복원 회로
260: 데이터 복원 회로
270: 신호 처리기
300: 다단 단위 구간 검출기
310: 논리 게이트
321~324: 지연 셀들
331~334: 판단 블록들
340, 350: 인버터들
360: 카운터
370: 인코더

Claims (20)

  1. 제1 신호, 제2 신호 및 제3 신호를 수신하고, 그리고 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호로부터 단위 구간을 가리키는 코드를 검출하도록 구성되는 단위 구간 검출기;
    상기 코드에 응답하여 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호로부터 클럭 신호를 생성하도록 구성되는 클럭 복원 회로; 그리고
    상기 코드 및 상기 클럭 신호에 응답하여 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호로부터 제1 수신 신호, 제2 수신 신호 및 제3 수신 신호를 생성하도록 구성되는 데이터 복원 회로를 포함하고,
    상기 단위 구간 검출기는 총 지연량이 상기 단위 구간이 길이보다 짧은 지연 셀들을 포함하고, 그리고 상기 지연 셀들을 이용하여 정교한 검출 및 거친 검출을 포함하는 다단 검출을 수행하도록 구성되는 전자 장치.
  2. 제1항에 있어서,
    상기 단위 구간 검출기는 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호로부터 상기 단위 구간의 상기 길이와 같은 반주기를 갖는 내부 클럭 신호를 생성하고, 그리고 상기 클럭 신호가 하이 레벨인 동안 상기 지연 셀들의 출력에서 상기 내부 클럭 신호가 토글하는 횟수를 카운트함으로써 상기 거친 검출을 수행하도록 더 구성되는 전자 장치.
  3. 제1항에 있어서,
    상기 단위 구간 검출기는 상기 클럭 신호의 하강 에지에서 상기 지연 셀들에서 상기 내부 클럭 신호의 상승 에지의 위치를 검출함으로써 상기 정교한 검출을 수행하도록 더 구성되는 전자 장치.
  4. 제1항에 있어서,
    상기 지연 셀들은 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호를 수신하는 제1 지연 셀들 및 상기 제1 지연 셀들의 후단의 제2 지연 셀들을 포함하고,
    상기 제1 지연 셀들의 출력은 상기 제1 지연 셀들 중에서 첫 번째 제1 지연 셀로 피드백되는 전자 장치.
  5. 제4항에 있어서,
    상기 첫 번째 제1 지연 셀의 지연기는 상기 클럭 신호가 하이 레벨이고 그리고 상기 제1 지연 셀들의 출력이 로우 레벨인 동안 로우 레벨을 출력하도록 구성되는 전자 장치.
  6. 제1항에 있어서,
    상기 지연 셀들의 각각은 3개의 제1 지연기들을 포함하고,
    상기 단위 구간 검출기는 상기 거친 검출을 통해 제1 코드를 검출하고, 그리고
    상기 단위 구간 검출기는 상기 정교한 검출을 통해 제2 코드를 검출하는 전자 장치.
  7. 제6항에 있어서,
    상기 클럭 복원 회로는 제2 지연기들을 포함하고,
    상기 클럭 복원 회로는 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호 중 하나가 천이한 제1 시점에 상기 클럭 신호를 천이하고, 그리고 상기 제2 지연기들 중에서 제1수 및 제2수의 합에 해당하는 수의 제2 지연기들의 총 지연량에 대응하는 시간 동안 상기 클럭 신호의 레벨을 유지하도록 구성되고,
    상기 제1수는 상기 지연 셀들의 수와 상기 제1 코드의 값을 곱한 결과이고, 그리고
    상기 제2수는 상기 제2 코드가 가리키는 값인 전자 장치.
  8. 제7항에 있어서,
    상기 제2 지연기들의 수는 상기 지연 셀들의 상기 수의 1/3보다 큰 전자 장치.
  9. 제6항에 있어서,
    상기 데이터 복원 회로는 제2 지연기들을 포함하고,
    상기 데이터 복원 회로는 상기 제2 지연기들 중에서 제1수 및 제2수의 합에 해당하는 수의 제2 지연기들의 총 지연량만큼 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호를 지연하고, 그리고 상기 클럭 신호에 동기되어 상기 제1 신호, 상기 제2 신호 및 상기 제3 신호를 래치하도록 구성되고,
    상기 제1수는 상기 지연 셀들의 수와 상기 제1 코드의 값을 곱한 결과이고, 그리고
    상기 제2수는 상기 제2 코드가 가리키는 값인 전자 장치.
  10. 제9항에 있어서,
    상기 제2 지연기들의 수는 상기 지연 셀들의 상기 수의 1/3보다 큰 전자 장치.
  11. 제1항에 있어서,
    상기 제1 신호, 상기 제2 신호 및 상기 제3 신호는 C-PHY의 프로토콜에 따라 수신되는 전자 장치.
  12. 제1항에 있어서,
    상기 단위 구간 검출기는:
    상기 제1 신호, 상기 제2 신호 및 상기 제3 신호에 대해 배타적 논리합 연산을 수행하여 상기 클럭 신호를 생성하도록 구성되는 논리 게이트;
    상기 지연 셀들 중 제1 지연 셀들의 출력을 상기 제1 지연 셀들에 입력하여 내부 클럭 신호를 생성하는 피드백 루프;
    상기 지연 셀들 중 상기 제1 지연 셀들에 후속하는 제2 지연 셀들의 출력에 동기되어 카운트를 수행함으로써 상기 거친 검출의 결과를 출력하는 카운터;
    상기 제1 지연 셀들에서 상기 내부 클럭 신호의 상승 에지를 검출하는 제1 판단 블록들;
    상기 제2 지연 셀들에서 상기 내부 클럭 신호의 상승 에지를 검출하는 제2 판단 블록들; 그리고
    상기 제1 판단 블록들 및 상기 제2 판단 블록들의 판단 결과를 인코딩함으로써 상기 정교한 검출의 결과를 출력하는 인코더를 더 포함하는 전자 장치.
  13. 제1 지연기 및 적어도 하나의 제2 지연기를 포함하고, 제1 하이 레벨과 제1 로우 레벨의 사이를 토글하는 제1 신호를 수신하고, 그리고 상기 제1 신호를 지연하여 제2 신호로 출력하는 제1 지연 셀;
    적어도 두 개의 제3 지연기들을 포함하고, 상기 제1 지연 셀로부터 상기 제2 신호를 수신하고, 그리고 상기 제2 신호를 지연하여 제3 신호로 출력하는 제2 지연 셀;
    상기 제3 신호에 동기되어 카운트를 수행하고, 그리고 카운트의 결과를 제1 코드로 출력하도록 구성되는 카운터;
    상기 제1 지연 셀에 연결되고, 상기 제1 신호의 하강 에지에 동기되어 상기 제1 지연 셀 내의 제1 내부 신호의 상승 에지를 검출하고, 그리고 상기 제1 내부 신호의 상기 상승 에지의 검출 결과를 제1 비트로 출력하는 제1 판단 블록;
    상기 제2 지연 셀에 연결되고, 상기 제1 신호의 하강 에지에 동기되어 상기 제2 지연 셀 내의 제2 내부 신호의 상승 에지를 검출하고, 그리고 상기 제2 내부 신호의 상기 상승 에지의 검출 결과를 제2 비트로 출력하는 제2 판단 블록; 그리고
    상기 제1 비트 및 상기 제2 비트로부터 제2 코드를 생성하도록 구성되는 인코더를 포함하고,
    상기 제1 지연기는 상기 제1 신호가 상기 제1 하이 레벨이고, 그리고 상기 제2 신호가 제2 로우 레벨일 때에 로우 레벨을 출력하는 전자 장치.
  14. 제13항에 있어서,
    상기 제1 코드 및 상기 제2 코드는 상기 제1 신호가 하이 레벨인 구간의 길이를 가리키는 제3 코드를 형성하고,
    상기 제1 코드는 상기 제3 코드의 비트들 중에서 최상위 비트를 포함하고; 그리고
    상기 제2 코드는 상기 제3 코드의 상기 비트들 중에서 최하위 비트를 포함하는 전자 장치.
  15. 제13항에 있어서,
    상기 카운터는 상기 제1 신호가 상기 제1 하이 레벨인 동안 카운트를 수행하는 전자 장치.
  16. 제13항에 있어서,
    상기 제1 지연 셀 및 상기 제2 지연 셀의 각각은 n개의 서브 지연 셀들을 포함하고,
    상기 제1 지연 셀의 상기 서브 지연 셀들 중에서 첫 번째 서브 지연 셀은 상기 제1 지연기 및 상기 적어도 하나의 제2 지연기를 포함하고, 그리고
    상기 제1 지연 셀의 상기 서브 지연 셀들 중 상기 첫 번째 서브 지연 셀을 제외한 나머지 서브 지연 셀들 및 상기 제2 지연 셀의 상기 서브 지연 셀들은 상기 적어도 두 개의 제3 지연기들을 포함하는 전자 장치.
  17. 제13항에 있어서,
    제2 신호, 제3 신호 및 제4 신호를 수신하고, 그리고 상기 제2 신호, 상기 제3 신호 및 상기 제4 신호에 대해 배타적 논리합 연산을 수행하여 상기 제1 신호를 생성하도록 구성되는 논리 게이트를 더 포함하는 전자 장치.
  18. 전자 장치의 동작 방법에 있어서:
    하이 레벨과 로우 레벨을 토글하는 제1 신호를 수신하는 단계;
    상기 제1 신호로부터 상기 제1 신호보다 짧은 주기로 상기 하이 레벨과 상기 로우 레벨을 토글하는 제2 신호를 생성하는 단계;
    상기 제1 신호가 상기 하이 레벨인 동안, 상기 제2 신호가 제1 지연 셀들 및 제2 지연 셀들을 포함하는 지연 루프를 통과한 횟수를 카운트하여 제1 코드를 생성하는 단계;
    상기 제1 신호의 하강 에지에 동기되어, 상기 지연 루프에서 상기 제2 신호의 상승 에지의 위치를 검출하여 제2 코드를 생성하는 단계; 그리고
    상기 제1 코드 및 상기 제2 코드를 조합하여 제3 코드를 생성하는 단계를 포함하는 동작 방법.
  19. 제18항에 있어서,
    상기 제2 신호를 생성하는 단계는;
    상기 제1 신호가 상기 하이 레벨이고 상기 제1 지연 셀들의 출력 신호가 상기 로우 레벨인 동안 상기 제2 신호를 상기 로우 레벨로 조절하는 단계를 포함하는 동작 방법.
  20. 제18항에 있어서,
    제3 신호, 제4 신호 및 제5 신호를 수신하고, 상기 제3 신호, 상기 제4 신호 및 상기 제5 신호에 대해 배타적 논리합 연산을 수행하여 상기 제1 신호를 생성하는 단계; 그리고
    상기 제3 신호, 상기 제4 신호 및 상기 제5 신호 중 하나가 천이함에 따라 클럭 신호를 천이하고, 그리고 상기 제3 코드에 응답하여 상기 클럭 신호의 레벨을 유지하는 단계를 더 포함하는 동작 방법.
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