KR20200141173A - 리드 클럭 생성 회로 및 이를 포함하는 데이터 처리 회로 - Google Patents

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Abstract

본 기술은 선택 신호에 따라 복수의 분주 클럭 신호들 중에서 하나를 선택하여 예비 리드 클럭 신호로서 출력하도록 구성된 다중화기; 상기 복수의 분주 클럭 신호들과 라이트 클럭 신호의 위상을 비교한 결과에 따라, 상기 복수의 분주 클럭 신호들 중에서 상기 라이트 클럭 신호의 제 1 엣지 이후 가장 빠른 제 2 엣지를 갖는 분주 클럭 신호의 검출 타이밍을 나타내기 위한 검출 신호를 생성하도록 구성된 검출 회로; 상기 라이트 클럭 신호에 따라 상기 검출 신호를 카운트하여 상기 선택 신호를 생성하도록 구성된 카운터; 및 상기 검출 신호에 따라 상기 예비 리드 클럭 신호의 펄스들 중에서 무효 구간에 해당하는 펄스들을 제거한 신호를 상기 리드 클럭 신호로서 출력하도록 구성된 보정 회로를 포함할 수 있다.

Description

리드 클럭 생성 회로 및 이를 포함하는 데이터 처리 회로{READ CLOCK GENERATION CIRCUIT AND DATA PROCESSING CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리드 클럭 생성 회로 및 이를 포함하는 데이터 처리 회로에 관한 것이다.
컴퓨터, 핸드폰, 저장 장치 등과 같은 전자 기기들은 다양한 소자들 또는 회로들이 집적화된 집적 회로들을 포함할 수 있다.
각 집적 회로는 하나 이상의 외부 회로 또는 장치에 결합될 수 있는데, 이러한 외부 회로 또는 장치와의 사이를 인터페이스하기 위한 구성 요소를 포함할 수 있다. 예를 들어, 메모리 디바이스와 같은 주변 기기가 메모리 컨트롤러에 결합되어 메모리 시스템을 구성할 수 있다.
메모리 시스템은 내부 또는/및 외부와의 데이터 인터페이스를 위한 데이터 처리 회로 예를 들어, 병렬 데이터를 직렬 데이터로 변환하여 출력하는 직렬화기(serializer)를 포함할 수 있다.
본 발명의 실시예는 안정적인 데이터 처리를 위한 리드 클럭 생성 회로 및 이를 포함하는 데이터 처리 회로를 제공한다.
본 발명의 실시예는 선택 신호에 따라 복수의 분주 클럭 신호들 중에서 하나를 선택하여 예비 리드 클럭 신호로서 출력하도록 구성된 다중화기; 상기 복수의 분주 클럭 신호들과 라이트 클럭 신호의 위상을 비교한 결과에 따라, 상기 복수의 분주 클럭 신호들 중에서 상기 라이트 클럭 신호의 제 1 엣지 이후 가장 빠른 제 2 엣지를 갖는 분주 클럭 신호의 검출 타이밍을 나타내기 위한 검출 신호를 생성하도록 구성된 검출 회로; 상기 라이트 클럭 신호에 따라 상기 검출 신호를 카운트하여 상기 선택 신호를 생성하도록 구성된 카운터; 및 상기 검출 신호에 따라 상기 예비 리드 클럭 신호의 펄스들 중에서 무효 구간에 해당하는 펄스들을 제거한 신호를 상기 리드 클럭 신호로서 출력하도록 구성된 보정 회로를 포함할 수 있다.
본 발명의 실시예는 복수의 분주 클럭 신호들과 라이트 클럭 신호의 위상을 비교한 결과에 따라, 상기 복수의 분주 클럭 신호들 중에서 상기 라이트 클럭 신호의 제 1 엣지 이후 가장 빠른 제 2 엣지를 갖는 분주 클럭 신호를 리드 클럭 신호로서 출력하도록 구성된 리드 클럭 생성 회로; 및 입력 데이터를 상기 라이트 클럭 신호에 따라 입력받고, 상기 리드 클럭 신호에 따라 출력 데이터로서 출력하도록 구성된 선입선출 회로를 포함할 수 있다.
본 기술은 안정적인 데이터 처리가 가능하고, 데이터 처리시간을 줄일 수 있으며, 데이터 처리 회로의 구성 간소화를 통한 회로 면적 감소가 가능하다.
도 1은 본 발명의 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 데이터 처리 회로의 구성을 나타낸 도면,
도 3은 도 2의 리드 클럭 생성 회로의 구성을 나타낸 도면,
도 4는 도 3의 리드 클럭 생성 회로의 동작을 설명하기 위한 타이밍도이고,
도 5는 도 2의 선입선출 회로의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 데이터 처리 시스템(10)은 호스트(20) 및 주변 장치로서 메모리 시스템(30)을 포함할 수 있다.
호스트(20)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
메모리 시스템(30)은 호스트(20)로부터의 커맨드에 응답하여 액세스될 수 있으며, 호스트(20)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리(200)를 포함할 수 있다.
메모리 컨트롤러(100)는 호스트(20)로부터의 커맨드에 응답하여 해당하는 메모리(200)에 대한 액세스 동작을 수행할 수 있다.
예를 들어, 메모리 컨트롤러(100)는 호스트(20)로부터의 라이트 커맨드에 응답하여 호스트(20)로부터의 라이트 데이터를 메모리(200)에 저장할 수 있다.
다른 예로, 메모리 컨트롤러(100)는 호스트(20)로부터의 리드 커맨드에 응답하여 메모리(200)에 저장된 데이터를 리드하고, 그 리드 데이터를 호스트(20)로 전달할 수 있다.
메모리 컨트롤러(100)는 호스트(20) 또는/및 메모리(200)에서 출력된 병렬 데이터를 직렬 데이터로 변환하기 위한 직렬화기를 포함할 수 있다.
메모리(200)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리가 될 수 있다.
다른 실시 예들에서, 메모리(200)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리가 될 수 있다.
도 2는 본 발명의 실시예에 따른 데이터 처리 회로의 구성을 나타낸 도면이다.
본 발명의 실시예에 따른 데이터 처리 회로(101)는 상술한 메모리 컨트롤러(100)의 직렬화기에서 병렬 데이터를 수신하기 위한 회로 구성으로 사용될 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 데이터 처리 회로(101)는 리드 클럭 생성 회로(300) 및 선입선출 회로(FIFO)(400)를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 처리 회로(101)는 분주 회로(102)를 더 포함할 수 있다.
분주 회로(102)는 소스 클럭 신호(RD_CLK4X)를 정해진 분주 비(예를 들어, 1/4)로 분주하여 복수의 분주 클럭 신호들(RD_CLK<0:3>)을 생성할 수 있다.
복수의 분주 클럭 신호들(RD_CLK<0:3>)은 서로 정해진 위상차(예를 들어, 소스 클럭 신호 RD_CLK4X를 기준으로 한 클럭만큼의 위상차)를 가질 수 있다.
리드 클럭 생성 회로(300)는 복수의 분주 클럭 신호들(RD_CLK<0:3>) 및 라이트 클럭 신호(WR_CLK)에 따라 리드 클럭 신호(RD_CLK)를 출력할 수 있다.
소스 클럭 신호(RD_CLK4X)와 라이트 클럭 신호(WR_CLK)는 독립적인 소스들로부터 각각 생성된다. 분주 클럭 신호들(RD_CLK<0:3>)은 소스 클럭 신호(RD_CLK4X)에 따라 생성된다.
따라서 라이트 클럭 신호(WR_CLK)와 분주 클럭 신호들(RD_CLK<0:3>)은 서로의 위상차를 알 수 없으며, 서로의 위상차에 관한 어떤 정보도 제공받을 수 없다.
리드 클럭 생성 회로(300)는 복수의 분주 클럭 신호들(RD_CLK<0:3>)과 라이트 클럭 신호(WR_CLK)의 위상을 비교한 결과에 따라, 복수의 분주 클럭 신호들(RD_CLK<0:3>) 중에서 라이트 클럭 신호(WR_CLK)의 제 1 엣지 예를 들어, 폴링 엣지(Falling Edge) 이후 가장 빠른 제 2 엣지 예를 들어, 라이징 엣지(Rising Edge)를 갖는 분주 클럭 신호를 리드 클럭 신호(RD_CLK)로서 선택하여 출력할 수 있다.
선입선출 회로(400)는 입력 데이터(DIN<N-1:0>)를 라이트 클럭 신호(WR_CLK)에 따라 입력받고 리드 클럭 신호(RD_CLK)에 따라 출력 데이터(DOUT<N-1:0>)로서 출력할 수 있다.
라이트 클럭 신호(WR_CLK)는 입력 데이터(DIN<N-1:0>)를 전송하는 회로 구성에서 생성하여 입력 데이터(DIN<N-1:0>)와 함께 본 발명의 실시예에 따른 데이터 처리 회로(101)로 전송된 것이거나, 입력 데이터(DIN<N-1:0>)를 전송하는 회로 구성에서 생성된 소스(Source) 클럭 신호를 본 발명의 실시예에 따른 데이터 처리 회로(101)에서 가공한 신호일 수 있다.
복수의 분주 클럭 신호들(RD_CLK<0:3>)은 라이트 클럭 신호(WR_CLK)와 다른 신호 소스로부터 생성될 수 있다. 라이트 클럭 신호(WR_CLK)와 복수의 분주 클럭 신호들(RD_CLK<0:3>)은 서로 다른 신호 소스로부터 생성되므로 서로의 위상차를 알 수 없으며, 서로의 위상차에 관한 어떤 정보도 제공받을 수 없다.
즉, 복수의 분주 클럭 신호들(RD_CLK<0:3>)은 라이트 클럭 신호(WR_CLK)와 비 동기 관계이다.
도 3은 도 2의 리드 클럭 선택회로의 구성을 나타낸 도면이다.
도 3을 참조하면, 리드 클럭 생성 회로(300)는 다중화기(310), 검출 회로(330) 및 카운터(340)를 포함할 수 있다.
리드 클럭 생성 회로(300)는 보정 회로(360)를 더 포함할 수 있다.
다중화기(310)는 선택 신호(SEL<1:0>)에 따라 복수의 분주 클럭 신호들(RD_CLK<0:3>) 중에서 하나를 선택하여 예비 리드 클럭 신호(RD_CLKS)로서 출력할 수 있다.
검출 회로(330)는 복수의 분주 클럭 신호들(RD_CLK<0:3>)과 라이트 클럭 신호(WR_CLK)의 위상을 비교한 결과에 따라, 복수의 분주 클럭 신호들(RD_CLK<0:3>) 중에서 라이트 클럭 신호(WR_CLK)의 폴링 엣지(Falling Edge) 이후 가장 빠른 라이징 엣지(Rising Edge)를 갖는 신호에 해당하는 신호의 검출 타이밍을 나타내기 위한 검출 신호(SELEN)를 생성할 수 있다.
검출 회로(330)는 위상 검출기(331), 제 1 내지 제 4 로직 게이트(335, 336, 338, 339) 및 제 1 내지 제 3 플립플롭(333, 334, 337)을 포함할 수 있다.
위상 검출기(331)는 예비 리드 클럭 신호(RD_CLKS)의 위상과 라이트 클럭 신호(WR_CLK)의 위상을 비교하여 위상 검출 신호(PD1)를 생성할 수 있다.
제 1 플립플롭(333)은 위상 검출 신호(PD1)에 따라 라이트 클럭 신호(WR_CLK)를 래치하여 위상 플래그(LFLAG)를 생성할 수 있다.
제 1 플립플롭(333)은 위상 검출 신호(PD1)가 하이 레벨인 경우 즉, 라이트 클럭 신호(WR_CLK)의 위상이 예비 리드 클럭 신호(RD_CLKS)에 비해 뒤처지는 경우 라이트 클럭 신호(WR_CLK)를 래치하여 위상 플래그(LFLAG)를 생성할 수 있다.
제 2 플립플롭(334)은 위상 검출 신호(PD1)에 따라 위상 플래그(LFLAG)를 래치하여 시프트된 위상 플래그(LFLAGD)를 생성할 수 있다.
제 1 로직 게이트(335)는 위상 플래그(LFLAG)와 시프트된 위상 플래그(LFLAGD)에 대한 논리 연산 예를 들어, 배타적 논리합을 수행하여 출력신호 LLF1를 생성할 수 있다.
제 2 로직 게이트(336)는 제 1 로직 게이트(335)의 출력 신호 LLF1과 시프트된 위상 플래그(LFLAGD)에 대한 논리 연산 예를 들어, 논리곱을 수행하여 시프트된 리드 클럭 신호(RD_CLK_SFTB)를 생성할 수 있다.
제 3 플립플롭(337)은 시프트된 리드 클럭 신호(RD_CLK_SFTB)에 따라 접지 전압(VSS) 레벨을 래치하여 출력신호 LLF2를 생성할 수 있다.
제 3 플립플롭(337)은 출력신호 LLF2를 초기 동작시 하이 레벨로 유지시키다가, 시프트된 리드 클럭 신호(RD_CLK_SFTB)이 하이 레벨로 천이함에 따라 출력신호 LLF2를 로우 레벨로 천이시킬 수 있다.
제 3 로직 게이트(338)는 시프트된 리드 클럭 신호(RD_CLK_SFTB)에 대한 논리 연산을 수행하여 예를 들어, 시프트된 리드 클럭 신호(RD_CLK_SFTB)를 반전시켜 신호 RD_CLK_SFT를 출력할 수 있다.
제 4 로직 게이트(339)는 제 3 플립플롭(337)의 출력 신호 LLF2와 제 3 로직 게이트(338)의 출력신호 RD_CLK_SFT에 대한 논리 연산 예를 들어, 논리곱을 수행하여 검출 신호(SELEN)를 생성할 수 있다.
카운터(340)는 라이트 클럭 신호(WR_CLK)에 따라 검출 신호(SELEN)를 카운트하여 선택 신호(SEL<1:0>)를 생성할 수 있다.
보정 회로(360)는 검출 신호(SELEN)에 따라 예비 리드 클럭 신호(RD_CLKS)의 펄스들 중에서 무효 구간에 해당하는 펄스들을 제거한 신호를 리드 클럭 신호(RD_CLK)로서 출력할 수 있다.
보정 회로(360)는 래치(LT)(365)와 제 5 내지 제 7 로직 게이트(361, 363, 367)를 포함할 수 있다.
제 5 로직 게이트(361)는 검출 신호(SELEN)에 대한 논리 연산을 수행하여 예를 들어, 검출 신호(SELEN)를 반전시킨 신호를 출력할 수 있다.
제 6 로직 게이트(363)는 예비 리드 클럭 신호(RD_CLKS)에 대한 논리 연산을 수행하여 예를 들어, 예비 리드 클럭 신호(RD_CLKS)를 반전시킨 신호를 출력할 수 있다.
래치(365)는 제 6 로직 게이트(363)의 출력 신호에 따라 제 5 로직 게이트(361)의 출력 신호를 래치하여 리드 클럭 유효 구간신호(RD_CLK_EN)를 생성할 수 있다.
래치(365)는 반전된 검출 신호(SELEN)를 예비 리드 클럭 신호(RD_CLKS)의 폴링 엣지에 따라 래치하여 리드 클럭 유효 구간신호(RD_CLK_EN)로서 출력할 수 있다.
제 7 로직 게이트(367)는 리드 클럭 유효 구간신호(RD_CLK_EN)와 예비 리드 클럭 신호(RD_CLKS)에 대한 논리 연산 예를 들어, 논리곱을 수행한 신호를 리드 클럭 신호(RD_CLK)로서 출력할 수 있다.
제 7 로직 게이트(367)에 의해 예비 리드 클럭 신호(RD_CLKS)의 펄스들 중에서 리드 클럭 유효 구간신호(RD_CLK_EN)가 하이 레벨로 활성화된 구간에 해당하는 펄스들이 리드 클럭 신호(RD_CLK)로서 출력될 수 있다.
도 4는 도 3의 리드 클럭 생성 회로의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하여, 리드 클럭 생성 회로(300)의 동작 예를 설명하면 다음과 같다.
소스 클럭 신호(RD_CLK4X)를 분주하여 복수의 분주 클럭 신호들(RD_CLK<0:3>)이 생성될 수 있다.
라이트 클럭 신호(WR_CLK)와 복수의 분주 클럭 신호들(RD_CLK<0:3>)은 서로의 위상차를 알 수 없으며, 서로의 위상차에 관한 어떤 정보도 제공받을 수 없다.
예를 들어, 복수의 분주 클럭 신호들(RD_CLK<0:3>)과 라이트 클럭 신호(WR_CLK)가 도 4A와 같은 위상차를 갖는 것으로 가정한다.
초기 동작 시, 선택 신호(SEL<1:0>)는 초기 값 예를 들어, '0'의 값을 가질 수 있다.
선택 신호(SEL<1:0>)가 '0'의 값을 가지므로 복수의 분주 클럭 신호들(RD_CLK<0:3>) 중에서 어느 하나 예를 들어, RD_CLK0이 예비 리드 클럭 신호(RD_CLKS)로서 출력될 수 있다.
예비 리드 클럭 신호(RD_CLKS) 즉, 분주 클럭 신호(RD_CLK0)와 라이트 클럭 신호(WR_CLK)와 의 위상차에 해당하는 위상 검출 신호(PD1)가 생성될 수 있다.
위상 검출 신호(PD1)의 라이징 엣지에 대응되는 라이트 클럭 신호(WR_CLK)의 레벨이 위상 플래그(LFLG)로서 출력될 수 있다.
위상 검출 신호(PD1)의 라이징 엣지에 대응되는 위상 플래그(LFLAG)의 레벨이 시프트된 위상 플래그(LFLAGD)로서 출력될 수 있다.
위상 플래그(LFLAG)와 시프트된 위상 플래그(LFLAGD)를 배타적 논리합한 신호 LLF1를 다시 시프트된 위상 플래그(LFLAGD)와 논리곱한 신호가 시프트된 리드 클럭 신호(RD_CLK_SFTB)로서 출력될 수 있다.
시프트된 리드 클럭 신호(RD_CLK_SFTB)는 라이트 클럭 신호(WR_CLK)의 폴링 엣지에 바로 다음에 생성되는 예비 리드 클럭 신호(RD_CLKS)의 라이징 엣지에 따라 그 로직 레벨이 천이될 수 있다.
더욱 상세하게는, 예비 리드 클럭 신호(RD_CLKS)의 라이징 엣지가 라이트 클럭 신호(WR_CLK)의 폴링 엣지와 다음 라이징 엣지 사이에 생성될 경우, 시프트된 리드 클럭 신호(RD_CLK_SFTB)의 로직 레벨이 '로우'에서 '하이'로 천이하게 된다.
시프트된 리드 클럭 신호(RD_CLK_SFTB)를 반전시킨 신호 RD_CLK_SFT는 그 로직 레벨이 '하이'에서 '로우'로 천이하게 된다.
선택 신호(SEL<1:0>)가 '0'의 값을 가지는 구간에서 예비 리드 클럭 신호(RD_CLKS)의 라이징 엣지가 라이트 클럭 신호(WR_CLK)의 폴링 엣지와 라이징 엣지 사이에 생성되지 않으므로 시프트된 리드 클럭 신호(RD_CLK_SFTB)가 로우 레벨로 유지되며, RD_CLK_SFT 또한 하이 레벨로 유지된다.
시프트된 리드 클럭 신호(RD_CLK_SFTB)가 로우 레벨이므로 신호 LLF2는 하이 레벨로 유지된다.
LLF2가 하이 레벨이고, RD_CLK_SFT 또한 하이 레벨이므로 검출 신호(SELEN)가 하이 레벨로 유지된다.
예비 리드 클럭 신호(RD_CLKS)의 폴링 엣지가 발생하는 타이밍에, 반전된 검출 신호(SELEN)는 로우 레벨이므로 리드 클럭 유효 구간신호(RD_CLK_EN)는 로우 레벨로 유지된다.
리드 클럭 유효 구간신호(RD_CLK_EN)가 로우 레벨이므로 리드 클럭 신호(RD_CLK)의 출력이 차단된다. 즉, 리드 클럭 신호(RD_CLK)가 로우 레벨로 유지된다.
검출 신호(SELEN)가 하이 레벨이므로 라이트 클럭 신호(WR_CLK)의 라이징 엣지에 따라 선택 신호(SEL<1:0>)의 값이 '1'로 증가한다.
선택 신호(SEL<1:0>)가 '1'의 값을 가지므로 복수의 분주 클럭 신호들(RD_CLK<0:3>) 중에서 다른 하나 예를 들어, RD_CLK1이 예비 리드 클럭 신호(RD_CLKS)로서 출력될 수 있다.
선택 신호(SEL<1:0>)가 '1'의 값을 가지는 구간에서는 예비 리드 클럭 신호(RD_CLKS)의 라이징 엣지가 라이트 클럭 신호(WR_CLK)의 폴링 엣지와 라이징 엣지 사이에 생성되지 않으므로 시프트된 리드 클럭 신호(RD_CLK_SFTB)가 로우 레벨로 유지되며, RD_CLK_SFT 또한 하이 레벨로 유지된다.
시프트된 리드 클럭 신호(RD_CLK_SFTB)가 로우 레벨이므로 신호 LLF2는 하이 레벨로 유지된다.
LLF2가 하이 레벨이고, RD_CLK_SFT 또한 하이 레벨이므로 검출 신호(SELEN)가 하이 레벨로 유지된다.
예비 리드 클럭 신호(RD_CLKS)의 폴링 엣지가 발생하는 타이밍에, 반전된 검출 신호(SELEN)는 로우 레벨이므로 리드 클럭 유효 구간신호(RD_CLK_EN)는 로우 레벨로 유지된다.
리드 클럭 유효 구간신호(RD_CLK_EN)가 로우 레벨이므로 리드 클럭 신호(RD_CLK)의 출력이 차단된다. 즉, 리드 클럭 신호(RD_CLK)가 로우 레벨로 유지된다.
검출 신호(SELEN)가 하이 레벨이므로 라이트 클럭 신호(WR_CLK)의 라이징 엣지에 따라 선택 신호(SEL<1:0>)의 값이 '2'로 증가한다.
선택 신호(SEL<1:0>)가 '2'의 값을 가지므로 복수의 분주 클럭 신호들(RD_CLK<0:3>) 중에서 또 다른 하나 예를 들어, RD_CLK2가 예비 리드 클럭 신호(RD_CLKS)로서 출력될 수 있다.
선택 신호(SEL<1:0>)가 '2'의 값을 가지는 구간에서는 예비 리드 클럭 신호(RD_CLKS)의 라이징 엣지가 라이트 클럭 신호(WR_CLK)의 폴링 엣지와 라이징 엣지 사이에 생성되므로 시프트된 리드 클럭 신호(RD_CLK_SFTB)가 하이 레벨로 천이되며, RD_CLK_SFT가 로우 레벨로 천이된다.
시프트된 리드 클럭 신호(RD_CLK_SFTB)가 하이 레벨이므로 신호 LLF2는 로우 레벨로 천이된다.
LLF2가 로우 레벨이고, RD_CLK_SFT 또한 로우 레벨이므로 검출 신호(SELEN)가 로우 레벨로 천이된다.
검출 신호(SELEN)가 로우 레벨이므로 선택 신호(SEL<1:0>)의 값이 '2'로 유지된다.
예비 리드 클럭 신호(RD_CLKS)의 폴링 엣지가 발생하는 타이밍에, 반전된 검출 신호(SELEN)는 하이 레벨이므로 리드 클럭 유효 구간신호(RD_CLK_EN)는 하이 레벨로 천이된다.
리드 클럭 유효 구간신호(RD_CLK_EN)가 하이 레벨이므로 예비 리드 클럭 신호(RD_CLKS)가 리드 클럭 신호(RD_CLK)로서 출력된다.
도 5는 도 2의 선입선출 회로의 구성을 나타낸 도면이다.
도 5를 참조하면, 선입선출 회로(400)는 제 1 및 제 2 플립플롭 어레이(410, 420)를 포함할 수 있다.
제 1 플립플롭 어레이(410)는 입력 데이터(DIN<N-1:0>)를 비트 별로 라이트 클럭 신호(WR_CLK)에 따라 래치할 수 있다.
제 2 플립플롭 어레이(420)는 제 1 플립플롭 어레이(410)에 래치된 입력 데이터(DIN<N-1:0>)를 리드 클럭 신호(RD_CLK)에 따라 출력 데이터(DOUT<N-1:0>)로서 출력할 수 있다.
상술한 바와 같이, 라이트 클럭 신호(WR_CLK)와 분주 클럭 신호들(RD_CLK<0:3>)은 서로의 위상차를 알 수 없으며, 서로의 위상차에 관한 어떤 정보도 제공받을 수 없다.
그러나 본 발명의 실시예는 라이트 클럭 신호(WR_CLK)의 제 1 엣지 예를 들어, 폴링 엣지(Falling Edge) 이후 가장 빠른 제 2 엣지 예를 들어, 라이징 엣지(Rising Edge)를 갖는 분주 클럭 신호를 리드 클럭 신호(RD_CLK)로 사용하여 안정적이고 빠르게 데이터를 입력 받을 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 선택 신호에 따라 복수의 분주 클럭 신호들 중에서 하나를 선택하여 예비 리드 클럭 신호로서 출력하도록 구성된 다중화기;
    상기 복수의 분주 클럭 신호들과 라이트 클럭 신호의 위상을 비교한 결과에 따라, 상기 복수의 분주 클럭 신호들 중에서 상기 라이트 클럭 신호의 제 1 엣지 이후 가장 빠른 제 2 엣지를 갖는 분주 클럭 신호의 검출 타이밍을 나타내기 위한 검출 신호를 생성하도록 구성된 검출 회로;
    상기 라이트 클럭 신호에 따라 상기 검출 신호를 카운트하여 상기 선택 신호를 생성하도록 구성된 카운터; 및
    상기 검출 신호에 따라 상기 예비 리드 클럭 신호의 펄스들 중에서 무효 구간에 해당하는 펄스들을 제거한 신호를 상기 리드 클럭 신호로서 출력하도록 구성된 보정 회로를 포함하는 리드 클럭 생성 회로.
  2. 제 1 항에 있어서,
    상기 복수의 분주 클럭 신호들은
    서로 정해진 위상차를 갖는 리드 클럭 생성 회로.
  3. 제 1 항에 있어서,
    상기 검출 회로는
    상기 예비 리드 클럭 신호의 위상과 상기 라이트 클럭 신호의 위상을 비교하여 위상 검출 신호를 생성하도록 구성된 위상 검출기,
    상기 위상 검출 신호에 따라 상기 라이트 클럭 신호를 래치하여 위상 플래그를 생성하도록 구성된 제 1 플립플롭,
    상기 위상 검출 신호에 따라 상기 위상 플래그를 래치하여 시프트된 위상 플래그를 생성하도록 구성된 제 2 플립플롭,
    상기 위상 플래그와 상기 시프트된 위상 플래그에 대한 논리 연산을 수행하여 출력하도록 구성된 제 1 로직 게이트,
    상기 제 1 로직 게이트의 출력 신호와 상기 시프트된 위상 플래그에 대한 논리 연산을 수행하여 시프트된 리드 클럭 신호를 생성하도록 구성된 제 2 로직 게이트,
    상기 시프트된 리드 클럭 신호에 따라 제 1 전압 레벨을 래치하여 출력하도록 구성된 제 3 플립플롭, 및
    상기 제 3 플립플롭의 출력 신호와 상기 시프트된 리드 클럭 신호에 따라 상기 검출 신호를 생성하도록 구성된 제 3 로직 게이트를 포함하는 리드 클럭 생성 회로.
  4. 제 1 항에 있어서,
    상기 보정 회로는
    상기 예비 리드 클럭 신호에 따라 상기 검출 신호를 래치하여 리드 클럭 유효 구간신호를 생성하도록 구성된 래치, 및
    상기 리드 클럭 유효 구간신호와 상기 예비 리드 클럭 신호에 대한 논리 연산 결과를 상기 리드 클럭 신호로서 출력하도록 구성된 로직 게이트를 포함하는 리드 클럭 생성 회로.
  5. 복수의 분주 클럭 신호들과 라이트 클럭 신호의 위상을 비교한 결과에 따라, 상기 복수의 분주 클럭 신호들 중에서 상기 라이트 클럭 신호의 제 1 엣지 이후 가장 빠른 제 2 엣지를 갖는 분주 클럭 신호를 리드 클럭 신호로서 출력하도록 구성된 리드 클럭 생성 회로; 및
    입력 데이터를 상기 라이트 클럭 신호에 따라 입력받고, 상기 리드 클럭 신호에 따라 출력 데이터로서 출력하도록 구성된 선입선출 회로를 포함하는 데이터 처리 회로.
  6. 제 5 항에 있어서,
    소스 클럭 신호를 제 1 분주 비로 분주하여 상기 복수의 분주 클럭 신호들을 생성하도록 구성된 분주 회로를 더 포함하는 데이터 처리 회로.
  7. 제 5 항에 있어서,
    상기 복수의 분주 클럭 신호들은
    서로 정해진 위상차를 갖는 데이터 처리 회로.
  8. 제 5 항에 있어서,
    상기 리드 클럭 생성 회로는
    선택 신호에 따라 상기 복수의 분주 클럭 신호들 중에서 하나를 선택하여 예비 리드 클럭 신호로서 출력하도록 구성된 다중화기,
    상기 복수의 분주 클럭 신호들과 상기 라이트 클럭 신호의 위상을 비교한 결과에 따라, 상기 복수의 분주 클럭 신호들 중에서 상기 라이트 클럭 신호의 제 1 엣지 이후 가장 빠른 제 2 엣지를 갖는 분주 클럭 신호의 검출 타이밍을 나타내기 위한 검출 신호를 생성하도록 구성된 검출 회로,
    상기 라이트 클럭 신호에 따라 상기 검출 신호를 카운트하여 상기 선택 신호를 생성하도록 구성된 카운터, 및
    상기 검출 신호에 따라 상기 예비 리드 클럭 신호의 펄스들 중에서 무효 구간에 해당하는 펄스들을 제거한 신호를 상기 리드 클럭 신호로서 출력하도록 구성된 보정 회로를 포함하는 데이터 처리 회로.
  9. 제 8 항에 있어서,
    상기 검출 회로는
    상기 예비 리드 클럭 신호의 위상과 상기 라이트 클럭 신호의 위상을 비교하여 위상 검출 신호를 생성하도록 구성된 위상 검출기,
    상기 위상 검출 신호에 따라 상기 라이트 클럭 신호를 래치하여 위상 플래그를 생성하도록 구성된 제 1 플립플롭,
    상기 위상 검출 신호에 따라 상기 위상 플래그를 래치하여 시프트된 위상 플래그를 생성하도록 구성된 제 2 플립플롭,
    상기 위상 플래그와 상기 시프트된 위상 플래그에 대한 논리 연산을 수행하여 출력하도록 구성된 제 1 로직 게이트,
    상기 제 1 로직 게이트의 출력 신호와 상기 시프트된 위상 플래그에 대한 논리 연산을 수행하여 시프트된 리드 클럭 신호를 생성하도록 구성된 제 2 로직 게이트,
    상기 시프트된 리드 클럭 신호에 따라 제 1 전압 레벨을 래치하여 출력하도록 구성된 제 3 플립플롭, 및
    상기 제 3 플립플롭의 출력 신호와 상기 시프트된 리드 클럭 신호에 따라 상기 검출 신호를 생성하도록 구성된 제 3 로직 게이트를 포함하는 데이터 처리 회로.
  10. 제 8 항에 있어서,
    상기 보정 회로는
    상기 예비 리드 클럭 신호에 따라 상기 검출 신호를 래치하여 리드 클럭 유효 구간신호를 생성하도록 구성된 래치, 및
    상기 리드 클럭 유효 구간신호와 상기 예비 리드 클럭 신호에 대한 논리 연산 결과를 상기 리드 클럭 신호로서 출력하도록 구성된 로직 게이트를 포함하는 데이터 처리 회로.
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