CN112068797A - 读取时钟生成电路以及包括其的数据处理电路 - Google Patents

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Abstract

本公开涉及一种读取时钟生成电路。该读取时钟生成电路可以包括：复用器，响应于选择信号选择分频时钟信号之一，并且输出所选择的分频时钟信号作为初始读取时钟信号；检测电路，基于分频时钟信号的相位与写入时钟信号的相位比较的结果生成检测信号，该检测信号指示分频时钟信号之中在写入时钟信号的第一边沿之后具有最快的第二边沿的分频时钟信号的检测定时；计数器，响应于写入时钟信号，通过对检测信号进行计数来生成选择信号；以及校正电路，响应于检测信号，将初始读取时钟信号的脉冲之中已移除与无效区段相对应的脉冲的信号输出为读取时钟信号。

Description

读取时钟生成电路以及包括其的数据处理电路
相关申请的交叉引用
本申请要求于2019年6月10日提交的申请号为10-2019-0067809的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
各个实施例总体涉及一种半导体电路，并且特别地，涉及一种读取时钟生成电路和包括读取时钟生成电路的数据处理电路。
背景技术
电子设备，例如计算机、移动电话或存储设备，可以包括其中已经集成了各种装置或电路的集成电路。
每个集成电路可以电联接到一个或多个外部电路或设备，并且可以包括用于在外部电路和设备之间接口的元件。例如，诸如存储器装置的外围装置可以电联接到存储器控制器以配置存储器系统。
该存储器系统可以包括用于与内部和/或外部的数据接口的数据处理电路，例如，用于将并行数据转换成串行数据并输出串行数据的串行器。
发明内容
各个实施例针对提供一种用于稳定的数据处理的读取时钟生成电路以及包括该读取时钟生成电路的数据处理电路。
在实施例中，一种读取时钟生成电路可以包括：复用器，被配置为响应于选择信号选择多个分频时钟信号之一，并且输出所选择的分频时钟信号作为初始读取时钟信号；检测电路，被配置为基于多个分频时钟信号的相位和写入时钟信号的相位比较的结果生成检测信号，该检测信号指示多个分频时钟信号之中在写入时钟信号的第一边沿之后具有最快的第二边沿的分频时钟信号的检测定时；计数器，被配置为响应于检测信号对写入时钟信号进行计数以生成选择信号；以及校正电路，被配置为在响应于检测信号而确定的无效区段期间停用初始读取时钟信号，以输出读取时钟信号。
在实施例中，一种数据处理电路可以包括：读取时钟生成电路，被配置为基于多个分频时钟信号的相位与写入时钟信号的相位比较的结果，将多个分频时钟信号之中在写入时钟信号之后具有最快的第二边沿的分频时钟信号输出为读取时钟信号；以及先进先出(FIFO)电路，被配置为响应于写入时钟信号接收输入数据，并且响应于读取时钟信号输出输入数据作为输出数据。
在实施例中，一种用于将并行数据转换成串行数据的串行器可以包括：分频电路，被配置为将源时钟信号按分频比进行分频以生成多个分频时钟信号；复用器，被配置为响应于选择信号选择多个分频时钟信号之一，并且输出所选择的分频时钟信号作为初始读取时钟信号；检测电路，被配置为基于多个分频时钟信号的相位与写入时钟信号的相位比较的结果生成检测信号，该检测信号指示多个分频时钟信号之中在写入时钟信号的第一边沿之后具有最快的第二边沿的分频时钟信号的检测定时；计数器，被配置为响应于检测信号对写入时钟信号进行计数以生成选择信号；校正电路，被配置为在响应于检测信号而确定的无效区段期间停用初始读取时钟信号，以输出读取时钟信号；以及先进先出(FIFO)电路，被配置为响应于写入时钟信号来接收输入数据，并且响应于读取时钟信号输出输入数据作为输出数据。
附图说明
图1是示出根据实施例的数据处理系统的示图。
图2是示出根据实施例的数据处理电路的示图。
图3是图2所示的读取时钟生成电路的详细示图。
图4是用于描述图3所示的读取时钟生成电路的操作的时序图。
图5是图2所示的FIFO电路的详细示图。
具体实施方式
参照附图，将通过以下实施例来描述本公开的优点和特征以及用于实现这些优点和特征的方法。然而，本公开不限于本文描述的实施例，而是可以以不同的方式实现。提供本实施例仅是为了详细描述本公开，使得本公开所属领域的技术人员可以容易地实施本公开的技术思想。
在整个说明书中，当某个元件“联接”到另一元件时，它不仅可以指示前一元件“直接联接到”后一元件，而且还可以指示前一元件“间接联接到”后一元件，在它他们之间介入另一元件。在本说明书中，当元件“包括或包含”组件时，除非相反地指出，否则可以表示该元件不排除另一组件，可以进一步包括或包含另一组件。
此后，将参照附图详细描述实施例。附图中相同组件将由相同的附图标记表示。此外，将省略与众所周知的功能或配置相关的详细描述，以免不必要地模糊本实施例的主题。
以下，将通过实施例的各个示例，参照附图，在下面更详细地描述读取时钟生成电路和包括该读取时钟生成电路的数据处理电路。
图1是示出根据实施例的数据处理系统10的图。
参照图1，数据处理系统10可以包括主机20和作为主机20的外围设备的存储器系统30。
主机20可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置。此外，主机20可以包括诸如台式计算机、游戏机、TV和投影仪的电子装置。
存储器系统30可以响应于来自主机20的命令来访问，并且可以用作主机20的主存储设备或辅助存储设备。
存储器系统30可以包括存储器控制器100和存储器200。
存储器控制器100可以响应于来自主机20的命令而对存储器200执行存取操作。具体地，存储器控制器100可以响应于来自主机20的写入命令，将来自主机20的数据写入存储器200中。此外，存储器控制器100可以响应于来自主机20的读取命令来读取存储器200中存储的数据，然后将读取的数据传送到主机20。
存储器控制器100可以包括用于将从主机20和/或存储器200输出的并行数据转换成串行数据的串行器。
存储器200可以包括易失性存储器，诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)。
在其他实施例中，存储器200可以包括非易失性存储器，例如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、铁电ROM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)或闪速存储器。
图2是示出根据实施例的数据处理电路101的示图。
数据处理电路101可以用作接收并行数据的存储器控制器100中包括的串行器。
参照图2，数据处理电路101可以包括读取时钟生成电路300和先进先出(FIFO)电路400。数据处理电路101可以进一步包括分频电路102。
分频电路102可以通过以预定分频比对源时钟信号RD_CLK4X进行分频(例如，通过将源时钟信号RD_CLK4X的频率除以4)来生成多个分频时钟信号RD_CLK<0:3>。
多个分频时钟信号RD_CLK<0:3>可以具有相同的相位差(例如，基于源时钟信号RD_CLK4X的一个时钟周期的相位差)。
读取时钟生成电路300可以基于多个分频时钟信号RD_CLK<0:3>和写入时钟信号WR_CLK输出读取时钟信号RD_CLK。
源时钟信号RD_CLK4X和写入时钟信号WR_CLK可以从独立的源生成。可以基于源时钟信号RD_CLK4X来生成分频时钟信号RD_CLK<0:3>。
因为写入时钟信号WR_CLK和多个分频时钟信号RD_CLK<0:3>是从不同的信号源生成的，所以多个分频时钟信号RD_CLK<0:3>可以与写入时钟信号WR_CLK具有异步关系。即，写入时钟信号WR_CLK和分频时钟信号RD_CLK<0:3>之间没有相位差，并且不提供关于它们之间相位差的任何信息。
读取时钟生成电路300可以基于写入时钟信号WR_CLK的相位与多个分频时钟信号RD_CLK<0:3>的相位比较的结果，选择多个分频时钟信号RD_CLK<0:3>之中在写入时钟信号WR_CLK的第一边沿(例如，下降边沿)之后具有最快的第二边沿(例如，上升边沿)的分频时钟信号，并且可以将所选择的分频时钟信号输出为读取时钟信号RD_CLK。
FIFO电路400可以响应于写入时钟信号WR_CLK来接收输入数据DIN<N-1:0>，并且可以响应于读取时钟信号RD_CLK输出输入数据DIN<N-1:0>作为输出数据DOUT<N-1:0>。
写入时钟信号WR_CLK可以是从将输入数据DIN<N-1:0>传送到数据处理电路101的电路传送的信号，或者可以是由数据处理电路101通过使用来自传送输入数据DIN<N-1:0>的电路的源时钟信号生成的信号。
图3是图2所示的读取时钟生成电路300的详细示图。
参照图3，读取时钟生成电路300可以包括复用器310、检测电路330和计数器340。
读取时钟生成电路300可以进一步包括校正电路360。
复用器310可以响应于选择信号SEL<1:0>选择多个分频时钟信号RD_CLK<0:3>之一，并且可以输出所选择的时钟信号作为初始读取时钟信号RD_CLKS。
检测电路330可以基于多个分频时钟信号RD_CLK<0:3>的相位与写入时钟信号WR_CLK的相位比较的结果来生成检测信号SELEN。检测信号SELEN可以指示多个分频时钟信号RD_CLK<0:3>之中在写入时钟信号WR_CLK的下降边沿之后具有最快的上升边沿的分频时钟信号的检测定时。
检测电路330可以包括相位检测器331，第一至第四逻辑门335、336、338和339以及第一至第三触发器333、334和337。
相位检测器331可以将初始读取时钟信号RD_CLKS的相位与写入时钟信号WR_CLK的相位进行比较以生成相位检测信号PD1。
第一触发器333可以响应于相位检测信号PDl来锁存写入时钟信号WR_CLK以生成相位标志LFLG。
如果相位检测信号PD1的电平处于高逻辑电平，即，写入时钟信号WR_CLK的相位滞后于初始读取时钟信号RD_CLKS的相位，则第一触发器333可以通过锁存写入时钟信号WR_CLK生成相位标志LFLG。
第二触发器334可以响应于相位检测信号PDl来锁存相位标志LFLG以生成移位的相位标志LFLGD。
第一逻辑门335可以对相位标志LFLG和移位的相位标志LFLGD执行逻辑运算(例如，异或运算)以生成输出信号LLF1。
第二逻辑门336可以对第一逻辑门335的输出信号LLF1和移位的相位标志LFLGD进行逻辑运算(例如，逻辑乘积)以生成移位的读取时钟信号RD_CLK_SFTB。
第三触发器337可以响应于移位的读取时钟信号RD_CLK_SFTB来锁存接地电压VSS的电平，以生成输出信号LLF2。
第三触发器337可以最初将输出信号LLF2的电平保持到高逻辑电平，并且可以在移位的读取时钟信号RD_CLK_SFTB的电平移位到高逻辑电平时将输出信号LLF2的电平移位到低逻辑电平。第一至第三触发器333、334和337中的每个可以是D触发器。
第三逻辑门338可以将移位的读取时钟信号RD_CLK_SFTB反相以输出信号RD_CLK_SFT。
第四逻辑门339可以对第三触发器337的输出信号LLF2和第三逻辑门338的输出信号RD_CLK_SFT执行逻辑操作(例如，逻辑乘积)以生成检测信号SELEN。
计数器340可以响应于检测信号SELEN对写入时钟信号WR_CLK进行计数以生成选择信号SEL<1:0>。
校正电路360可以在响应于检测信号SELEN而确定的无效区段期间停用初始读取时钟信号RD_CLKS，以输出读取时钟信号RD_CLK。
校正电路360可以包括锁存器(LT)365以及第五至第七逻辑门361、363和367。
第五逻辑门361可以将检测信号SELEN反相。
第六逻辑门363可以将初始读取时钟信号RD_CLKS反相。
锁存器365可以响应于第六逻辑门363的输出信号来锁存第五逻辑门361的输出信号，以生成读取时钟有效部分信号RD_CLK_EN。
第七逻辑门367可以对读取时钟有效部分信号RD_CLK_EN和初始读取时钟信号RD_CLKS执行逻辑运算(例如，逻辑乘积)，以将获得的信号输出为读取时钟信号RD_CLK。
第七逻辑门367可以选择性地激活初始读取时钟信号RD_CLKS的脉冲，同时以高电平激活读取时钟有效部分信号RD_CLK_EN以输出读取时钟信号RD_CLK。
图4是描述图3所示的读取时钟生成电路300的操作的时序图。
下面将参照图4描述读取时钟生成电路300的示例性操作。
可通过对源时钟信号RD_CLK4X进行分频来生成多个分频时钟信号RD_CLK<0:3>。
写入时钟信号WR_CLK和多个分频时钟信号RD_CLK<0:3>之间没有相位差，并且不提供关于它们之间相位差的任何信息。
例如，多个分频时钟信号RD_CLK<0:3>和写入时钟信号WR_CLK具有如图4所示的相位差。
选择信号SEL<1:0>可以具有初始值，例如，值“0”。
因为选择信号SEL<1:0>具有值“0”，所以可以输出多个分频时钟信号RD_CLK<0:3>之一，例如分频时钟信号RD_CLK<0>，作为初始读取时钟信号RD_CLKS。
可以生成初始读取时钟信号RD_CLKS，即，与分频时钟信号RD_CLK0和写入时钟信号WR_CLK之间的相位差相对应的相位检测信号PD1。
与相位检测信号PD1的上升边沿相对应的写入时钟信号WR_CLK的电平可以被输出为相位标志LFLG。
与相位检测信号PDl的上升边沿相对应的相位标志LFLG的电平可以被输出为移位的相位标志LFLGD。
信号LLF1可以通过对相位标志LFLG和移位的相位标志LFLGD执行异或运算而获得，并且通过对信号LFL1和移位的相位标志LFLGD执行逻辑乘积而获得的信号可以输出为移位的读取时钟信号RD_CLK_SFTB。
移位的读取时钟信号RD_CLK_SFTB的逻辑电平可以响应于在写入时钟信号WR_CLK的下降边沿之后立即生成的初始读取时钟信号RD_CLKS的上升边沿而移位。
更具体地，如果在写入时钟信号WR_CLK的下降边沿和下一个上升边沿之间生成初始读取时钟信号RD_CLKS的上升边沿，则移位的读取时钟信号RD_CLK_SFTB的逻辑电平从“低”变为“高。”
通过将移位的读取时钟信号RD_CLK_SFTB反相而获得的信号RD_CLK_SFT的逻辑电平从“高”变为“低”。
在选择信号SEL<1:0>具有值“0”的区段中，在写入时钟信号WR_CLK的下降边沿与上升边沿之间不生成初始读取时钟信号RD_CLKS的上升边沿。因此，移位的读取时钟信号RD_CLK_SFTB的电平被保持为低逻辑电平，并且信号RD_CLK_SFT的电平也被保持为高逻辑电平。
由于移位的读取时钟信号RD_CLK_SFTB的电平处于低逻辑电平，因此信号LLF2的电平被保持为高逻辑电平。
由于信号LLF2的电平处于高逻辑电平，并且信号RD_CLK_SFT的电平也处于高逻辑电平，因此检测信号SELEN的电平被保持为高逻辑电平。
由于在初始读取时钟信号RD_CLKS的下降边沿生成的时刻，反相检测信号SELEN的电平处于低逻辑电平，因此读取时钟有效区段信号RD_CLK_EN的电平被保持为低逻辑电平。
由于读取时钟有效区段信号RD_CLK_EN的电平处于低逻辑电平，因此读取时钟信号RD_CLK的输出被阻塞。即，读取时钟信号RD_CLK的电平被保持为低逻辑电平。
由于检测信号SELEN的电平处于高逻辑电平，因此响应于写入时钟信号WR_CLK的上升边沿，选择信号SEL<1:0>的值增加到“1”。
由于选择信号SEL<1:0>具有值“1”，因此多个分频时钟信号RD_CLK<0:3>中的另一个，例如分频时钟信号RD_CLK1，可以输出为初始读取时钟信号RD_CLKS。
在选择信号SEL<1:0>具有值“1”的区段中，在写入时钟信号的下降边沿和上升边沿之间不生成初始读取时钟信号RD_CLKS的上升边沿WR_CLK。因此，移位的读取时钟信号RD_CLK_SFTB的电平被保持为低逻辑电平，并且信号RD_CLK_SFT的电平也被保持为高逻辑电平。
由于移位的读取时钟信号RD_CLK_SFTB的电平处于低逻辑电平，因此信号LLF2的电平被保持在高逻辑电平。
由于信号LLF2的电平处于高逻辑电平，并且信号RD_CLK_SFT的电平处于高逻辑电平，因此检测信号SELEN的电平被保持为高逻辑电平。
由于在初始读取时钟信号RD_CLKS的下降边沿生成的时刻，反相检测信号SELEN的电平处于低逻辑电平，因此读取时钟有效区段信号RD_CLK_EN的电平被保持为低逻辑电平。
由于读取时钟有效区段信号RD_CLK_EN的电平处于低逻辑电平，因此读取时钟信号RD_CLK的输出被阻塞。即，读取时钟信号RD_CLK的电平被保持为低逻辑电平。
由于为检测信号SELEN的电平处于高逻辑电平，因此响应于写入时钟信号WR_CLK的上升边沿，选择信号SEL<1:0>的值增加到“2”。
由于选择信号SEL<1:0>具有值“2”，因此多个分频时钟信号RD_CLK<0:3>中的又一个，例如分频时钟信号RD_CLK2，可以作为输出为初始读取时钟信号RD_CLKS。
在选择信号SEL<1:0>具有值“2”的区段中，在写入时钟信号WR_CLK的下降边沿和上升边沿之间生成初始读取时钟信号RD_CLKS的上升边沿。因此，移位的读取时钟信号RD_CLK_SFTB的电平变为高逻辑电平，并且信号RD_CLK_SFT的电平变为低逻辑电平。
由于移位的读取时钟信号RD_CLK_SFTB的电平处于高逻辑电平，因此信号LLF2的电平变为低逻辑电平。
由于信号LLF2的电平处于低逻辑电平，并且信号RD_CLK_SFT的电平也处于低逻辑电平，因此检测信号SELEN的电平变为低逻辑电平。
由于检测信号SELEN的电平处于低逻辑电平，因此选择信号SEL<1:0>的值保持为“2”。
由于在初始读取时钟信号RD_CLKS的下降边沿生成的时刻，反相检测信号SELEN的电平处于高逻辑电平，因此读取时钟有效区段信号RD_CLK_EN的电平变为高逻辑电平。
由于读取时钟有效部分信号RD_CLK_EN的电平处于高逻辑电平，因此初始读取时钟信号RD_CLKS被输出为读取时钟信号RD_CLK。
图5是图2所示的FIFO电路400的详细示图。
参照图5，FIFO电路400可以包括第一和第二触发器阵列410和420。
第一触发器阵列410可以包括第一至第n触发器410<0>至410<N-1>。第一至第n触发器410<0>至410<N-1>中的每个可以是D触发器。例如，第一触发器410<0>可以响应于写入时钟信号WR_CLK来锁存对应的输入数据DIN<0>，第n触发器410<N-1>可以响应于写入时钟信号WR_CLK来锁存相应的输入数据DIN<N-1>。
第二触发器阵列420可以包括第一至第n触发器420<0>至420<N-1>。第一至第n触发器420<0>至420<N-1>中的每个可以是D触发器。例如，第一触发器420<0>可以响应于读取时钟信号RD_CLK，锁存第一触发器阵列410的第一触发器410<0>中锁存的相应的输入数据DIN<0>，并输出相应的输出数据DOUT<0>。此外，第一触发器420<N-1>可以响应于读取时钟信号RD_CLK，锁存第一触发器阵列410的第一触发器410<N>中锁存的相应的输入数据DIN<N-1>，并输出相应的输出数据DOUT<N-1>。
如上所述，写入时钟信号WR_CLK和分频时钟信号RD_CLK<0:3>之间没有相位差，并且不提供关于这些相位差的任何信息。
在本公开的实施例中，通过使用在写入时钟信号WR_CLK的第一边沿(例如，下降边沿)之后具有最快的第二边沿(例如，上升边沿)的分频时钟信号作为读取时钟信号RD_CLK，可以稳定且快速地接收数据。
尽管上面已经描述了各个实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文描述的电路。
虽然已经针对特定实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求中所定义的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (11)

1.一种读取时钟生成电路，包括：
复用器，响应于选择信号选择多个分频时钟信号之一，并且输出所选择的分频时钟信号作为初始读取时钟信号；
检测电路，基于所述多个分频时钟信号的相位与写入时钟信号的相位比较的结果生成检测信号，所述检测信号指示所述多个分频时钟信号之中在所述写入时钟信号的第一边沿之后具有最快的第二边沿的分频时钟信号的检测定时；
计数器，响应于所述检测信号对所述写入时钟信号进行计数以生成选择信号；以及
校正电路，在响应于所述检测信号而确定的无效区段期间停用所述初始读取时钟信号，以输出读取时钟信号。
2.根据权利要求1所述的读取时钟生成电路，其中所述多个分频时钟信号之间具有相同的相位差。
3.根据权利要求1所述的读取时钟生成电路，其中所述检测电路包括：
相位检测器，将所述初始读取时钟信号的相位与所述写入时钟信号的相位进行比较以生成相位检测信号，
第一触发器，响应于所述相位检测信号锁存所述写入时钟信号以生成相位标志，
第二触发器，响应于所述相位检测信号锁存所述相位标志以生成移位的相位标志，
第一逻辑门，对所述相位标志和所述移位的相位标志执行逻辑运算，
第二逻辑门，对所述第一逻辑门的输出信号和所述移位的相位标志执行逻辑运算，以生成移位的读取时钟信号，
第三触发器，响应于所述移位的读取时钟信号锁存第一电压电平，以及
第三逻辑门，响应于所述第三触发器的输出信号和所述移位的读取时钟信号生成所述检测信号。
4.根据权利要求1所述的读取时钟生成电路，其中所述校正电路包括：
锁存器，响应于所述初始读取时钟信号锁存所述检测信号以生成读取时钟有效区段信号，以及
逻辑门，对所述读取时钟有效区段信号和所述初始读取时钟信号执行逻辑运算以输出所述读取时钟信号。
5.一种数据处理电路，包括：
读取时钟生成电路，基于多个分频时钟信号的相位与写入时钟信号的相位比较的结果，将所述多个分频时钟信号之中在写入时钟信号的第一边沿之后具有最快的第二边沿的分频时钟信号输出为读取时钟信号；以及
先进先出电路，即FIFO电路，响应于所述写入时钟信号来接收输入数据，并且响应于所述读取时钟信号输出所述输入数据作为输出数据。
6.根据权利要求5所述的数据处理电路，进一步包括分频电路，所述分频电路将源时钟信号按分频比进行分频以生成所述多个分频时钟信号。
7.根据权利要求5所述的数据处理电路，其中所述多个分频时钟信号之间具有相同的相位差。
8.根据权利要求5所述的数据处理电路，其中所述读取时钟生成电路包括：
复用器，响应于选择信号选择多个分频时钟信号之一，并且输出所选择的分频时钟信号作为初始读取时钟信号；
检测电路，基于所述多个分频时钟信号的相位与所述写入时钟信号的相位比较的结果来生成检测信号，所述检测信号指示所述多个分频时钟信号之中在所述写入时钟信号的第一边沿之后具有最快的第二边沿的所述分频时钟信号的检测定时；
计数器，响应于所述检测信号对所述写入时钟信号进行计数以生成选择信号；以及
校正电路，在响应于所述检测信号而确定的无效区段期间停用所述初始读取时钟信号，以输出读取时钟信号。
9.根据权利要求8所述的数据处理电路，其中所述检测电路包括：
相位检测器，将所述初始读取时钟信号的相位与所述写入时钟信号的相位进行比较以生成相位检测信号；
第一触发器，响应于所述相位检测信号锁存所述写入时钟信号，以生成相位标志；
第二触发器，响应于所述相位检测信号锁存所述相位标志以生成移位的相位标志；
第一逻辑门，对所述相位标志和所述移位的相位标志执行逻辑运算，
第二逻辑门，对所述第一逻辑门的输出信号和所述移位的相位标志执行逻辑运算，以生成移位的读取时钟信号；
第三触发器，响应于所述移位的读取时钟信号锁存第一电压电平，以及
第三逻辑门，响应于所述第三触发器的输出信号和所述移位的读取时钟信号生成所述检测信号。
10.根据权利要求8所述的数据处理电路，其中所述校正电路包括：
锁存器，响应于所述初始读取时钟信号锁存所述检测信号，以生成读取时钟有效区段信号，以及
逻辑门，对所述读取时钟有效区段信号和所述初始读取时钟信号执行逻辑运算以输出所述读取时钟信号。
11.一种用于将并行数据转换成串行数据的串行器，包括：
分频电路，将源时钟信号按分频比进行分频以生成多个分频时钟信号；
复用器，响应于选择信号选择所述多个分频时钟信号之一，并且输出所选择的分频时钟信号作为初始读取时钟信号；
检测电路，基于所述多个分频时钟信号的相位与写入时钟信号的相位比较的结果生成检测信号，所述检测信号指示所述多个分频时钟信号之中在所述写入时钟信号的第一边沿之后具有最快的第二边沿的分频时钟信号的检测定时；
计数器，响应于所述检测信号对所述写入时钟信号进行计数以生成选择信号；
校正电路，在响应于所述检测信号而确定的无效区段期间停用所述初始读取时钟信号，以输出读取时钟信号；以及
先进先出电路，即FIFO电路，响应于所述写入时钟信号来接收输入数据，并且响应于所述读取时钟信号输出所述输入数据作为输出数据。
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