KR20160099861A - 슈미트 트리거 회로 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

슈미트 트리거 회로 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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Abstract

슈미트 트리거 회로는 제1 인버터, 제2 인버터, 제1 피드백 유닛 및 제2 피드백 유닛을 포함한다. 제1 인버터는 제1 피드백 신호에 기초하여 입력 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함한다. 제2 인버터는 제1 노드의 제1 신호를 반전하여 출력 신호를 생성한다. 제1 피드백 유닛은 제1 노드의 제1 신호에 기초하여 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛 중 제1 유닛에 이력 특성을 제공하는 제1 피드백 신호를 생성한다. 제2 피드백 유닛은 출력 신호에 기초하여 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛 중 제2 유닛에 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가한다.

Description

슈미트 트리거 회로 및 이를 포함하는 비휘발성 메모리 장치{SCHMITT TRIGGER CIRCUIT AND NON-VOLATILE MEMORY DEVICE INCLUDING THE SAME}
본 발명은 슈미트 트리거 회로에 관한 것으로서, 더욱 상세하게는 저전원 전압에서 동작 시 높고 균등한 이력 특성을 가지는 슈미트 트리거 회로 및 이를 포함하는 위상 보간기에 관한 것이다.
일반적으로 슈미트 트리거 회로는 입력 신호의 논리 레벨을 논리 하이 레벨과 논리 로우 레벨 중 하나의 상태로 안정화하여 출력 신호를 생성하는 회로를 말한다.
종래 슈미트 트리거 회로는 전원 전압의 크기가 감소하는 경우, 슈미트 트리거 회로에 포함되는 PMOS 트랜지스터의 구동 능력이 감소하여 입력 신호가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 이력 특성이 저하되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 낮은 전원 전압에서 높고 균등한 이력 특성을 가지는 슈미트 트리거 회로를 제공하는데 있다.
본 발명의 일 목적은 낮은 전원 전압에서 높고 균등한 이력 특성을 가지는 슈미트 트리거 회로를 포함하는 위상 보간기를 제공하는데 있다.
본 발명의 일 목적은 낮은 전원 전압에서 높고 균등한 이력 특성을 가지는 슈미트 트리거 회로를 포함하는 비휘발성 메모리 장치를 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 슈미트 트리거 회로는 제1 인버터, 제2 인버터, 제1 피드백 유닛 및 제2 피드백 유닛을 포함한다. 상기 제1 인버터는 제1 피드백 신호에 기초하여 입력 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함한다. 상기 제2 인버터는 상기 제1 노드의 제1 신호를 반전하여 출력 신호를 생성한다. 상기 제1 피드백 유닛은 상기 제1 노드의 상기 제1 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 상기 제1 피드백 신호를 생성한다. 상기 제2 피드백 유닛은 상기 출력 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제2 유닛에 상기 제1 이력 특성과 동일한 크기의 제2 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가한다.
일 실시예에 있어서, 상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛은 전원 전압이 낮은 경우 전류 공급 능력이 상이하고, 상기 제1 피드백 신호와 상기 제2 피드백 신호의 크기 비율은 상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛의 전류 공급 능력 비율에 따라 조절되어 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가질 수 있다.
일 실시예에 있어서, 상기 제1 유닛은 상기 NMOS 트랜지스터 유닛일 수 있다. 상기 제2 유닛은 상기 PMOS 트랜지스터 유닛일 수 있다. 상기 PMOS 트랜지스터 유닛은 상기 입력 신호가 인가되는 게이트, 전원 전압이 인가되는 소스 및 상기 제1 노드와 연결되는 드레인을 구비하는 제1 PMOS 트랜지스터를 포함할 수 있다. 상기 NMOS 트랜지스터 유닛은 상기 입력 신호가 인가되는 게이트, 제2 노드와 연결되는 드레인 및 접지 전압이 인가되는 소스를 구비하는 제1 NMOS 트랜지스터 및 상기 입력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 제2 노드와 연결되는 소스를 구비하는 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 피드백 유닛은 상기 제1 노드와 연결되는 게이트, 상기 전원 전압이 인가되는 드레인 및 상기 제2 노드와 연결되는 소스를 구비하고, 상기 제1 피드백 신호를 상기 제2 노드에 제공하는 제3 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 피드백 유닛은 상기 출력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 접지 전압이 인가되는 소스를 구비하고, 상기 제2 피드백 신호를 상기 제1 노드에 제공하는 제4 NMOS 트랜지스터를 포함하고, 상기 제3 NMOS 트랜지스터의 폭/길이 비율(W/L ratio)과 상기 제4 NMOS 트랜지스터의 폭/길이 비율은 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가지도록 조절될 수 있다.
일 실시예에 있어서, 상기 슈미트 트리거 회로는 상기 출력 신호가 인가되는 게이트, 상기 전원 전압이 인가되는 드레인 및 상기 제1 노드와 연결되는 소스를 구비하고, 상기 NMOS 트랜지스터 유닛에 이력 특성을 더하는 제3 피드백 신호를 상기 제1 노드에 제공하는 제2 PMOS 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 출력 신호의 전압 레벨이 논리 로우 레벨이고 상기 입력 신호의 전압 레벨이 제1 트리거 전압을 지나서 증가하는 시점에서 상기 출력 신호의 전압 레벨은 논리 로우 레벨에서 논리 하이 레벨로 변경되고, 상기 제1 트리거 전압은 상기 제1 NMOS 트랜지스터의 턴-온 저항과 상기 제3 NMOS 트랜지스터의 턴-온 저항에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 출력 신호의 전압 레벨이 논리 하이 레벨이고, 상기 입력 신호의 전압 레벨이 제2 트리거 전압을 지나서 감소하는 시점에서 상기 출력 신호의 전압 레벨은 논리 하이 레벨에서 논리 로우 레벨로 변경되고, 상기 제2 트리거 전압은 상기 제1 PMOS 트랜지스터의 전류 구동 능력과 상기 제4 NMOS 트랜지스터의 전류 구동 능력에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 제1 유닛은 상기 PMOS 트랜지스터 유닛일 수 있다. 상기 제2 유닛은 상기 NMOS 트랜지스터 유닛일 수 있다. 상기 PMOS 트랜지스터 회로는 상기 입력 신호가 인가되는 게이트, 전원 전압이 인가되는 소스 및 제2 노드와 연결되는 드레인를 구비하는 제1 PMOS 트랜지스터 및 상기 입력 신호가 인가되는 게이트, 상기 제2 노드와 연결되는 소스 및 상기 제1 노드와 연결되는 드레인을 구비하는 제2 PMOS 트랜지스터를 포함할 수 있다. 상기 제1 피드백 유닛은 상기 제1 노드와 연결되는 게이트, 상기 제2 노드와 연결되는 드레인 및 접지 전압이 인가되는 소스를 구비하고, 상기 제1 피드백 신호를 상기 제2 노드에 제공하는 제3 PMOS 트랜지스터를 포함할 수 있다. 상기 NMOS 트랜지스터 유닛은 상기 입력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 접지 전압이 인가되는 소스를 구비하는 제1 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 피드백 유닛은 상기 출력 신호가 인가되는 게이트, 상기 전원 전압이 인가되는 소스 및 상기 제1 노드와 연결되는 드레인을 구비하고, 상기 제2 피드백 신호를 상기 제1 노드에 제공하는 제4 PMOS 트랜지스터를 포함하고, 상기 제3 PMOS 트랜지스터의 폭/길이 비율과 상기 제4 PMOS 트랜지스터의 폭/길이 비율은 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가지도록 조절될 수 있다.
일 실시예에 있어서, 상기 슈미트 트리거 회로는 상기 출력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 접지 전압이 인가되는 소스를 구비하고, 상기 PMOS 트랜지스터 유닛에 이력 특성을 더하는 제3 피드백 신호를 상기 제1 노드에 제공하는 제2 NMOS 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 출력 신호의 전압 레벨이 논리 로우 레벨이고 상기 입력 신호의 전압 레벨이 제1 트리거 전압을 지나서 증가하는 시점에서 상기 출력 신호의 전압 레벨은 논리 로우 레벨에서 논리 하이 레벨로 변경되고, 상기 제1 트리거 전압은 상기 제1 NMOS 트랜지스터의 전류 구동 능력과 상기 제4 PMOS 트랜지스터의 전류 구동 능력에 기초하여 결정될 수 있다.
일 실시예에 있어서, 상기 출력 신호의 전압 레벨이 논리 하이 레벨이고, 상기 입력 신호의 전압 레벨이 제2 트리거 전압을 지나서 감소하는 시점에서 상기 출력 신호의 전압 레벨은 논리 하이 레벨에서 논리 로우 레벨로 변경되고, 상기 제2 트리거 전압은 상기 제1 PMOS 트랜지스터의 턴-온 저항과 상기 제3 PMOS 트랜지스터의 턴-온 저항에 기초하여 결정될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 위상 보간기는 위상 혼합기 및 슈미트 트리거 회로를 포함한다. 상기 위상 혼합기는 제1 입력 신호 및 제2 입력 신호를 혼합하여 혼합 신호를 생성한다. 상기 슈미트 트리거 회로는 상기 혼합 신호의 논리 레벨을 명확화하여 출력 신호를 생성한다. 상기 슈미트 트리거 회로는 제1 인버터, 제2 인버터, 제1 피드백 유닛 및 제2 피드백 유닛을 포함한다. 상기 제1 인버터는 제1 피드백 신호에 기초하여 상기 혼합 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함한다. 상기 제2 인버터는 상기 제1 노드의 제1 신호를 반전하여 상기 출력 신호를 생성한다. 상기 제1 피드백 유닛은 상기 제1 노드의 상기 제1 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 상기 제1 피드백 신호를 생성한다. 상기 제2 피드백 유닛은 상기 출력 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제2 유닛에 상기 제1 이력 특성과 동일한 크기의 제2 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가한다.
일 실시예에 있어서, 상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛은 전원 전압이 낮은 경우 전류 공급 능력이 상이하고, 상기 제1 피드백 신호와 상기 제2 피드백 신호의 크기 비율은 상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛의 전류 공급 능력 비율에 따라 조절되어 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가질 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 입력 신호들이 수백 MHz 대역 이상의 주파수를 갖는 경우에 상기 슈미트 트리거 회로는 상기 혼합 신호를 수정하여 50%의 듀티 사이클을 가지는 상기 출력 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 위상 혼합기는 제3 인버터, 제4 인버터 및 커패시터를 포함한다. 상기 제3 인버터는 상기 제1 입력 신호가 인가되는 입력 단자 및 상기 혼합 신호가 출력되는 출력 노드와 연결되는 출력 단자를 포함할 수 있다. 상기 제4 인버터는 상기 제2 입력 신호가 인가되는 입력 단자 및 상기 출력 노드와 연결되는 출력 단자를 포함할 수 있다. 상기 커패시터는 상기 출력 노드와 연결되는 제1 말단 및 상기 접지 전압이 인가되는 제2 말단을 포함할 수 있다.
일 실시예에 있어서, 상기 위상 혼합기가 상기 제1 입력 신호와 상기 제2 입력 신호를 혼합하는 비율은 상기 제3 인버터의 전류 구동 능력과 상기 제4 인버터의 전류 구동 능력의 비율에 상응할 수 있다.
일 실시예에 있어서, 상기 위상 혼합기는 상기 제3 인버터의 전류 구동 능력과 상기 제4 인버터의 전류 구동 능력이 동일한 경우 상기 제1 입력 신호와 상기 제2 입력 신호를 동일한 비율로 혼합하여 상기 혼합 신호를 생성할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 제어 회로, 전압 생성부, 어드레스 디코더 및 데이터 입출력 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함한다. 상기 제어 회로는 상기 메모리 셀들로부터 데이터를 독출하는 과정에서 제1 독출 클럭 신호가 변화하여 생성된 제2 독출 클럭 신호에 기초하여 데이터 스트로브 신호를 생성하는 듀티 사이클 수정 회로를 포함한다. 상기 제어 회로는 커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성한다. 상기 전압 생성부는 복수의 기준 전압들을 생성한다. 상기 어드레스 디코더는 상기 기준 전압들에 기초하여 상기 워드 라인들 중에서 상기 행 어드레스 신호에 상응하는 하나의 워드 라인을 활성화한다. 상기 데이터 입출력 회로는 상기 열 어드레스 신호에 기초하여 상기 활성화된 워드 라인에 연결된 메모리 셀들의 독출 데이터를 복수의 비트 라인들을 통해 입력받고, 상기 독출 데이터를 상기 데이터 스트로브 신호에 기초하여 데이터 신호로서 출력한다. 상기 듀티 사이클 수정 회로는 지연 유닛, 위상 혼합기 및 슈미트 트리거 회로를 포함한다. 상기 지연 유닛은 상기 제2 독출 클럭 신호를 지연시켜 지연 신호를 생성한다. 상기 위상 혼합기는 상기 제2 독출 클럭 신호 및 상기 지연 신호를 혼합하여 혼합 신호를 생성한다. 상기 슈미트 트리거 회로는 상기 혼합 신호의 논리 레벨을 명확화하여 상기 데이터 스트로브 신호를 생성한다. 상기 슈미트 트리거 회로는 제1 인버터, 제2 인버터, 제1 피드백 유닛 및 제2 피드백 유닛을 포함할 수 있다. 상기 제1 인버터는 제1 피드백 신호에 기초하여 상기 혼합 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함한다. 상기 제2 인버터는 상기 제1 노드의 제1 신호를 반전하여 상기 데이터 스트로브 신호를 생성한다. 상기 제1 피드백 유닛은 상기 제1 노드의 상기 제1 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 상기 제1 피드백 신호를 생성한다. 상기 제2 피드백 유닛은 상기 데이터 스트로브 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제2 유닛에 상기 제1 이력 특성과 동일한 크기의 제2 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가한다.
일 실시예에 있어서, 상기 제1 및 제2 독출 클럭 신호가 수백 MHz 대역 이상의 주파수를 갖는 경우에 상기 듀티 사이클 수정 회로는 상기 제2 독출 클럭 신호를 수정하여 50%의 듀티 사이클을 가지는 상기 데이터 스트로브 신호를 생성할 수 있다.
본 발명의 실시예들에 따른 슈미트 트리거 회로 및 이를 포함하는 위상 보간기는 입력 신호가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 이력 특성을 제공하는 트랜지스터를 저전원 전압에 강인한 NMOS 트랜지스터로 변경하여 전원 전압의 크기가 감소하는 경우에도 높은 이력 특성을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 슈미트 트리거 회로를 나타내는 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 나타내는 회로도이다.
도 3은 도 2의 슈미트 트리거 회로의 동작을 나타내는 그래프이다.
도 4 내지 6은 본 발명의 실시예들에 따른 슈미트 트리거 회로들을 나타내는 회로도들이다.
도 7은 본 발명의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다.
도 8은 도 7의 위상 보간기에 포함되는 위상 혼합기를 나타내는 회로도이다.
도 9는 도 8의 위상 혼합기의 동작을 나타내는 타이밍도이다.
도 10은 도 7의 위상 보간기를 포함하는 듀티 사이클 수정(Duty Cycle Correction) 회로를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 12는 도 11의 비휘발성 메모리 장치에 포함되는 듀티 사이클 수정 회로를 나타내는 블록도이다.
도 13은 도 11의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이가 삼차원적으로 구현된 실시예를 나타내는 사시도이다.
도 14는 도 13의 메모리 셀 어레이의 등가 회로도이다.
도 15는 도 12의 듀티 사이클 수정 회로를 포함하는 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 16은 도 12의 듀티 사이클 수정 회로를 포함하는 모바일 시스템을 나타내는 블록도이다.
도 17은 도 12의 듀티 사이클 수정 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 슈미트 트리거(Schmitt Trigger) 회로를 나타내는 회로도이다.
도 1을 참조하면, 슈미트 트리거 회로(10)는 제1 인버터(11), 제2 인버터(13), 제1 피드백 유닛(12) 및 제2 피드백 유닛(14)을 포함한다. 제1 인버터(11)는 제1 피드백 신호(SIG_FB1)에 기초하여 입력 신호(CLK1)를 반전한 내부 신호(SIG_INT)를 생성하여 제1 노드(N1)에 인가하는 PMOS 트랜지스터 유닛(PTC) 및 NMOS 트랜지스터 유닛(NTC)을 포함한다. 제2 인버터(13)는 제1 노드(N1)의 신호(SIG1)를 반전하여 출력 신호(CLK2)를 생성한다. 제1 피드백 유닛(12)은 제1 노드(N1)의 제1 신호(SIG1)에 기초하여 PMOS 트랜지스터 유닛 (PTC) 및 NMOS 트랜지스터 유닛(NTC) 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 제1 피드백 신호(SIG_FB1)를 생성한다. 제2 피드백 유닛(14)은 출력 신호(CLK2)에 기초하여 PMOS 트랜지스터 유닛(PTC) 및 NMOS 트랜지스터 유닛(NTC) 중 제2 유닛에 제2 이력 특성을 제공하는 제2 피드백 신호(SIG_FB2)를 생성하고, 제2 피드백 신호(SIG_FB2)를 제1 노드(N1)에 인가한다.
PMOS 트랜지스터 유닛(PTC)과 NMOS 트랜지스터 유닛(NTC)은 전원 전압(VDD)이 낮은 경우 전류 공급 능력이 상이할 수 있다. 제1 피드백 신호(SIG_FB1)와 제2 피드백 신호(SIG_FB2)의 크기 비율은 PMOS 트랜지스터 유닛(PTC)과 NMOS 트랜지스터 유닛(NTC)의 전류 공급 능력 비율에 따라 조절되어 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 슈미트 트리거 회로를 나타내는 회로도이다. 도 2는 도 1에서 상기 제1 유닛이 NMOS 트랜지스터 유닛(NTC)이고, 상기 제2 유닛이 PMOS 트랜지스터 유닛(PTC)인 경우를 도시한다.
도 2를 참조하면, 슈미트 트리거 회로(100)는 제1 PMOS 트랜지스터(PT11), 인버터(INV2), 제1 NMOS 트랜지스터(NT11), 제2 NMOS 트랜지스터(NT12), 제3 NMOS 트랜지스터(NT13) 및 제4 NMOS 트랜지스터(NT14)를 포함한다.
도 1과 도 2를 비교하면, PMOS 트랜지스터 유닛(PTC)은 제1 PMOS 트랜지스터(PT11)를 포함하고, NMOS 트랜지스터 유닛(NTC)은 제1 NMOS 트랜지스터(NT11) 및 제2 NMOS 트랜지스터(NT12)를 포함하고, 제1 피드백 유닛(12)은 제3 NMOS 트랜지스터(NT13)를 포함하고, 제2 피드백 유닛(14)은 제4 NMOS 트랜지스터(NT14)를 포함한다.
제1 PMOS 트랜지스터(PT11)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 PMOS 트랜지스터(PT11)의 소스(source)에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT11)의 드레인(drain)은 제1 노드(N11)와 연결된다. 제1 NMOS 트랜지스터(NT11)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 NMOS 트랜지스터(NT11)의 드레인은 제2 노드(N12)와 연결되고, 제1 NMOS 트랜지스터(NT11)의 소스에 접지 전압(GND)이 인가된다. 제2 NMOS 트랜지스터(NT12)의 게이트에 입력 신호(CLK1)가 인가되고, 제2 NMOS 트랜지스터(NT12)의 드레인은 제1 노드(N11)와 연결되고, 제2 NMOS 트랜지스터(NT12)의 소스는 제2 노드(N12)와 연결된다. 제3 NMOS 트랜지스터(NT13)의 게이트는 제1 노드(N11)와 연결되고, 제3 NMOS 트랜지스터(NT13)의 드레인에 전원 전압(VDD)이 인가되고, 제3 NMOS 트랜지스터(NT13)의 소스는 제2 노드(N12)와 연결된다. 인버터(INV2)의 입력 단자는 제1 노드(N11)와 연결되고, 인버터(INV2)의 출력 단자는 제3 노드(N13)와 연결된다. 출력 신호(CLK2)는 제3 노드(N13)에서 출력된다. 제4 NMOS 트랜지스터(NT14)의 게이트는 제3 노드(N13)와 연결되고, 제4 NMOS 트랜지스터(NT14)의 드레인은 제1 노드(N11)와 연결되고, 제4 NMOS 트랜지스터(NT14)의 소스에 접지 전압(GND)이 인가된다. 제3 NMOS 트랜지스터(NT13)는 제1 피드백 신호(SIG_FB1)를 제2 노드(N12)에 인가하고, 제4 NMOS 트랜지스터(NT14)는 제2 피드백 신호(SIG_FG2)를 제1 노드(N11)에 인가한다.
입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때, 출력 신호(CLK2)는 논리 로우 레벨을 유지한다. 이때, 논리 하이 레벨은 전원 전압(VDD)에 상응하고, 논리 로우 레벨은 접지 전압(GND)에 상응한다. 입력 신호(CLK1)의 전압 레벨이 증가하여 제1 NMOS 트랜지스터(NT11)의 문턱 전압(VthNT11)을 넘으면 제1 NMOS 트랜지스터(NT11)가 턴-온(Turn-on)되고, 제3 NMOS 트랜지스터(NT13)가 턴-온되고, 제3 NMOS 트랜지스터(NT13)는 제1 피드백 신호(SIG_FB1)를 제2 노드(N12)에 인가한다. 제1 NMOS 트랜지스터(NT11)의 턴-온 저항이 RN1이고, 제3 NMOS 트랜지스터(NT13)의 턴-온 저항이 RN3인 경우, 제2 노드(N12)의 전압은 VDD * ( RN1 / ( RN1 + RN3 ) )의 값을 가진다. 제2 NMOS 트랜지스터(NT12)를 턴-온시키기 위해서는 제2 노드(N12)의 전압에 제2 NMOS 트랜지스터(NT12)의 문턱 전압(VthNT12)을 더한 제1 트리거 전압(VTRIGHIGH, VDD * ( RN1 / ( RN1 + RN3 ) ) + VthNT12 )을 제2 NMOS 트랜지스터(NT12)의 게이트에 인가해주어야 한다. 입력 신호(CLK1)의 레벨이 제1 트리거 전압(VTRIGHIGH) 이상이 된 경우 제2 클럭 신호(CLK2)의 전압 레벨은 논리 하이 레벨로 올라간다. 슈미트 트리거 회로(100)는 제1 트리거 전압(VTRIGHIGH)이 높을수록 입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때 더 높은 이력(hysteresis) 특성을 가질 수 있다.
입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때, 출력 신호(CLK2)는 논리 하이 레벨을 유지한다. 입력 신호(CLK1)의 전압 레벨이 하강하여 제1 PMOS 트랜지스터(PT11)의 문턱 전압(VthPT11)보다 떨어지면 제1 PMOS 트랜지스터(PT11)는 제1 노드(N11)의 전압을 전원 전압(VDD)으로 구동하고, 출력 신호(CLK2)에 의해서 턴-온된 제4 NMOS 트랜지스터(NT14)는 제2 피드백 신호(SIG_FB2)로서 제1 노드(N11)의 전압을 접지 전압(GND)으로 구동한다. 입력 신호(CLK1)의 전압 레벨이 제2 트리거 전압(VTRIGLOW)인 경우 제1 PMOS 트랜지스터(PT11)가 제1 노드(N11)를 전원 전압(VDD)으로 구동하는 능력과 제4 NMOS 트랜지스터(NT14)가 제1 노드(N11)를 접지 전압(GND)으로 구동하는 능력이 동일해진다고 한다면, 입력 신호(CLK1)의 전압 레벨이 제2 트리거 전압(VTRIGLOW) 이상인 경우 제1 노드(N11)는 접지 전압(GND)으로 구동되고, 입력 신호(CLK1)의 전압 레벨이 제2 트리거 전압(VTRIGLOW) 미만인 경우 제1 노드(N11)는 전원 전압(VDD)으로 구동된다. 슈미트 트리거 회로(100)는 제2 트리거 전압(VTRIGLOW)이 낮을수록 입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 더 높은 이력 특성을 가질 수 있다.저전원 전압(LVDD)에서는 제4 NMOS 트랜지스터(NT14)의 구동 능력에 비해 제1 PMOS 트랜지스터(PT11)의 구동 능력이 떨어지고, 제2 트리거 전압(VTRIGLOW)이 내려간다. 입력 신호(CLK1)의 전압 레벨이 전원 전압(VDD)에서 낮아진 제2 트리거 전압(VTRIGLOW)까지 흔들리더라도 출력 신호(CLK2)는 전원 전압(VDD)을 유지하므로, 슈미트 트리거 회로(100)는 저전원 전압(LVDD)에서 입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때의 높은 이력 특성을 가진다.
예를 들면, 도 2의 슈미트 트리거 회로(100)는 전원 전압(VDD)이 낮은 경우, 스택된 PMOS 트랜지스터 및 스택된 NMOS 트랜지스터를 사용하는 것보다 개선된 이력 특성을 가질 수 있다. 즉, 낮은 전원 전압(VDD)에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 문턱 전압 또는 전류 공급 능력이 서로 균형이 맞지 않을 수 있다. PMOS 트랜지스터가 스택되는 경우 문턱 전압 또는 전류 공급 능력이 크게 변화되면, PMOS 트랜지스터의 이력 특성과 NMOS 트랜지스터의 이력 특성 간에 불균형이 발생할 수 있다.
따라서, 슈미트 트리거 회로(100)는 스택된 NMOS 트랜지스터들(NT11, NT12),제3 NMOS 트랜지스터(NT13), 스택되지 않은 제1 PMOS 트랜지스터(PT11) 및 제4 NMOS 트랜지스터(NT14)에 의해 변경된 이력 특성을 가질 수 있다. 또한, 제3 NMOS 트랜지스터(NT13)와 제4 NMOS 트랜지스터(NT14)가 각각 제1 피드백 신호(SIG_FB1)와 제2 피드백 신호(SIG_FB2)의 크기 비율을 제1 PMOS 트랜지스터(PT11)와 NMOS 트랜지스터들(NT11, NT12)의 전류 공급 능력 비율에 따라 조절함으로써, 슈미트 트리거 회로(100)는 균형잡힌 이력 특성을 가질 수 있다.
제1 피드백 신호(SIG_FB1)의 크기는 제3 NMOS 트랜지스터(NT13)의 폭/길이 비율(W/L ratio)에 의해 결정될 수 있고, 제2 피드백 신호(SIG_FB2)의 크기는 제4 NMOS 트랜지스터(NT14)의 폭/길이 비율에 의해 결정될 수 있다.
NMOS 트랜지스터들(NT11, NT12)의 전류 공급 능력과 제1 PMOS 트랜지스터(PT11)의 전류 공급 능력은 전원 전압 레벨 외에 프로세스 및 온도에 따라 변경될 수 있다.
도 3은 도 2의 슈미트 트리거 회로의 동작을 나타내는 그래프이다.
도 2를 참조하면, 슈미트 트리거 회로(100)는 출력 신호(CLK2)의 전압 레벨이 논리 로우 레벨(VL)이고 입력 신호(CLK1)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH)을 지나서 증가하는 시점(211)에서 출력 신호(CLK2)의 전압 레벨을 논리 로우 레벨(VL)에서 논리 하이 레벨(VH)로 변경할 수 있다.
슈미트 트리거 회로(100)는 출력 신호(CLK2)의 전압 레벨이 논리 하이 레벨(VH)이고, 입력 신호(CLK1)의 전압 레벨이 제2 트리거 전압(VTRIGLOW)을 지나서 감소하는 시점(212)에서 출력 신호(CLK2)의 전압 레벨을 논리 하이 레벨(VH)에서 논리 로우 레벨(VL)로 변경할 수 있다.
슈미트 트리거 회로(100)가 아닌 일반 버퍼에 입력 신호(CLK1)가 인가된 경우, 일반 버퍼의 출력 신호(CLK_AFTER_BUFFER)는 의도하지 않은 글리치들(G1, G2, G3)을 포함하는 것을 알 수 있다.
도 4 내지 6은 본 발명의 실시예들에 따른 슈미트 트리거 회로들을 나타내는 회로도들이다.
도 4를 참조하면, 슈미트 트리거 회로(300)는 제1 PMOS 트랜지스터(PT31), 제2 PMOS 트랜지스터(PT32), 인버터(INV2), 제1 NMOS 트랜지스터(NT31), 제2 NMOS 트랜지스터(NT32), 제3 NMOS 트랜지스터(NT33) 및 제4 NMOS 트랜지스터(NT34)를 포함한다.
도 1과 도 4를 비교하면, PMOS 트랜지스터 유닛(PTC)은 제1 PMOS 트랜지스터(PT31)를 포함하고, NMOS 트랜지스터 유닛(NTC)은 제1 NMOS 트랜지스터(NT31) 및 제2 NMOS 트랜지스터(NT32)를 포함하고, 제1 피드백 유닛(12)은 제3 NMOS 트랜지스터(NT33)를 포함하고, 제2 피드백 유닛(14)은 제4 NMOS 트랜지스터(NT34)를 포함한다.
제1 PMOS 트랜지스터(PT31)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 PMOS 트랜지스터(PT31)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT31)의 드레인은 제1 노드(N31)와 연결된다. 제1 NMOS 트랜지스터(NT31)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 NMOS 트랜지스터(NT31)의 드레인은 제2 노드(N32)와 연결되고, 제1 NMOS 트랜지스터(NT31)의 소스에 접지 전압(GND)이 인가된다. 제2 NMOS 트랜지스터(NT32)의 게이트에 입력 신호(CLK1)가 인가되고, 제2 NMOS 트랜지스터(NT32)의 드레인은 제1 노드(N11)와 연결되고, 제2 NMOS 트랜지스터(NT32)의 소스는 제2 노드(N32)와 연결된다. 제3 NMOS 트랜지스터(NT33)의 게이트는 제1 노드(N31)와 연결되고, 제3 NMOS 트랜지스터(NT33)의 드레인에 전원 전압(VDD)이 인가되고, 제3 NMOS 트랜지스터(NT33)의 소스는 제2 노드(N32)와 연결된다. 인버터(INV2)의 입력 단자는 제1 노드(N31)와 연결되고, 인버터(INV2)의 출력 단자는 제3 노드(N33)와 연결된다. 출력 신호(CLK2)는 제3 노드(N33)에서 출력된다. 제4 NMOS 트랜지스터(NT34)의 게이트는 제3 노드(N33)와 연결되고, 제4 NMOS 트랜지스터(NT34)의 드레인은 제1 노드(N31)와 연결되고, 제4 NMOS 트랜지스터(NT34)의 소스에 접지 전압(GND)이 인가된다. 제2 PMOS 트랜지스터(PT32)의 게이트는 제3 노드(N33)와 연결되고, 제2 PMOS 트랜지스터(PT32)의 소스에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(PT32)의 드레인은 제1 노드(PT31)와 연결된다. 제3 NMOS 트랜지스터(NT33)는 제1 피드백 신호(SIG_FB1)를 제2 노드(N32)에 인가하고, 제4 NMOS 트랜지스터(NT34)는 제2 피드백 신호(SIG_FB2)를 제1 노드(N31)에 인가하고, 제2 PMOS 트랜지스터(PT32)는 제3 피드백 신호(SIG_FB3)를 제1 노드(N31)에 인가한다.
입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때, 제2 PMOS 트랜지스터(PT32)는 논리 로우 레벨인 출력 신호(CLK2)에 기초하여 제3 피드백 신호(SIG_FB3)로서 제1 노드(N31)를 전원 전압(VDD)으로 구동하여 슈미트 트리거 회로(300)의 이력 특성을 개선할 수 있다. 입력 신호(CLK1)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH)을 초과하는 경우, 제2 NMOS 트랜지스터(NT32)가 턴-온되고 제2 NMOS 트랜지스터(NT32)는 제1 노드(N31)를 접지 전압(GND)으로 구동한다. 입력 신호(CLK1)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH)보다 높은 값을 가지는 제3 트리거 전압인 경우 제2 PMOS 트랜지스터(PT32)가 제1 노드(N31)를 전원 전압(VDD)으로 구동하는 능력과 제2 NMOS 트랜지스터(NT32)가 제1 노드(N31)를 접지 전압(GND)으로 구동하는 능력이 동일해진다고 한다면, 입력 신호(CLK1)의 전압 레벨이 제3 트리거 전압 이상인 경우 제1 노드(N31)는 접지 전압(GND)으로 구동되고, 입력 신호(CLK1)의 전압 레벨이 제3 트리거 전압 미만인 경우 제1 노드(N31)는 전원 전압(VDD)으로 구동된다. 슈미트 트리거 회로(300)의 제3 트리거 전압이 슈미트 트리거 회로(100)의 제1 트리거 전압(VTRIGHIGH)보다 높으므로, 입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때의 슈미트 트리거 회로(300)의 이력 특성이 입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때의 슈미트 트리거 회로(100)의 이력 특성보다 크다.
예를 들면, 도 4의 슈미트 트리거 회로(300)는 전원 전압(VDD)이 낮은 경우, 스택된 PMOS 트랜지스터 및 스택된 NMOS 트랜지스터를 사용하는 것보다 개선된 이력 특성을 가질 수 있다. 즉, 낮은 전원 전압(VDD)에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 문턱 전압 또는 전류 공급 능력이 서로 균형이 맞지 않을 수 있다. PMOS 트랜지스터가 스택되는 경우 문턱 전압 또는 전류 공급 능력이 크게 변화되면, PMOS 트랜지스터의 이력 특성과 NMOS 트랜지스터의 이력 특성 간에 불균형이 발생할 수 있다.
따라서, 슈미트 트리거 회로(300)는 스택된 NMOS 트랜지스터들(NT31, NT32), 제3 NMOS 트랜지스터(NT33), 스택되지 않은 제1 PMOS 트랜지스터(PT31) 및 제4 NMOS 트랜지스터(NT34)에 의해 변경된 이력 특성을 가질 수 있다. 또한, 제3 NMOS 트랜지스터(NT33)와 제4 NMOS 트랜지스터(NT34)가 각각 제1 피드백 신호(SIG_FB1)와 제2 피드백 신호(SIG_FB2)의 크기 비율을 제1 PMOS 트랜지스터(PT31)와 NMOS 트랜지스터들(NT31, NT32)의 전류 공급 능력 비율에 따라 조절함으로써, 슈미트 트리거 회로(300)는 균형잡힌 이력 특성을 가질 수 있다.
일 실시예에 있어서, 제3 NMOS 트랜지스터(NT33)가 NMOS 트랜지스터들(NT31, NT32)에 제공하는 이력 특성이 제4 NMOS 트랜지스터(NT34)가 제1 PMOS 트랜지스터(PT31)에 제공하는 이력 특성에 미치지 못하는 경우, 제2 PMOS 트랜지스터(PT32)는 제3 피드백 신호(SIG_FB3)를 통해 NMOS 트랜지스터들(NT31, NT32)에 추가적으로 이력 특성을 부가하여 제1 PMOS 트랜지스터(PT31)의 이력 특성과 NMOS 트랜지스터들(NT31, NT32)의 이력 특성은 동일하게 설정될 수 있다.
제3 피드백 신호(SIG_FB3)의 크기는 제2 PMOS 트랜지스터(PT32)의 폭/길이 비율에 의해 결정될 수 있다.
도 5를 참조하면, 슈미트 트리거 회로(400)는 제1 PMOS 트랜지스터(PT41), 제2 PMOS 트랜지스터(PT42), 제3 PMOS 트랜지스터(PT43), 제4 PMOS 트랜지스터(PT44), 제1 NMOS 트랜지스터(NT41) 및 인버터(INV2)를 포함한다.
도 1과 도 5를 비교하면, PMOS 트랜지스터 유닛(PTC)은 제1 PMOS 트랜지스터(PT41) 및 제2 PMOS 트랜지스터(PT42)를 포함하고, NMOS 트랜지스터 유닛(NTC)은 제1 NMOS 트랜지스터(NT41)를 포함하고, 제1 피드백 유닛(12)은 제3 PMOS 트랜지스터(PT43)를 포함하고, 제2 피드백 유닛(14)은 제4 PMOS 트랜지스터(PT44)를 포함한다.
제1 PMOS 트랜지스터(PT41)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 PMOS 트랜지스터(PT41)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT41)의 드레인은 제2 노드(N42)와 연결된다. 제2 PMOS 트랜지스터(PT42)의 게이트에 입력 신호(CLK1)가 인가되고, 제2 PMOS 트랜지스터(PT42)의 소스는 제2 노드(N42)와 연결되고, 제2 PMOS 트랜지스터(PT42)의 드레인은 제1 노드(N41)와 연결된다. 제3 PMOS 트랜지스터(PT43)의 게이트는 제1 노드(N41)와 연결되고, 제3 PMOS 트랜지스터(PT43)의 소스는 제2 노드(N42)와 연결되고, 제3 PMOS 트랜지스터(PT43)의 드레인에 접지 전압(GND)이 인가된다. 제1 NMOS 트랜지스터(NT41)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 NMOS 트랜지스터(NT41)의 드레인은 제1 노드(N41)와 연결되고, 제1 NMOS 트랜지스터(NT41)의 소스에 접지 전압(GND)이 인가된다. 인버터(INV2)의 입력 단자는 제1 노드(N41)와 연결되고, 인버터(INV2)의 출력 단자는 제3 노드(N43)와 연결된다. 출력 신호(CLK2)는 제3 노드(N43)로부터 출력된다. 제4 PMOS 트랜지스터(PT44)의 게이트는 제3 노드(N43)와 연결되고, 제4 PMOS 트랜지스터(PT44)의 소스에 전원 전압(VDD)이 인가되고, 제4 PMOS 트랜지스터(PT44)의 드레인은 제1 노드(N41)와 연결된다. 제3 PMOS 트랜지스터(PT13)는 제1 피드백 신호(SIG_FB1)를 제2 노드(N42)에 인가하고, 제4 PMOS 트랜지스터(PT44)는 제2 피드백 신호(SIG_FG2)를 제1 노드(N41)에 인가한다.
입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때, 출력 신호(CLK2)는 논리 로우 레벨을 유지한다. 입력 신호(CLK1)의 전압 레벨이 상승하여 제1 NMOS 트랜지스터(NT41)의 문턱 전압(VthNT41)보다 커지면 제1 NMOS 트랜지스터(NT41)는 제1 노드(N41)의 전압을 접지 전압(GND)으로 구동하고, 출력 신호(CLK2)에 의해서 턴-온된 제4 PMOS 트랜지스터(PT44)는 제2 피드백 신호(SIG_FB2)로서 제1 노드(N41)의 전압을 전원 전압(VDD)으로 구동한다. 입력 신호(CLK1)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH)인 경우 제1 NMOS 트랜지스터(NT41)가 제1 노드(N41)를 접지 전압(GND)으로 구동하는 능력과 제4 PMOS 트랜지스터(PT44)가 제1 노드(N41)를 전원 전압(VDD)으로 구동하는 능력이 동일해진다고 한다면, 입력 신호(CLK1)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH) 이상인 경우 제1 노드(N11)는 접지 전압(GND)으로 구동되고, 입력 신호(CLK1)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH) 미만인 경우 제1 노드(N41)는 전원 전압(VDD)으로 구동된다. 슈미트 트리거 회로(400)는 제1 트리거 전압(VTRIGHIGH)이 높을수록 입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때 더 높은 이력 특성을 가질 수 있다.
입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때, 출력 신호(CLK2)는 논리 하이 레벨을 유지한다. 이때, 논리 하이 레벨은 전원 전압(VDD)에 상응하고, 논리 로우 레벨은 접지 전압(GND)에 상응한다. 입력 신호(CLK1)의 전압 레벨이 감소하여 전원 전압(VDD)에서 제1 PMOS 트랜지스터(PT41)의 문턱 전압(VthPT41)을 뺀 전압보다 낮아지면 제1 PMOS 트랜지스터(PT41)가 턴-온되고, 제3 PMOS 트랜지스터(PT43)가 턴-온되고, 제3 PMOS 트랜지스터(PT43)는 제1 피드백 신호(SIG_FB1)를 제2 노드(N42)에 인가한다. 제1 PMOS 트랜지스터(PT41)의 턴-온 저항이 RP1이고, 제3 PMOS 트랜지스터(PT43)의 턴-온 저항이 RP3인 경우, 제2 노드(N42)의 전압은 VDD * ( RP3 / ( RP1 + RP3 ) )의 값을 가진다. 제2 PMOS 트랜지스터(PT42)를 턴-온시키기 위해서는 제2 노드(N42)의 전압에 제2 PMOS 트랜지스터(PT42)의 문턱 전압(VthPT42)을 더한 제2 트리거 전압(VTRIGLOW, VDD * ( RP3 / ( RP1 + RP3 ) ) - VthNT12 )을 제2 PMOS 트랜지스터(PT42)의 게이트에 인가해주어야 한다. 입력 신호(CLK1)의 레벨이 제2 트리거 전압 (VTRIGLOW) 이하가 된 경우 제2 클럭 신호(CLK2)의 전압 레벨은 논리 로우 레벨로 떨어진다. 슈미트 트리거 회로(400)는 제2 트리거 전압(VTRIGLOW)이 낮을수록 입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 더 높은 이력(hysteresis) 특성을 가질 수 있다.
저전원 전압(LVDD)에서도 제4 PMOS 트랜지스터(PT44)의 폭(Width)을 제1 NMOS 트랜지스터(NT41)의 폭 보다 충분히 크게 설정해주면, 제4 PMOS 트랜지스터(PT44)의 전류 구동 능력이 제1 NMOS 트랜지스터(NT41)의 전류 구동 능력보다 크게 설정될 수 있고, 제1 트리거 전압(VTRIGHIGH)은 올라간다. 입력 신호(CLK1)의 전압 레벨이 접지 전압(GND)에서 높아진 제1 트리거 전압(VTRIGHIGH)까지 흔들리더라도 출력 신호(CLK2)는 접지 전압(GND)을 유지하므로, 슈미트 트리거 회로(400)는 저전원 전압(LVDD)에서 입력 신호(CLK1)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때의 높은 이력 특성을 가진다.
예를 들면, 도 5의 슈미트 트리거 회로(400)는 전원 전압(VDD)이 낮은 경우, 스택된 PMOS 트랜지스터 및 스택된 NMOS 트랜지스터를 사용하는 것보다 개선된 이력 특성을 가질 수 있다. 즉, 낮은 전원 전압(VDD)에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 문턱 전압 또는 전류 공급 능력이 서로 균형이 맞지 않을 수 있다. PMOS 트랜지스터가 스택되는 경우 문턱 전압 또는 전류 공급 능력이 크게 변화되면, PMOS 트랜지스터의 이력 특성과 NMOS 트랜지스터의 이력 특성 간에 불균형이 발생할 수 있다.
따라서, 슈미트 트리거 회로(400)은 스택된 PMOS 트랜지스터들(PT41, PT42), 제3 PMOS 트랜지스터(PT43), 스택되지 않은 제1 NMOS 트랜지스터(NT41) 및 제4 PMOS 트랜지스터(PT44)에 의해 변경된 이력 특성을 가질 수 있다. 또한, 제3 PMOS 트랜지스터(PT43)와 제4 PMOS 트랜지스터(PT44)가 각각 제1 피드백 신호(SIG_FB1)와 제2 피드백 신호(SIG_FB2)의 크기 비율을 PMOS 트랜지스터들(PT41, PT42)과 제1 NMOS 트랜지스터(NT41)의 전류 공급 능력 비율에 따라 조절함으로써, 슈미트 트리거 회로(400)는 균형잡힌 이력 특성을 가질 수 있다.
제1 피드백 신호(SIG_FB1)의 크기는 제3 PMOS 트랜지스터(PT43)의 폭/길이 비율에 의해 결정될 수 있고, 제2 피드백 신호(SIG_FB2)의 크기는 제4 PMOS 트랜지스터(PT44)의 폭/길이 비율에 의해 결정될 수 있다.
도 6을 참조하면, 슈미트 트리거 회로(500)는 제1 PMOS 트랜지스터(PT51), 제2 PMOS 트랜지스터(PT52), 제3 PMOS 트랜지스터(PT53), 제4 PMOS 트랜지스터(PT54), 제1 NMOS 트랜지스터(NT51), 제2 NMOS 트랜지스터(NT52) 및 인버터(INV4)를 포함한다.
도 1과 도 6을 비교하면, PMOS 트랜지스터 유닛(PTC)은 제1 PMOS 트랜지스터(PT51) 및 제2 PMOS 트랜지스터(PT52)를 포함하고, NMOS 트랜지스터 유닛(NTC)은 제1 NMOS 트랜지스터(NT51)를 포함하고, 제1 피드백 유닛(12)은 제3 PMOS 트랜지스터(PT53)를 포함하고, 제2 피드백 유닛(14)은 제4 PMOS 트랜지스터(PT54)를 포함한다.
제1 PMOS 트랜지스터(PT51)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 PMOS 트랜지스터(PT51)의 소스에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT51)의 드레인은 제2 노드(N52)와 연결된다. 제2 PMOS 트랜지스터(PT52)의 게이트에 입력 신호(CLK1)가 인가되고, 제2 PMOS 트랜지스터(PT42)의 소스는 제2 노드(N52)와 연결되고, 제2 PMOS 트랜지스터(PT42)의 드레인은 제1 노드(N51)와 연결된다. 제3 PMOS 트랜지스터(PT53)의 게이트는 제1 노드(N51)와 연결되고, 제3 PMOS 트랜지스터(PT53)의 소스는 제2 노드(N52)와 연결되고, 제3 PMOS 트랜지스터(PT53)의 드레인에 접지 전압(GND)이 인가된다. 제1 NMOS 트랜지스터(NT51)의 게이트에 입력 신호(CLK1)가 인가되고, 제1 NMOS 트랜지스터(NT51)의 드레인은 제1 노드(N51)와 연결되고, 제1 NMOS 트랜지스터(NT51)의 소스에 접지 전압(GND)이 인가된다. 인버터(INV2)의 입력 단자는 제1 노드(N51)와 연결되고, 인버터(INV2)의 출력 단자는 제3 노드(N53)와 연결된다. 출력 신호(CLK2)는 제3 노드(N53)로부터 출력된다. 제4 PMOS 트랜지스터(PT54)의 게이트는 제3 노드(N53)와 연결되고, 제4 PMOS 트랜지스터(PT54)의 드레인에 전원 전압(VDD)이 인가되고, 제4 PMOS 트랜지스터(PT54)의 소스는 제1 노드(N51)와 연결된다. 제2 NMOS 트랜지스터(NT52)의 게이트는 제3 노드(N53)와 연결되고, 제2 NMOS 트랜지스터(NT52)의 드레인은 제1 노드(N51)와 연결되고, 제2 NMOS 트랜지스터(NT52)의 소스에 접지 전압(GND)이 인가된다. 제3 PMOS 트랜지스터(PT53)는 제1 피드백 신호(SIG_FB1)를 제2 노드(N52)에 인가하고, 제4 PMOS 트랜지스터(NT54)는 제2 피드백 신호(SIG_FB2)를 제1 노드(N51)에 인가하고, 제2 NMOS 트랜지스터(NT52)는 제3 피드백 신호(SIG_FB3)를 제1 노드(N51)에 인가한다.
입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때, 제2 NMOS 트랜지스터(NT52)는 논리 하이 레벨인 출력 신호(CLK2)에 기초하여 제3 피드백 신호(SIG_FB3)로서 제1 노드(N51)를 접지 전압(GND)으로 구동하여 슈미트 트리거 회로(500)의 이력 특성을 개선할 수 있다. 입력 신호(CLK1)의 전압 레벨이 제2 트리거 전압(VTRIGLOW) 미만인 경우, 제2 PMOS 트랜지스터(PT52)가 턴-온되고 제2 PMOS 트랜지스터(PT52)는 제1 노드(N51)를 전원 전압(VDD)으로 구동한다. 입력 신호(CLK1)의 전압 레벨이 제2 트리거 전압(VTRIGLOW)보다 낮은 값을 가지는 제3 트리거 전압인 경우 제2 NMOS 트랜지스터(NT52)가 제1 노드(N51)를 접지 전압(GND)으로 구동하는 능력과 제2 PMOS 트랜지스터(PT52)가 제1 노드(N51)를 전원 전압(VDD)으로 구동하는 능력이 동일해진다고 한다면, 입력 신호(CLK1)의 전압 레벨이 제3 트리거 전압 이상인 경우 제1 노드(N51)는 접지 전압(GND)으로 구동되고, 입력 신호(CLK1)의 전압 레벨이 제3 트리거 전압 미만인 경우 제1 노드(N51)는 전원 전압(VDD)으로 구동된다. 슈미트 트리거 회로(500)의 제3 트리거 전압이 슈미트 트리거 회로(400)의 제2 트리거 전압(VTRIGLOW)보다 낮으므로, 입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때의 슈미트 트리거 회로(500)의 이력 특성이 입력 신호(CLK1)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때의 슈미트 트리거 회로(400)의 이력 특성보다 크다.
예를 들면, 도 6의 슈미트 트리거 회로(500)는 전원 전압(VDD)이 낮은 경우, 스택된 PMOS 트랜지스터 및 스택된 NMOS 트랜지스터를 사용하는 것보다 개선된 이력 특성을 가질 수 있다. 즉, 낮은 전원 전압(VDD)에서, PMOS 트랜지스터 및 NMOS 트랜지스터는 문턱 전압 또는 전류 공급 능력이 서로 균형이 맞지 않을 수 있다. PMOS 트랜지스터가 스택되는 경우 문턱 전압 또는 전류 공급 능력이 크게 변화되면, PMOS 트랜지스터의 이력 특성과 NMOS 트랜지스터의 이력 특성 간에 불균형이 발생할 수 있다.
따라서, 슈미트 트리거 회로(500)은 스택된 PMOS 트랜지스터들(PT51, PT52), 제3 PMOS 트랜지스터(PT53), 스택되지 않은 제1 NMOS 트랜지스터(NT51) 및 제4 PMOS 트랜지스터(PT54)에 의해 변경된 이력 특성을 가질 수 있다. 또한, 제3 PMOS 트랜지스터(PT53)와 제4 PMOS 트랜지스터(PT54)가 각각 제1 피드백 신호(SIG_FB1)와 제2 피드백 신호(SIG_FB2)의 크기 비율을 PMOS 트랜지스터들(PT51. PT52)과 제1 NMOS 트랜지스터(NT51)의 전류 공급 능력 비율에 따라 조절함으로써, 슈미트 트리거 회로(500)는 균형잡힌 이력 특성을 가질 수 있다.
일 실시예에 있어서, 제3 PMOS 트랜지스터(PT53)가 PMOS 트랜지스터들(PT51, PT52)에 제공하는 이력 특성이 제4 PMOS 트랜지스터(PT54)가 제1 NMOS 트랜지스터(NT51)에 제공하는 이력 특성에 미치지 못하는 경우, 제2 NMOS 트랜지스터(NT52)는 제3 피드백 신호(SIG_FB3)를 통해 PMOS 트랜지스터들(PT51, PT52)에 추가적으로 이력 특성을 부가하여 PMOS 트랜지스터들(PT51, PT52)의 이력 특성과 제1 NMOS 트랜지스터(NT51)의 이력 특성은 동일하게 설정될 수 있다.
제3 피드백 신호(SIG_FB3)의 크기는 제2 NMOS 트랜지스터(NT52)의 폭/길이 비율에 의해 결정될 수 있다.
도 7은 본 발명의 일 실시예에 따른 위상 보간기를 나타내는 블록도이다.
도 7을 참조하면, 위상 보간기(Phase interpolator; 600)는 위상 혼합기(Phase blender(PB); 610) 및 슈미트 트리거 회로(Schmitt Trigger Circuit(STC); 620)를 포함한다.
위상 혼합기(610)는 제1 입력 신호(CLK1) 및 제2 입력 신호(CLK2)를 혼합하여 혼합 신호(CLKPB)를 생성한다. 제2 입력 신호(CLK2)는 제1 입력 신호(CLK1)를 지연(delay)하여 반전(invert)된 신호일 수 있다. 슈미트 트리거 회로(620)는 혼합 신호(CLKPB)의 논리 레벨을 명확화하여 출력 신호(CLK3)를 생성한다.
슈미트 트리거 회로(620)는 도 1, 2, 4, 5 및 6의 슈미트 트리거 회로들(10, 100, 300, 400 및 500) 중 하나로 구현될 수 있다. 슈미트 트리거 회로(620)는 도 1, 2, 4, 5 및 6의 슈미트 트리거 회로들(10, 100, 300, 400 및 500)에 대한 설명에 기초하여 이해할 수 있으므로 설명을 생략한다. 위상 혼합기(610)에 대하여 도 8 및 9를 참조하여 후술한다.
도 8은 도 7의 위상 보간기에 포함되는 위상 혼합기를 나타내는 회로도이다.
도 7을 참조하면, 위상 혼합기(610)는 제3 인버터(INV3), 제4 인버터 (INV4) 및 커패시터(COUT)를 포함할 수 있다.
제1 노드(N61)의 전압 신호는 제1 입력 신호(CLK1)이다. 제2 노드(N62)의 전압 신호는 제2 입력 신호(CLK2)일 수 있다. 제3 노드(N63)의 전압 신호는 혼합 신호(CLKPB)일 수 있다.
제3 인버터(INV3)의 입력 단자는 제1 노드(N61)와 연결되고, 제3 인버터(INV3)의 출력 단자는 제3 노드(N63)에 연결된다. 제4 인버터(INV4)의 입력 단자는 제2 노드(N62)와 연결되고, 제4 인버터(INV4)의 출력 단자는 제3 노드(N63)에 연결된다. 커패시터(COUT)의 제1 말단은 제3 노드(N63)와 연결되고, 커패시터(COUT)의 제2 말단에 접지 전압(GND)이 인가된다. 일 실시예에 있어서, 커패시터(COUT)는 회로의 기생 커패시터일 수 있다. 다른 실시예에 있어서, 커패시터(COUT)는 회로 설계시 의도된 커패시터일 수 있다.
제3 인버터(INV3)는 제1 입력 신호(CLK1)를 구동하여 커패시터(COUT)를 충전 또는 방전시킬 수 있다. 제4 인버터(INV4)는 제2 입력 신호(CLK2)를 구동하여 커패시터(COUT)를 충전 또는 방전시킬 수 있다.
위상 혼합기(610)가 제1 입력 신호(CLK1)와 제2 입력 신호(CLK2)를 혼합하는 비율은 제3 인버터(INV3)의 전류 구동 능력과 제4 인버터(INV4)의 전류 구동 능력의 비율에 상응할 수 있다. 위상 혼합기(610)는 제3 인버터(INV3)의 전류 구동 능력과 제4 인버터(INV4)의 전류 구동 능력이 동일한 경우 제1 입력 신호(CLK1)와 제2 입력 신호(CLK2)를 동일한 비율로 혼합하여 혼합 신호(CLKPB)를 생성할 수 있다.
도 9는 도 8의 위상 혼합기의 동작을 나타내는 타이밍도이다. 도 8은 제3 인버터(INV3)의 전류 구동 능력과 제4 인버터(INV4)의 전류 구동 능력이 동일한 경우를 도시한다.
도 9를 참조하면, 위상 혼합기(610)는 제1 입력 신호(CLK1)와 제2 입력 신호(CLK2)를 혼합하여 혼합 신호(CLKPB)를 생성한다.
제1 입력 신호(CLK1)는 제3 시점(713)부터 제5 시점(715)까지 제1 천이 속도로 접지 전압(GND)에서 전원 전압(VDD)으로 천이하고, 제6 시점(716)부터 제8 시점(718)까지 제1 천이 속도로 전원 전압(VDD)에서 접지 전압(GND)으로 천이한다. 제2 입력 신호(CLK2)는 제1 시점(711)부터 제2 시점(712)까지 제1 천이 속도로 접지 전압(GND)에서 전원 전압(VDD)으로 천이하고, 제7 시점(717)부터 제9 시점(719)까지 제1 천이 속도로 전원 전압(VDD)에서 접지 전압(GND)으로 천이한다.
제1 시점(711)부터 제2 시점(712)까지, 제3 인버터(INV3)는 접지 전압(GND)을 갖는 제1 입력 신호(CLK1)에 응답하여 제3 노드(N63)를 전원 전압(VDD)으로 구동하고, 제4 인버터(INV4)는 접지 전압(GND)에서 전원 전압(VDD)으로 천이하는 제2 입력 신호(CLK2)를 반전한 신호로서 제3 노드(N63)를 구동한다. 제1 시점(711)부터 제2 시점(712)까지, 혼합 신호(CLKPB)는 제1 천이 속도의 절반의 값을 가지는 제2 천이 속도로 전원 전압(VDD)에서 전원 전압(VDD)과 접지 전압(GND)의 중간 전압(VCENTER)으로 천이한다.
제2 시점(712)부터 제3 시점(713)까지, 제3 인버터(INV3)는 접지 전압(GND)을 갖는 제1 입력 신호(CLK1)에 응답하여 제3 노드(N63)를 전원 전압(VDD)으로 구동하고, 제4 인버터(INV4)는 전원 전압(VDD)을 갖는 제2 입력 신호(CLK2)에 응답하여 제3 노드(N63)를 접지 전압(GND)으로 구동한다. 제2 시점(712)에서 제3 시점(713)까지, 혼합 신호(CLKPB)는 중간 전압(VCENTER)을 가진다.
제3 시점(713)부터 제5 시점(715)까지, 제3 인버터(INV3)는 접지 전압(GND)에서 전원 전압(VDD)으로 천이하는 제1 입력 신호(CLK1)를 반전한 신호로서 제3 노드(N63)를 구동하고, 제4 인버터(INV4)는 전원 전압(VDD)을 갖는 제2 입력 신호(CLK2)에 응답하여 제3 노드(N63)를 접지 전압(GND)으로 구동한다. 제3 시점(713)에서 제5 시점(715)까지, 혼합 신호(CLKPB)는 제2 천이 속도로 중간 전압(VCENTER)에서 접지 전압(GND)으로 천이한다. 보통 슈미트 트리거 회로(620)의 제2 트리거 전압(VTRIGLOW)이 중간 전압(VCENTER)보다 낮으므로, 혼합 신호(CLKPB)의 전압 레벨이 제2 트리거 전압(VTRIGLOW)과 같아지는 제4 시점(714)에서 출력 신호(CLK3)는 논리 하이 레벨에서 논리 로우 레벨로 천이한다.
제6 시점(716)부터 제7 시점(717)까지, 제3 인버터(INV3)는 전원 전압(VDD)에서 접지 전압(GND)으로 천이하는 제1 입력 신호(CLK1)를 반전한 신호로서 제3 노드(N63)를 구동하고, 제4 인버터(INV4)는 전원 전압(VDD)을 갖는 제2 입력 신호(CLK2)에 응답하여 제3 노드(N63)를 접지 전압(VDD)으로 구동한다. 제6 시점(716)부터 제7 시점(717)까지, 혼합 신호(CLKPB)는 제2 천이 속도로 접지 전압(VDD)에서 전원 전압(VDD) 쪽으로 천이한다.
제7 시점(717)부터 제8 시점(718)까지, 제3 인버터(INV3)는 전원 전압(VDD)에서 접지 전압(GND)으로 천이하는 제1 입력 신호(CLK1)를 반전한 신호로서 제3 노드(N63)를 구동하고, 제4 인버터(INV4)는 전원 전압(VDD)에서 접지 전압(GND)으로 천이하는 제2 입력 신호(CLK2)를 반전한 신호로서 제3 노드(N63)를 구동한다. 제7 시점(717)부터 제8 시점(718)까지, 혼합 신호(CLKPB)는 제1 천이 속도로 전원 전압(VDD) 쪽으로 천이한다.
제8 시점(718)부터 제9 시점(719)까지, 제3 인버터(INV3)는 접지 전압(GND)을 갖는 제1 입력 신호(CLK1)에 응답하여 제3 노드(N63)를 전원 전압(VDD)으로 구동하고, 제4 인버터(INV4)는 전원 전압(VDD)에서 접지 전압(GND)으로 천이하는 제2 입력 신호(CLK2)를 반전한 신호로서 제3 노드(N63)를 구동한다. 제8 시점(718)에서 제9 시점(719)까지, 혼합 신호(CLKPB)는 제2 천이 속도로 전원 전압(VDD)으로 천이한다. 보통 슈미트 트리거 회로(620)의 제1 트리거 전압(VTRIGHIGH)이 중간 전압(VCENTER)보다 높으므로, 혼합 신호(CLKPB)의 전압 레벨이 제1 트리거 전압(VTRIGHIGH)과 같아지는 제8 시점(718)에서 출력 신호(CLK3)는 논리 로우 레벨에서 논리 하이 레벨로 천이한다.
도 9의 나머지 부분은 상기 설명에 기초하여 이해할 수 있으므로 설명을 생략한다.
도 10은 도 7의 위상 보간기를 포함하는 듀티 사이클 수정(Duty Cycle Correction) 회로를 나타내는 블록도이다.
도 10을 참조하면, 듀티 사이클 수정 회로(800)는 에지 검출부(810) 및 위상 보간기(820)를 포함한다. 에지 검출부(810)는 지연 반전 유닛(811)을 포함한다.
에지 검출부(810)는 입력 신호(CLK1)를 위상 보간기(820)로 바이패스한다. 지연 반전 유닛(811)은 입력 신호(CLK1)의 한 주기 중 입력 신호(CLK1)가 논리 하이 레벨을 갖는 구간만큼 입력 신호(CLK1)를 지연하여 지연 입력 신호를 생성한다. 지연 반전 유닛(811)은 상기 지연 입력 신호를 반전하여 지연 반전 입력 신호(CLKBD)를 생성한다.
위상 보간기(820)는 입력 신호(CLK1) 및 지연 반전 입력 신호(CLKBD)에 기초하여 출력 신호(CLK2)를 생성한다. 위상 보간기(820)는 도 7의 위상 보간기(600)와 동일 또는 유사한 구조를 가질 수 있다. 위상 보간기(820)는 도 7의 위상 보간기(600)에 대한 설명에 기초하여 이해할 수 있다.
낮은 전원 전압으로 동작하는 듀티 사이클 수정 회로(800)에 포함되는 위상 혼합기는 수백 MHz 대역 이상의 높은 주파수의 입력 신호(CLK1)를 입력받는 경우 혼합 신호의 듀티 사이클이 악화되는 문제점이 있으나, 듀티 사이클 수정 회로(800)에 포함되는 슈미트 트리거 회로가 상기 듀티 사이클이 악화된 혼합 신호의 듀티 사이클을 50%로 수정할 수 있다. 결과적으로, 듀티 사이클 수정 회로(800)는 저전원 전압으로 동작하더라도 수백 MHz 대역 이상의 높은 주파수를 갖는 입력 신호(CLK1)에 대하여 우수한 듀티 사이클 수정 기능을 가진다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 11을 참조하면, 비휘발성 메모리 장치(900)는 메모리 셀 어레이(MEMORY CELL ARRAY; 930), 제어 회로(CONTROL CIRCUIT; 950), 어드레스 디코더(ADDRESS DECODER; 920), 전압 생성부(VOLTAGE GENERATION UNIT; 910), 및 데이터 입출력 회로(DATA I/O CIRCUIT; 940)를 포함한다. 제어 회로(950)는 듀티 사이클 수정 회로(DCCC; 951)를 포함한다.
메모리 셀 어레이(930)는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(930)에 포함된 메모리 셀은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(930)에 포함된 메모리 셀은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(930)에 포함된 메모리 셀은 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell)일 수 있다.
제어 회로(950)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 행 어드레스 신호(RADDR) 및 열 어드레스 신호(CADDR)를 생성할 수 있다. 제어 회로는 전압 생성부(910)를 제어하는 전압 생성부 제어 신호(VGUCS)를 출력할 수 있다. 듀티 사이클 수정 회로(951)는 비휘발성 메모리 장치(900)의 독출 과정에서 제1 독출 클럭 신호(RE)가 변화하여 생성된 제2 독출 클럭 신호(RE1)에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다.
듀티 사이클 수정 회로(951)는 도 10의 듀티 사이클 수정 회로(800)로 구현될 수 있다. 제1 및 제2 독출 클럭 신호(RE, RE1)가 수백 MHz 대역 이상의 높은 주파수를 갖는 경우에도 듀티 사이클 수정 회로(951)는 우수한 듀티 사이클 수정 기능을 가지며, 제2 독출 클럭 신호(RE1)를 수정하여 50%의 듀티 사이클을 가지는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 듀티 사이클 수정 회로(951)는 도 10의 듀티 사이클 수정 회로(800)에 기초하여 이해할 수 있으므로 설명을 생략한다.
전압 생성부(910)는 전압 생성부 제어 신호(VGUCS)에 기초하여 복수의 기준 전압들(VS)을 생성할 수 있다. 어드레스 디코더(920)는 기준 전압들(VS)에 기초하여 워드 라인들(WL1~WLn) 중에서 행 어드레스 신호(RADDR)에 상응하는 워드 라인을 활성화한다. 데이터 입출력 회로(940)는 열 어드레스 신호(CADDR)에 기초하여 상기 활성화된 워드 라인에 연결된 메모리 셀들의 독출 데이터를 복수의 비트 라인들(BL1~BLm)을 통해 입력받고, 상기 독출 데이터를 데이터 스트로브 신호(DQS)에 기초하여 데이터 신호(DQ)로서 출력한다.
도 12는 도 11의 비휘발성 메모리 장치에 포함되는 듀티 사이클 수정 회로를 나타내는 블록도이다.
도 12를 참조하면, 듀티 사이클 수정 회로(DCCC)는 지연 유닛(DIU), 위상 혼합기(PB) 및 슈미트 트리거 회로(STC)를 포함한다. 지연 유닛(DIU)은 제2 독출 클럭 신호(RE1)를 지연시켜 지연 신호(REBD)를 생성한다. 위상 혼합기(PB)는 제2 독출 클럭 신호(RE1) 및 지연 신호(REBD)를 혼합하여 혼합 신호(REPB)를 생성한다. 슈미트 트리거 회로(STC)는 혼합 신호(REPB)의 논리 레벨을 명확화하여 데이터 스트로브 신호(DQS)를 생성한다.
슈미트 트리거 회로(STC)는 도 1, 2 및 4 내지 6의 슈미트 트리거 회로들(10, 100, 300, 400 및 500) 중 하나로 구현될 수 있다. 위상 혼합기(PB)는 도 8의 위상 혼합기(610)와 동일 또는 유사한 구조를 가질 수 있다.
도 13은 도 11의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이가 삼차원적으로 구현된 실시예를 나타내는 사시도이다.
도 13을 참조하면, 메모리 셀 어레이(930A)는 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WL8) 및 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 필라(pillar)는 복수의 비트 라인들(BL1~BL3)과 연결될 수 있다.
도 13에서는, 메모리 셀 어레이(430B)가 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 8개의 워드 라인들(WL1, WL2, ..., WL8) 및 3개의 비트 라인들(BL1, BL2, BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 14는 도 13의 메모리 셀 어레이의 등가 회로도이다.
도 14를 참조하면, 비트 라인(BL1, BL2, BL3)과 공통 소스 라인(CSL; Common Source Line) 사이에는 셀 스트링들(NS11~NS33)이 연결되어 있다. 셀 스트링들(예를 들면, NS11)의 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line)(SSL1, SSL2, SSL3)에 연결되어 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 대응하는 워드 라인(WL1, WL2, ..., WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line)(GSL1, GSL2, GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결되어 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 분리되어 있다. 제1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 포함하는 물리 페이지를 프로그램하는 경우에는, 제1 워드 라인(WL1), 제1 스트링 선택 라인(SSL1) 및 제1 접지 선택 라인(GSL1)이 선택된다.
도 15는 도 12의 듀티 사이클 수정 회로를 포함하는 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 15를 참조하면, 솔리드 스테이트 드라이브 시스템(1000)은 호스트(1010) 및 솔리드 스테이트 드라이브(1020)를 포함한다. 솔리드 스테이트 드라이브(1020)는 복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n) 및 SSD 컨트롤러(1022)를 포함한다.
복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n)은 솔리드 스테이트 드라이브(1020)의 저장 매체로서 사용된다.
복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n) 각각은 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 11 및 12를 참조하여 이해할 수 있으므로 설명을 생략한다.
SSD 컨트롤러(1022)는 듀티 사이클 수정 회로(DCCC; 1025)를 포함할 수 있다. 듀티 사이클 수정 회로(1025)는 솔리드 스테이트 드라이브 시스템(1000)의 독출 과정에서 제1 독출 클럭 신호(RE)가 변화하여 생성된 제2 독출 클럭 신호(RE1)에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 제1 독출 클럭 신호(RE)는 호스트(1010)에서 SSD컨트롤러(1022)로 제공될 수 있다. 제2 독출 클럭 신호(RE1)는 복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n)로부터 복수의 채널들(CH1, CH2, ..., CHn)을 통해 컨트롤러(1022)로 제공될 수 있다.
듀티 사이클 수정 회로(1025)는 도 12의 듀티 사이클 수정 회로(DCCC)로 구현될 수 있다. 듀티 사이클 수정 회로(1025)는 도 12의 듀티 사이클 수정 회로(DCCC)에 기초하여 이해할 수 있으므로 설명을 생략한다.
SSD 컨트롤러(1022)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n)과 각각 연결된다. SSD 컨트롤러(1022)는 신호 커넥터(1024)를 통해 호스트(1010)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드 신호, 어드레스 신호, 데이터 스트로브 신호, 데이터, 제1 독출 클럭 신호, 기입 클럭 신호, 사용 신호 등이 포함될 수 있다. SSD 컨트롤러(1022)는 호스트(1010)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(1023-1, 1023-2, ..., 1023-n)로부터 데이터를 읽어낸다.
솔리드 스테이트 드라이브(1020)는 보조 전원 장치(1026)를 더 포함할 수 있다. 보조 전원 장치(1026)는 전원 커넥터(1025)를 통해 호스트(1010)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(1022)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(1026)는 솔리드 스테이트 드라이브(1020) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(1020) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1026)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(1020)에 보조 전원을 제공할 수도 있다.
도 16은 도 12의 듀티 사이클 수정 회로를 포함하는 모바일 시스템을 나타내는 블록도이다.
도 16을 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 통신(Connectivity)부(1120), 사용자 인터페이스(1130), 비휘발성 메모리 장치(NVM)(1140), 휘발성 메모리 장치(VM)(1150) 및 파워 서플라이(1160)를 포함한다.
실시예에 따라, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
비휘발성 메모리 장치(1140)는 모바일 시스템(1100)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
비휘발성 메모리 장치(1140)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 13 및 14를 참조하여 이해할 수 있으므로 설명을 생략한다.
비휘발성 메모리 장치(1140)는 듀티 사이클 수정 회로(DCCC; 1141)를 포함할 수 있다. 듀티 사이클 수정 회로(1141)는 비휘발성 메모리 장치(1140)의 독출 과정에서 제1 독출 클럭 신호가 변화하여 생성된 제2 독출 클럭 신호에 기초하여 데이터 스트로브 신호를 생성할 수 있다.
듀티 사이클 수정 회로(1141)는 도 12의 듀티 사이클 수정 회로(DCCC)로 구현될 수 있다. 듀티 사이클 수정 회로(1141)는 도 12의 듀티 사이클 수정 회로(DCCC)에 기초하여 이해할 수 있으므로 설명을 생략한다.
휘발성 메모리 장치(1150)는 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(1130)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다.
또한, 실시예에 따라, 모바일 시스템(1100)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1100) 또는 모바일 시스템(1100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 17은 도 12의 듀티 사이클 수정 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 17을 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 적어도 하나의 비휘발성 메모리 장치(1240) 및 그래픽 카드(1250)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리를 더 포함할 수 있다.
프로세서(1210)는 비휘발성 메모리 장치(1240)의 동작을 제어하는 메모리 컨트롤러(1211)를 포함할 수 있다. 프로세서(1210)에 포함된 메모리 컨트롤러(1211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1211)와 메모리 모듈(1240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 비휘발성 메모리 장치(1240)가 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러(1211)는 입출력 허브(1220) 내에 위치할 수 있다. 메모리 컨트롤러(1211)를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
비휘발성 메모리 장치(1240)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 13 및 14를 참조하여 이해할 수 있으므로 설명을 생략한다.
비휘발성 메모리 장치(1240)는 듀티 사이클 수정 회로(DCCC; 1241)를 포함할 수 있다. 듀티 사이클 수정 회로(1241)는 비휘발성 메모리 장치(1240)의 독출 과정에서 제1 독출 클럭 신호가 변화하여 생성된 제2 독출 클럭 신호에 기초하여 데이터 스트로브 신호를 생성할 수 있다.
듀티 사이클 수정 회로(1241)는 도 12의 듀티 사이클 수정 회로(DCCC)로 구현될 수 있다. 듀티 사이클 수정 회로(1241)는 도 12의 듀티 사이클 수정 회로(DCCC)에 기초하여 이해할 수 있으므로 설명을 생략한다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1110)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 실시예에 따라서, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1120)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라서, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1120)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1130)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라서, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 슈미트 트리거 회로 및 이를 포함하는 비휘발성 메모리 장치가 필요한 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 피드백 신호에 기초하여 입력 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함하는 제1 인버터;
    상기 제1 노드의 제1 신호를 반전하여 출력 신호를 생성하는 제2 인버터;
    상기 제1 노드의 상기 제1 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 상기 제1 피드백 신호를 생성하는 제1 피드백 유닛; 및
    상기 출력 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제2 유닛에 상기 제1 이력 특성과 동일한 크기의 제2 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가하는 제2 피드백 유닛을 포함하는 슈미트 트리거 회로(Schmitt trigger circuit).
  2. 제1 항에 있어서,
    상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛은 전원 전압이 낮은 경우 전류 공급 능력이 상이하고,
    상기 제1 피드백 신호와 상기 제2 피드백 신호의 크기 비율은 상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛의 전류 공급 능력 비율에 따라 조절되어 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가지는 슈미트 트리거 회로.
  3. 제1 항에 있어서,
    상기 제1 유닛은 상기 NMOS 트랜지스터 유닛이고,
    상기 제2 유닛은 상기 PMOS 트랜지스터 유닛이고,
    상기 PMOS 트랜지스터 유닛은,
    상기 입력 신호가 인가되는 게이트, 전원 전압이 인가되는 소스 및 상기 제1 노드와 연결되는 드레인을 구비하는 제1 PMOS 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터 유닛은,
    상기 입력 신호가 인가되는 게이트, 제2 노드와 연결되는 드레인 및 접지 전압이 인가되는 소스를 구비하는 제1 NMOS 트랜지스터; 및
    상기 입력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 제2 노드와 연결되는 소스를 구비하는 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 피드백 유닛은,
    상기 제1 노드와 연결되는 게이트, 상기 전원 전압이 인가되는 드레인 및 상기 제2 노드와 연결되는 소스를 구비하고, 상기 제1 피드백 신호를 상기 제2 노드에 제공하는 제3 NMOS 트랜지스터를 포함하고,
    상기 제2 피드백 유닛은,
    상기 출력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 접지 전압이 인가되는 소스를 구비하고, 상기 제2 피드백 신호를 상기 제1 노드에 제공하는 제4 NMOS 트랜지스터를 포함하고,
    상기 제3 NMOS 트랜지스터의 폭/길이 비율(W/L ratio)과 상기 제4 NMOS 트랜지스터의 폭/길이 비율은 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가지도록 조절되는 슈미트 트리거 회로.
  4. 제3 항에 있어서,
    상기 출력 신호가 인가되는 게이트, 상기 전원 전압이 인가되는 드레인 및 상기 제1 노드와 연결되는 소스를 구비하고, 상기 NMOS 트랜지스터 유닛에 이력 특성을 더하는 제3 피드백 신호를 상기 제1 노드에 제공하는 제2 PMOS 트랜지스터를 더 포함하는 슈미트 트리거 회로.
  5. 제1 항에 있어서,
    상기 제1 유닛은 상기 PMOS 트랜지스터 유닛이고,
    상기 제2 유닛은 상기 NMOS 트랜지스터 유닛이고,
    상기 PMOS 트랜지스터 유닛은,
    상기 입력 신호가 인가되는 게이트, 전원 전압이 인가되는 소스 및 제2 노드와 연결되는 드레인를 구비하는 제1 PMOS 트랜지스터; 및
    상기 입력 신호가 인가되는 게이트, 상기 제2 노드와 연결되는 소스 및 상기 제1 노드와 연결되는 드레인을 구비하는 제2 PMOS 트랜지스터를 포함하고,
    상기 제1 피드백 유닛은,
    상기 제1 노드와 연결되는 게이트, 상기 제2 노드와 연결되는 드레인 및 접지 전압이 인가되는 소스를 구비하고, 상기 제1 피드백 신호를 상기 제2 노드에 제공하는 제3 PMOS 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터 유닛은,
    상기 입력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 접지 전압이 인가되는 소스를 구비하는 제1 NMOS 트랜지스터를 포함하고,
    상기 제2 피드백 유닛은,
    상기 출력 신호가 인가되는 게이트, 상기 전원 전압이 인가되는 소스 및 상기 제1 노드와 연결되는 드레인을 구비하고, 상기 제2 피드백 신호를 상기 제1 노드에 제공하는 제4 PMOS 트랜지스터를 포함하고,
    상기 제3 PMOS 트랜지스터의 폭/길이 비율과 상기 제4 PMOS 트랜지스터의 폭/길이 비율은 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가지도록 조절되는 슈미트 트리거 회로(Schmitt trigger circuit).
  6. 제5 항에 있어서,
    상기 출력 신호가 인가되는 게이트, 상기 제1 노드와 연결되는 드레인 및 상기 접지 전압이 인가되는 소스를 구비하고, 상기 PMOS 트랜지스터 유닛에 이력 특성을 더하는 제3 피드백 신호를 상기 제1 노드에 제공하는 제2 NMOS 트랜지스터를 더 포함하는 슈미트 트리거 회로.
  7. 제1 입력 신호 및 제2 입력 신호를 혼합하여 혼합 신호를 생성하는 위상 혼합기; 및
    상기 혼합 신호의 논리 레벨을 명확화하여 출력 신호를 생성하는 슈미트 트리거 회로를 포함하고,
    상기 슈미트 트리거 회로는,
    제1 피드백 신호에 기초하여 상기 혼합 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함하는 제1 인버터;
    상기 제1 노드의 제1 신호를 반전하여 상기 출력 신호를 생성하는 제2 인버터;
    상기 제1 노드의 상기 제1 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 상기 제1 피드백 신호를 생성하는 제1 피드백 유닛; 및
    상기 출력 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제2 유닛에 상기 제1 이력 특성과 동일한 크기의 제2 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가하는 제2 피드백 유닛을 포함하는 위상 보간기(Phase interpolator).
  8. 제7 항에 있어서,
    상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛은 전원 전압이 낮은 경우 전류 공급 능력이 상이하고,
    상기 제1 피드백 신호와 상기 제2 피드백 신호의 크기 비율은 상기 PMOS 트랜지스터 유닛과 상기 NMOS 트랜지스터 유닛의 전류 공급 능력 비율에 따라 조절되어 상기 제1 이력 특성과 상기 제2 이력 특성이 동일한 크기를 가지는 위상 보간기.
  9. 제7 항에 있어서,
    상기 제1 및 제2 입력 신호들이 수백 MHz 대역 이상의 주파수를 갖는 경우에 상기 슈미트 트리거 회로는 상기 혼합 신호를 수정하여 50%의 듀티 사이클을 가지는 상기 출력 신호를 생성하는 위상 보간기.
  10. 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들로부터 데이터를 독출하는 과정에서 제1 독출 클럭 신호가 변화하여 생성된 제2 독출 클럭 신호에 기초하여 데이터 스트로브 신호를 생성하는 듀티 사이클 수정 회로를 포함하고, 커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성하는 제어 회로;
    복수의 기준 전압들을 생성하는 전압 생성부;
    상기 기준 전압들에 기초하여 상기 워드 라인들 중에서 상기 행 어드레스 신호에 상응하는 하나의 워드 라인을 활성화하는 어드레스 디코더; 및
    상기 열 어드레스 신호에 기초하여 상기 활성화된 워드 라인에 연결된 메모리 셀들의 독출 데이터를 복수의 비트 라인들을 통해 입력받고, 상기 독출 데이터를 상기 데이터 스트로브 신호에 기초하여 데이터 신호로서 출력하는 데이터 입출력 회로를 포함하고,
    상기 듀티 사이클 수정 회로는,
    상기 제2 독출 클럭 신호를 지연시켜 지연 신호를 생성하는 지연 유닛;
    상기 제2 독출 클럭 신호 및 상기 지연 신호를 혼합하여 혼합 신호를 생성하는 위상 혼합기; 및
    상기 혼합 신호의 논리 레벨을 명확화하여 상기 데이터 스트로브 신호를 생성하는 슈미트 트리거 회로를 포함하고,
    상기 슈미트 트리거 회로는,
    제1 피드백 신호에 기초하여 상기 혼합 신호를 반전한 내부 신호를 생성하여 제1 노드에 인가하는 PMOS 트랜지스터 유닛 및 NMOS 트랜지스터 유닛을 포함하는 제1 인버터;
    상기 제1 노드의 제1 신호를 반전하여 상기 데이터 스트로브 신호를 생성하는 제2 인버터;
    상기 제1 노드의 상기 제1 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제1 유닛에 제1 이력 특성(Hysteresis)을 제공하는 상기 제1 피드백 신호를 생성하는 제1 피드백 유닛; 및
    상기 데이터 스트로브 신호에 기초하여 상기 PMOS 트랜지스터 유닛 및 상기 NMOS 트랜지스터 유닛 중 제2 유닛에 상기 제1 이력 특성과 동일한 크기의 제2 이력 특성을 제공하는 제2 피드백 신호를 생성하고, 상기 제2 피드백 신호를 상기 제1 노드에 인가하는 제2 피드백 유닛을 포함하는 비휘발성 메모리 장치.
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