CN103036537B - 相位内插器、多相位内插装置及内插时钟的产生方法 - Google Patents

相位内插器、多相位内插装置及内插时钟的产生方法 Download PDF

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Abstract

一种相位内插器、多相位内插装置、内插时钟的产生方法及多相位的时钟产生方法，其关于具有差动转单端转换器、负载电路、二差动对、电流产生电路、至少一电流源以及至少一开关对的相位内插器。利用开关对控制电流源提供给共享负载电路的二差动对的电流，并且通过调节负载电路的负载大小和/或电流源的参考电流的大小，使第一输出信号和第二输出信号的交点落在第一输入时钟与第二输入时钟重叠的时间内，以致于可内插出均匀的多相位输出时钟。

Description

相位内插器、多相位内插装置及内插时钟的产生方法
技术领域
本发明涉及一种时钟产生器及其产生方法，特别涉及一种相位内插器、多相位内插装置、内插时钟的产生方法及多相位的时钟产生方法。
背景技术
相位内插器已广泛地使用于利用两时钟信号源产生多个多相位时钟的场合。
图1为多相位内插装置10的示意图，而图2为多相位内插装置10的输入时钟c1、c2与其输出时钟p0～pm的时序图。
请参照图1及图2，多相位内插装置10接收两输入时钟c1、c2，并产生m+1个输出时钟p0～pm。其中，m为大于0的正整数。
两输入时钟c1、c2之间具有一时间间隔(timespacing)，此时间间隔如图中所示的Δ。换言之，输入时钟c1与输入时钟c2具有相同的波形，两者之间的差异为输入时钟c1超前输入时钟c2一相位差Δ。输出时钟信号p0为输入时钟c1延迟一相位差δ，而输出时钟pm则为输入时钟c2延迟一相位差δ。再者，其它输出时钟p1～p(m-1)由输入时钟c1、c2内插求得。并且，输出时钟p0～pm彼此间具有相等时间间隔。也就是说，任两相邻的输出时钟之间具有一相位差Δ/m。此相位差Δ/m表示最低位(Leastsignificantbit，LSB)。
如何内插出均匀的多相位输出时钟是目前多相位内插装置10的电路设计重点之一。
发明内容
鉴于此，本发明提供一种相位内插器，其包括一差动转单端转换器、一负载电路、一第一差动对、一第二差动对、一电流产生电路、至少一电流源以及至少一开关对。
差动转单端转换器具有二输入端，并且差动转单端转换器将二输入端接收到的第一输出信号和第二输出信号转为单端形式的输出时钟。
负载电路耦接差动转单端转换器的二输入端。
第一差动对的第一端分别耦接差动转单端转换器的二输入端，且第一差动对的控制端分别用以接收差动形式的第一输入时钟。
第二差动对的第一端分别耦接差动转单端转换器的二输入端，且第二差动对的控制端分别用以接收差动形式的第二输入时钟。
其中，第一输入时钟、第二输入时钟和输出时钟为同频、第一输入时钟超前第二输入时钟，并且第一输出信号和第二输出信号的交点落在第一输入时钟与第二输入时钟重叠的时间内。
各电流源均耦接至电流产生电路，并且接收电流产生电路产生的参考电流。其中，参考电流与第一输入时钟的频率成正比关系。
开关对分别对应电流源。各开关对的第一端分别耦接第一差动对的第二端和第二差动对的第二端，并且各开关对的第二端耦接对应的电流源。
各开关对的控制端分别用以接收差动形式的控制信号，藉以控制第一差动对和第二差动对的偏压状态。
本发明还提供一种多相位内插装置，包括多个相位内插器。其中，这些相位内插器所输出的输出时钟具有相等间隔。
本发明另提供一种内插时钟的产生方法，其包括：利用共享一负载电路的二差动对分别接收差动形式的第一输入时钟和差动形式的第二输入时钟；接收一参考电流；通过映射参考电流产生至少一输入电流；依据差动形式的控制信号提供至少一输入电流来偏压这些差动对，以于第一级输出产生第一输出信号和第二输出信号；调节负载电路的负载大小和/或参考电流的大小，以致使第一输出信号和第二输出信号的交点落在第一输入时钟与第二输入时钟重叠的时间内；以及将第一输出信号和第二输出信号转换为单端形式的输出时钟。
其中，第一输入时钟、第二输入时钟和输出时钟为同频，并且参考电流与第一输入时钟的频率成正比关系。
本发明还提供一种多相位的时钟产生方法，其包括：利用内插时钟的产生方法产生多个输出时钟，其中这些输出时钟具有相等间隔。
综上所述，根据本发明的相位内插器、多相位内插装置、内插时钟的产生方法及多相位的时钟产生方法，利用开关对控制电流源提供给共享负载电路的二差动对的偏压状态，并且通过调节负载电路的负载大小和/或参考电流的大小，使第一输出信号和第二输出信号的交点落在第一输入时钟与第二输入时钟重叠的时间内，以致于可不受制程和温度的影响而均匀地内插出多相位输出时钟。
附图说明
图1为多相位内插装置的示意图。
图2为多相位内插装置的输入时钟与其输出时钟的时序图。
图3为根据本发明的多相位内插装置的组成示意图。
图4为根据本发明的相位内插器的电路图。
图5为相位内插器的工作原理图。
图6为根据本发明的相位内插器的工作原理图。
图7为根据本发明一实施例的相位内插器的示意图。
图8为图7中的相位内插器的工作原理图。
图9为一实施例的电流产生电路的示意图。
图10为另一实施例的电流产生电路的示意图。
图11为又一实施例的电流产生电路的示意图。
【主要元件符号说明】
10多相位内插装置100多相位内插装置
110相位内插器110-0～110-m相位内插器
111差动转单端转换器112负载电路
113第一差动对114第二差动对
115开关对116电流源
117电流产生电路117a可变电流产生器
117b电流频率转换器117c频率比较器
118能隙电压电路c1输入时钟
c2输入时钟p0～pm输出时钟
pn输出时钟inv1反相器
inv2反相器inv3反相器
O1相位内插信号OP第一输出信号
ON第二输出信号δ0～δ(m-1)时间间隔
δn时间间隔N1接点
N2接点CK1第一输入时钟
CK1b第一输入时钟CK2第二输入时钟
CK2b第二输入时钟CS<m:0>控制信号
CSb<m:0>控制信号Ia参考电流
Ib输入电流Ib1第一电流
Ib2第二电流C1load第一电容
C2load第二电容VDD电压源接点
MLa第一晶体管MLb第二晶体管
M1a第一晶体管M1b第二晶体管
M2a第一晶体管M2b第二晶体管
Mswa<m:0>第一开关Mswb<m:0>第二开关
Mcma<m:0>第一晶体管Mcmb第二晶体管
VSS接地接点CKbias偏压时钟
CKbias_b偏压时钟Mp1第一晶体管
Mp2第二晶体管Mp3第三晶体管
C1i第一电容C2i第二电容
C3i第二电容R电阻
SW1第一开关SW2第二开关
Amp运算放大器Vref参考电压
Iref反馈电流CKout时钟信号
freq_cmp比较结果
具体实施方式
图3为根据本发明的多相位内插装置100的组成示意图。
请参照图3，在产生m+1个输出时钟p0～pm的多相位内插装置100中，m+1个输出时钟p0～pm分别由m+1个相位内插器110-0～110-m所产生。例如，假设m＝3，则多相位内插装置100将利用四个相位内插器110-1～110-4产生4个(即3+1)输出时钟p0～p3。
在图3中，每一相位内插器标注上变量n来进行参数化(parameterized)设定。其中，n为0～m中的任一整数。
第一个相位内插器(即n＝0或相位内插器110-0)与最后一个相位内插器(即n＝m或相位内插器110-m)的功能作为延迟元件来应用。也就是说，相位内插器110-0将输入时钟c1延迟一相位差δ，以产生输出时钟p0，而相位内插器110-m将输入时钟c2延迟一相位差δ，以产生输出时钟pm。
其余的相位内插器110-2～110-(m-1)(即n＝1～(m-1))则接收两输入时钟c1、c2，并将输入时钟c1、c2进行内插处理，以分别产生输出时钟p1～p(m-1)。
如图2的时序所示，输出时钟p0～pm具有相等间隔且线性地(linearly)相位分布。也就是说，多相位内插装置100用以尽可能地产生如图2所示的理想波形。
其中，输入时钟c1、c2和输出时钟p0～pm为同频，且输入时钟c1超前输入时钟c2。
图4为根据本发明的相位内插器110的电路图。相位内插器110为图3中的相位内插器110-0～110-m的一实施例。亦即，相位内插器110可作为多相位内插装置100中的一相位内插器110来使用。
请参照图4，输入时钟c1、c2分别输入至第一级的反相器inv1、inv2，并且反相器inv1、inv2的输出端连接在一起以实现相位内插动作，以产生一相位内插信号O1。相位内插信号O1的相位是根据一参考电位判断。
图5为相位内插器110的工作原理图。
请合并参照图5，输入时钟c1、c2分别从时间t＝0到时间t＝Δ时由0V(伏特)变为VDD。实线表示的波形分别为输出时钟p0～pm所对应的相位内插信号O1。在时间t＝Δ之前，输出时钟p0～pm所对应的相位内插信号O1的斜率分别是mk～k。而在时间t＝Δ之后，输出时钟p0～pm所对应的相位内插信号O1的斜率均为mk。
假设后级的反相器inv3的触发电位为VDD/2，而Δv是相邻二输出时钟所对应的相位内插信号O1在时间t＝Δ时的电压差。如此可计算出当相邻二输出时钟与VDD/2的交点均落在时间t＝Δ后时，对应的相位内插信号O1的时间间隔δn(即图示中的δ0～δ(m-1))＝Δv/k，当相邻二输出时钟与VDD/2的交点落在时间t＝Δ前时，对应的相位内插信号O1的时间间隔δn(即图示中的δ0～δ(m-1))＜Δv/k。其中，k为常数。
显然相位内插信号O1经过反相器inv3处理后，产生的输出时钟p0～pm彼此间的相位差是不均匀的。虽然分别调整输出时钟p0～pm所对应的相位内插信号O1的波形的斜率，使其不再成等差关系，可以在某一时钟、某一制程工艺角(processcorner)和温度下，得到均匀的多相位输出时钟p0～pm，但工艺角、温度和时钟的变化会严重影响多相位输出时钟p0～pm的均匀性。
图6为根据本发明的相位内插器的工作原理图。
参照图6，并搭配参照图4所示的电路架构，假设后级的反相器inv3的触发电位为VDD/2。
当相位内插信号O1与VDD/2的交点均落在时间t＝Δ之后，且输出时钟p0～pm所对应的相位内插信号O1的斜率按等差变化，将输入时钟c1、c2进行内插处理所得到的多相位输出时钟p0～pm就是均匀的。因此，当相位内插信号O1为差动信号时，差动信号彼此的交点就要落在时间t＝Δ之后。
由于输出时钟p0所对应的相位内插信号O1(其斜率＝mk)与VDD/2的交点要落在时间t＝Δ之后，因此二输入时钟c1、c2的重叠时间(即同为高电位或同为低电位的时间)要大于Δ。
对占空比(dutycycle)为50％的输入时钟而言，二输入时钟的相位差较佳为小于90°，以致于可轻易地内插出均匀的多相位输出时钟。
应当理解，为了方便描述相似元件的特征和/或交互关系，于本文中可使用「第一」、「第二」、「第三」等等序数术语来区别此等元件，但是此等元件不应被此等序数术语所限制。
图7为根据本发明一实施例的相位内插器110的示意图。
相位内插器110包括一差动转单端转换器111、一负载电路112、二差动对(以下分别称之为第一差动对113和第二差动对114)、至少一开关对115、至少一电流源116和一电流产生电路117。
差动转单端转换器111具有二输入端及一输出端。差动转单端转换器111的二输入端分别用以接收第一输出信号OP和第二输出信号ON。
负载电路112耦接至差动转单端转换器111的二输入端。
第一差动对113具有二第一端、二第二端和二控制端。第一差动对113的二第一端分别耦接至差动转单端转换器111的二输入端。第一差动对113的二第二端相互耦接。
第二差动对114具有二第一端、二第二端和二控制端。第二差动对114的二第一端分别耦接至差动转单端转换器111的二输入端，以与第一差动对113共享负载电路112。
于此，差动转单端转换器111的输入端、负载电路112、第一差动对113的第一端和第二差动对114的第一端耦接在一起的接点N1、N2为此相位内插器110的第一级输出。接点N1、N2分别用以输出第一输出信号OP和第二输出信号ON。
各开关对115具有二第一端、二第二端和二控制端。第一差动对113的二第二端相互耦接，并耦接至开关对115的一第一端。第二差动对114的二第二端相互耦接，并耦接至开关对115的另一第一端。换言之，开关对115的第一端分别耦接至第一差动对113(其第二端)和第二差动对114(其第二端)。开关对115的二第二端相互耦接。
开关对115分别对应于电流源116。于此，开关对115一对一对应于电流源116。
各电流源116具有二第一端。开关对115的二第二端相互耦接，并耦接至对应的电流源116的一第一端。电流源116的另一第一端耦接至电流产生电路117。
第一差动对113的二控制端分别用以接收差动形式的第一输入时钟CK1、CK1b(差动信号)。换言之，一组差动形式的第一输入时钟CK1、CK1b包含二个互补的单端时钟，并且此二单端时钟分别输入至第一差动对113的二控制端。
第二差动对114的二控制端分别用以接收差动形式的第二输入时钟CK2、CK2b(差动信号)。换言之，差动形式的第二输入时钟CK2、CK2b包含二个互补的单端时钟，并且此二单端时钟分别输入至第二差动对114的二控制端。
其中，假设输入时钟c1、c2为单端信号，通过将输入时钟c1从单端形式转为差动形式而得到差动形式的第一输入时钟CK1、CK1b，以及通过将输入时钟c2从单端形式转为差动形式而得到差动形式的第二输入时钟CK2、CK2b。
在一些实施例中，可利用单端转差动转换器将单端信号转为差动信号。
在一些实施例中，可直接将输入时钟c1作为第一输入时钟CK1，同时将输入时钟c1经由反相器反向处理后来得到第一输入时钟CK1b。同理，可直接将输入时钟c2作为第二输入时钟CK2，同时将输入时钟c2经由反相器反向处理后来得到第二输入时钟CK2b。
于此，第一输入时钟CK1、CK1b与第二输入时钟CK2、CK2b，且第一输入时钟CK1、CK1b超前二输入时钟CK2、CK2b。
开关对115的二控制端分别用以接收差动形式的控制信号CS<m:0>、CSb<m:0>(差动信号)。同样地，差动形式的控制信号CS<m:0>、CSb<m:0>亦可由单端信号处理得到。
于运作时，第一输入时钟CK1、CK1b分别输入至第一差动对113的二控制端。第二输入时钟CK2、CK2b分别输入至第二差动对114的二控制端。控制信号CS<m:0>、CSb<m:0>则分别输入至开关对115的二控制端。
电流源116接收电流产生电路117所产生的参考电流Ia，并映射参考电流Ia而产生一输入电流Ib。于此，参考电流Ia与第一输入时钟CK1、CK1b和第二输入时钟CK2、CK2b的频率成正比关系。
输入电流Ib通过开关对115而被分流成第一电流Ib1和第二电流Ib2。于此，第一电流Ib1用以偏差第一差动对113，而第二电流Ib2则用以偏差第二差动对114，以致于在第一级输出产生第一输出信号OP和第二输出信号ON。
换言之，开关对115会依据控制信号CS<m:0>、CSb<m:0>提供输入电流来偏压第一差动对113和第二差动对，亦即开关对115会依据控制信号CS<m:0>、CSb<m:0>调控提供给第一差动对113和第二差动对114的偏压电流。
图8为图7中的相位内插器110的工作原理图。
请合并参照图8，第一输入时钟CK1、CK2分别从时间t＝0到时间t＝Δ时由0V变为VDD。实线(粗)表示的由0V上升到VDD的波形分别为输出时钟p0～pm所对应的第一输出信号OP，而实线(细)表示的由VDD下降到0V的波形则分别为输出时钟p0～pm所对应的第二输出信号ON。在时间t＝Δ之前，输出时钟p0～pm所对应的第一输出信号OP的斜率分别是mk～k。而在时间t＝Δ之后，输出时钟p0～pm所对应的第一输出信号OP的斜率均为mk。而在时间t＝Δ之前，输出时钟p0～pm所对应的第二输出信号ON的斜率分别是-mk～-k。而在时间t＝Δ之后，输出时钟p0～pm所对应的第二输出信号ON的斜率均为-mk。
在一些实施例中，控制信号CS<m:0>、CSb<m:0>可对应输出时钟p0～pm的数量而具有相对数量的位。当在产生m+1个输出时钟p0～pm的多相位内插装置100中，用以产生输出时钟pn的第n个相位内插器，其所接收的控制信号CS<m:0>、CSb<m:0>具有n个位为高电平，例如：逻辑“1”。换言之，通过控制开关对115打开的数量可选择第一输出信号OP和第二输出信号ON的斜率。以产生m+1个输出时钟p0～pm的多相位内插装置100来说，通过控制开关对115打开的数量可决定在二输入时钟(即，第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b)重叠前，第一输出信号OP和第二输出信号ON的斜率，即第一输出信号OP为mk～k其中的何者，且第二输出信号ON的斜率为-mk～-k其中的何者。
举例来说，在用以产生输出时钟pn的第n个相位内插器中，选择打开n个开关对115，以致使第一输出信号OP的斜率为nk并且第二输出信号ON的斜率为-nk。
在一些实施例中，控制信号可CS<m:0>、CSb<m:0>为热码(thermalcode)或二元码(binarycode)。
然后，再由差动转单端转换器111将第一输出信号OP和第二输出信号ON转为单端形式的输出时钟pn。
于此，当第一输出信号OP大于第二输出信号ON时，差动转单端转换器111输出逻辑“1”(输出时钟pn)。当第一输出信号OP小于第二输出信号ON时，差动转单端转换器111输出逻辑“0”(输出时钟pn)。
并且，通过调整负载电路112的负载大小和参考电流Ia的大小中的至少一者来致使第一输出信号OP和第二输出信号ON的交点落在第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间内。也就是说，通过调整负载电路112的负载大小和/或参考电流Ia的大小可决定第一输出信号OP的上升速度和第二输出信号ON的下降速度。
举例来说，当时钟变慢时，二输入时钟之间的差距会增加，此时将参考电流Ia以倍率调降(维持参考电流Ia与输入时钟的频率成正比关系)，以致使第一输出信号OP的斜率值减少和第二输出信号ON的斜率值增加，进而维持第一输出信号OP和第二输出信号ON交点落在二输入时钟的重叠时间内。
当时钟变快时，二输入时钟之间的差距会减少，此时将参考电流Ia以倍率调升(维持参考电流Ia与输入时钟的频率成正比关系)，以致使第一输出信号OP的斜率值增加且第二输出信号ON的斜率值减少，进而维持第一输出信号OP和第二输出信号ON交点落在二输入时钟的重叠时间内。
换言之，第一输出信号OP和第二输出信号ON的斜率会与输入时钟的频率成正比关系。如此一来，相位内差器即可工作在很宽的频率范围。
在一些实施例中，第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间要大于第一输入时钟CK1/CK1b超前第二输入时钟CK2/CK2b的时间，以致于较容易控制而可轻易地使第一输出信号OP和第二输出信号ON的交点落在第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间内。
对占空比(dutycycle)为50％的第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b而言，第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b的相位差较佳为小于90°，以致于可轻易地内插出均匀的多相位输出时钟。
在一些实施例中，请再参照回图7，负载电路112包括一对负载电容，为方便描述，以下分别称之为第一电容C1load和第二电容C2load。
第一电容C1load耦接在电压源接点VDD与第一差动对113的一第一端之间，而第二电容C2load则耦接在电压源接点VDD与第一差动对113的另一第一端之间。
通过选择适当电容值的负载电容(C1load、C2load)可致使第一输出信号OP和第二输出信号ON的交点落在第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间内。
其中，电压源接点VDD电性连接至一电压源，并且电压源接点VDD可提供一电压电平(VDD)。
于此，负载电路112可还包括二晶体管，为方便描述，以下分别称之为第一晶体管MLa和第二晶体管MLb。
第一晶体管MLa的第一端耦接至电压源接点VDD和第一电容C1load的一端。第一晶体管MLa的第二端耦接至第一电容C1load的另一端、第一晶体管MLa的控制端和接点N1。也就是说，第一电容C1load跨接在第一晶体管MLa的控制端和第一晶体管MLa的第二端之间。
第二晶体管MLb的第一端耦接至电压源接点VDD和第二电容C2load的一端。第二晶体管MLb的第二端耦接至第二电容C2load的另一端、第二晶体管MLb的控制端和接点N1。也就是说，第二电容C2load跨接在第二晶体管MLb的控制端和第二晶体管MLb的第二端之间。
在一些实施例中，负载电路112的二晶体管可采用PMOS(P型金属氧化物半导体)晶体管实现。
在一些实施例中，参照图7，第一差动对113包括二晶体管，为方便描述，以下分别称之为第一晶体管M1a和第二晶体管M1b。
第一晶体管M1a的第一端耦接至接点N1，而第二晶体管M1b的第一端则耦接至接点N2。
换言之，第一晶体管M1a的第一端耦接至差动转单端转换器111的一输入端，而第二晶体管M1b的第一端则耦接至差动转单端转换器111的另一输入端。
第一晶体管M1a的第二端与第二晶体管M1b的第二端相互耦接，并且第一晶体管M1a的第二端与第二晶体管M1b的第二端共同耦接至每一开关对115的二第一端中之一。
第一晶体管M1a的控制端用以接收第一输入时钟CK1，而第二晶体管M1b的控制端用以接收第一输入时钟CK1b。
在一些实施例中，第一差动对113的二晶体管可采用NMOS(N型金属氧化物半导体)晶体管实现。
在一些实施例中，参照图7，第二差动对114包括二晶体管，为方便描述，以下分别称之为第一晶体管M2a和第二晶体管M2b。
第一晶体管M2a的第一端耦接至接点N1，而第二晶体管M2b的第一端则耦接至接点N2。
换言之，第一晶体管M2a的第一端耦接至差动转单端转换器111的一输入端，而第二晶体管M2b的第一端则耦接至差动转单端转换器111的另一输入端。
第一晶体管M2a的第二端与第二晶体管M2b的第二端相互耦接。并且，相对于第一差动对113，第二差动对114的第一晶体管M2a的第二端与第二晶体管M2b的第二端共同耦接至每一开关对115的二第一端中之另一。
第一晶体管M2a的控制端用以接收第二输入时钟CK2，而第二晶体管M2b的控制端用以接收第二输入时钟CK2b。
在一些实施例中，第二差动对114的二晶体管可采用NMOS晶体管实现。
在一些实施例中，参照图7，每一开关对115包括二开关，为方便描述，以下分别称之为第一开关Mswa<m:0>和第二开关Mswb<m:0>。
第一开关Mswa<m:0>的第一端连接至第一差动对113的第二端(第一差动对113的二晶体管的第二端)，而第二开关Mswb<m:0>的第一端则连接至第二差动对114的第二端(第一差动对114的二晶体管的第二端)。
第一开关Mswa<m:0>的第二端与第二开关Mswb<m:0>的第二端相互耦接。并且，第一开关Mswa<m:0>的第二端与第二开关Mswb<m:0>的第二端共同耦接至电流源116，并且用以接收来自电流源116的输入电流Ib。
第一开关Mswa<m:0>的控制端用以接收控制信号CSb<m:0>，而第二开关Mswb<m:0>的控制端用以接收控制信号CS<m:0>。
于此，第一开关Mswa<m:0>和第二开关Mswb<m:0>会分别依据控制信号CSb<m:0>和控制信号CS<m:0>建立第一差动对113的偏压状态和第二差动对114的偏压状态。
在一些实施例中，当控制信号CS<m:0>拉高至高电平时，控制信号CSb<m:0>则是拉低至低电平。此时，第一开关Mswa因控制信号CSb<m:0>而不导通(turn-off)，而第二开关Mswb因控制信号CS<m:0>而导通(turn-on)，因而致使第二电流Ib2等于输入电流Ib。换言之，当控制信号CS<m:0>拉高至高电平时，第二差动对114被第二电流Ib2偏压，而第一差动对113则没有任何电流予以偏压。此时，在不同相位内插器110之间，第二电流Ib2的电流值的差异可由有运作的开关对115的数量决定。
当控制信号CS<m:0>拉低至低电平时，控制信号CSb<m:0>则是拉高至高电平。此时，第一开关Mswa因控制信号CSb<m:0>而导通，而第二开关Mswb因控制信号CS<m:0>而不导通，因而致使第一电流Ib1等于输入电流Ib。换言之，当控制信号CSb<m:0>则是拉高至高电平时，第一差动对113被第一电流Ib1偏压，而第二差动对114则没有任何电流予以偏压。此时，在不同相位内插器110之间，第一电流Ib1的电流值的差异可由有运作的开关对115的数量决定。
在一些实施例中，每一开关对115的二开关可采用晶体管实现。其中，这些晶体管可为NMOS晶体管。
在一些实施例中，参照图7，每一电流源116可为一电流镜。换言之，每一电流源116可包括二晶体管，为方便描述，以下分别称之为第一晶体管Mcma<m:0>和第二晶体管Mcmb。
第一晶体管Mcma<m:0>的第一端耦接至对应的开关对115的第二端(第一开关Mswa<m:0>和第二开关Mswb<m:0>的第二端)，而第一晶体管Mcma<m:0>的第二端耦接至接地接点VSS。其中，接地接点VSS可电性连接至系统接地。
第二晶体管Mcmb的第一端耦接至电流产生电路117的输出，并且用以接收电流产生电路117产生的参考电流Ia。第二晶体管Mcmb的第二端耦接至接地接点VSS。
第二晶体管Mcmb的第一端耦接至第二晶体管Mcmb的控制端，并且第二晶体管Mcmb的控制端与第一晶体管Mcma<m:0>的控制端相互耦接。
在一些实施例中，每一电流源116的二晶体管可采用NMOS晶体管实现。
在一些实施例中，参照图9，电流产生电路117包括二晶体管(为方便描述，以下分别称之为第一晶体管Mp1和第二晶体管Mp2)、二电容(为方便描述，以下分别称之为第一电容C1i和第二电容C2i)、一电阻R以及二开关(为方便描述，以下分别称之为第一开关SW1和第二开关SW2)。
第一晶体管Mp1的第一端耦接至电压源接点VDD，且第一晶体管Mp1的第二端耦接至电流源116(第二晶体管Mcmb的第一端)。
第二晶体管Mp2的第一端耦接至电压源接点VDD，且第二晶体管的第二端Mp2耦接至第二晶体管Mp2的控制端。
第一电容C1i跨接在第一晶体管Mp1的第一端和第一晶体管Mp1的控制端之间。也就是说，第一电容C1i的第一端耦接至电压源接点VDD和第一晶体管Mp1的第一端，而第一电容C1i的第二端耦接至第一晶体管Mp1的控制端。
电阻R耦接在第一晶体管Mp1的控制端和第二晶体管Mp2的控制端之间。也就是说，电阻R的第一端和第一电容C1i的第二端共同耦接至第一晶体管Mp1的控制端，且电阻R的第二端耦接至第二晶体管Mp2的控制端。
第一开关SW1的第一端耦接至第二晶体管Mp2的第二端，且第一开关SW1的第二端耦接至第二电容C2i和第二开关SW2。也就是说，第一开关SW1耦接在第二晶体管Mp2的第二端和第二电容C2i之间，并且耦接在第二晶体管Mp2的第二端和第二开关SW2之间。
第二电容C2i耦接在第一开关SW1的第二端和接地接点VSS之间，并且第二开关SW2跨接在第二电容C2i上。也就是说，第二开关SW2的第一端与第二电容C2i的第一端共同耦接至第一开关SW1的第二端，而第二开关SW2的第二端与第二电容C2i的第二端共同耦接至接地接点VSS。
于此，第一开关SW1的控制端和第二开关SW2的控制端分别用以接收差动形式的偏压时钟CKbias、CKbias_b。
其中，偏压时钟CKbias、CKbias_b与第一输入时钟CK1/CK1b(和第二输入时钟CK2/CK2b)成比例关系。
偏压时钟CKbias、CKbias_b包含二个互补的单端时钟，并且此二单端时钟分别输入至第一开关SW1的控制端和第二开关SW2的控制端，藉以控制第一开关SW1和第二开关SW2的运作。
于此电路的电性关系如下列公式1和公式2。
Req＝1/(C×FCKbias)公式1
Ia＝(VDD-Vgs)/Req＝C×FCKbias×(VDD-Vgs)公式2
其中，Req为由第二晶体管Mp2的第二端与第一开关SW1的第一端的接点N3看向接地接点VSS的等效电阻。C为第二电容C2i的电容值。FCKbias为偏压时钟CKbias的频率。VDD为电压源接点的端电压。Vgs为在第二晶体管Mp2的第一端和第二晶体管Mp2的控制端之间的电压差。
由公式一和公式二可得知，参考电流Ia与FCKbias成正比关系。
如此一来，通过调整参考电流Ia的大小，使第一输出信号OP和第二输出信号ON的交点落在第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间内，此时所插出的输出时钟pn的相位是均匀的。
在一些实施例中，电流产生电路117的二晶体管可采用PMOS晶体管实现。电流产生电路117的二开关可采用晶体管实现。
在一些实施例中，参照图10，电流产生电路117包括三晶体管(为方便描述，以下分别称之为第一晶体管Mp1、第二晶体管Mp2和第三晶体管Mp3)、三电容(为方便描述，以下分别称之为第一电容C1i、第二电容C2i和第三电容C3i)、一电阻R、二开关(为方便描述，以下分别称之为第一开关SW1和第二开关SW2)以及一运算放大器Amp。
第一晶体管Mp1的第一端耦接至电压源接点VDD，且第一晶体管Mp1的第二端耦接至电流源116(第二晶体管Mcmb的第一端)。
第二晶体管Mp2的第一端耦接至电压源接点VDD，且第二晶体管的第二端Mp2耦接至第二晶体管Mp2的控制端。
第一电容C1i跨接在第一晶体管Mp1的第一端和第一晶体管Mp1的控制端之间。也就是说，第一电容C1i的第一端耦接至电压源接点VDD和第一晶体管Mp1的第一端，而第一电容C1i的第二端耦接至第一晶体管Mp1的控制端。
电阻R耦接在第一晶体管Mp1的控制端和第二晶体管Mp2的控制端之间。也就是说，电阻R的第一端和第一电容C1i的第二端共同耦接至第一晶体管Mp1的控制端，且电阻R的第二端耦接至第二晶体管Mp2的控制端。
第三晶体管Mp3的第一端耦接至第二晶体管Mp2的第二端，且第三晶体管Mp3的第二端耦接至第一开关SW1的第一端。
第三晶体管Mp3的控制端耦接至运算放大器Amp的输出端，以致使利用运算放大器Amp的输出控制第三晶体管Mp3的运作，使Mp3第二端电压值等于Amp第一端输入Vref。
运算放大器Amp的第一输入端耦接至一能隙电压电路118。于此，由于能隙电压电路118的实施结构与运作原理为本领域的技术人员所熟知，故于此不再赘述。
运算放大器Amp的第二输入端耦接至第三晶体管Mp3的第二端、第一开关SW1的第一端和第三电容C3i的第一端。第三电容C3i的第二端则耦接至接地接点VSS。也就是说，第三电容C3i耦接在运算放大器Amp的第二输入端和接地接点VSS之间，并耦接在第三晶体管Mp3的第二端和接地接点VSS之间。
第一开关SW1的第一端耦接至第三晶体管Mp3的第二端、运算放大器Amp的第二输入端和第三电容C3i的第一端，且第一开关SW1的第二端耦接至第二电容C2i和第二开关SW2。也就是说，第一开关SW1耦接在第二晶体管Mp2的第二端和第二电容C2i之间，并且耦接在第二晶体管Mp2的第二端和第二开关SW2之间。
第二电容C2i耦接在第一开关SW1的第二端和接地接点VSS之间，并且第二开关SW2跨接在第二电容C2i上。也就是说，第二开关SW2的第一端与第二电容C2i的第一端共同耦接至第一开关SW1的第二端，而第二开关SW2的第二端与第二电容C2i的第二端共同耦接至接地接点VSS。
于此，第一开关SW1的控制端和第二开关SW2的控制端分别用以接收差动形式的偏压时钟CKbias、CKbias_b。
其中，偏压时钟CKbias、CKbias_b与第一输入时钟CK1/CK1b(和第二输入时钟CK2/CK2b)成比例关系。
偏压时钟CKbias、CKbias_b包含二个互补的单端时钟，并且此二单端时钟分别输入至第一开关SW1的控制端和第二开关SW2的控制端，藉以控制第一开关SW1和第二开关SW2的运作。
能隙电压电路118产生一参考电压Vref，并将此参考电压Vref输入至运算放大器Amp的第一输入端。
于此电路的电性关系如下列公式3。
Ia＝Vref×C×FCKbias公式3
其中，C为第二电容C2i的电容值。FCKbias为偏压时钟CKbias的频率。
由公式3可得知，参考电流Ia与FCKbias成正比关系，并且Vref的变化会造成参考电流Ia变化。由Vref由能隙电压电路118产生，其与制程、温度和电源电压无关，因此参考电流Ia会与制程和温度无关。
如此一来，通过调整参考电流Ia的大小，使第一输出信号OP和第二输出信号ON的交点落在第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间内，此时所插出的输出时钟pn的相位是均匀的。
在一些实施例中，电流产生电路117的三晶体管可采用PMOS晶体管实现。电流产生电路117的二开关可采用晶体管实现。
在一些实施例中，参照图11，电流产生电路117包括可变电流产生器117a、电流频率转换器117b和频率比较器117c。
可变电流产生器117a、电流频率转换器117b和频率比较器117c依序串接以形成一回路。换言之，电流频率转换器117b耦接在可变电流产生器117a和频率比较器117c之间，并且频率比较器117c具有一反馈路径耦接至可变电流产生器117a。
可变电流产生器117a还耦接至电流源116(第二晶体管Mcmb的第一端)。
可变电流产生器117a产生一反馈电流Iref给电流频率转换器，并且由反馈电流Iref映射产生参考电流Ia给电流源116。
电流频率转换器117b接收反馈电流Iref并依据反馈电流Iref产生时钟信号CKout。其中，时钟信号CKout的频率与反馈电流Iref成正比。
频率比较器117c接收时钟信号CKout和偏压时钟CKbias，并且比较一时钟信号和一偏压时钟的频率以产生一比较结果freq_cmp。
于此，偏压时钟CKbias与第一输入时钟CK1/CK1b(和第二输入时钟CK2/CK2b)成比例关系。并且，偏压时钟CKbias可使用单端信号。
频率比较器117c的比较结果freq_cmp反馈至可变电流产生器117a，以致使可变电流产生器117a依据比较结果freq_cmp调整所产生的反馈电流Iref的大小，以致使时钟信号CKout和偏压时钟CKbias最后可达到同频率。此时，反馈电流Iref与偏压时钟CKbias的频率成正比。而参考电流Ia由反馈电流Iref映射产生，因此参考电流Ia亦与偏压时钟CKbias的频率成正比，即与第一输入时钟CK1/CK1b(和第二输入时钟CK2/CK2b)成比例关系。并且，参考电流Ia与制程和温度无关。
如此一来，通过调整参考电流Ia的大小，使第一输出信号OP和第二输出信号ON的交点落在第一输入时钟CK1/CK1b与第二输入时钟CK2/CK2b重叠的时间内，此时所插出的输出时钟pn的相位是均匀的。
综上所述，根据本发明的相位内插器、多相位内插装置、内插时钟的产生方法及多相位的时钟产生方法，利用开关对控制电流源提供给共享负载电路的二差动对的偏压状态，并且通过调节负载电路的负载大小和/或参考电流的大小，使第一输出信号和第二输出信号的交点落在第一输入时钟与第二输入时钟重叠的时间内，以致于可不受制程和温度的影响而均匀地内插出多相位输出时钟。

Claims (14)

1.一种相位内插器，包括：
一差动转单端转换器，用以将一第一输出信号和一第二输出信号转为单端形式的输出时钟，其中所述差动转单端转换器具有二输入端，分别用以接收所述第一输出信号和所述第二输出信号；
一负载电路，耦接所述差动转单端转换器的所述二输入端；
一第一差动对，所述第一差动对的第一端分别耦接所述差动转单端转换器的所述二输入端，所述第一差动对的控制端接收差动形式的第一输入时钟；
一第二差动对，所述第二差动对的第一端分别耦接所述差动转单端转换器的所述二输入端，所述第二差动对的控制端接收差动形式的第二输入时钟，其中所述第一输入时钟超前所述第二输入时钟，并且所述第一输出信号和所述第二输出信号的交点落在所述第一输入时钟与所述第二输入时钟重叠的时间内；
一电流产生电路，用以产生一参考电流，其中所述参考电流与所述第一输入时钟的频率成正比关系；
一至少一个电流源，耦接所述电流产生电路，以接收所述参考电流；以及
一至少一个开关对，所述至少一个开关对与所述至少一个电流源一一对应，其中每一所述开关对的第一端分别耦接所述第一差动对的第二端和所述第二差动对的第二端，每一所述开关对的第二端耦接对应的所述电流源，每一所述开关对的控制端分别用以接收差动形式的控制信号。
2.根据权利要求1所述的相位内插器，其中所述电流产生电路包括：
一频率比较器，用以比较一时钟信号和一偏压时钟的频率，其中所述第一输入时钟的频率相对应于所述偏压时钟的频率；
一可变电流产生器，耦接所述频率比较器和所述电流源，以依据所述频率比较器的比较结果产生一反馈电流，并由所述反馈电流映射产生所述参考电流；以及
一电流频率转换器，耦接所述可变电流产生器和所述频率比较器，以依据所述反馈电流产生所述时钟信号。
3.根据权利要求1所述的相位内插器，其中所述电流产生电路还包括：
一能隙电压电路，以产生所述参考电压。
4.根据权利要求1所述的相位内插器，其中所述负载电路包括：
一第一晶体管，所述第一晶体管的第一端耦接一电压源接点，所述第一晶体管的第二端耦接所述第一晶体管的控制端和所述差动转单端转换器的二输入端中之一；
一第一电容，跨接在所述第一晶体管的控制端和所述第一晶体管的第二端之间；
一第二晶体管，所述第二晶体管的第一端耦接所述电压源接点，所述第二晶体管的第二端耦接所述第二晶体管的控制端和所述差动转单端转换器的二输入端中的另一；以及
一第二电容，跨接在所述第二晶体管的控制端和所述第二晶体管的第二端之间。
5.根据权利要求1所述的相位内插器，其中所述第一输入时钟与所述第二输入时钟重叠的时间大于所述第一输入时钟超前所述第二输入时钟的时间。
6.根据权利要求1所述的相位内插器，其中所述第一输入时钟与所述第二输入时钟的相位差小于90°。
7.一种多相位内插装置，包括多个根据权利要求1至6中任一项所述的相位内插器，其中所述相位内插器所输出的多个所述输出时钟具有相等间隔。
8.一种内插时钟的产生方法，包括：
利用共享一负载电路的二差动对分别接收差动形式的第一输入时钟和差动形式的第二输入时钟；
接收一参考电流，其中所述参考电流的大小与所述第一输入时钟的频率成正比关系；
依据所述参考电流产生至少一输入电流；
依据差动形式的控制信号提供至少一所述输入电流来偏压所述差动对，以输出产生一第一输出信号和一第二输出信号；
调节所述负载电路的负载和所述参考电流中的至少一者来致使所述第一输出信号和所述第二输出信号的交点落在所述第一输入时钟与所述第二输入时钟重叠的时间内；以及
将所述第一输出信号和所述第二输出信号转换为单端形式的输出时钟。
9.根据权利要求8所述的内插时钟的产生方法，其中所述第一输入时钟与所述第二输入时钟重叠的时间大于所述第一输入时钟超前所述第二输入时钟的时间。
10.根据权利要求8所述的内插时钟的产生方法，其中所述第一输入时钟与所述第二输入时钟的相位差小于90°。
11.根据权利要求8所述的内插时钟的产生方法，其中所述负载电路的负载的调节步骤包括：调节所述负载电路中的一对负载电容的电容值。
12.根据权利要求8所述的内插时钟的产生方法，其中所述参考电流的调节步骤包括：
比较一时钟信号和一偏压时钟的频率，其中所述偏压时钟与所述第一输入时钟成比例关系；
依据所述时钟信号和所述偏压时钟的频率的比较结果调节并输出一反馈电流；
由所述反馈电流映射产生所述参考电流；以及
将所述反馈电流转换成与所述反馈电流同频率的所述时钟信号。
13.根据权利要求8所述的内插时钟的产生方法，其中所述参考电流的调节步骤包括：
接收由一能隙电压电路产生的一参考电压；以及
利用一电流产生电路依据差动形式的偏压时钟和所述参考电压产生所述参考电流，其中所述偏压时钟与所述第一输入时钟成比例关系，并且所述参考电流与所述偏压时钟的频率成正比。
14.一种多相位的时钟产生方法，包括：
利用根据权利要求8至13中的任一项所述的内插时钟的产生方法产生多个所述输出时钟，其中多个所述输出时钟具有相等间隔。
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