CN115333530A - 多模式数据驱动型时钟恢复方法和装置 - Google Patents

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Abstract

本发明公开多模式数据驱动型时钟恢复方法和装置，所述方法包括：在数据接收的向量信令模式下：利用多个向量信令比较器从多个相互正交的子信道输出生成多个数据驱动型相位误差信号；从所述多个数据驱动型相位误差信号生成复合数据驱动型相位误差信号，以调整用于对所述多个相互正交的子信道输出进行采样的本地压控振荡器；在数据接收的不归零信令模式下：将所述向量信号比较器中的一个或多个向量信号比较器操作为不归零模式比较器；为每个不归零模式比较器从相应的差分输入信号生成不归零输出，并根据所述不归零输出的相位误差测量对用于对所述不归零输出进行采样的相应压控振荡器进行调整。

Description

多模式数据驱动型时钟恢复方法和装置
本申请是申请号为201880049361.1，申请日为2018年5月22日，发明名称为“多模式数据驱动型时钟恢复电路”的专利申请的分案申请。
相关申请的交叉引用
本申请要求申请号为62/509714，申请日为2017年5月22日，发明人为ArminTajalli和Ali Hormati，名称为《多模式数据驱动型时钟恢复电路》的美国临时专利申请的权益，并通过引用将其内容整体并入本文，以供所有目的之用。
参考文献
以下在先申请通过引用整体并入本文，以供所有目的之用：
公开号为2011/0268225，申请号为12/784414，申请日为2010年5月20日，发明人为Harm Cronie和Amin Shokrollahi，名称为《正交差分向量信令》的美国专利申请，下称《Cronie 1》；
公开号为2011/0302478，申请号为12/982777，申请日为2010年12月30日，发明人为Harm Cronie和Amin Shokrollahi，名称为《具有抗共模噪声和抗同步开关输出噪声能力的高引脚利用率、高功率利用率芯片间通信》的美国专利申请，下称《Cronie 2》；
申请号为13/030027，申请日为2011年2月17日，发明人为Harm Cronie，AminShokrollahi及Armin Tajalli，名称为《利用稀疏信令码进行抗噪声干扰、高引脚利用率、低功耗通讯的方法和系统》的美国专利申请，下称《Cronie 3》；
申请号为13/176657，申请日为2011年7月5日，发明人为Harm Cronie和AminShokrollahi，名称为《利用叠加信令码进行低功率高引脚利用率通信的方法和系统》的美国专利申请，下称《Cronie 4》；
申请号为13/542599，申请日为2012年7月5日，发明人为Armin Tajalli，HarmCronie及Amin Shokrollahi，名称为《用于高效平衡码处理和检测的方法和电路》的美国专利申请，下称《Tajalli 1》；
申请号为13/842740，申请日为2013年3月15日，发明人为Brian Holden、AminShokrollahi和Anant Singh，名称为《芯片间通信用向量信令码时偏耐受方法和系统以及芯片间通信用向量信令码高级检测器》的美国专利申请，下称《Holden 1》；
申请号为61/946574，申请日为2014年2月28日，发明人为Amin Shokrollahi，Brian Holden和Richard Simpson，名称为《时钟内嵌向量信令码》的美国临时专利申请，下称《Shokrollahi 1》；
申请号为14/612241，申请日为2015年8月4日，发明人为Amin Shokrollahi，AliHormati及Roger Ulrich，名称为《低符号间干扰比低功率芯片间通信方法和装置》的美国专利申请，下称《Shokrollahi 2》；
申请号为13/895206，申请日为2013年5月15日，发明人为Roger Ulrich和PeterHunt，名称为《通过差和高效检测芯片间通信用向量信令码的电路》的美国专利申请，下称《Ulrich 1》；
申请号为14/816896，申请日为2015年8月3日，发明人为Brian Holden和AminShokrollahi，名称为《带内嵌时钟的正交差分向量信令码》的美国专利申请，下称《Holden2》；
申请号为14/926958，申请日为2015年10月29日，发明人为Richard Simpson，Andrew Stewart及Ali Hormati，名称为《用于向量信令码通信链路的时钟数据对齐系统》的美国专利申请，下称《Stewart 1》；
申请号为14/925686，申请日为2015年10月28日，发明人为Armin Tajalli，名称为《改进式相位插值器》的美国专利申请，下称《Tajalli 2》；
申请号为62/286717，申请日为2016年1月25日，发明人为Armin Tajalli，名称为《具有更大高频增益的电压采样驱动器》的美国临时专利申请，下称《Tajalli 3》；
申请号为62/288717，申请日为2016年4月22日，发明人为Armin Tajalli，名称为《高性能锁相环》的美国临时专利申请，下称《Tajalli 4》；
申请号为62/395993，申请日为2016年9月16日，发明人为Armin Tajalli，名称为《用于锁相环的矩阵相位检测元件》的美国临时专利申请，下称《Tajalli 6》；
此外，本申请中还引用以下现有技术参考文献：
专利号为6509773，申请日为2001年4月30日，发明人为Buchwald等人，名称为《相位插值装置和方法》的美国专利，下称《Buchwald》；
《采用两级锁存器的线性相位检测》，A.Tajalli等人，IEE电子学快报，2003年，下称《Tajalli 5》；
《带65纳米CMOS技术自对准DLL的低抖动低相位噪声10GHz亚谐波注入锁定锁相环》，Hong-Yeh Chang、Yen-Liang Yeh、Yu-Cheng Liu、Meng-Han Li及KevinChen，IEEE微波理论与技术汇刊，第62卷，第3期，2014年3月，第543～555页，下称《Chang等人》；
《用于FMCW雷达的带基于延迟锁定环的参考倍频器的低相位噪声77GHz小数N分频锁相环》，Herman Jalli Ng、Rainer Stuhlberger、Linus Maurer、Thomas Sailer及Andreas Stelzer，第6届欧洲微波集成电路会议论文集，2011年10月10日～11日，第196～199页，下称《Ng等人》；
《采用带宽自适应性混合PLL/DLL的高噪声稳健性时钟数据恢复设计》，Han-YuanTan，2006年11月哈佛大学博士论文，下称《Tan》。
专利号为7492850，申请日为2005年8月31日，发明人为Christian Ivo Menolfi和Thomas Helmut Toifl，名称为《具有可调节相移量的锁相环装置》的美国专利，下称《Menolfi》；
《采用相位/电流混合模式相位插值法的免校正小数N分频环形PLL》，RomeshKumar Nandwana等人，IEEE固态电路杂志，第50卷，第4期，2015年4月，第882～895页，下称《Nandwana》。
技术领域
本发明实施方式总体涉及通信系统电路，尤其涉及从用于芯片间通信的高速多线路中获得稳定且相位正确的接收器时钟信号。
背景技术
在现代数字系统中，数字信息必须得到高效可靠的处理。在这一背景下，数字信息理解为含于离散值(即非连续值)内的信息。数字信息不但可由比特和比特集合表示，而且还可由有限集合内的数字表示。
为了提高总带宽，大多数芯片间或装置间通信系统采用多条线路进行通信。这些线路中的每一条或每一对均可称为信道或链路，而且多个信道组成电子器件之间的通信总线。在物理电路层级上，芯片间通信系统内的总线通常由芯片与主板之间的封装电导体、印刷电路板(PCB)上的封装电导体、或PCB间线缆和连接器内的封装电导体构成。此外，高频应用中，还可采用微带或带状PCB线路。
常用总线线路信号传输方法包括单端信令法和差分信令法。在要求高速通信的应用中，这些方法还可以在功耗和引脚利用率方面(尤其高速通信中的这些方面)进一步优化。最近提出的向量信令法可在芯片间通信系统的功耗、引脚利用率及噪声稳健性方面实现更加优化的权衡取舍。此类向量信令系统将发射器的数字信息转换为向量码字形式这一不同表示空间，并且根据传输信道的特性和通信系统的设计约束选择不同的向量码字，以在功耗、引脚利用率及速度之间做出更优的权衡取舍。这一过程在本申请中称为″编码″。编码后的码字以一组信号的形式从发射器发送至一个或多个接收器。接收器将所接收的与码字对应的信号反转为最初的数字信息表示空间。这一过程在本申请中称为″解码″。
无论采取何种编码方法，均须对接收装置所接收的信号进行间隔采样(或者以其他方式记录其信号值)，而且无论传输信道的延迟、干扰及噪声条件如何，该采样间隔均须使得采样值能够以最佳方式表示最初的发送值。这一时钟数据恢复(CDR)操作不但要能够确定合适的采样时间，而且还要能够持续不断地确定合适的采样时间，从而才能对不断变化的信号传播条件进行动态补偿。
许多已知的CDR系统采用锁相环(PLL)或延迟锁定环(DLL)合成具有适于实现精确接收数据采样的频率和相位的本地接收时钟。
发明内容
为了对经通信系统发送的数据值进行可靠检测，接收器须要在精心选择的时间点上精确测量接收信号值的幅度。目前，已有各种可促进此类接收测量的已知方法，包括接收与发送数据流相关的一个或多个专用时钟信号，从发送数据流中提取内嵌时钟信号，以及根据发送数据流的已知属性合成本地接收时钟。
一般而言，此类定时方法的接收器实施方式称为时钟数据恢复(CDR)，并且常常利用锁相环(PLL)或延迟锁定环(DLL)合成具有所需频率和相位特征的本地接收时钟。
在PLL和DLL两种实施方式中，均通过以相位检测器比较接收参考信号和本地时钟信号的相对相位(在某些其他实施方式中，比较其相对频率)而成误差信号，然后利用该误差信号对本地时钟源的相位和/或频率进行校正，从而最大程度地减小误差。由于这一反馈环路特性将导致给定的PLL实施方式在所述参考信号与本地时钟之间产生固定的相位关系(例如，0度或90度的相位差)，因此还通常通过引入额外的固定或可变相位调整量而将所述相位差设定至与上述值不同的目标值(如45度相位差)，以促进接收器的数据检测。
在本申请方法和系统中：由数据驱动型相位比较电路从与多线路总线相连的多个多输入比较器(MIC)并行接收多个数据信号，并且接收本地振荡器信号的一个或多个相位，其中，至少一个MIC与所述多线路总线的至少三条线路连接，所述数据驱动型相位比较电路包括多个部分相位比较器；利用所述部分相位比较器生成多个部分相位误差信号，每一部分相位误差信号均通过接收(i)所述本地振荡器信号的相应相位以及(ii)所述多个数据信号当中的相应数据信号并在当判断该相应数据信号发生跃迁时根据所述本地振荡器信号的相应相位与所述相应数据信号之间的比较结果生成；以及通过将所述多个部分相位误差信号加和而生成复合相位误差信号，该复合相位误差信号用于将生成所述本地振荡器信号的一个或多个相位的本地振荡器设置于锁定状态。
在本申请实施方式中，相位检测元件与相位调整元件相组合，从而降低了电路节点电容，并减小了电路延迟。这些改进点又进一步增大了环路稳定性，并改善了PLL锁定特性。改善后的PLL锁定特性包括更大的环路锁定带宽，而更大的环路锁定带宽减小了时钟抖动，并改善了电源噪声抑制。
在本申请实施方式中，还通过延迟锁定环将接收参考时钟信号转换为多个参考时钟相位，从而将PLL相位比较操作转换为参考时钟相位与本地时钟相位之间的多项比较。随后，将多项比较的结果加和或加权加和，并将加和结果用作所述PLL的误差反馈信号。在本申请的另一实施方式中，在单个接收参考时钟相位与多个本地时钟相位之间进行多项比较，并将多项比较结果的加权和用作所述PLL的误差反馈信号。在至少一种其他此类实施方式中，所述加权和包括二维时域滤波。
附图说明
图1为能够编码并经八线路通信信道发送五个数据比特和一个时钟的一种实施方式的框图。
图2为与图1发射器兼容的一种接收器实施方式框图。
图3为图2接收器所使用的时钟恢复电路的一种实施方式的详细框图。
图4A，图4B，图4C所示为适合用于时钟恢复电路锁相环元件内的三种相位检测器实施方式。
图5为集成了XOR相位检测器和时钟相位插值器的一种实施方式示意图。
图6A为钟控数据锁存器示意图，图6B为集成了时钟相位插值器的另一钟控数据锁存器实施方式示意图。
图7A和图7B为集成了状态机相位检测器和时钟相位插值器的实施方式示意图。
图8为适于进一步与相位比较器实施方式集成的一种电荷泵实施方式示意图。
图9为将参考时钟的多个相位与多个本地时钟相位相比较的另一实施方式框图。
图10在单个参考时钟和多个本地时钟相位之间进行多项比较的另一实施方式框图。
图11A为根据一些实施方式的加权XOR相位检测器。
图11B为M个参考相位和N个本地时钟相位之间的一种矩阵相位比较实施方式框图。
图12A和图12B为图5的集成了相位检测器和相位插值器实施方式的一种替代实施方式框图。
图13A为根据一些实施方式的折叠式相位检测器时序图。
图13B为根据一些实施方式的反向削波效应时序图。
图14A和图14B分别为根据一些实施方式的阵列XOR相位检测器和单个XOR相位检测器时序图。
图15所示为根据一些实施方式的基于XOR的相位比较器和施加于环路滤波器的校正信号。
图16所示为根据一些实施方式由基于矩阵行的相位比较器产生的时域误差信号。
图17所示为根据一些实施方式通过在二维相位比较器矩阵的两个相邻对角线之间插入锁定点而实现的相位插值。
图18所示为根据一些实施方式对角线多相位检测器结构中的相位插值器所实现的更高分辨率。
图19A至图19D所示为根据一些实施方式的各种部分相位比较器架构。
图20所示为根据一些实施方式的例示XOR相位比较器架构。
图21所示为根据一些实施方式图20所示XOR相位比较器的输出电流Iout时序图。
图22为根据一些实施方式的模拟相位比较器响应。
图23为根据一些实施方式的锁相环带宽模拟结果。
图24为根据一些实施方式的过采样多相位反馈锁相环(MPLL)框图。
图25为根据一些实施方式的接收器框图。
图26为根据一些实施方式作用于已检测出的数据信号上的时钟恢复电路框图。
图27为根据一些实施方式作用于已检测出的数据信号上的矩阵相位比较器框图。
图28为根据一些实施方式的方法流程图。
图29为边沿触发型二进制(Bang-Bang)相位检测器框图。
图30为线性边沿触发型相位检测器框图。
图31为与图30所示线性边沿触发型相位检测器相关联的波形。
图32为根据一些实施方式的多模式数据驱动型时钟恢复电路框图。
图33为根据一些实施方式的集成不归零(ENRZ)多输入比较器(MIC)网络。
图34为根据一些实施方式采用预测判定反馈均衡(DFE)的采样器件框图。
图35为根据一些实施方式的MIC网络。
图36为根据一些实施方式的方法流程图。
具体实施方式
如《Cronie 1》、《Cronie 2》、《Cronie 3》、《Cronie 4》中所述，可通过向量信令码例如在系统内的两个集成电路装置之间形成极高带宽的数据通信链路。如图1实施方式所示，经多个数据通信信道发送的向量信令码符号共同传输该向量信令码的码字。根据所使用具体向量信令码的不同，组成通信链路的信道数目可少至两条，多至八条或八条以上，并且可在独立的通信信道上发送一个或多个时钟信号，或者将该时钟信号作为向量信令码的子信道分量进行发送。在图1实施例中，图示通信链路120由八条线路125构成，这些线路共同在发射器110和接收器130之间传输五个数据值100和一个时钟105。
各个符号(例如在任何单条通信信道中传输的各符号)可使用多个信号电平(通常为3个或3个以上电平)。当以10Gbps以上的信道速率运行时，需要深度的流水线式或并行式信号处理，从而使得接收行为进一步复杂化，并使得前一接收值已知为当前接收值的接收方法变得无法使用。
本申请中描述的实施方式还可应用于《Cronie 2》、《Cronie 3》、《Cronie 4》和/或《Tajalli 1》中的向量处理方法未涵盖的现有技术排列组合排序法。更一般而言，这些实施方式可应用于任何需要通过多个信道或信道元件的相互协调而生成连贯一致的总结果的通信或存储方法中。
接收器数据检测
以下，以《Stewart 1》中的一种典型高速接收器实施方式作为下文各例的背景，该实施方式仅出于说明目的，并不构成限制。
如图2所示，该例示数据接收器包括八个相同的连续时间线性均衡(CTLE)处理级210，作用于上述在图1中示为120的八条线路所接收的信号。
如《Tajalli 1》、《Holden 1》、《Ulrich 1》中所述，可通过以多输入比较器(MIC)或混频器对各组输入信号进行线性组合的方式，实现向量信令码的高效检测。对于上述例示接收器所使用的5b6w码而言，通过以五个此类混频器对六个接收输入数据信号的加权子集进行处理，可实现五个数据比特的检测，无需进一步的解码。此外，类似地，通过以额外的一个混频器对两个接收时钟信号的组合进行处理，可实现时钟信号的检测。在图2中，通过以上述一组六个MIC混频器220对接收后均衡化的信号进行处理，可生成六个检测信号MIC0～MIC5。
由于涉及高的数据速率，因此可在所述例示接收器中使用多个并行接收处理级。在一种实施方式中，以四个并行接收数据处理级对所检测出的五个数据信号MIC0～MIC4进行处理，每一处理级230均包括五个数据采样器以及下游的缓冲器。随后，将该四个处理级的输出重新组合为接收数据流。在图2所示情形中，所述重新组合过程由多路复用器240实施。
时钟恢复电路(在本领域中也称为时钟数据恢复(CDR))通过从数据线路本身，或者从专用时钟信号输入中提取定时信息的方式，支持上述采样测量，并且利用所提取的信息生成时钟信号，以对数据线路采样装置所使用的时间间隔进行控制。实际的时钟提取操作可由锁相环(PLL)或延迟锁定环(DLL)等众所周知的电路完成，这些电路在操作过程中还可生成更高频率的内部时钟、多个时钟相位等，以支持接收器的操作。在图2实施方式中，所检测的时钟信号由MIC5获得，然后经处理300而为所述四个数据处理级提取出具有正确时序的采样时钟。
其他实施方式可摒弃专门用于另外传输时钟信号的线路，而是要求接收器从数据线路本身发生的信号跃迁中提取时钟。在本领域中广为人知的是，该技术能够成功应用的前提在于数据线路中发生的跃迁必须具有足够高的密度(或者说，相邻跃迁之间的时间间隔必须足够小)，而且/或者所述PLL在空转时的频率稳定性足以能够在非跃迁时间间隔内保持精确的数据采样时间。《Shokrollahi 1》中描述了能够确保上述跃迁密度的数种合适的向量信令码。或者，为了在接收器处确保实现最小所需跃迁密度，也可以常用的8b10b码和64b66b码等强制发生跃迁的现有编码技术对待传输数据的所有或部分子集进行编码处理。在一种实施方式中，可对复合数据比特流，或者对施加至给定子信道的比特流，或者对调制于给定发送和/或接收切片器子信道内的比特，或者对调制于每一切片器给定子信道(或每一子信道)内的比特，实施比特级跃迁编码处理。
锁相环概述
现有文献已对锁相环(PLL)进行了详尽的描述。典型的PLL由将外部参考信号与内部时钟信号相比较的相位检测器，通过将所得误差值平滑化而生成钟控信号的低通滤波器，以及由平滑后的误差值控制并生成供所述相位检测器处理的上述内部时钟信号的可变频率时钟源(一般为压控振荡器(VCO))组成。在该PLL设计的一种众所周知的变形形式中，还可以在VCO和相位检测器之间设置时钟分频器，用于将高频时钟输出锁相至低频参考信号。
在一种替代实施方式中，所述可变频率时钟源由可变延迟元件代替，从而使得其输出(可选为多个分接输出)表示原始输入信号的一个或多个相继的时间延迟形式，而非待与参考输入信号进行相位比较的相继振荡器周期。出于本申请的目的，在此类应用，尤其在相位检测器、相位插值器及电荷泵这些构成元件相关时，将延迟锁定环(DLL)视为与PLL具有同等功能。
本领域已有为人所知的多种形式的相位检测器。作为非限制性的一例，图4A所示简易XOR门可用于对两个方波信号进行比较。熟悉本领域的技术人员可以看出的是，此类数字XOR输出为一种具有可变占空比的波形，当两个输入信号具有90度相位差关系时，该波形在低通滤波为模拟误差信号后，可生成以其模拟信号范围的中心的比例误差信号。
图4B所示为结构更为复杂的状态机相位检测器，该相位比较器由两个边沿触发式锁存器构成，这两个锁存器分别由所述参考时钟信号和内部时钟信号钟控，其中，第一接收时钟边沿使得″前″″后″两个输出端中的一个开始产生输出信号，一旦这两个输出端中的任何一个开始输出信号，各锁存器便随即复位，以等待下一比较时间间隔。在其他的实施方式中，可在所述重置路径中设置时序延迟，以实现图中″保持″信号所示的额外复位脉冲时序控制。一般而言，所述″前″″后″两个相位比较输出分别作为电荷泵的″上升″和″下降″两个输入，该电荷泵的输出为上述模拟误差值。也就是说，上升信号可导通对电容器进行充电的第一晶体管电路，从而提高所述模拟电压；而下降信号可导通使电容器放电的第二晶体管电路，从而降低所述电压。因此，当所述两个输入时钟信号之间的相位差为0度时，所述模拟误差值将保持不变，并使得锁相环处于稳定的锁定状态。本领域中已有多种为人所知的同等状态机相位检测器实现形式，这些实现形式可同等地应用于在本申请中，但这并不意味着对本发明构成限制。一些状态机实施方式可能对所述输入信号之间的相位差和频率差均较为敏感，从而有助于在启动时更加快速地实现PLL的锁定状态。
如图4C所示，也可将简单的边沿钟控式D触发器用作相位检测器。在本地时钟的每一上升沿(CkPLL)，D输入端均对参考输入(CkRef)的状态(在本例中为方波)进行采样。如果其状态为″高″(例如其已经历跃迁)，则Q输出端也为″高″，表明该参考信号为″前″；如果其状态为″低″(例如其未经历跃迁)，则Q输出端也为″低″，表明该参考信号为″后″。与上例相比，这种所谓的二进制(Bang-Bang)相位检测器所提供的误差结果中的细微差别更小，从而可进行更高水平的滤波，以实现环路稳定性。
熟悉本领域的技术人员可意识到的是，无论PLL设计中采用的相位检测器为何种类型，均可实现类似的功能性操作，因此就总体估计而言，相位检测器的选择并不构成限制。此外，设计过程中，还必须将包括锁定时间、稳定性、功耗等在内的次要设计因素考虑在内。
接收器时钟恢复
图3所示例示接收器采用一种PLL实施方式。该PLL将接收时钟信号R5作为其时钟的锁相参考信号。在一些实施方式中，适宜时可将逻辑电平移位器310作为用于检测的MIC所提供的信号电平与优选相位比较器输入电平之间的接口。相位比较器320在将所述参考时钟与VCO提供的本地时钟比较后，生成输出值。该输出值经低通滤波后提供误差值，以供后续对VCO 340的工作频率进行校正。在一些实施方式中，相位比较器320输出数字波形，该数字波形需通过隐式或显式数模转换，或通过电荷泵等接口元件转换为模拟误差信号。在一些实施方式中，所述转换可与整个所述低通滤波操作或与其一部分相结合，该结合仅作为一种非限制性的示例，而且可通过数字滤波动作完成，该数字滤波动作图示为由数字控制信号控制的用于生成模拟信号输出的电荷泵切换动作。
在一种实施方式中，将由形成闭环的一系列完全相同的门器件构成的环形振荡器340用于所述PLL的内部压控振荡器(VCO)定时源。其中，可通过对该环形振荡器的门传播延迟、门间升降时间及门切换阈值中的至少一种进行模拟调整而改变所述VCO的频率。这一点可通过切换式电容器组实现，其中，作为一种非限制性的实施例，通过施加数字控制信号，将电容性元件选择性地以并联和/或串联方式组合，从而改变RC时间常数。此外，还可通过增大或减小所述环形振荡器的门驱动电流源的方式，改变其输出切换升降时间，从而实现有效延迟的调整。通过沿组成所述环形振荡器的一系列门器件以等间隔进行输出采样(即隔相同个数的环形振荡器门进行采样)，可获得四个数据相位采样时钟，在本申请中分别记为0度时钟、90度时钟、180度时钟和270度时钟。
在一种实施方式中，所述环形振荡器由完全相同的八组逻辑门(即一组反相器电路)构成，从而使得每两组之间的相位差为45度。在该实施方式中，举例而言，所述0度、90度、180度和270度输出可分别从第二、第四、第六和第八输出端获得。由于此类时钟为周期性的，因此最终分接点可视为与最初分接点在逻辑上相邻，而且0度和360度相位差视为彼此等效。由于此类设计的多种变形形式在本领域中已为人所知，因此所述环形振荡器内的元件数目以及提供具体输出的具体分接点均不应理解为构成任何限制。举例而言，所述0度分接点可处于任意位置，这是因为熟悉本领域的技术人员可意识到的是，无论起始相位如何，PLL在正常运行中均可实现所述环形振荡器相位与外部参考相位的对准。类似地，在其他同等设计中，所述输出时钟相位可不具有方波占空比，此间一例为采用从不同分接位置获得输入的AND门或OR门。在所述例示接收器中，VCO优选在接收参考时钟频率的倍数下工作，因此在所述相位检测器上游还设有分频器350，用于以相应系数对VCO输出进行分频。在一种实施方式中，通过采用二进制(系数为2)分频器350，获得正确的采样时钟速率。在另一实施方式中，不使用分频器，而是将VCO输出直接提供给相位插值器。
所述四个采样时钟相位中的每一个均通过适当定时而为所述四个并行处理级中的一个处理级进行接收数据采样。具体而言，内部时钟ph000对准至可以最佳方式触发处理级phase0中的数据采样器，内部时钟ph090对准至可以最佳方式触发处理级phase1中的数据采样器，内部时钟ph180对准至可以最佳方式触发处理级phase2中的数据采样器，内部时钟ph270对准至可以最佳方式触发处理级phase3中的数据采样器。
为了使被锁定的PLL信号的总体相位与参考时钟输入相位相偏移，由相位插值器360将本地时钟输出提供给相位比较器，该相位插值器的输出相位以可控制方式介于其输入时钟相位之间。如此，在信号相位偏移校正功能的控制下，不但所述PLL可锁定至其固定相位关系，而且环形振荡器340所提供的内部时钟信号相对于该固定相位偏移相位插值器350所引入的相位延迟量。本领域已有为人所知的相位插值器，例如《Buchwald 1》及《Tajalli 2》中描述的插值器。
在一种实施方式中，相位插值器360从环形振荡器340接收具有90度相位差的多个本地时钟相位。所述相位插值器可控制为选择两个相邻时钟输入相位，然后在其之间进行插值，从而在该两个被选值之间生成具有选定相位偏移的输出。出于描述的目的，可以假设所使用的相位检测器使得所述PLL锁定为使得所述两个相位检测器输入之间的相位差为零。如此，在该例中，当在所述相位插值器中施加0度和90度的时钟相位作为输入时，可使得所述PLL的相位调整为比参考时钟输入超前0度～90度。
容易理解的是，使用其他度数的两个时钟以及/或者其他相位检测器设计，仍可获得具有类似相位偏移的同等结果，但是如上所述，此种情形下的锁定相位差与上例有所不同。由此可见，本申请中所述的具体选定相位时钟及具体的相位检测器设计均不构成限制。
在现有技术中，《Nandwana》中描述了一种小数N分频时钟倍频PLL，其中，将单个参考时钟与通过不同整数分频比获得的两个本地时钟进行相位比较，并通过在动态选择的两个相位误差结果之间进行插值而抵消相位量化误差。
带插值器的相位检测器
随着通信信道数据速率越来越高，固有和寄生电路节点电容所导致的电路延迟和有效环路响应带宽限制使得越来越难以维持可接受的PLL锁定范围和精度。图5所示为一种提供适于此类高速运行的改进式响应特性的实施方式。本领域技术人员可看出的是，该实施方式为一种CMOS设计，该设计针对正负输出偏移提供对称操作，而且同时集成了相位插值器和相位检测器两种设计当中的元件。这种紧密的集成方式降低了节点电容并促进了所需的高速运行，而且其平衡的差分结构简化了对充放电流的控制。
与传统设计一致，所述PLL的VCO(或由该VCO驱动的时钟分频器)向用于共同设置有效本地时钟相位的相位插值器元件510和515提供本地振荡器输入。如图所示，其中共有相互偏移90度的四个本地振荡器相位，即相当于正交关系中的两个相位及其互补信号，因此分别标为+I、+Q及-I、-Q，从而可实现整个360度的相位调整，或称″四象限″相位调整。在其他实施方式中，可将本地振荡器的相位数目减少至两个，或者可使用异于90度的相位差，或者可从一组四个以上的输入中选择时钟相位，作为非限制性的一例，可从一组八个输入时钟相位中选择至少两个待插入的时钟相位。
在第一实施方式中，相位插值元件510包括四个混频元件，每一混频元件包括一对差分晶体管及受控电流源，并具有由所述四个并联混频元件驱动的公共差分输出端。因此，电流源IA(i)的配置方式控制着提供给所述公共输出端ckp的本地振荡器相位+I的量。类似地，电流源IA(-i)控制着所述输出中互补输出相位-1的量，IA(q)控制着相位+Q的量，且IA(-q)控制着相位-Q的量。对于熟悉本领域的技术人员而言容易理解的是，所述四个电流源可配置为在Ckp端产生一个相对于PLL本地时钟输入具有任何所需相位关系的输出时钟。
类似地，相位插值器元件515的电流源IB(i)、IB(-i)、IB(q)和IB(-q)可配置为在Ckn端获得一个相对于PLL本地时钟输入具有任何所需相位关系的输出时钟。一般情况下，CkPLLp和CkPLLn可配置为具有互补关系，从而为相位检测器520提供平衡互补的正向和负向电流幅度。然而，也可配置非互补的IA和IB值，以获得特定的结果。作为一种非限制性的示例，在一种实施方式中，IA和IB值可分别调整，从而与保持完全互补的IA和IB值的实施方式相比，获得更高分辨率的相位调整。
相位检测器520的第二输入为外部参考时钟CkRef+/CkRef-，用于生成相位误差输出电流VCOctl+/VCOctl-。在一种改进的实施方式中，所述两个外部参考时钟具有相反极性，但并不一定具有互补相位，从而使得正极性比较结果和负极性比较结果分别表示不同的相位比较结果。这一改进实施方式可与非互补的IA和IB偏置配置方式相结合，从而在上述不同的相位比较过程中，实现独立的本地时钟相位调整。也就是说，在一种实施方式中，相位比较器520顶端的CkRef输入为选自该电路中可供使用的参考时钟相位的第一相位，电流IA调整至提供相对于所选第一相位的相应插入相位偏移。与此同时，相位比较器520底端的CkRef输入为选自该电路中可供使用的参考时钟相位的第二相位，电流IB调整至提供相对于所选第二相位的相应插入相位偏移。其中，此两相对相位偏移为等量偏移。
相位插值器电流源的值可由外部控制逻辑配置，包括但不限于，硬件配置寄存器、控制处理器输出寄存器以及硬件CDR调整逻辑。
其他相位检测器实施方式
图5所示实施方式中的相位检测器520为与图4A相同的XOR器件，用于通过将本地时钟CkPLL与外部参考时钟CkRef混频而生成相位误差输出VCOctl。在图12A所示其他实施方式中，采用折叠式相位检测器1220，该比较器由与吸流器件Ifix2组合的相位插值器510以及与电流源Ifix1组合的相位插值器520产生的电流驱动。以下，将对图12A所示的该折叠式相位检测器实施方式进行进一步详细的描述。与上述实施方式一致，电流源IA(i)、IA(-i)、IA(q)和IA(-q)配置为将PLL时钟i、-i、q和-q以所期望的方式插入插值器输出CkPLLp和
Figure BDA0003811480220000171
中，电流源IB(i)、IB(-i)、IB(q)和IB(-q)配置为将PLL时钟i、-i、q和-q插入插值器输出CkPLLn和
Figure BDA0003811480220000172
中。相位比较器1220还由接收参考时钟CkRef+和CkRef-驱动，以产生相位比较结果：相位误差(+)和相位误差(-)。在一些实施方式中，可通过对标记为″电路平衡反馈″的电路节点进行监测而确定所插入时钟信号的相对直流分量，然后可通过对510和515中的已配置电流源的值进行调整而实现该相对直流分量的调整。在一些实施方式中，每一电流源IA和IB均接收七个控制比特。需要注意的是，本发明实施方式并不限制于接收七个控制比特，而且可例如根据相位插值器分辨率的设计约束，采用任何数目的控制比特。在一些实施方式中，电流源IA和IB相等(例如，对于+/-i和+/-q，IA＝IB)。在此类实施方式中，相位插值器510和515的分辨率为7个比特。在其他实施方式中，可通过使IB相对于IA移位，或通过使IA相对于IB移位，实现额外的分辨率。在一种例示实施方式中，IA＝IB+8，其中，8为通过与每个电流源IA的控制比特相加而获得每个电流源IB的控制比特的十进制移位量。在此类实施方式中，P侧相位插值器510和N侧相位插值器515接收两个不同的VCO相位，而且所述相位检测器从VCO的不同相位采集信息。由于相位插值器510和515融合了来自不同VCO相位的信息，因此所述PLL具有更加详细的PLL相位信息，而且该PLL的带宽比传统PLL的带宽更高。
″IA＝IB+移位量″的实施方式为具有两个相位比较器的矩阵相位比较器的一种特殊情形。其中，第一相位比较器(NMOS侧XOR比较器)将参考相位与一组VCO反馈相位相比较，第二部分比较器(PMOS侧XOR比较器)将参考时钟相位与另一组VCO反馈相位相比较。与《Nandwana》中的相位比较器不同，上述实施方式中的各组VCO反馈相位频率相同，仅相位不同，而且为了在相位比较结果之间进行插值而选择的电流源值通常为静态值，而非逐周期选择的动态值。以下，对矩阵相位比较器实施方式进行更加详细的描述。相应地，在一些实施方式中，PMOS+NMOS插值器可视为两个独立的相位插值器。与此相比，《Nandwana》中仅有一个相位插值器。此外，如果PMOS侧权重和NMOS侧权重之间存在显著差异，则可构成具有更大带宽的小型矩阵PLL。在至少一种实施方式中，上述两侧存在20％的增益差，其中，带宽也可获得相同比例的增大。
在一些实施方式中，可使用图12A所示折叠式结构。图12A与图5所示实施方式类似，但不同之处在于以折叠式相位检测器1220代替相位检测器520。如图所示，折叠式相位检测器1220包括电流源Ifix1和Ifix2，此两电流源可配置为向PMOS相位插值器电流源IA和NMOS相位插值器电流源IB提供更大的电压余量。此外，相位检测器1220包括与CkPLLp和CkPLLn连接的一对晶体管支路。就说明目的而言，假设相位插值器510和515仅具有IA(i)和IB(i)，此两电流源分别导通，以代表VCO相位ph0000。当CkRef相对于ph0000偏移90度时，折叠式相位检测器1220将处于锁定状态。如图13A所示，在一个周期的前180度(1)期间，对于前一个90度(2)，PMOS相位插值器510通过晶体管1206对相位误差信号的(-)端进行电流Ip充电。与此同时，NMOS相位插值器515通过晶体管1208对相位误差信号的(-)进行电流In放电。类似地，在后一个90度(3)期间，经晶体管1202对相位误差信号的(+)端进行电流Ip充电，并通过晶体管1204对该(+)端进行电流In放电。如图所示，Ifix2从PMOS相位插值器510所提供的电流中吸取固定量的电流，Ifix1向NMOS相位插值器515提供一定量的电流，以防止该NMOS相位插值器中的电流源从所述相位误差信号中吸收过量电流。这一技术实现了一种反向削波效应。本领域技术人员可注意到的是，当等量调整各电流Ifix的幅度时，可对相位误差信号的范围产生影响。在一些实施方式中，增大Ifix的幅度将使得所述相位误差信号的幅度范围降低，而减小Ifix的幅度将使得该相位误差信号的幅度范围增大。这一关系如图13B所示。
图13B为上述反向削波特征的时序图。图13B所示为电流Ip在前180度(1)内的A和B两个Ifix2值下的幅度，其中，A＞B。如图所示，在Ifix2＝A的情形下，Ip的幅度更小。当Ifix2＝B时，Ip的幅度Ip的幅度范围相对更高。本领域技术人员可注意到的是，在折叠式相位检测器1220进行In放电的情形中，可产生类似效应。
在一些实施方式中，如图12A所示，可利用后180度(4)实现电路平衡反馈。在该电路平衡反馈相位(4)下，可通过PMOS相位插值器510进行电流充电，并通过NMOS相位插值器515进行电流放电。如果充电/放电电流之间存在不平衡，则电路平衡反馈信号将为非零信号，从而对这一不平衡进行指示。该不平衡的原因例如为晶体管之间不匹配。该电路平衡反馈信号可随后用于对Ifix1或Ifix2进行调整，以实现充电/放电电流的平衡。达到平衡后，所述平衡反馈信号即变为零。在一些实施方式中，可对所述电荷泵电路的电压进行监测。如果相等，则表示该电路达到了正确的平衡状态，即Ip＝In。图12B为图12A相位比较器电路的简化示意图。
或者，也可采用《Tajalli 4》所述的相位检测器作为520或1220，以在采用低电源电压的实施方式中，实现同等的高信号余量相位检测。此外，在该实施方式中，还可替代包括图4A、图4B和图4C所示所有变形的其他相位检测器520。
作为此类替代实施方式的一例，图4B所示状态机相位/频率检测器可与图5的相位插值器设计相结合。
图6A为一种传统CML钟控锁存器实施方式示意图，该锁存器由输出Q和
Figure BDA0003811480220000201
两结果的钟控反馈锁存器构成，此两结果的状态由钟控差分输入D和
Figure BDA0003811480220000202
初始化。图6B所示为同一电路，但其中以相位插值器615对时钟源相位进行调整，该相位插值器的操作原理见上文针对图5的描述。
当将图6B的钟控锁存器电路替换成图4B的每一D触发器实例时，即形成图7A和图7B所示替代实施方式。D触发器710由接收时钟CkRef钟控，该接收时钟通过相位插值器715。举例而言，并出于说明目的，如果不设置相位差(或者当所需相位差为0度)时，则电流源IA将以100％比例设为″混频″输入CkRef，而其他三个电流源设为零电流。D触发器720由本地时钟CkPLL钟控，该本地时钟通过设置相位插值器725的电流源IB(i)、IB(-i)、IB(q)和IB(-q)的方式获得，而该设置进一步对相互组合的I和Q时钟的相对比例和极性进行控制。在一种实施方式中，如图3所示，I得自ph000，-I得自ph180，Q得自ph090，-Q得自ph270。此外，触发器710和720的复位功能由简易CML或门730驱动。
需要注意的是，在该实施方式中，相位插值器715的大部分功能被禁用，其设置目的仅在于与处于工作状态的相位插值器725保持相同的寄生负载特性，以最大程度地提高电路对称性，并通过保持平衡的负载特性而最大程度地减少检测偏差和漂移等副作用。
集成的相位检测器、插值器及电荷泵
如上所述，PLL的相位检测器输出一般用于驱动电荷泵电路，该电路输出用于控制VCO的模拟误差信号。上述通过将PLL相位检测器与时钟调整相位插值器相集成而实现的低电容和高电路速度改进还可通过以相同方式进一步集成电荷泵元件的方式进行进一步的扩展。
在该集成实施方式中，图7A和图7B所示实施方式所提供的电荷泵控制信号UPp、UPn、DOWNp及DOWNn对图8所示生成IOUT输出的电荷泵实施方式进行直接控制。电流源ICPC和参考电压VREF可配置为IOUT的范围进行缩放和调整。熟悉本领域的技术人员可注意到的是，图8电路具有非常高的对称性，因此可实现在VREPLICA和IOUT信号的生成之间进行精确跟踪。
图8为根据一些实施方式具有更佳充电/放电电流平衡功能的电荷泵电路示意图。电路800包括并联的两个电荷泵802，804：电荷泵804内的两个差分对生成输出电流，该电流表示随升降脉冲而产生的相位误差信号；如下所述，电荷泵802的两个差分对用于将放电电流设置为与充电电流相等。具体而言，电流源ICPC通过以电流镜像电路提供相应偏置电压VBP的方式，设置充电电流水平，以对所述两个电荷泵的顶端电流源806，808进行驱动，从而将ICPC同样提供给每一电荷泵802，804。当UPn降低并使得场效应晶体管(FET)810导通时，节点812被场效应晶体管806，810提供的充电电流ICPC充电(电容性元件814既可以为分立帽，也可以为寄生帽)。在平衡条件下(即不存在相位误差)，随后在DOWNp处于高信号电平时经底端场效应晶体管816放电的电流量应该将节点812恢复至VREF值。如果所述放电电流太低且电压VREPLICA升至VREF以上，则放大器820将提高放电电流场效应晶体管818上的偏置电压VBN，以将放电电流的量增大至与充电电流ICPC相等，并使得节点812上的电压VREPLICA恢复至VREF。另一方面，如果VBN在场效应晶体管818上设置的放电电流过高，则电压VREPLICA将变得过低，放大器820随即通过降低放电场效应晶体管818上的偏置电压VBN使电荷泵电流恢复平衡。
二阶PLL(也称电荷泵PLL)已广泛用于实现低噪声高性能合成器、时钟生成器及时钟数据恢复系统。其中，相位检测器(PD)或相频检测器(PFD)生成与参考时钟(CkRef)和反馈时钟(CkPLL)之间的相位差成比例的信号，所得误差由电荷泵电路(CPC)和环路滤波器(LF)积分，以为压控(有时为流控)振荡器(VCO)生成合适的控制电压。一种例示环路滤波器为如图24所示RC电路。很多现有集成VCO采用能够提供两个互补输出的差分拓扑结构。差分结构对电源噪声和衬底噪声具有更高的抵抗力。在高速通信系统中，基于LC调谐的VCO和环形振荡器为两种广泛使用的主要受控振荡器。这两种拓扑结构均可用于提供两个或两个以上的输出相位，这一点对于多相系统而言必不可少，而且有助于下述功能改进。
通过相位比较器、相位插值器及电荷泵元件的其他等效组合，还可获得其他实施方式。
输入参考信号过采样
之所以例如如图7A和7B所示以非对称方式使用相位插值器的原因在于本地时钟与参考时钟源的性质不同。前者得自多相时钟源(如振荡器或分频器)，该多相时钟源本身能够提供多相输入，以供相位插值元件使用。后者为得自(一般)同一接收时钟源的单相时钟。
在现有技术中，《Tan》描述了一种组合DLL/PLL结构，其中，PLL的VCO采用两条完全相同的压控延迟线路作为输入延迟线路，该输入延迟线路作用于参考时钟输入上，而且由单个反馈误差信号控制。《Ng》和《Chang》中还描述了将前端DLL用作倍频器，以便于产生极高频的时钟。
然而，当对此类受控延迟线路进行分接采样时，如果该受控延迟线路设置为使得各分接点之间的差分延迟与接收时钟边沿之间的时间成正比，经过该延迟线路的接收时钟将产生一组具有一定多相时钟特点的输出。作为非限制性一例，总延迟与参考时钟周期相仿的四分接点延迟线路的等间隔输出将产生与正交相控时钟信号具有类似特点的输出。在该例中，当将每一此类输出与正确选择的本地时钟相位进行相位比较时，可通过将所生成的一系列相位误差结果相互组合而为所述PLL的VCO生成更为准确的总时钟误差信号。其中，接收时钟的各延迟形式使得来自所述VCO的时钟可进行额外的相位比较，从而使受控环路实现更高的更新速率，并可提高PLL的环路带宽。如此，可以降低抖动，并实现更佳的抗噪性。也就是说，通过该技术，可以提高环路的更新速率，进而使得电路能够在更高频率下对噪声和抖动的影响进行跟踪和校正。
为了使上述延迟相位比较能够为PLL提供有意义的信息，所述延迟线路提供的延迟间隔必须与本地时钟相位之间的各时间段相协调。这种控制方式可为延迟元件提供延迟锁定环(DLL)的多方面功能。从图9框图可看出，由DLL 910向上述PLL实施方式300提供外部时钟参考输入。在将接收时钟信号R5提供给设有分接点的延迟线路916后，产生一系列接收时钟相位918。DLL控制环路由相位比较器912提供，其中，该相位比较器通过将接收时钟与延迟时钟相比较而生成误差值，该误差值经低通滤波915后产生用于对所述延迟线路的时序进行控制的延迟调整信号。
如此，在PLL300中，上述简单相位比较(图3中的320)由多相位比较器920实施。在至少一种实施方式中，由XOR门将N条线路(N例如等于2，4，8等，而且还可以包括奇数，以产生60、120、180、240、300等其他相位)918上的每一接收参考时钟信号的相位与相位插值器360的线路965上的N个本地时钟信号相位当中的不同时钟相位相比较。每一XOR门输出均表示可转换为模拟信号值的部分相位误差信号，而且如上所述，通过以加和电路935将所有此类模拟部分相位误差信号加和，可生成用于控制环形振荡器340的复合模拟误差结果。在另一实施方式中，由与上述MIC混频器相仿的加权加和节点实施所述加和935，该加和中选择的不同权重值可实现对PLL的静态和动态工作特性进行进一步的控制。或者，也可通过以每一XOR输出驱动相应晶体管电路向电容性元件注入电荷或从该电容性元件移除电荷的方式实现上述加和操作。在另一实施方式中，每一XOR相位比较器均可包括由晶体管支路实现的多个AND运算元件，每一AND运算元件均用于向共有加和节点提供电流输出，每一电流的大小均可独立设置，从而使得每一AND运算元件具有加权功能。此外，图9中的PLL340可设置为提供所需的相位偏移，其中，每一插入相位均相对于待与其进行XOR比较的分接延迟线路信号具有相同的偏移量。
在一些系统环境中，例如当通信协议采用多个时钟信号时，可直接从接收器获得所述多相位参考时钟。
上述多项比较操作所提供的额外反馈信息也可在不设上述延迟锁定环前端的情况下获得。在图10所示实施方式中，单个接收参考信号1018输入多相位比较器920内，其中，该单个接收参考信号与本地时钟信号965的两个或两个以上的相位中的每个相位相比较。与上例情形一致，该多相位比较操作与《Nandwana》所述操作的不同之处在于，用于比较的所有本地时钟相位均具有相同的频率，且仅存在相位差异。在一种实施方式中，XOR门将单个接收参考时钟相位918与相位插值器360的时钟相位965相比较。每一XOR门的输出值均转换为模拟信号值，而且如上所述，所有这些模拟信号值通过加和处理而生成对环形振荡器340进行控制的复合模拟误差结果。在另一实施方式中，由与上述MIC混频器类似的加权加和节点实施加和操作935，通过为该加和操作选择不同权重值，可以实现对PLL静态和动态操作特性的进一步控制。在另一实施方式中，每一XOR相位比较器均向共有加和节点提供电流输出，而且每一电流的大小均可独立设置，从而实现加权功能。具体而言，此类权重调整操作可用于在PLL的时域传递函数中产生额外的极点和/或零点，从而实现对环路稳定性的进一步控制。
图14A为参考信号CKREF与四个VCO相位(来自PLL的反馈)的比较时序图：
XOR(CKREF，VCO′000)
XOR(CKREF，VCO′045)
XOR(CKREF，VCO′090)
XOR(CKREF，VCO′135)
如图14A所示，假设所有权重值均相等。然而，这一假设纯属说明目的，不应视为以任何方式构成限制。图14A还包括对所述四个XOR输出进行加和。可以看出，在锁定状态下，底部波形的积分为零，因此PLL实现正确锁定。为可方便起见，图14B还示出了基于XOR运算的传统相位检测器，在该比较器中，参考相位仅与一个VCO相位相比较。在锁定状态下，参考相位与VCO相位相移90度，而且该XOR运算的输出为平均值为零的矩形波形。如此，即可看出此两波形(图14B的简易XOR运算和图14A的阵列XOR运算)的不同之处，其中，在这两种情形中，给定时段的平均值均为零，而且PLL处于锁定状态。采用阵列相位检测器的实施方式比单个XOR相位检测器的情形发生更多的跃迁。由于每次跃迁均携带与边沿相关的信息，因此更多跃迁意味着所述相位比较器能够从VCO和CKREF中采集到更多的信息。
需要注意的是，在阵列XOR实施方式中，某些比较可能需要由XNOR完成。如此，可通过为不同相位比较谨慎地选择XOR或XNOR的方式，保证系统稳定性。
在至少一种实施方式中，所述加和中使用的权重值设置为随比较时钟相位与PLL“正常锁定”相位之间的时序差成正比地减小。作为非限制性的一例，当PLL的正常锁定相位为ph090时，ph090与接收参考信号之间的比较加权值为1；ph045和ph135(如相对于正常锁定相位偏移半个分接距离)的比较加权值为1/2；接收参考信号与ph000和ph180(如相对于正常锁定相位偏移一个分接距离)的比较加权值为1/4；等等。这些不同加权比较结果相加后形成复合信号，该复合信号经低通滤波330后，即成为用于控制PLL的VCO 340的所述误差值。
在一种采用多个相位比较器的实施方式中，当采用相等的相位检测器加权值时，经观察，所述多项相位比较在12.5GHz的速率下产生确定性抖动。虽然该抖动的幅度极小且抖动发生速率远高于环路滤波器截止频率，然而通过进行上述权重值调整，仍能显著地降低该确定性抖动。其中，权重值大小随其与主要参考信号样本之间的距离成正比减小。在一些实施方式中，通过在比较器电路中采用不同的权重值而构成离散时域滤波器。这一特性可用于简化模拟滤波器330的设计。举例而言，当所采用的加权值正确时，可在时域传递函数中构建离散的零值，从而为实现环路稳健性创造条件。
与上述示例一致，通过相位比较器、相位插值器及电荷泵元件的其他等效组合，还可获得其他实施方式。
矩阵相位比较
在一些实施方式中，PLL的带宽受限于该环路的更新速率，而该更新速率取决于参考时钟频率。当然，通过利用系统内所有可用的信息源，可以大幅提高校正环路的效率。例如，每一VCO相位均在每一参考时钟周期内提供一个振荡器相位样本，但是当考察所有VCO相位时，还能从图14B所示Tref时间段中获得更为详细的信息。在现有PLL中，VCO仅向相位检测器反馈其各个相位当中的一个相位。因此，相位检测器均能获得与振荡器瞬时相位相关的部分信息。以下各实施方式采用二维相位比较器实现的不同环路更新速率改善方法。
针对源自接收参考信号的多个相位和源自本地PLL时钟的多个相位实施多相位比较的元件可概括性称为矩阵相位比较器。图11B所示为矩阵相位比较器的一种实施方式，图11A所示为该矩阵相位比较器内每一单独相位比较器的一种实施方式。处于描述目的，图中所示为将XOR部分相位比较器排列成4×4矩阵的情形，但这并不意味着对本发明构成任何限制。本申请实施方式可形成各维度上的元素个数M和N为任意数目的矩形、正方形或稀疏矩阵，该矩阵的各元素由本申请所述的任何相位比较器构成，而且可选采用本申请所述的任何加权因子计算方法。由于本地时钟相位循环重复，因此如图11B所示，该矩阵的最左和最右两列在其本地时钟相位关系上应视为逻辑相邻列。在图11B中，假设CKPLL0＝0°，CKPLL1＝90°，CKPLL2＝180°，CKPLL3＝270°。需要注意的是，这些数字仅出于说明目的。依此类推，第五本地振荡器时钟CKPLL4等于360，而且与CKPLL0为同一相位。因此，根据上述实施方式，最左列和最右列应视为相邻的两列。在本申请中，稀疏矩阵是指上述元素权重值当中的至少一个为零的任何实施方式。在一些实施方式中，可将一个或多个参考时钟相位与一个或多个反馈时钟相位相比较。所有其他反馈时钟相位(CkPLLN)均用于提供与VCO时域内相位噪声相关的更多详细信息。因此，此类相位比较器向环路滤波器提供校正信号的可能性更大。也就是说，多相位反馈系统使得锁相环能够提高其更新速率，并且能够以更高速率校正VCO的相位偏差。类似地，当可用参考时钟相位的数目更多时，可实现更高分辨率的相位比较，而且相应地，可以在更多情况下及时施加校正信号。如果仅有一个参考相位，则仍然可利用受控簇延迟线(CDL)复制参考时钟。为了确保所有复制时钟相位在目标频率范围内具有类似抖动特性，所述延迟线控制环路需要具有极高或者极低的带宽。图11B所示为一般性的二维相位比较器，其中，任一反馈信号相位可与任一参考时钟相位比较。
在全矩阵比较情形中，源自接收参考信号的M个相位中的每一相位与源自本地PLL时钟的N个相位中的每一相位分别进行相位比较。在将每一所得相位误差信号以预设量或预定量加权后，再将所有的(M×N)个加权结果相加，以生成复合相位误差信号。图11A所示为一个部分相位比较器1110的实施例，该部分相位比较器由XOR相位检测器1112以及接收其输出的结果加权因子单元1118。如图所示，每一部分相位比较器1110接收CKRef(m)和CkPLL(n)，而且可具有相应加权因子W(m，n)，其中，0≤m＜M-1，0≤n＜N-1。图11B所示为全矩阵相位比较器1120的一种实施方式，该全矩阵相位比较器由M×N个部分相位比较器1110，每一部分相位比较器1110均接收M个参考相位(本申请中标为CkRef0，CkRef1，CkRef2，CkRef3)中的一个以及N个本地相位输入(本申请中标为CkPLL0，CkPLL1，CkPLL2，CkPLL3)中的一个，并且生成加权结果。举例而言，如此获得的多个加权结果1131，1132，1133，1134作为加和电路935的输入值，以供其生成复合相位误差信号1145。
熟悉本领域的技术人员可以看出，图9所示上述多相位比较器920等效于仅含部分矩阵元素(即矩阵对角线上的比较器元素)的本发明矩阵比较器。从功能上讲，通过将全矩阵上述对角线上的权重值设为非零值，并将所有其他比较器权重值设为零，可以获得完全相同的结果。依此类推，通过对矩阵加权因子进行选择性地设置，还可以类似方式获得包括相位差的模拟、环路时域零点的引入等在内的其他所需功能。在此类实施方式中，每一参考时钟相位均与其相应反馈时钟相位比较，即CkRefm与CkPLLn比较。上述对角线比较器的动态特性与常规PLL(CPLL)类似，区别在于其更新速率为后者的N倍。更高的环路更新速率使得对角线PLL能够在高频下进行输入抖动的跟踪以及VCO抖动的校正。总而言之，此类系统的信号(参考)传输特性(STF)及VCO噪声(抖动)传输特性(NTF或JTF)为常规PLL的N倍。
在至少一种实施方式中，图11B矩阵比较器可简化为将反馈信号(CkPLL)的不同相位仅与一个参考时钟相位比较。由于一般情况下仅存在一个参考时钟相位，因此此类实施方式尤其值得关注。在此类实施方式中，除非m＝0，否则W(m，n)为零。
假设上述构造为四相位反馈构造，则每一相位比较器产生的校正信号将最终累积至环路滤波器的电容器上。虽然图14A底部波形所示校正信号在锁定状态下的积分为零，但是该信号的主谐波频率为2fref。对于图14A所示底部波形，参考时钟或反馈分频相位的任何抖动均将导致其不同边沿发生一定程度的偏差。图14A底部波形所示为将校正信号注入至环路滤波器后的波形。当将图14A底部波形与图15所示单个XOR相位比较器的波形相比时，可明显地看出，单个参考时钟周期中比较器输出信号发生的跃迁次数增加了两倍以上。虽然在以上两种波形中CkRef上升沿和下降沿产生的跳变均为两次，但是因反馈信号发生的跃迁次数从图15中的两个增加至了图14A(也示于图16)中的八个。基于这一点，多相位对角线相位检测器的反馈传递函数与常规相位检测器不同。在上述情形中，由于反馈路径可提供更多的样本，因此能够在更多情形下且在更宽的频率带宽中实现VCO噪声校正。
如上所述的多相位比较器(即阵列相位比较器)为低噪声宽带PLL的设计打开了一扇新的窗户。以下，将对阵列相位比较器所实现的PLL性能改善效果举例说明。
在一些实施方式中，阵列相位比较器提供双边沿相位比较功能：同时采用参考时钟的两个边沿(上升沿和下降沿)，从而为在每一周期内实施两次独立的相位校正创造了可能性。如此，便有可能将PLL的带宽提高两倍。当输入参考信号的占空比不为50％时，其将在2fref频率下产生一定的纹波，并可增加振荡器的确定性抖动(DJ)。事实上，由于纹波频率相对较高，因此当所采用的环路滤波器设计适当时，可以将大部分的确定性抖动排斥在外。
在一些实施方式中，阵列相位比较器提供VCO相位间比较功能。为了实现占空比和正交失配误差(QME)的检测和校正，设计人员通常须在VCO的不同相位之间进行比较。在此类校正当中，须要对VCO相位间比较产生的误差信号进行严格滤波，并通过在系统内的合适位置施加极低频率的校正信号而实现占空比畸变或正交失配的校正。此外，上述实施方式也可拓展至VCO随机抖动的检测和校正。
所述二维离散时间相位比较器的一些实施方式为在PLL上游实现离散时间滤波器创造了可能性。这一可能性可用于实现能够改善系统性能的特殊传递函数。举例而言，通过正确选择数字滤波器系数(如上述权重值)，可以在特定频率下实现相位噪声的检测和抑制，从而改善系统的电源或衬底噪声。一些实施方式提供相位插值功能：现已有不同方法能够根据系统要求，旋转PLL振荡器的相位，并确切调节时钟恢复时间。在一些实施方式中，对角线比较器阵列结构可提供相对于参考时钟相位旋转振荡器相位的可能性。
对于给定参考时钟CkRefm和给定本地振荡器相位CkPLLn，假设(m-n)＝0条件下的W(m，n)＝a，|m-n|＝1条件下的W(m，n)＝b，其他m和n下的W(m，n)＝0(需要注意的是，由于上述循环性质，必须将n视为对本地振荡器相位数取模后的结果)。假设，a+b＝c且c具有固定值。在该情形下，通过调节a和b＝c-a，可以实现VCO相位的旋转。如果与[a，b]＝[c，0]和[a，b]＝[0，c]对应的锁定点分别为Ta和Tb，则如图17所示，通过调节a(相当于反向调节b＝c-a)，可以将振荡器的锁定点在Ta和Tb之间移动。
以上论述对任何其他前后相继两组|m-n|＝k和|m-n|＝k+1的组合均成立，其中，k为小于相位比较器矩阵尺度的整数。假设a和b为前后相继两组对角线比较器k和k+1的权重值，如果a和b由独立的两组Nb个比特以数字方式控制，则所得相位插值器可具有Nb+1个比特的分辨率。从图18可以看出，通过在n(a)和n(b)(分别为与a和b对应的控制比特)之间进行适当调试，可以在原始相位插值器的任何两个相位步长之间添加额外相位点。
以下给出对角线插值的一例，其中，主对角线的每一元素分配权重值a，相邻对角线的每一元素分配权重值b：
以下给出对角线插值的一例，其中，主对角线的每一元素分配权重值a，相邻对角线的每一元素分配权重值b：
Figure BDA0003811480220000311
需要注意的是，由于相邻列的循环特性，矩阵左下角元素设置权重值b。如此，确保具有权重值a和b的元素个数始终相等，从而实现如图17所示的线性对称相位关系。以下给出具有循环特性的两个相邻对角线的另一例：
Figure BDA0003811480220000312
在一种替代实施方式中，在加权矩阵的相邻两行或相邻两列之间进行插值。这一概念与上述对角线实施方式极其类似，即第一列可具有第一固定相位差，而第二列具有第二固定相位差。如上所述，第一列的每一元素可分配权重值a，第二列的每一元素可分配权重值b，其中，a+b＝c。此外，需要注意的是，由于本地振荡器时钟的循环特性，最左列和最右列应视为相邻列。因此，通过在每一列中插入权重值a和b，可以在第一和第二固定相位之间提供中间相位。
在一种替代实施方式中，可以在矩阵的相邻两行或相邻两列之间进行插值。这一概念与上述对角线实施方式极其类似，即第一列可具有第一固定相位差，而第二列具有第二固定相位差。如上所述，第一列的每一元素可分配权重值a，第二列的每一元素可分配权重值b，其中，a+b＝c。此外，需要注意的是，由于本地振荡器时钟的循环特性，最左列和最右列应视为相邻列。因此，通过在每一列中插入权重值a和b，可以在第一和第二固定相位之间提供中间相位。
相位比较器架构
矩阵比较器的灵活性和结构简单性可能会在填充M×N个元素组成的矩阵所使用的比较器数目以及每一所述元素所需的加权或缩放因子的实现方式两方面受到其实施方式复杂性的影响。
作为非限制性的一例，将八个VCO时钟相位中的每一VCO时钟相位与单个参考时钟输入进行矩阵比较的PLL包括：八个比较器矩阵元素，每一比较器矩阵元素均与可设置式或可调节式缩放因子相关联；以及一个用于产生组合误差结果的加和节点。在图19A所示的一种此类实施方式中，每一部分相位比较器1110均采用乘法数模转换器结构实现与1118相同的加权因子。在一些实施方式中，加权信号可选择性地启动一个或多个开关元件，该开关元件例如包括晶体管开关和电流源。如此，所启动的开关元件越多，部分相位误差信号上施加的权重值越大。
由于信号路径内的所述数模转换器结构的分布式电容可能会过度降低信号完整性，因此在一种替代实施方式中，信号路径中不设所述数模转换器结构。在该第二实施方式中，通过数模转换元件1116对如图19B所示数字缓冲元件1115的供电电压进行缩放或调节，以生成经缩放或加权的信号输出。
电阻式数模转换的使用可能与需要低功率操作的电路应用不相容，因此另一实施方式采用开关式电容器技术。在图19C所示的该第三实施方式中，通过将计测量的电荷从一个或多个源电容C1转移至缓冲器的电源轨电容C2的方式，为该缓冲器件1115动态生成1117经缩放或调节的供电电压。在该说明性示例中，如图所示，由开关SW1实施所述电荷转移功能。作为本领域中一种众所周知的做法，在实际实施方式中，可采用开关晶体管，而且C1和C2中的一个或全部可由离散电容和寄生或分布式电容构成。
作为一种替代方案，图19D所示第四实施方式并不试图对单个相位比较器的信号输出进行调节或改动，而是通过一组并行相位比较器1113生成部分相位误差信号，这些信号在组合后共同产生复合相位误差信号。在一种此类实施方式中，单个相位比较器1113的输出驱动能力例如受其输出驱动器晶体管尺寸的限制。作为此间一例，可通过对各个部分相位误差信号进行被动加和而生成复合相位误差信号，而且可通过分别单独(例如，在温度计码控制下)或分组(例如，在二进制加权码控制下)启用或禁用所述一组内的相位比较器的方式实现总输出幅度的加权或控制。
在第四实施方式的高速模拟过程发现，XOR相位检测元件的逻辑门传播时间发生瞬态输出波动，也就是说，比整个XOR门的整体特性更为细微的波动。需要注意的是，XOR功能可按照众所周知的布尔方程
Figure BDA0003811480220000331
Figure BDA0003811480220000332
分解为独立的NOT、AND、OR逻辑分量，而且观察结果表明，上述波动源于所述逻辑门实施方式中不同电流路径之间的偏差。与此相应的为图20实施方式，其中，由串联晶体管组成且用于分别计算逻辑量
Figure BDA0003811480220000333
Figure BDA0003811480220000334
x·y的晶体管支路构成四条信号路径2010，2020，2030，2040，每一路径还包括可调节式或可设置式阻抗，该阻抗由电阻器或供流/吸流器件实现，或者在一些实施方式中，由用于对相应信号路径内电流进行约束的晶体管几何尺寸缩放操作实现。图21为输入信号X和Y所产生的输出信号Iout的时序图。
通过引入路径阻抗、缩放晶体管尺寸或直接调节电流实现的对所述四条信号路径阻抗的调节可用于控制整个XOR门整体相应的输出幅度，从而实现所需的加权功能。举例而言，当考虑图20所示每一信号路径的阻抗均由四个并联电阻器(每一个均由晶体管开关控制)构成的情形时，加权信号可采用四比特温度计码t0-t3(非限制性一例)的一部分能够在信号路径1920内实现四个不同的电流水平(如图21所示)，从而对总输出Iout的一段进行调节。同样地，在该例中，t4-t7调节信号段2120，t8-t11调节信号段2130，t12-t15调节信号段2140。虽然所述四个信号段的各权重值在一些实施方式中以完全相同的方式调节，但这并不构成必然要求。举例而言，如以上针对图5所述，为了提高整体调节分辨率，t0-t3和t4-t7可设为与t8-t11和t12-t15不同的值。作为另一例，t0-t3和t8-t11可设为与t4-t7和t12-t15不同的值，以有意地在输出中引入直流偏移量。
对每一XOR运算的所述四段进行独立调节还可促进上述矩阵比较器的包括插值在内的各种操作。举例而言，如上所述，两个如图20所示输出端与共有加和节点连接的XOR比较器可用于将参考时钟与两个本地时钟相位进行比较。当以插值控制值a，b，c，d表示施加至第一XOR运算段(t0-t3，t4-t7，t8-t11，t12-t15)的加权信号，且以1-a，1-b，1-c，1-d表示施加至第二XOR运算段的加权信号时，则共有加和节点的结果对应在所述第一和第二本地时钟相位比较结果之间的插值操作，其中，上述插值控制值能够实现对有效时钟相位的调节。
或者，也可以缩放式晶体管或显式供流/吸流电路替代电阻器实现电流控制。与采用电阻器的实施例一致，可通过不同数目的启用和禁用并联电流路径调节总输出Iout。上述加权信号的各个部分共同形成相应部分相位比较器的加权信号t0-t15。
本申请中所述的可调节式或可设置式元件可与类似现有技术元件组合，或者由类似现有技术元件同等替代，这些类似现有技术元件包括但不限于由晶体管开关控制的R-2R梯形结构，由晶体管开关控制的电阻链结构，以串联或并联构造组合且由晶体管开关控制的等值加权或二进制加权电阻器，以及固定式和/或可设置式电流源和吸流器件。
各例中给出的具体值和具体量用于促进说明，并不意味着限制。
模拟
图22所示为两种不同类似相位比较器的稳态响应。在这两项模拟中，采用基于XOR的相位比较单元。对角线相位比较器的增益随输入相位差的变化情况与单XOR相位比较器类似。所述两个相位比较器之间的主要差异在于，对角线相位比较器产生的误差信号为时间分布信号。然而，矩阵行相位比较器的响应与此不同。可以看出，取决于所选取的矩阵比较器行的不同，响应曲线的时间偏移也不同。图22所示为两种不同情形中的响应曲线。
在按照现有28纳米CMOS技术设计的一种MCPLL(基于矩阵相位比较器的CPLL)中，VCO选用KVCO≈20GHz/V的电流导引架构，并采用R1＝100Ω且与ICPC＝100μA的C1＝20pF并联的图24所示环路滤波器。其中，参考时钟频率为6.25GHz且Ndiv＝1。XOR CPLL基于2R×2F架构(在每一参考时钟周期内，将2个参考相位与2个反馈相位进行比较)，而所述MCPLL采用2R×4F架构。
图23所示为以晶体管级别模拟的两种PLL的传输特性。如图所示，由于输入信号的采样频率为2fref，因此该系统的奈奎斯特速率为fref。出于这一原因，如图22所示，两种PLL均在fref＝6.25GHz时无信号。对于上述两种PLL，VCO的寄生极点以及CPC输出端的寄生极点使CPLL和MPLL分别产生1.2dB和2.4dB的峰值。还可看出的是，MCPLL的传输特性曲线在100MHz～1.2GHz范围内接近0dB。两种PLL的截止频率分别为2.48GHz(＝fref的40％)和5.02GHz(＝fref的80％)。因此，其可提供更佳的抖动跟踪效果。此外，MCPLL产生的均方根抖动为55飞秒，而CPLL产生的均方根抖动为79飞秒。由于带宽更高，因此MCPLL的VCO能够在更宽范围内进行相位噪声滤波。出于这一原因，该架构能够大幅减小所产生的抖动，实现与基于低压VCO类似的性能。
数据驱动型相位比较器
在一些实施方式中，上述矩阵相位比较器架构可用于从发生在多个数据子信道内的跃迁中提取时钟信号，例如，从经多线路总线传输的向量信令码的各子信道内的跃迁中提取时钟信号。在此类实施方式中，适于上述组合的向量信令码为能够相对于时间确保跃迁密度的向量信令码，如《Shokrollahi 1》中所述向量信令码。图25所示为采用数据驱动型相位比较器的接收器，其中，对从MIC0～MIC4并行接收的数据信号进行跃迁监测，以为时钟恢复电路2600提供时钟相位信息，从而实现对采样时钟ph000，ph090，ph180，ph270的相位控制。图26为采用矩阵相位比较器2610的时钟恢复电路2600更为详细的视图。
考虑以此类系统对多个数据输入进行监测的情形时，可容易理解地想到若干操作上的考量因素。首先，由于先后相继的单位间隔内接收的任何数据比特均可保持″1″或″0″的状态，因此仅这些状态之间发生的数据跃迁与PLL相位相关。具体而言，在任何两个前后相继的单位间隔之间，任何给定数据比特内既可发生跃迁，也可不发生跃迁。实际上，任何数据比特在给定时钟间隔内均可不发生跃迁。如果发生跃迁，则所述矩阵相位比较器可利用该跃迁发生的时刻更新PLL的时钟相位。然而，如果不发生跃迁，则PLL时钟可依旧保持不变。如果同一时钟间隔内有两条或两条以上的数据线路发生跃迁，则可按照以上所述矩阵相位比较器的特性，将所有这些跃迁的发生时间误差加和。
上述特性表明，状态机相位检测器可作为所述比较矩阵内相位比较元素的合适候选，这是因为此类设计可设置为仅对信号跃迁做出响应，而对信号电平无响应，而且还可设置为在不存在信号跃迁时输出″无变化″结果。在一些实施方式中，部分相位比较器2712可采取用于在判断发生跃迁时生成部分相位误差信号的边沿触发型二进制(Bang-Bang)检测器的形式。图29所示为一种例示边沿触发型二进制(Bang-Bang)相位检测器的框图。在一些实施方式中，所述部分相位比较器可采取用于在判断发生跃迁时生成部分相位误差信号的线性边沿触发型相位检测器的形式。图31所示为图30所示线性边沿触发型相位检测器的框图及其相应波形。
另一实施方式中可采用数据信号跃迁检测器，该检测器的一例包括将数据信号与该数据信号例如因通过逻辑缓冲门而稍稍延时的形式相比较的XOR门。此类实施方式在每一跃迁处输出逻辑脉冲，而且可利用上述任何相位检测器，将所述脉冲的边沿与PLL时钟边沿进行相位比较。在一种改进实施方式中，还可通过在部分相位检测器中采用门控或时间窗功能而使得任何未在给定时间间隔内接收数据信号跃迁的部分相位检测器生成″无变化″误差结果。
图26所示为多线路时钟恢复电路2600的一种实施方式。MIC0～MIC4为已检测出的与图2示例中使用的代码类似的代码的向量信令码子信道(即已解码的数据比特)。已检测出的向量信令码子信道中的任何跃迁均可产生相对于一个或多个本地时钟相位的部分相位误差信号，每一此类部分相位误差信号(在本例中)为上升、下降或保持不变的模拟信号。所有部分相位误差信号的加和结果2650均经低通滤波2660处理，所得结果用于对VCO 2670的频率进行调节。在一些实施方式中，如果传输介质对不同传播模的传播速度具有较大差异，则各子信道可能会发生眼图闭合，从而导致子信道之间存在时偏。为了补偿此类子信道之间的时偏，相位插值器2690可设置为根据相应数据信号对各个本地振荡器信号的相位进行独立调节，从而实现对此类子信道针对性时偏的校正。或者，也可通过以模拟延迟元件(未图示)引入子信道针对性延迟的方式实现子信道针对性时偏的补偿。
图27所示为矩阵相位检测器2610的另一实施方式，该检测器含相位分量检测器2710组成的矩阵。作为一种非限制性实施例，与《Tajalli 4》所述一致，每一部分相位检测器2710进一步含边沿敏感型状态机相位检测器，电荷泵以及可设置式加权功能。如此，矩阵相位检测器2610将已检测出的数据信号MIC0～MIC4中的每一个均与本地PLL时钟的四个相位ph0，ph090，ph180，ph270进行比较，然后对每一项该比较2712产生的相位比较结果进行加权2715。在一种具体实施方式中，所产生的加权结果为模拟电流，因此可在电流加和节点2650处，通过将所有这些结果2720，2730，2740，2750，2760相互连接而加和，从而直接产生复合相位误差信号2655。对本领域技术人员容易理解的是，也可通过电压显式加和、数值计算等方式产生与上述类似的结果，此方面并无具体限制。在一些实施方式中，部分相位比较器2710可进一步通过接收Transition_EN使能信号(未图示)而选择性地输出相应部分相位误差信号。在一些实施方式中，每一部分相位比较器2710所接收的相应Transition_EN(m)信号与该部分相位比较器2710接收的相应已检测出的数据信号相关联。例如，MIC0可具有关联使能信号Transition_EN0；MIC1可具有关联使能信号Transition_EN1；依此类推。
矩阵相位比较器2610的各个矩阵比较元素2710的权重值既可均一化设置(即任何数据信号发生的跃迁对所有时钟相位的影响均相等)，也可非均一化设置，以使得特定时钟相位受到的影响更小。如《Tajalli 4》中所述，通过对矩阵加权因子进行选择性配置，还可获得包括相位差模拟、环路时域零点的引入等其他效果。
图26所示为多线路时钟恢复电路2600的一种实施方式。MIC0～MIC4为已检测出的与图2示例中使用的代码类似的代码的向量信令码子信道(即已经过切片和采样后的已检测出的数据信号或已解码的数据比特)。已检测出的向量信令码子信道中的任何跃迁均可产生相对于一个或多个本地时钟相位的部分相位误差信号，每一此类部分相位误差信号(在本例中)为上升、下降或保持不变的模拟信号。所有部分相位误差的加和结果2650均经低通滤波2660处理，所得结果用于对VCO 2670的频率进行调节。
图28为根据一些实施方式的方法2800流程图。如图所示，方法2800包括：由数据驱动型相位比较电路从与多线路总线相连的多个多输入比较器(MIC)并行接收2802多个数据信号，并且接收本地振荡器信号的一个或多个相位，其中，至少一个MIC与所述多线路总线的至少三条线路连接，所述数据驱动型相位比较电路包括多个部分相位比较器；利用所述部分相位比较器生成2804多个部分相位误差信号，每一部分相位误差信号均通过接收(i)所述本地振荡器信号的相应相位以及(ii)所述多个数据信号中的相应数据信号并在当判断该相应数据信号发生跃迁时根据所述本地振荡器信号的相应相位与所述相应数据信号之间的比较结果生成；以及通过将所述多个部分相位误差信号加和而生成2806复合相位误差信号，该复合相位误差信号用于将生成所述本地振荡器信号的一个或多个相位的本地振荡器设置于锁定状态。
在一些实施方式中，所述部分相位误差信号为通过相应电荷泵电路形成的模拟信号。在此类实施方式中，该方法还包括：对所述复合相位误差信号进行滤波。
在一些实施方式中，该方法还包括：对于给定的部分相位比较器，向所述本地振荡器信号的相应相位引入子信道针对性延迟，该子信道针对性延迟与所述给定部分相位比较器所接收的数据信号相关联。
在一些实施方式中，所述本地振荡器信号的相应相位与所述相应数据信号之间的比较结果由线性边沿触发型相位检测器形成。或者，所述本地振荡器信号的相应相位与所述相应数据信号之间的比较结果可由边沿触发型二进制(Bang-Bang)相位检测器形成。
在一些实施方式中，该方法还包括：向所述部分相位误差信号施加权重值。在一些实施方式中，所述多个数据信号的总体跃迁密度高于预设阈值。在一些实施方式中，该方法还包括：当判断无跃迁发生时，输出无变化结果。在此类实施方式中，输出所述无变化结果包括：将所述部分相位比较器设置于高阻抗状态。
PLL的启动
在许多通信环境中，数据信号的最小跃迁密度可能较低，从而使得上述PLL振荡器必须能在相对较长的操作时间当中不产生任何频率变化。如上所述，与选择在稳定性方面具有良好性能的振荡器的情形一致，选择能够设置为在不发生数据跃迁时生成″无变化″输出的相位检测器设计有助于满足上述要求。
然而，启动时的情形与上述情形具有很大的不同。由于VCO的起始振荡频率可能比其目标工作频率高很多或低很多，因此使得数据线路中接收的跃迁密度可能极高，而且当所述起始阶段需要作为CTLE调节或其他接收器校准过程的一环而发送训练模式或其他特殊数据序列时尤其如此。因此，PLL可能需要较长的时间才能实现锁定，或者可能使VCO工作于错误的频率下。
《Tajalli 3》描述了一种由额外相位/频率检测器构成的PLL初始化″频率锁定辅助″结构，该结构通过克服杂散频率的偏移而迫使PLL进入正常工作模式，并且在进入正常工作模式后由普通相位比较器接替。
多模式数据驱动型时钟恢复电路
在一些实施方式中，一种数据驱动型时钟恢复电路可用于在包括传统模式在内的各种模式下工作。图32所示为根据一些实施方式的一种例示多模式数据驱动型时钟恢复电路。如图所示，该多模式数据驱动型时钟恢复电路包括多个子信道3202a/3202b/3202c，这些子信道可采用如图33所示子信道MIC的形式，并且可具有与图25类似的多相位接收器构造。此外，每一子信道可包括数据驱动型相位检测(PD)元件，该元件用于生成相应的数据驱动型相位误差信号，该信号表示相对于本地振荡器3210和/或3215提供的采样时钟是否过早或过晚。具体而言，此类数据驱动型相位检测器的实现形式可如图34所示，其中，MIC输出由两个不同切片元件3420测量。需要注意的是，每一切片器均使用基于预测DFE的偏移电压，其中，一个切片器使用正向预测DFE校正值+H1，另一切片器使用负向预测DFE校正值-H1，此两值通过用于DFE补偿的连接线路施加。如此，上述其中一个预测DFE校正值与假设前一数据比特为″1″的预测(或称″未展开″)DFE校正值相关联，另一预测DFE校正值与假设前一数据比特为″0″的预测(或称″未展开″)DFE校正值相关联。在此类实施方式中，一旦DFE单元3450针对相应子信道中传输的前一比特做出数据判定，则该判定可用于将一个切片器的输出选为其上已实施(通过多路复用器3430)了合适DFE补偿的有效数据信号，而另一切片器(幅度上的偏移方向相反)的输出可提供有用的过早/过晚判断信息，并由多路复用器3460选择为过早/过晚检测结果。在一些实施方式中，由模式检测电路3480对所述子信道输出中发生的跃迁进行验证，从而确认所述过早/过晚指示信息为有效信息，并因而可用于形成有效的数据驱动型相位误差信号。电荷泵电路3205可接收所述过早/过晚指示信息，并提供数据驱动型相位误差信号。随后，所述数据驱动型相位误差信号通过相互组合而形成复合相位误差信号，并提供给本地振荡器3210，该本地振荡器可包括图示为串联电阻器和电容器的环路滤波器。需要注意的是，在图32所示实施方式中，由于所述本地振荡器控制信号生成于模拟信号域内，因此其提供的环路带宽通常高于仅基于误差滤波及积分/累积的环路控制所能实现的环路带宽。
在第一操作模式下，该电路可使用子信道3202a/3202b/3202c生成的所有三个子信道输出。虽然图中子信道数目示为三个，但是这仅出于说明目的，并不视为限制，还可采用更高阶数的正交集成不归零(ENRZ)信令方法。在一些实施方式中，每一子信道器件3202a/3202b/3202c不但可包括MIC，而且可包括采样电路。图33所示为根据一些实施方式由三个MIC组成的MIC网络的一种例示构造。图33所示MIC网络可用于ENRZ编码方案。如图所示，所述三个MIC与具有四条线路w0～w3的多线路总线相连。每一MIC的输出均表示以所述四条线路中的信号形式接收的码字符号的线性组合。每一MIC可根据与该MIC连接的线路的输入排列组合形式实施线性组合，其中，每一输入排列组合形式由正交矩阵的多个相互正交的矩阵行当中的相应矩阵行决定。图33所示为可由尺寸为4的阿达玛(H4)矩阵确定的三种不同线路输入排列组合形式。为了实现时钟恢复目的，数据信号跃迁通过经相位检测器与本地振荡器3210提供的采样时钟相位相比较而生成相应的数据驱动型相位误差信号，其中，这些数据驱动型相位误差信号由作用于与经历跃迁的子信道相关联的过早/过晚指示信息的各个电荷泵电路3205生成。所述数据驱动型相位误差信号通过加和在一起而生成复合相位误差信号，并通过提供于本地振荡器3210而实现对本地振荡器3210所生成的采样时钟的相位/频率调节。如图32所示且如上所述，该电路可进一步包括用于补偿子信道针对性时偏的子信道针对性延迟元件3225。此外，当一个或多个子信道未发生数据跃迁时，相应电荷泵的输出端可通过例如由模式检测电路3480设为高阻抗状态的方式或其他方式输出表示″无变化″的信息。
在传统操作模式下，子信道MIC 3202b可关闭或以其他方式禁用，而该电路可在不归零(NRZ)操作模式下工作，其中，子信道MIC 3202a和3202c中的每一个均用于经所述四线路总线的一对相应线路接收相应的差分数据信号，并响应地生成相应NRZ输出。在此类实施方式中，可将子信道MIC 3202a与线路w0/w1相连，并与线路w2/w3断开。类似地，可将子信道MIC 3202c与线路w2/w3相连，并与线路w0/w1断开。子信道MIC 3202c的NRZ输出可用于生成相位误差信号，该相位误差信号用于经最右侧的电荷泵电路对第二本地振荡器3215进行调节，该第二本地振荡器可具有独立于本地振荡器3210的频率和/或相位关系。选择电路3220c(如多路复用器)通过将本地振荡器3215生成的采样时钟引导至子信道MIC 3202c内的采样器而生成与子信道3202c相关联的过早/过晚指示信息。图示选择电路3220a和3220b出于对每一子信道MIC上均施加对称负载效应的情形进行描述的目的。在其他实施方式中，由于子信道3202a和3202b在大多数优选方案中仅与本地振荡器3210相连(如图32所示)，因此也可忽略选择电路3220a和3220b。在一些实施方式中，选择电路3220a和3220b的纳入可出于施加负载的目的，并用于使每一子信道MIC的电路系统保持一致。在此类实施方式中，与本地振荡器3215连接的选择电路3220a和3320b可以为选择输入端与VDD或接地点相连的多路复用器。需要注意的是，NRZ模式下的子信道组合方式可发生变动，而且图32所示构造仅为其中的一种可能构造。在一些实施方式中，还可通过数量与上述不同的子信道实施类似操作，例如在图25所示且在下文中详细描述的实施方式中，采用与含六条线路的多线路总线连接的五个子信道MIC。
在一些实施方式中，通过模式控制器将多模式时钟恢复电路的操作模式设置为正交差分向量信令(ODVS)模式(如ENRZ模式)或NRZ模式。所述模式控制器可包括协议处理硬件，该协议处理硬件用于解读经设置总线接收的协议消息，并用于使子信道MIC检测ODVS模式信号或NRZ模式信号。此类模式信号可采取作为总线协商序列的一部分而接收的消息内所含的设置参数的形式。举例而言，在ENRZ ODVS模式下，所述模式控制器根据多个线路输入排列组合形式中的相应线路输入排列组合形式，将所述多个子信道MIC器件与所述多线路总线连接，并启动与本地振荡器3210关联的电荷泵。此外，所述模式控制器还根据需要，将本地振荡器3210输出的采样时钟信号提供给与所述子信道MIC器件关联的多个采样器(在一些实施方式中，仅3220c与模式控制器信号相连)。最后，所述模式控制器可经可调子信道针对性延迟元件3225施加子信道针对性延迟设定值。
在NRZ模式下，所述模式控制器通过禁用来自子信道MIC3202a和3202c的未使用线路的输入值(并完全禁用MIC 3202b)而使得所述多个MIC生成第一和第二NRZ输出值，并且可使得最左侧的电荷泵向生成3210第一采样时钟的第一本地振荡器提供第一本地振荡器控制信号，并使得最右侧的电荷泵向生成第二采样时钟的第二本地振荡器3215提供第二本地振荡器控制信号，从而使得这两个本地振荡器3210和3215分别根据来自3202a和3202c的本地振荡器控制信号独立工作。在一些实施方式中，所述模式控制器可使得第一和第二MIC与相邻各对线路中的相应线路对连接，以例如减小相邻线路的串扰效应。
在另一实施方式中，可在接收器时钟系统3470与每一子信道的采样器3420之间引入可设置式子信道针对性延迟元件，以实现对所述多个子信道间定时差异的渐进式校正。以上述三子信道系统为一种非限制性的示例，可以看出，由于自子信道2跃迁处接收的信号晚于自子信道1和3接收的信号，因此子信道2的过早/过晚指示信息表示时钟″过早″，然而子信道1和3实际上却并不如此。发生这一现象的原因可能在于所述多线路总线中四条线路内的共模信号传播波动。针对这一现象，可使与子信道2关联的延迟元件引入微小的延迟量，从而将其采样时间相对于总体时钟时间后移。在至少一种实施方式中，可针对与数据和时钟边沿检测以及与统计眼图数据收集和校准等辅助功能相关联的子信道采样器，进行各时钟源的选择。在一种此类实施方式中，时钟源的选择至少包括由接收器时钟系统提供的未修饰时钟和由可设置式延迟元件提供的渐进延迟时钟，并还可包括用于统计眼图采样的独立可调式时钟。
图36为根据一些实施方式的方法3600流程图。如图所示，方法3600包括：以根据与多线路总线的多条线路连接的多个MIC的输出形成的相应本地振荡器控制信号，对多个本地振荡器中的至少一个本地振荡器进行配置3602。所述多个MIC选择性地设置3604为：(i)在第一模式下，通过使至少一个MIC对由经所述多线路总线中的相应线路接收的至少三个信号组成的一组信号进行比较而生成多个正交子信道输出；以及(ii)在第二模式下，通过使所述多个MIC的子组对经所述多线路总线的相应各对线路接收的信号进行比较而生成一组不归零(NRZ)输出。在所述第一模式下，根据所述多个正交子信道输出生成多个数据驱动型相位误差信号，并响应地通过对所述多个数据驱动型相位误差信号进行组合3606而形成复合相位误差信号，该复合相位误差信号提供给所述多个本地振荡器中的本地振荡器。在所述第二模式下，为所述一组NRZ输出中的每一NRZ输出生成3608相应的本地振荡器控制信号，并响应地将每一所述相应本地振荡器控制信号提供给所述多个本地振荡器中的相应本地振荡器。
在一些实施方式中，该方法还包括：在所述第二模式下，禁用所述多个MIC中的MIC。在一些实施方式中，所述多线路总线的相应各对线路在所述第二模式下包括相邻线路，例如，第一对的w0，w1，以及第二对的w2，w3。
在一些实施方式中，所述本地振荡器在所述第一模式下向作用于所述正交子信道输出的多个采样器提供采样时钟。在一些实施方式中，该方法还包括：在将所述采样时钟提供给所述多个采样器中的每一采样器之前，向该采样时钟施加相应的子信道针对性延迟。
在一些实施方式中，所述正交子信道输出为集成不归零(ENRZ)子信道输出。
在一些实施方式中，该方法还包括：在所述第一模式下，根据多个线路输入排列组合形式中的相应线路输入排列组合形式，将所述多个MIC中每个MIC的输入端与所述多线路总线中的线路连接。在一些此类实施方式中，所述多个线路输入排列组合形式中的每一线路输入排列组合形式对应于正交矩阵的多个矩阵行中的相应矩阵行。
在一些实施方式中，每一数据驱动型相位误差信号均例如由图34所示含预测判定反馈均衡(DFE)功能的采样器根据对一对预测DFE校正值的预测DFE校正值选择结果形成。
在一些实施方式中，对所述多个数据驱动型相位误差信号进行组合包括：在共同节点上生成模拟数据驱动型相位误差信号的模拟加和结果。
虽然在上述实施方式中对ENRZ ODVS码进行了详细描述，但是需要注意的是，还可采用其他的ODVS码。此间的具体一例为《Shokrollahi 2》所述的CNR-5码或″透翅(Glasswing)″码。图35所示为根据一些实施方式的透翅ODVS码的MIC构造。在此类实施方式中，从图2中MIC5发出且经两条专用时钟线路传输的时钟信号的接收方法与例如从MIC4发出且作为向量信令码的一个子信道传输的该时钟信号的接收方法可具有完全相同的简单性。此类将时钟内嵌于向量信令码子信道中的方法见《Shokrollahi 2》和《Holden 3》。此两文献中所述的所有时钟内嵌实施方式可与本申请所述PLL和时序控制机制有益组合，但这并不构成限制。此外，各具体实施方式可以类似方式对MIC0～MIC4的子信道输出进行处理，从而实现对接收数据的跃迁分析，以及通过图34预测DFE采样器提供用于生成数据驱动型相位误差信号的过早/过晚指示信息。在一种此类实施方式中，可通过禁用MIC 3520，3540，3550并启用MIC 3510和3530而进入NRZ模式，以对分别经线路w0，w1和w3，w4发送的差分NRZ信号进行检测。此外，通过启用图35中的所有MIC并将图32修改为针对共5个子信道MIC而非图32所示的共3个子信道MIC的形式，进入ODVS模式。

Claims (20)

1.一种方法，其特征在于，包括：
在数据接收的向量信令模式下：
利用多个向量信令比较器从多个相互正交的子信道输出生成多个数据驱动型相位误差信号；
从所述多个数据驱动型相位误差信号生成复合数据驱动型相位误差信号，以调整用于对所述多个相互正交的子信道输出进行采样的本地压控振荡器；
在数据接收的不归零信令模式下：
将所述向量信令比较器中的一个或多个向量信令比较器操作为不归零模式比较器；
为每个不归零模式比较器从相应的差分输入信号生成不归零输出，并根据所述不归零输出的相位误差测量对用于对所述不归零输出进行采样的相应的压控振荡器进行调整。
2.如权利要求1所述的方法，其特征在于，还包括：在所述数据接收的向量信令模式和所述数据接收的不归零信令模式之间切换。
3.如权利要求2所述的方法，其特征在于，在所述数据接收的向量信令模式和所述数据接收的不归零信令模式之间切换包括解读经设置总线接收的协议消息。
4.如权利要求3所述的方法，其特征在于，所述协议消息作为总线协商序列的一部分而接收。
5.如权利要求1所述的方法，其特征在于，将所述向量信令比较器操作为不归零模式比较器包括将对应的一个或多个输入与每个所述向量信令比较器断开。
6.如权利要求1所述的方法，其特征在于，使用多个电荷泵生成所述多个数据驱动型相位误差信号，且生成所述复合数据驱动型相位误差信号包括生成所述多个数据驱动型相位误差信号的模拟加和结果。
7.如权利要求1所述的方法，其特征在于，每个相互正交的子信道输出还基于与所述相互正交的子信道输出之间的时序变化相关联的相应的子信道特定延迟而生成。
8.如权利要求7所述的方法，其特征在于，还包括使用从每个相互正交的子信道输出生成的所述数据驱动型相位误差信号来调整相应的所述子信道特定延迟。
9.如权利要求1所述的方法，其特征在于，在所述数据接收的向量信令模式期间，所述多个向量信令比较器根据尺寸为4的阿达玛矩阵中选择的输入系数，通过组合在多线路总线上接收的线路信号而生成所述多个相互正交的子信道输出。
10.如权利要求1所述的方法，其特征在于，生成每个数据驱动型相位误差信号包括(i)根据一对预测判定反馈均衡校正值中的一预测判定反馈均衡校正值生成所述相互正交的子信道输出的样本，以及(ii)基于所述样本和检测到的数据模式生成所述数据驱动型相位误差信号。
11.一种装置，其特征在于，包括：
一模式控制器，用于在数据接收的向量信令模式和数据接收的不归零信令模式之间选择；
多个向量信令比较器，用于在所述数据接收的向量信令模式期间从通过多线路总线的多条线路接收的线路信号生成多个相互正交的子信道输出；
相位检测器，用于将在所述数据接收的向量信令模式期间从所述多个相互正交的子信道输出生成的多个数据驱动型相位误差信号的总和生成为复合数据驱动型相位误差信号，所述相位检测器用于将所述复合数据驱动型相位误差信号提供至用于对所述多个相互正交的子信道输出进行采样的本地压控振荡器；
一个或多个向量信令比较器，用于在所述数据接收的不归零信令模式期间操作为不归零模式比较器，每个不归零模式比较器用于从对应的差分输入信号生成不归零输出；以及
相位检测器，用于在所述数据接收的不归零模式期间，根据对每个不归零输出进行的相位误差测量来更新相应的压控振荡器。
12.如权利要求11所述的装置，其特征在于，所述模式控制器用于解读经设置总线接收的协议消息，以在所述数据接收的向量信令模式和所述数据接收的不归零信令模式之间切换。
13.如权利要求12所述的装置，其特征在于，所述协议消息作为总线协商序列的一部分而接收。
14.如权利要求11所述的装置，其特征在于，所述模式控制器用于通过将对应的一个或多个输入与每个向量信令比较器断开而将所述向量信号比较器操作为不归零模式比较器。
15.如权利要求11所述的装置，其特征在于，所述相位检测器包括用于生成所述多个数据驱动型相位误差信号的多个电荷泵，以及用于通过生成所述多个数据驱动型相位误差信号的模拟加和结果来生成所述复合数据驱动型相位误差信号的加和节点。
16.如权利要求11所述的装置，其特征在于，还包括连接到每个子信道输出的子信道特定延迟元件，每个所述子信道特定延迟与所述相互正交的子信道输出之间的时序变化相关联。
17.如权利要求16所述的装置，其特征在于，从每个相互正交的子信道输出生成的所述数据驱动型相位误差信号还用于调整连接到所述相互正交的子信道输出的相应的所述子信道特定延迟。
18.如权利要求16所述的装置，其特征在于，还包括多个选择电路，用于分别在所述数据接收的向量信令模式和所述数据接收的不归零信令模式中选择所述子信道特定延迟的输出或所述相互正交的子信道输出。
19.如权利要求11所述的装置，其特征在于，在所述数据接收的向量信令模式期间，所述多个向量信令比较器用于通过根据尺寸为4的阿达玛矩阵中选择的输入系数组合在多线路总线上接收的线路信号来生成所述多个相互正交的子信道输出。
20.如权利要求11所述的装置，其特征在于，所述相位检测器用于通过以下方式生成每个数据驱动型相位误差信号：(i)根据一对预测判定反馈均衡校正值中的一预测判定反馈均衡校正值生成所述相互正交的子信道输出的样本，以及(ii)基于所述样本和检测到的数据模式生成所述数据驱动型相位误差信号。
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