JP5613581B2 - 発振器及び半導体集積回路装置 - Google Patents
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Description
Rc*Rcpara=RL*(Rc+Rcpara) 式(3)
図1は、第1の実施形態による発振器10の等価回路図である。図1の発振器10は、半導体集積回路の半導体基板上にすべての素子を形成することができる。発振器10の反転出力端子OUTBと非反転出力端子OUTTとの間に、インダクタンス素子Lと、容量素子Cと、増幅器30と、が接続されている。さらに、インダクタンス素子Lは寄生抵抗を持っているのでその寄生抵抗RLを等価回路として図1に示すと反転出力端子OUTBと非反転出力端子OUTTとの間にインダクタンス素子Lと直列に寄生抵抗RLが接続されているとみなすことができる。
A=Rc2L2C2Cpara
B=L2(C+Cpara)+Rc2C2(RL 2Cpara−L)
C=RL 2(C+Cpara)−L
である。
図3は、第1の実施形態の変形例の発振器の等価回路図である。図3の発振器10aでは、図1の発振器10に対して容量素子Cを可変容量素子C1に変更している点が異なる。容量素子Cを可変容量素子C1に変更している以外は、図3の発振器10aの回路構成は、図1の発振器10の回路構成と同一である。容量素子C1を可変容量素子C1とすることにより、発振器10aの発振周波数を調整することができる。可変容量素子C1の容量値は、可変容量制御電圧Vcnt1の電圧値により制御する。
図5は、第2の実施形態による発振器の等価回路図である。図3に示した第1の実施形態の変形例の発振器10aに対して、図5に示す第2の実施形態による発振器10bは、非反転出力端子OUTTと反転出力端子OUTBとの間に第2の可変容量素子C2がさらに設けられている点が異なっている。図3の発振器10aに対して第2の可変容量素子C2が付加されている点を除けば、図5の発振器10bは、図3の発振器10aと同一である。
可変容量制御電圧Vcnt1によって容量値が制御されている。
図7は、第3の実施形態による発振器の等価回路図である。図5に示した第2の実施形態の発振器10bに対して、図7に示す第3の実施形態による発振器10cは、第1の可変容量素子C1の容量値を第1の可変容量制御電圧Vcnt1により制御し、第2の可変容量素子C2の容量値を第2の可変容量制御電圧Vcnt2により制御している点が異なっている。すなわち、第2の実施形態の発振器10bでは、第1の可変容量素子C1と第2の可変容量素子C2を共通の制御電圧Vcnt1により制御していたのに対して、第3の実施形態の発振器10cでは、第1の可変容量素子C1の容量値と第2の可変容量素子C2の容量値とをそれぞれ別な制御電圧を与えて制御可能な構成としている。なお、第1の可変容量制御電圧Vcnt1と第2の可変容量制御電圧Vcnt2は、第1の可変容量制御電圧Vcnt1の電圧変化に対して、第2の可変容量制御電圧Vcnt2が一定の比率で電圧変化するように制御電圧を与えてもよいし、第1の可変容量制御電圧Vcnt1と第2の可変容量制御電圧Vcnt2とを独立して制御するようにしてもよい。
第1乃至第3の実施形態の説明では、寄生容量Cparaは、発振器の反転出力端子OUTBと非反転出力端子OUTTとの間に直接寄生する寄生容量であるとして説明した。しかし、さらに発振器の精度が要求される場合には、反転出力端子OUTBと非反転出力端子OUTTとの間に寄生容量Cparaに直列に接続される第2の寄生抵抗の抵抗値が無視できない場合がある。この第2の寄生抵抗を考慮に入れて第1の実施形態の等価回路を書き直すと、図17のようになる。図17の発振器10dでは、反転出力端子OUTBと非反転出力端子OUTTとの間に寄生容量Cparaと直列に接続される第2の寄生抵抗をRcparaとして表している。この第2の寄生抵抗Rcparaを考慮した場合、容量素子の容量値C及び第1の抵抗素子の抵抗値Rcは、下記式(2)及び式(3)を満たすように設定すれば、第2の寄生抵抗Rcparaの温度特性への影響を補償することができる。
Rc*Rcpara=RL*(Rc+Rcpara) 式(3)
図9は、第5の実施形態による半導体集積回路装置の回路ブロック図である。半導体集積回路装置100は、図示しない半導体基板の上に回路が形成されている。発振器10は、第1乃至第3のいずれかの実施形態に記載の発振器である。発振器の出力端子OUTT、OUTBから出力される信号は、クロックドライバ11によりさらに増幅され、外部の回路ブロックに接続される。Serdes回路101は、高速なクロックが必要な回路ブロックの一例であり、クロックドライバ11から出力されるクロックが分周をせずにそのまま供給される。Serdes回路101は、半導体集積回路装置100内部の図示しない回路ブロックから並列に出力される信号をクロックドライバ11が出力するクロックに同期してシリアル信号に変換し、半導体集積回路装置100の外部に出力する。また、半導体集積回路装置100の外部からシリアル信号として送られてきたデータをクロックドライバ11が出力するクロック信号を用いて並列信号に変換し、図示しない内部の回路ブロックへと出力する。
図10は、半導体集積回路装置100の半導体基板上に発振器10aの各回路素子を配置する場合の好ましいレイアウトを示すレイアウト平面図である。なお、図10は、図4に示す第1の実施形態の変形例による発振器10aを配置しているので、第1の抵抗Rcは、2箇所に別れて配置されており、第2の可変容量C2は、図10のレイアウト平面図には、含まれていない。
図11は、実施例1による発振器の温度依存性を示すグラフである。実施例1は、図1、図2に示す第1の実施形態に基づく実施例であり、第1の実施形態による発振器10の具体的な温度特性をシミュレーションにより求めた。図11に示す実施例1では、図1の発振器10において、L=10nH、RL=100Ω、C=Cpara=20fF(=0.02pF)として第1の抵抗Rcの抵抗値の最適値をシミュレーションにより求めた。なお、RL=100Ωの値は温度30℃のときの値であり、RLとRcの抵抗温度係数αは、α=3×10−3とした。また、このシミュレーションで求めたRcの最適値は、297Ωであり、寄生抵抗RLの約3倍の値となった。
図12は、実施例2による発振器の温度依存性を示すグラフである。実施例2は、図3、図4に示す第1の実施形態の変形例に基づく実施例であり、第1の実施形態の変形例による発振器10aの具体的な温度特性をシミュレーションにより求めた。図12に示す実施例2では、図3に示す第1の実施形態の変形例による発振器10aにおいて、L=10nH、RL=100Ω、Cpara=20fF(=0.02pF)、Rc=297Ωに設定した。なお、上記RL、Rc値は温度30℃のときの値であり、RLとRcの抵抗温度係数αは、α=3×10−3とした。また、可変容量素子C1の容量値Cの値は、C=20fF、C=18fF、C=22fFについて、それぞれシミュレーションを行った。なお、すでに述べたように、LC発振器の発振周波数はおおよそ1/(2π√(LC))で表されるので、可変容量素子C1の容量値Cを変更した場合には、発振周波数そのものは、C=20fF、C=18fF、C=22fFでそれぞれ異なるが、図12では、それぞれ30℃のときの発振周波数を基準として30℃のときの発振周波数に対して温度を変えたときの発振周波数の違いを周波数誤差として示している。
図13は、実施例3による発振器の温度依存性を示すグラフである。実施例3は、図5、図6に示す第2の実施形態に基づく実施例であり、第2の実施形態による発振器10bの具体的な温度特性をシミュレーションにより求めた。図13に示す実施例3では、図5の発振器10bにおいて、L=10nH、RL=100Ω、Cpara=10fF(=0.02pF)、Rc=297Ωに設定した。なお、C1とC2の容量値は、標準的なバイアス電圧(可変容量制御電圧)Vcnt1を与えたときに、C1=20fF、C2=10fFとなるように定めた。
図14は、実施例4による発振器の温度依存性を示すグラフである。実施例4は、図7、図8に示す第3の実施形態に基づく実施例であり、第3の実施形態による発振器10cの具体的な温度特性をシミュレーションにより求めた。図14に示す実施例4では、ΔVcnt2/ΔVcnt1=2とした。すなわち、第1の可変容量制御電圧Vcnt1の変化に対して第2の可変容量制御電圧Vcnt2が2倍変化するように制御した。それ以外のシミュレーションの条件は、図13に示す実施例3と同一の条件である。その結果、図14に示す通り、可変容量C1の容量値を18fF、22fFと10%変動させ、温度を−40℃から120℃まで変化させたときの発振周波数幅が、図13に示す実施例3よりさらに大幅に低下した(改良された)。
図15は、実施例5による発振器の温度依存性を示すグラフである。実施例5も実施例4と同様に、第3の実施形態に基づくシミュレーションによる実施例である。実施例5では、制御電圧ΔVcnt2/ΔVcnt1の比率を実施例4からさらに微調整した。実施例5では、ΔVcnt2/ΔVcnt1=1.87である。すなわち、第1の可変容量制御電圧Vcnt1の変化に対して第2の可変容量制御電圧Vcnt2が1.87倍変化するように制御した。その他のシミュレーションの条件は、実施例4と同一である。その結果、図15に示すように、発振周波数幅は、図14に示す実施例4よりさらに安定化した(変動の幅が小さくなった)。
11:クロックドライバ
30:増幅器
31:バイアス電圧発生部
100:半導体集積回路装置
101:Serdes回路
102:分周回路
103:PLL回路
104:CTS回路
110:インタダンス素子配置領域
120:バイアス電圧発生部配置領域
130:ドライバ配置領域
140:可変容量配置領域
141:可変容量制御電圧入力端子
150、160:抵抗配置領域
170:2次増幅回路
C:容量素子
C1、C2:可変容量素子
C1a、C1b、C2a、C2b:MOSバラクタ(可変容量素子)
Cpara:寄生容量
L:インダクタンス素子
OUTT、OUTB:出力端子
P1〜P3:PMOSトランジスタ
N1、N2:NMOSトランジスタ
Rc、Rca、Rcb:抵抗
RL:(インダクタンス素子の)寄生抵抗
Rcpara:第2の寄生抵抗
Vcnt1、Vcnt2:可変容量制御電圧
Claims (13)
- インダクタンス素子と、容量素子と、増幅器と、をそれぞれ第1の端子と第2の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第1の端子と第2の端子とから出力する発振器であって、
前記第1の端子と第2の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第1の抵抗素子が前記第1の端子と第2の端子との間に前記容量素子と直列に接続され、
前記第1の端子と第2の端子との間に前記第1の抵抗素子を介さずに直接接続されている寄生容量をさらに含み、
前記第1の抵抗素子の抵抗値が、前記寄生容量の存在を考慮して前記インダクタンス素子の寄生抵抗の温度特性により生じる発振周波数の温度依存性を補償するような抵抗値に設定されていることを特徴とする発振器。 - インダクタンス素子と、
容量素子と、
増幅器と、
をそれぞれ第1の端子と第2の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第1の端子と第2の端子とから出力する発振器であって、
前記第1の端子と第2の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第1の抵抗素子が前記第1の端子と第2の端子との間に前記容量素子と直列に接続され、
前記第1の端子と第2の端子との間に前記第1の抵抗素子を介さずに直列接続されている寄生容量と第2の寄生抵抗とをさらに含み、
前記第2の寄生抵抗は、前記第1の抵抗素子及び前記インダクタンス素子と実質的に同一の温度係数を有し、
前記容量素子の容量値C及び前記第1の抵抗素子の抵抗値Rcが、下記式(1)及び式(2)を実質的に満たすように設定されている発振器。
C*Rc=Cpara*Rcpara 式(1)
Rc*Rcpara=R L *(Rc+Rcpara) 式(2)
但し、Cparaは前記寄生容量の容量値、Rcparaは前記第2の寄生抵抗の抵抗値、R L は前記インダクタンス素子の寄生抵抗の抵抗値である。 - 前記第1の抵抗素子の抵抗値Rcが、下記式(3)を実質的に満たすように設定されていることを特徴とする請求項1記載の発振器。
ω 4 *(Rc 2 *L 2 *C 2 *Cpara)+ω 2 *(L 2 *(C+Cpara)+Rc 2 *C 2 *(R L 2 *Cpara−L))+R L 2 *(C+Cpara)−L=0 式(3)
但し、Lは前記インダクタンス素子のインダクタンス値、Cは前記容量素子の容量値、R L は前記寄生抵抗の抵抗値、Cparaは前記寄生容量の容量値、ωは前記発振器の角振動数である。 - 前記第1の抵抗素子と前記インダクタンス素子とが、実質的に同一の温度係数を有する素子であることを特徴とする請求項1乃至3のいずれか1項記載の発振器。
- 前記第1の抵抗素子と前記インダクタンス素子とが、実質的に同一の金属で形成されていることを特徴とする請求項1乃至4のいずれか1項記載の発振器。
- 前記第1の抵抗素子の抵抗値は、シミュレーション又は試作品の実測により、実使用上の温度範囲内で、前記発振器の発振周波数の変動が最も少なくなるような値に設定されていることを特徴とする請求項1乃至5いずれか1項記載の発振器。
- 前記容量素子が第1のバイアス電圧により容量値が制御される第1の可変容量素子であることを特徴とする請求項1乃至6いずれか1項記載の発振器。
- 前記第1の可変容量素子の容量値を変えることによって生じる発振周波数の温度依存性を補償する第2の可変容量素子がさらに前記第1の端子と第2の端子との間に接続されていることを特徴とする請求項7記載の発振器。
- 前記第2の可変容量素子は、前記第1のバイアス電圧により容量値が制御される可変容量素子であることを特徴とする請求項8記載の発振器。
- 前記第2の可変容量素子は、前記第1のバイアス電圧とは異なる第2のバイアス電圧により容量値が制御される可変容量素子であることを特徴とする請求項8記載の発振器。
- 半導体基板と、
前記半導体基板の上に形成され、インダクタンス素子と、容量素子と、増幅器と、をそれぞれ第1の端子と第2の端子との間に並列に接続し、前記インダクタンス素子と前記容量素子とによって生じる共振を前記増幅器によって増幅し、前記第1の端子と第2の端子とから出力する発振器であって、前記第1の端子と第2の端子との間に前記インダクタンス素子の寄生抵抗より抵抗値の大きな第1の抵抗素子が前記第1の端子と第2の端子との間に前記容量素子と直列に接続されている発振器と、
前記半導体基板の上に形成され、クロック信号入力端子が前記発振器の前記第1の端子と第2の端子とに接続され、前記発振器の発振クロックを受けて動作する同期回路と、
を備え、
前記インダクタンス素子が、前記半導体基板上の第1の領域内に螺旋状に形成され、
前記容量素子と前記増幅器が、前記第1の領域に隣接する前記半導体基板上の第2の領域に形成され、
前記第1の抵抗素子の少なくとも一部が、前記第1の領域、及び/又は、前記第2の領域に隣接する前記半導体基板上の第3の領域に配置され、前記第3の領域に配置された第1の抵抗素子の少なくとも一部の一端から他端までの長さは、前記螺旋状に形成されたインダクタンス素子の直径の大きさより長いことを特徴とする半導体集積回路装置。 - 前記第3の領域に配置された第1の抵抗素子の少なくとも一部は、前記第3の領域内に折り返して配置され、前記第3の領域に配置された第1の抵抗素子の少なくとも一部の前記一端から他端までの長さは、前記第3の領域の長手方向の長さより長いことを特徴とする請求項11記載の半導体集積回路装置。
- 前記第1の抵抗素子は、一端が前記第1の端子に接続され他端が前記容量素子の一端に接続された第1抵抗部と、一端が前記第2の端子に接続され他端が前記容量素子の他端に接続された第2抵抗部と、を含み、
前記第1抵抗部の抵抗値と前記第2抵抗部の抵抗値が互いに等しく、前記第1の抵抗素子の前記抵抗値は、前記第1抵抗部の抵抗値と前記第2抵抗部の抵抗値との和に等しく、
前記第1抵抗部が前記第3の領域に配置され、前記第2の抵抗部は、前記第1及び第2の領域に対して、前記半導体基板上の前記第3の領域と対称な位置に設けられた第4の領域に配置され、前記第3の領域に配置された第1の抵抗部と、前記第4の領域に配置された第2の抵抗部とは、対称なレイアウト形状で配置されていることを特徴とする請求項11又は12記載の半導体集積回路装置。
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