JP4669130B2 - 発振装置 - Google Patents
発振装置 Download PDFInfo
- Publication number
- JP4669130B2 JP4669130B2 JP2001002149A JP2001002149A JP4669130B2 JP 4669130 B2 JP4669130 B2 JP 4669130B2 JP 2001002149 A JP2001002149 A JP 2001002149A JP 2001002149 A JP2001002149 A JP 2001002149A JP 4669130 B2 JP4669130 B2 JP 4669130B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- inductor
- pair
- forming
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
- H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
- H03B5/1246—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance
- H03B5/1253—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance the transistors being field-effect transistors
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の属する技術分野】
本発明は、発振装置に関する。
【0002】
【従来の技術】
従来より、携帯機器の小型化や低消費電力化を図るために、発振装置を携帯機器に単独部品として実装せずに、その携帯機器に備えられた半導体装置の基板上に他の機能部品とともに形成するということが行なわれている。
【0003】
図6は、従来の、半導体基板上に形成された差動型発振装置の回路図である。
【0004】
図6に示す差動型発振装置100には、各一端が電源VDDに共通接続されるとともに各他端が互いに接続されたインダクタ111_1およびキャパシタ112_1からなる第1のLCタンクと、各一端が電源VDDに接続されるとともに各他端が互いに接続されたインダクタ111_2およびキャパシタ112_2からなる第2のLCタンクと、上記インダクタ111_1およびキャパシタ112_1の接続点とグラウンドGNDとの間に配置されたNMOSトランジスタ113_1と、上記インダクタ111_2およびキャパシタ112_2の接続点とグラウンドGNDとの間に配置されたNMOSトランジスタ113_2とが備えられている。NMOSトランジスタ113_1のゲートは、インダクタ111_2およびキャパシタ112_2の接続点に接続されている。また、NMOSトランジスタ113_2のゲートは、インダクタ111_1およびキャパシタ112_1の接続点に接続されている。
【0005】
この差動型発振装置100では、インダクタ111_1およびキャパシタ112_1からなる第1のLCタンクと、インダクタ111_2およびキャパシタ112_2からなる第2のLCタンクとが、NMOSトランジスタ113_2,113_1にクロスカップルに接続されて、互いに180°位相のずれた発振信号I-,I+が出力される。NMOSトランジスタ113_1,113_2は、インダクタ111_1,111_2が有する寄生抵抗などによるエネルギー損失を補う役割を担うとともに、このエネルギー損失を補うのに十分な利得を有する。尚、インダクタ111_1,111_2の形成方法には様々な形成方法が提案されているが、この差動型発振装置100では、CMOSの標準プロセスを用いてインダクタ111_1,111_2がシリコン基板上に形成されており、このため製造コストが安価で済むという利点を有する。
【0006】
図7は、図6に示す差動型発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【0007】
尚、図6には2つのインダクタ111_1,111_2が示されているが、この図7では2つのインダクタ111_1,111_2のうちの1つ(インダクタ111と称する)を代表して示す。
【0008】
図7(a)には、らせん状のインダクタ(オンチップインダクタ)111の上面図が示されている。また、図7(b)には、そのインダクタ111の断面図が示されている。インダクタ111は、図7(b)に示すように、シリコン基板121上に設けられた絶縁層122内にらせん状の導体パターン111aを配置することにより形成されている。このように形成されたインダクタ111は、らせん状の導体パターン111aが有する抵抗成分Rlを有する。また、導体パターン111aとシリコン基板121との間には、寄生容量値Csを有するキャパシタ111bが存在する。さらに、シリコン基板121には、抵抗値Rsを有する基板抵抗111cが存在する。
【0009】
尚、差動型発振装置100を構成するキャパシタ112_1,112_2として、印加電圧によって容量値が変化する、いわゆる電圧制御可変容量を有するデバイスであるバラクタ等を用いれば、制御電圧に応じた発振周波数の発振信号を出力する電圧制御発振装置(VCO;Voltage Controlled Oscillator)が実現できる。図6ではキャパシタ112_1,112_2のそれぞれの一端は電源VDDに接続されているが、電圧制御発振装置の場合、キャパシタ112_1,112_2のこれらの一端は、可変容量制御信号の端子へ接続されていてもよい。
【0010】
図8は、図6の発振信号I+に対する小信号等価回路を示す図である。
【0011】
ここでviは発振信号I+の小信号電位で、発振信号I-がNMOSトランジスタ113_1のゲートに入力されて、利得gmにより生成する小信号電流値−vigm)、バラクタの容量値Cと、破線で囲まれたインダクタのインダクタンス値L,抵抗成分Rl,寄生容量値Cs,基板抵抗値Rsとが示されている。ここで、電圧制御発振装置の場合、可変周波数の範囲を広くするためには、バラクタの容量値C以外の容量値をできるだけ小さく保つ必要がある。この観点から、寄生容量値Csをできるだけ小さくすることが重要である。図8に示す電圧制御発振装置で高周波数の発振を行なう場合、インダクタの下部に配置されたシリコン基板の抵抗値Rsを大きく設定すれば、寄生容量値Csの、発振周波数に対する影響を小さく抑えることができる。ここで、シリコン基板の抵抗値Rsが十分に大きい場合、図8に示す等価回路は、近似的に図9に示す等価回路に置き換えることできる。
【0012】
図9は、図8に示す電圧制御発振装置の、シリコン基板の抵抗値が十分に大きい場合の等価回路を示す図である。
【0013】
この等価回路では、インダクタの抵抗成分Rlが小さければ小さいほど、発振に必要な電流を低減することができる。一般に、発振に必要な電流は、発振しつづけるために必要なトランジスタの利得gmに比例すると考えられる。ここで、発振に必要な利得gmは
gm> (1/Rp) ………(1)
と表わされる。尚、Rpは、
Rp=Rl(1+Q2)……(2)
と表わされる。また、Qは、
Q=(ω0L/Rl) ……(3)
と表わされる。
【0014】
さらに、発振周波数ω0は、
ω0=(1/LC)1/2 ……(4)
と表わされる。
【0015】
近年、無線通信トランシーバー技術の発達とともに、数GHzレベルの高周波数で互いに位相が90度ずれてなる2つの発振信号(I信号およびQ信号と称する)を出力する発振装置(Quadrature発振装置)の必要性が高まっている。このような発振装置は、例えばレシーバーのダウンコンバージョン部に組み込まれ、高周波の無線信号を低周波の無線信号に変換処理する際のイメージ信号処理装置として用いられる。
【0016】
図10は、従来のQuadrature発振装置を示す図である。
【0017】
図10に示すQuadrature発振装置110は、文献「IEEE J.of Solid−State Circuits,April 1998…Part1;Architecture & Transmitter」に提案された発振装置であり、この発振装置110には、前述した図6に示す差動型発振装置100が2つ備えられている。また、2つの差動型発振装置100のうちの左側の差動型発振装置100を構成するNMOSトランジスタ113_1,113_2に並列にNMOSトランジスタ113_3,113_4が備えられている。さらに、右側の差動型発振装置100を構成するNMOSトランジスタ113_1,113_2に並列にNMOSトランジスタ113_5,113_6が備えられている。NMOSトランジスタ113_3,113_4の各ゲートは、右側の差動型発振装置100を構成するNMOSトランジスタ113_1,113_2の各ゲートに接続されている。また、NMOSトランジスタ113_5,113_6の各ゲートは、左側の差動型発振装置100を構成するNMOSトランジスタ113_2,113_1の各ゲートに接続されている。ここで、各2つのNMOSトランジスタ113_1,113_2を差動型損失補償用トランジスタと称する。また、NMOSトランジスタ113_3,113_4,113_5,113_6をQuadrature位相保持用トランジスタと称する。このQuadrature発振装置110の信号Q+,Q-,I+,I-が表わす電圧V(Q+),V(Q-),V(I+),V(I-)は、下記のように相互に位相が90度ずれた電圧である。
【0018】
V(Q+)=jV(I+)
V(1-)=−V(I+)
V(Q-)=−jV(I+)
図11は、図10に示すQuadrature発振装置の、発振信号I+に対する小信号等価回路を示す図である。
【0019】
この等価回路には、viは発振信号I+の小信号電位で、発振信号I-が上記差動型損失補償用トランジスタのゲートに入力されて、利得gmαにより生成する小信号電流値−vigmαと、発振信号Q-が上記Quadrature位相保持用トランジスタのゲートに入力されて、利得gmβにより生成する小信号電流値−jvigmβと、キャパシタの容量値Cと、インダクタのインダクタンス値Lおよび抵抗成分Rlとが示されている。尚、インダクタ下方の基板抵抗値Rsは十分に大きいため、寄生容量値Cs,基板抵抗値Rsは図示省略してある。
【0020】
この小信号等価回路から、前述した差動発振装置100の場合と近似的に同じ解が得られる。
【0021】
gm> (1/Rp) ……(5)
Rp=Rl(1+Q2) ……(6)
Q=(ω0L/Rl) ……(7)
ω0=(1/LC)1/2 ……(8)
【0022】
【発明が解決しようとする課題】
上述したように、Quadrature発振装置110を小信号で駆動した場合の発振周波数ω0は、(8)式に示すように、
ω0=(1/LC)1/2
と表わされる。ここで、所望の発振周波数ω0を得ようとする場合、その発振周波数ω0に見合ったインダクタンス値Lを有するインダクタが使用されるが、そのインダクタには寄生抵抗成分があるため、この寄生抵抗成分の大きさに見合った大きさの電流を流して発振を維持する必要がある。このように、発振装置では、インダクタが有する寄生抵抗成分の、発振を維持するために必要な電流に対する影響は大きく、発振装置の消費電力の低減化にあたり問題がある。
【0023】
本発明は、上記事情に鑑み、消費電力の低減化が図られた発振装置を提供することを目的とする。
【0024】
【課題を解決するための手段】
上記目的を達成する本発明の発振装置は、8つのMOS型トランジスタと、4つのインダクタと、4つのキャパシタと、4つの電流源とを備えた発振装置であって、
上記8つのトランジスタが、第1のトランジスタ13_1と、第2のトランジスタ13_2と、第3のトランジスタ13_3と、第4のトランジスタ13_4と、第5のトランジスタ13_5と、第6のトランジスタ13_6と、第7のトランジスタ13_7と、第8のトランジスタ13_8とからなり、
上記4つのインダクタが、第1のインダクタ11_1と、第2のインダクタ11_2と、第3のインダクタ11_3と、第4のインダクタ11_4とからなり、
上記4つのキャパシタが、第1のキャパシタ12_1と、第2のキャパシタ12_2と、第3のキャパシタ12_3と、第4のキャパシタ12_4とからなり、
上記4つの電流源が、第1の電流源14_1と、第2の電流源14_2と、第3の電流源14_3と、第4の電流源14_4とからなり、
上記第1のトランジスタ13_1と上記第2のトランジスタ13_2とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第1のトランジスタペア15_1を形成するものであり、
上記第4のトランジスタ13_4と上記第3のトランジスタ13_3とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第2のトランジスタペア15_2を形成するものであり、
上記第5のトランジスタ13_5と上記第6のトランジスタ13_6とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第3のトランジスタペア15_3を形成するものであり、
上記第8のトランジスタ13_8と上記第7のトランジスタ13_7とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第4のトランジスタペア15_4を形成するものであり、
上記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のソースが第1の電位に保持され、
上記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のソースが上記第1の電位に保持され、
上記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のソースが上記第1の電位に保持され、
上記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のソースが上記第1の電位に保持され、
上記第2のトランジスタ13_2のゲートが上記第4のトランジスタ13_4のドレインと接続されるとともに、上記第3のトランジスタ13_3のゲートが上記第1のトランジスタ13_1のドレインと接続され、
上記第6のトランジスタ13_6のゲートが上記第8のトランジスタ13_8のドレインと接続されるとともに、上記第7のトランジスタ13_7のゲートが上記第5のトランジスタ13_5のドレインと接続され、
上記第1のトランジスタ13_1のゲートが、上記第7のトランジスタ13_7のドレインに接続され、
上記第5のトランジスタ13_5のゲートが、上記第2のトランジスタ13_2のドレインに接続され、
上記第4のトランジスタ13_4のゲートが、上記第6のトランジスタ13_6のドレインに接続され、
上記第8のトランジスタ13_8のゲートが、上記第3のトランジスタ13_3のドレインに接続され、
上記第1のインダクタ11_1の一端が、上記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のドレインに接続されるとともに、この一端に対する他端が、この第1のトランジスタ13_1のゲートに接続され、
上記第2のインダクタ11_2の一端が、上記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のドレインに接続されるとともに、この一端に対する他端が、この第4のトランジスタ13_4のゲートに接続され、
上記第3のインダクタ11_3の一端が、上記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のドレインに接続されるとともに、この一端に対する他端が、この第5のトランジスタ13_5のゲートに接続され、
上記第4のインダクタ11_4の一端が、上記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のドレインに接続されるとともに、この一端に対する他端が、この第8のトランジスタ13_8のゲートに接続され、
上記第1のキャパシタ12_1の一端が、上記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のドレインに接続されるとともに、この一端に対する他端が、第2の電位に保持され、
上記第2のキャパシタ12_2の一端が、上記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のドレインに接続されるとともに、この一端に対する他端が、上記第2の電位に保持され、
上記第3のキャパシタ12_3の一端が、上記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のドレインに接続されるとともに、この一端に対する他端が、上記第2の電位に保持され、
上記第4のキャパシタ12_4の一端が、上記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のドレインに接続されるとともに、この一端に対する他端が、上記第2の電位に保持され、
上記第1の電流源14_1の一端が、上記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のドレインに接続され、この一端に対する他端が第3の電位に保持され、
上記第2の電流源14_2の一端が、上記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のドレインに接続され、この一端に対する他端が上記第3の電位に保持され、
上記第3の電流源14_3の一端が、上記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のドレインに接続され、この一端に対する他端が上記第3の電位に保持され、
上記第4の電流源14_4の一端が、上記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のドレインに接続され、この一端に対する他端が上記第3の電位に保持されたことを特徴とする。
【0025】
本発明の発振装置は、上記4個のインダクタと上記4個のキャパシタとを有するものであるため、後述する実施形態で説明するように、従来の発振装置を構成するインダクタのインダクタンス値よりも大きなインダクタンス値を有するインダクタにより、従来の発振装置の発振周波数と同じ発振周波数で発振することができる。ここで、大きなインダクタンス値を有するインダクタの方が、実効的な寄生抵抗成分を減少させることができるため、発振を維持するための電流を小さく抑えることができ、従って消費電力の低減化が図られる。
【0027】
ここで、上記4つのキャパシタのそれぞれは、上記8つのトランジスタのいずれかと接続された一端に対する他端が保持される第2の電位の変化に応じて、容量が変化するものであることが好ましい。
【0028】
このようにすると、電圧制御発振装置(VCO;Voltage Controlled Oscillator)を形成することができる。
【0029】
また、上記発振装置は、半導体基板上に形成されたものであり、
上記4つのインダクタは、上記半導体基板上に形成された1層または複数層の導電体で形成されたものであることが好ましい。
【0030】
特に、複数層の導電体でインダクタを形成すると、寄生抵抗成分が減少したインダクタを形成することができ、消費電力を一層低減することができる。
【0031】
また、上記半導体基板の少なくとも上記4つのインダクタ下方の領域は、この領域以外の領域と比較して基板抵抗値が高く設定されてなることが好ましい。
【0032】
このようにすると、高周波の発振電流が半導体基板に流れ込むエネルギー損失を低減できる。
【0041】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【0042】
図1は、本発明の一実施形態の発振装置の回路図である。
【0043】
図1に示すQuadrature発振装置(以下、単に発振装置と略記する)10には、各一端が電源VDDに共通接続されたキャパシタ12_1,12_2,12_3,12_4と、それらキャパシタ12_1,12_2,12_3,12_4の各他端である各ノードN1,N2,N3,N4に各一端が接続されたインダクタ11_1,11_2,11_3,11_4とが備えられている。
【0044】
また、この発振装置10には、各ノードN1,N2,N3,N4とグラウンドGNDとの間に、NMOSトランジスタ13_2,13_3,13_6,13_7(本発明にいう差動型損失補償用トランジスタに相当)と、NMOSトランジスタ13_1,13_4,13_5,13_8(本発明にいう位相保持用トランジスタに相当)とが備えられている。NMOSトランジスタ13_1,13_4,13_5,13_8の各ゲートは、インダクタ11_1,11_2,11_3,11_4の各他端に接続されている。また、NMOSトランジスタ13_2,13_3,13_6,13_7の各ゲートは、各ノードN2,N1,N4,N3に接続(クロスカップル接続)されている。さらに、ノードN1がNMOSトランジスタ13_5のゲートに接続され、ノードN2がNMOSトランジスタ13_8のゲートに接続されている。また、ノードN3がNMOSトランジスタ13_4のゲートに接続され、ノードN4がNMOSトランジスタ13_1のゲートに接続されている。
【0045】
NMOSトランジスタ13_2,13_3,13_6,13_7は、インダクタ11_1,11_2,11_3,11_4が有する寄生抵抗などによるエネルギー損失を補う役割を担っている。さらに、NMOSトランジスタ13_2,13_3は発振装置10の信号I+,I-を相互に位相が180度ずれるように保持し、NMOSトランジスタ13_6,13_7は発振装置10の信号Q+,Q-を相互に位相が180度ずれるようにする役割を担っている。また、NMOSトランジスタ13_1,13_4,13_5,13_8は、この発振装置10の信号Q+,Q-,I+,I-を相互に位相が90度ずれるように保持する役割を担っている。各ノードN1,N2,N3,N4と電源VDDの間には、それぞれ定電流源14_1,14_2,14_3,14_4が接続されている。尚、キャパシタ12_1,12_2,12_3,12_4として、制御信号電圧に応じて容量値が変化するバラクタを用いて発振周波数を制御すると、電圧制御発振装置(VCO;Voltage Controlled Oscillator)が得られる。
【0046】
次に、本実施形態の発振装置10の特徴について、図2および図3を参照して説明する。
【0047】
図2は、従来の発振装置のLCタンクの等価回路と、図1に示す発振装置のLCタンクの等価回路とを比較して示す図である。
【0048】
従来の発振装置のLCタンクは、図2(a)に示すように、各一端が電源VDDに共通接続されるとともに各他端が互いに接続されたインダクタ111およびキャパシタ112からなる構成である。一方、本実施形態の発振装置10は、図2(b)に示すように、直列接続されて閉回路を構成する4個のインダクタ11_1,11_3,11_2,11_4と、上記インダクタ11_1,11_3,11_2,11_4どうしの接続点である各ノードN1,N3,N2,N4に各一端が接続され各他端がそれぞれ電源VDDに保持される4個のキャパシタ12_1,12_3,12_2,12_4とを有する。
【0049】
図3は、図1に示す発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【0050】
尚、図1には、4つのインダクタ11_1,11_2,11_3,11_4が示されているが、この図3では4つのインダクタ11_1,11_2,11_3,11_4のうちの1つのインダクタ(インダクタ11と称する)を代表して示す。
【0051】
図3(a)には、らせん状のインダクタ11の上面図が示されている。また、図3(b)には、そのインダクタ11の断面図が示されている。インダクタ11は、図3(b)に示すように、シリコン基板21上に設けられた絶縁層22内に2層の導体パターン11aで形成されている。
【0052】
また、上記シリコン基板21の少なくともインダクタ11下方の領域は、その領域以外の領域と比較して基板抵抗値が高く設定されている。具体的には、このシリコン基板21の少なくともインダクタ11下方の領域には、シャロートレンチアイソレーションが埋め込まれている。このようにインダクタ11の下方の領域に、シャロートレンチアイソレーションを埋め込むことで、インダクタ11とシリコン基板21と間の寄生容量値を小さく抑えることができる。また、このシャロートレンチアイソレーションは格子状に形成されている。このようにシャロートレンチアイソレーションを格子状に形成することにより、シリコン基板11の表面での電流が阻止されて、シリコン基板21の抵抗値が高められている。また、シリコン基板21のうねりを小さくするという効果もある。
【0053】
尚、シリコン基板21の少なくともインダクタ11の真下の領域は、不純物の注入を阻止して形成されたものであってもよい。このようにしてシリコン基板21の抵抗率を高めてもよい。また、インダクタ11の下方の領域全面に、シャロートレンチアイソレーションを埋め込んでもよい。
【0054】
上述した、インダクタ11の下方の領域全面にシャロートレンチアイソレーションを埋め込んだり、シャロートレンチアイソレーションを格子状に形成したり、あるいはインダクタ11の真下の領域を不純物の注入を阻止して形成したりする手法は、新たなマスクの追加を必要としないため、コスト的に負担がなく、産業的に極めて有効な方法である。
【0055】
図4は、図1に示す発振装置の、発振信号I+に対する小信号等価回路を示す図である。
【0056】
図4には、発振信号I+の小信号viと、発振信号I-が上記差動型損失補償用トランジスタのゲートに入力されて、利得gmαにより生成する小信号電流値−vigmαと、発振信号Q-が上記Quadrature位相保持用トランジスタのゲートに入力されて、利得gmβにより生成する小信号電流値−jvigmβと、キャパシタの容量値Cと、インダクタのインダクタンス値L及び抵抗成分Rlとが示されている。但し、インダクタ下方のシリコン基板の抵抗値Rsは十分に大きいため、その基板抵抗値Rsおよび寄生容量Csは図示省略してある。この等価回路は、発振信号I+に関しては、以下の図5に示す小信号等価回と等価である。
【0057】
図5は、発振信号I+に対して、図4に示す小信号等価回路と等価な小信号等価回路を示す図である。
【0058】
この小信号等価回路を解くと、以下の解が得られる。
【0059】
gm> (1/Rp) ……(9)
Rp=Rl(1+Q2) ……(10)
Q=(W0L/Rl) ……(11)
ω0=(2/LC)1/2 ……(12)
ここで、本実施形態と従来技術との相違点について説明する。同じ製造技術、同じキャパシタ、同じインダクタを使用して、Quadrature発振装置を構成した場合、従来のQuadrature発振装置(図10参照)における発振周波数ω0は、(8)式に示すように
ω0=(1/LC)1/2
と表わされる。
【0060】
一方、本実施形態のQuadrature発振装置10における発振周波数ω0は(12)式に示すように
ω0=(2/LC)1/2
と表わされる。これら(8)式と(12)式との比較より、本実施形態では発振周波数が従来技術に対して√2倍となる。その発振を保持するために必要なトランジスタの利得gmは、従来技術における(5)式と本実施形態における(9)式に示されるように、互いに等しい。
【0061】
本実施形態の優位性は、同じ発振周波数を実現するのに、(8)式と(12)式との比較より、従来技術よりもインダクタンス値が2倍大きいオンチップインダクタを使用することが可能であることに起因する。インダクタ11(図3参照)を形成する場合、以下の具体例で示すように、インダクタンス値(L値)の大きいインダクタの方が、実効的な寄生抵抗成分を減少させることができ、消費電力を低減することができる。以下、本実施形態の優位性について具体例をあげて説明する。
【0062】
インダクタのL値や寄生抵抗Rlはプロセス技術やレイアウトパターンに依存する。あるプロセスをベースに、メタル1層を使わずに、メタル2,3,4層を並行に利用したインダクタの特性シミュレーションを行なうと、例えば半径が100um、メタル線幅8um、メタル間スペース1.2um、巻数3のインダクタを使用した場合、L=2.45nH、Rl=1.9Ωのインダクタを生成することができる。発振装置に使用するキャパシタの容量値(C値)を5pF(もちろんバラクタでも構わないが、比較のためC値を一定とする)とすれば、従来の技術では、(8)式より、1.44GHzで発振する発振装置が得られる。このとき必要な利得gmは(5)式より、次のようになる。
【0063】
gm>3.8mA/V (従来技術)
同じ1.4GHzの発振周波数を、本実施形態で実現する場合を考える。一般に、図3に示すインダクタを形成する場合、メタルの線幅を太くしてかつ径を大きくしていけば、Rlの値を大きくすることなく(むしろ小さくなる場合も多い)、L値の大きいインダクタが得られる。この場合、インダクタ面積が大きくなるため、インダクタ直下の半導体基板との間の容量値Csも大きくなるが、基板抵抗の値が十分に大きければ、高周波での寄生容量値Csの発振周波数への影響等は小さく、従ってここでは無視することができる。同じ技術を用いて、半径が200um、メタル線幅が16um、メタル間スペース1.2um、巻数3のインダクタを使用した場合、L=4.9nH、Rl=1,6Ωのインダクタを生成することができる。従来技術の説明の場合と同様に、使用するC値を5pFとすれば、L値が2倍であるから、(12)式より、本実施形態でも、1.44GHzで発振する発振装置が得られる。このとき必要な利得gmは(9)式より、次のようになる。
【0064】
gm>1.3mA/V (本実施形態)
以上のように本実施形態では、トランジスタに必要な利得gmの値を1/2〜1/4に抑えることができる。発振を維持するために流し込まなくてはならない電流量は、必要な利得gmの値に比例していると考えてよく、従って消費電力を1/2〜1/4に低減することが可能になる。
【0065】
尚、本実施形態では、発振装置を構成する4個のキャパシタは電源VDDに保持された例で説明したが、これに限られるものではなく、本発明は、4個のキャパシタはDC電位に保持されていればよい。
【0066】
また、容量可変のキャパシタシタを用いて電圧制御発振装置を形成する場合は、4個のキャパシタシタは上記DC電位でなく、容量制御信号の端子に接続されていてもよい。
【0067】
また、本実施形態では、差動型損失補償トランジスタおよび位相保持用トランジスタはNMOSトランジスタを用いて説明したが、PMOSトランジスタでもよいし、あるいはバイポーラトランジスタでもよい。
【0068】
【発明の効果】
以上説明したように、本発明によれば、消費電力の低減化が図られる。
【図面の簡単な説明】
【図1】本発明の一実施形態の発振装置の回路図である。
【図2】従来の発振装置のLCタンクの等価回路と、図1に示す発振装置のLCタンクの等価回路とを比較して示す図である。
【図3】図1に示す発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【図4】図1に示す発振装置の、小信号等価回路を示す図である。
【図5】発振信号I+に対して、図4に示す小信号等価回路と等価な小信号等価回路を示す図である。
【図6】従来の、半導体基板上に形成された差動型発振装置の回路図である。
【図7】図6に示す差動型発振装置の、シリコン基板上に形成されたインダクタを示す図である。
【図8】図6に示す差動型発振装置の小信号等価回路を示す図である。
【図9】図8に示す発振装置の、シリコン基板の抵抗値が十分に大きい場合の等価回路を示す図である。
【図10】従来のQuadrature発振装置を示す図である。
【図11】図10に示すQuadrature発振装置の、小信号等価回路を示す図である。
【符号の説明】
10 Quadrature発振装置
11,11_1,11_2,11_3,11_4 インダクタ
11a 導体パターン
12_1,12_2,12_3,12_4 キャパシタ
13_1,13_2,13_3, 13_4,13_5,13_6,13_7,13_8 NMOSトランジスタ
14_1,14_2,14_3,14_4 定電流源
21 シリコン基板
22 絶縁層
Claims (4)
- 8つのMOS型トランジスタと、4つのインダクタと、4つのキャパシタと、4つの電流源とを備えた発振装置であって、
前記8つのトランジスタが、第1のトランジスタ13_1と、第2のトランジスタ13_2と、第3のトランジスタ13_3と、第4のトランジスタ13_4と、第5のトランジスタ13_5と、第6のトランジスタ13_6と、第7のトランジスタ13_7と、第8のトランジスタ13_8とからなり、
前記4つのインダクタが、第1のインダクタ11_1と、第2のインダクタ11_2と、第3のインダクタ11_3と、第4のインダクタ11_4とからなり、
前記4つのキャパシタが、第1のキャパシタ12_1と、第2のキャパシタ12_2と、第3のキャパシタ12_3と、第4のキャパシタ12_4とからなり、
前記4つの電流源が、第1の電流源14_1と、第2の電流源14_2と、第3の電流源14_3と、第4の電流源14_4とからなり、
前記第1のトランジスタ13_1と前記第2のトランジスタ13_2とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第1のトランジスタペア15_1を形成するものであり、
前記第4のトランジスタ13_4と前記第3のトランジスタ13_3とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第2のトランジスタペア15_2を形成するものであり、
前記第5のトランジスタ13_5と前記第6のトランジスタ13_6とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第3のトランジスタペア15_3を形成するものであり、
前記第8のトランジスタ13_8と前記第7のトランジスタ13_7とは、各々のソース同士が接続されるとともに各々のドレイン同士が接続されることで第4のトランジスタペア15_4を形成するものであり、
前記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のソースが第1の電位に保持され、
前記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のソースが前記第1の電位に保持され、
前記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のソースが前記第1の電位に保持され、
前記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のソースが前記第1の電位に保持され、
前記第2のトランジスタ13_2のゲートが前記第4のトランジスタ13_4のドレインと接続されるとともに、前記第3のトランジスタ13_3のゲートが前記第1のトランジスタ13_1のドレインと接続され、
前記第6のトランジスタ13_6のゲートが前記第8のトランジスタ13_8のドレインと接続されるとともに、前記第7のトランジスタ13_7のゲートが前記第5のトランジスタ13_5のドレインと接続され、
前記第1のトランジスタ13_1のゲートが、前記第7のトランジスタ13_7のドレインに接続され、
前記第5のトランジスタ13_5のゲートが、前記第2のトランジスタ13_2のドレインに接続され、
前記第4のトランジスタ13_4のゲートが、前記第6のトランジスタ13_6のドレインに接続され、
前記第8のトランジスタ13_8のゲートが、前記第3のトランジスタ13_3のドレインに接続され、
前記第1のインダクタ11_1の一端が、前記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のドレインに接続されるとともに、該一端に対する他端が、該第1のトランジスタ13_1のゲートに接続され、
前記第2のインダクタ11_2の一端が、前記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のドレインに接続されるとともに、該一端に対する他端が、該第4のトランジスタ13_4のゲートに接続され、
前記第3のインダクタ11_3の一端が、前記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のドレインに接続されるとともに、該一端に対する他端が、該第5のトランジスタ13_5のゲートに接続され、
前記第4のインダクタ11_4の一端が、前記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のドレインに接続されるとともに、該一端に対する他端が、該第8のトランジスタ13_8のゲートに接続され、
前記第1のキャパシタ12_1の一端が、前記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のドレインに接続されるとともに、該一端に対する他端が、第2の電位に保持され、
前記第2のキャパシタ12_2の一端が、前記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のドレインに接続されるとともに、該一端に対する他端が、前記第2の電位に保持され、
前記第3のキャパシタ12_3の一端が、前記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のドレインに接続されるとともに、該一端に対する他端が、前記第2の電位に保持され、
前記第4のキャパシタ12_4の一端が、前記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のドレインに接続されるとともに、該一端に対する他端が、前記第2の電位に保持され、
前記第1の電流源14_1の一端が、前記第1のトランジスタペア15_1を形成する、第1のトランジスタ13_1および第2のトランジスタ13_2の各々のドレインに接続され、該一端に対する他端が第3の電位に保持され、
前記第2の電流源14_2の一端が、前記第2のトランジスタペア15_2を形成する、第4のトランジスタ13_4および第3のトランジスタ13_3の各々のドレインに接続され、該一端に対する他端が前記第3の電位に保持され、
前記第3の電流源14_3の一端が、前記第3のトランジスタペア15_3を形成する、第5のトランジスタ13_5および第6のトランジスタ13_6の各々のドレインに接続され、該一端に対する他端が前記第3の電位に保持され、
前記第4の電流源14_4の一端が、前記第4のトランジスタペア15_4を形成する、第8のトランジスタ13_8および第7のトランジスタ13_7の各々のドレインに接続され、該一端に対する他端が前記第3の電位に保持されたことを特徴とする発振装置。 - 前記4つのキャパシタのそれぞれは、前記8つのトランジスタのいずれかと接続された一端に対する他端が保持される第2の電位の変化に応じて、容量が変化するものであることを特徴とする請求項1記載の発振装置。
- 前記発振装置は、半導体基板上に形成されたものであり、
前記4つのインダクタは、前記半導体基板上に形成された1層または複数層の導電体で形成されたものであることを特徴とする請求項1または2記載の発振装置。 - 前記半導体基板の少なくとも前記4つのインダクタ下方の領域は、該領域以外の領域と比較して基板抵抗値が高く設定されてなることを特徴とする請求項3記載の発振装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001002149A JP4669130B2 (ja) | 2001-01-10 | 2001-01-10 | 発振装置 |
EP02729514A EP1363390A4 (en) | 2001-01-10 | 2002-01-08 | OSCILLATOR |
US10/250,426 US7034626B2 (en) | 2001-01-10 | 2002-01-08 | Oscillator with closed series of four inductors and four capacitors with connecting nodes |
PCT/JP2002/000015 WO2002056456A1 (fr) | 2001-01-10 | 2002-01-08 | Oscillateur |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001002149A JP4669130B2 (ja) | 2001-01-10 | 2001-01-10 | 発振装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002208818A JP2002208818A (ja) | 2002-07-26 |
JP4669130B2 true JP4669130B2 (ja) | 2011-04-13 |
Family
ID=18870698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001002149A Expired - Lifetime JP4669130B2 (ja) | 2001-01-10 | 2001-01-10 | 発振装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7034626B2 (ja) |
EP (1) | EP1363390A4 (ja) |
JP (1) | JP4669130B2 (ja) |
WO (1) | WO2002056456A1 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6806779B1 (en) * | 2002-12-20 | 2004-10-19 | Berkana Wireless, Inc. | Frequency synthesizer with on-chip inductor |
KR100523802B1 (ko) | 2003-08-11 | 2005-10-25 | 학교법인 한국정보통신학원 | 소스 단자의 병렬 커플링을 이용한 4위상 전압 제어 발진기 |
US6943636B2 (en) * | 2003-08-13 | 2005-09-13 | Agilent Technologies, Inc. | Oscillator for SERDES |
KR100615552B1 (ko) * | 2004-06-01 | 2006-08-25 | 학교법인 한국정보통신학원 | 직렬 교차 연결된 상보형 트랜지스터를 이용한 전압 제어발진기 및 이를 이용한 신호 송수신 장치 |
JP3954059B2 (ja) * | 2004-10-21 | 2007-08-08 | シャープ株式会社 | 発振器、通信装置 |
DE102004058300B4 (de) * | 2004-12-02 | 2016-09-15 | Austriamicrosystems Ag | Schaltungsanordnung zur Erzeugung eines komplexen Signals und Verwendung in einem Hochfrequenz-Sender oder -Empfänger |
US7414484B2 (en) * | 2005-09-29 | 2008-08-19 | Altera Corporation | Voltage controlled oscillator circuitry and methods |
KR100756031B1 (ko) | 2006-04-10 | 2007-09-05 | 삼성전기주식회사 | 커플링 캐패시터를 포함한 4위상 전압제어발진기 |
TW200910755A (en) * | 2007-08-31 | 2009-03-01 | Univ Nat Taiwan | High-frequency ring coupler |
US8362853B2 (en) * | 2009-06-19 | 2013-01-29 | Qualcomm Incorporated | Tunable MEMS resonators |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2556296A (en) | 1949-04-26 | 1951-06-12 | Bell Telephone Labor Inc | High-frequency transistor oscillator |
US5629652A (en) | 1996-05-09 | 1997-05-13 | Analog Devices | Band-switchable, low-noise voltage controlled oscillator (VCO) for use with low-q resonator elements |
JPH10126120A (ja) * | 1996-10-22 | 1998-05-15 | Advantest Corp | 共振器並びにその共振器を用いた発振器およびフィルタ |
JP3607499B2 (ja) * | 1997-04-23 | 2005-01-05 | 株式会社東芝 | 半導体集積回路装置 |
JP3599975B2 (ja) * | 1997-10-24 | 2004-12-08 | 三菱電機株式会社 | 高周波回路 |
JP2000077610A (ja) * | 1998-09-03 | 2000-03-14 | Hitachi Ltd | インダクタ |
TW448628B (en) * | 1998-09-22 | 2001-08-01 | Texas Instruments Inc | Quadrature output oscillator device, and method of providing ideal in-phase and quadrature phase signal components |
US6426680B1 (en) * | 1999-05-26 | 2002-07-30 | Broadcom Corporation | System and method for narrow band PLL tuning |
US7555263B1 (en) * | 1999-10-21 | 2009-06-30 | Broadcom Corporation | Adaptive radio transceiver |
-
2001
- 2001-01-10 JP JP2001002149A patent/JP4669130B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-08 EP EP02729514A patent/EP1363390A4/en not_active Withdrawn
- 2002-01-08 US US10/250,426 patent/US7034626B2/en not_active Expired - Lifetime
- 2002-01-08 WO PCT/JP2002/000015 patent/WO2002056456A1/ja not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
EP1363390A1 (en) | 2003-11-19 |
WO2002056456A1 (fr) | 2002-07-18 |
US20040061563A1 (en) | 2004-04-01 |
JP2002208818A (ja) | 2002-07-26 |
US7034626B2 (en) | 2006-04-25 |
EP1363390A4 (en) | 2006-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100582796B1 (ko) | 넓은 발진 주파수 범위와 저위상 잡음 특성을 실현하는발진 회로 및 l 부하 차동 회로 | |
JP3877597B2 (ja) | マルチ端子型mosバラクタ | |
JP5154419B2 (ja) | 可変集積インダクタ | |
US7547970B2 (en) | Semiconductor device | |
US6509805B2 (en) | LC resonance circuit and voltage-controlled oscillation circuit | |
JP4358185B2 (ja) | 電圧制御発振器、並びに、送信機及び受信機 | |
US20060028283A1 (en) | Symmetrical linear voltage controlled oscillator | |
JPH08256015A (ja) | 断熱形mos発振器 | |
JP3892383B2 (ja) | 電圧制御発振器 | |
US20050206465A1 (en) | Voltage control oscillator | |
JP4669130B2 (ja) | 発振装置 | |
EP2961062B1 (en) | Apparatus and methods for switch-coupled oscillators | |
JP2002151953A (ja) | 電圧制御発振器の周波数切替え装置 | |
US6566971B1 (en) | Method and circuitry for implementing a differentially tuned varactor-inductor oscillator | |
US7078980B2 (en) | Voltage controlled oscillator with switched tuning capacitors | |
Seshan et al. | Design of low power 2.4 GHz CMOS LC oscillators with low phase-noise and large tuning range | |
JP4511223B2 (ja) | 電圧制御型発振器集積回路 | |
US20010035797A1 (en) | Method and circuitry for implementing a differentially tuned varactor-inductor oscillator | |
JP2005236482A (ja) | Lc発振器 | |
WO2012056600A1 (ja) | 発振器 | |
JP2004274463A (ja) | 差動電子回路 | |
KR20140072996A (ko) | 능동 인덕터 및 이를 이용한 발진기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091222 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100302 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100419 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100419 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100628 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20101104 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101104 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110111 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110114 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4669130 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |