WO2002056456A1 - Oscillateur - Google Patents

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WO2002056456A1
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oscillator
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Koichi Akeyama
Peter Vancorenland
Original Assignee
Kawasaki Microelectronics, Inc.
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    • H—ELECTRICITY
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    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
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    • H03B5/1246—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance
    • H03B5/1253—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance the transistors being field-effect transistors

Definitions

  • the present invention relates to an oscillation device.
  • the oscillator was not mounted as a single component on the mobile device, but other functional components were mounted on the substrate of the semiconductor device provided in the mobile device. It is performed to form with it.
  • FIG. 6 is a circuit diagram of a conventional differential oscillator formed on a semiconductor substrate.
  • One end of each of the differential oscillators 100 shown in FIG. 6 is commonly connected to a power supply VDD.
  • a first LC tank consisting of an inductor 1 1 1—1 and a capacitor 1 1—2—1 with their other ends connected to each other, and one end connected to the power supply V DD and the other end connected.
  • a second LC tank consisting of an interconnected duct 1 1 1-2 and a capacity 1 1 2-2.
  • this differential oscillator includes an NM ⁇ S transistor 1 13 -1 disposed between the connection point of the inductor 1 1 1 -1 and the capacitor 1 1 2 -1 and the ground GND; An NM ⁇ S transistor 113-2 disposed between a connection point of the inductor 1111-2 and the capacitor 1122-2 and the ground GND is provided.
  • the gate of the NMOS transistor 113-1 is connected to the connection point between the inductor 111-2 and the capacitor 112-2.
  • the gate of the NMOS transistor 113__2 is connected to the connection point between the inductor 111-1-1 and the capacitor 111-1-1.
  • the differential oscillator 100 the first LC tank and the second LC tank are connected to the NMOS transistor 1 13—2 and 1 13—1 in a cross-coupled manner.
  • oscillation signals I— and I + out of phase with each other by 180 ° are output.
  • N MOS Transient evening 1 1 3 1 and 1 1 3 2 are 1 1 1—1, 1 1 It plays a role in compensating for the energy loss caused by the parasitic resistance of 1-2, and has a gain sufficient to compensate for this energy loss.
  • various methods have been proposed for forming the inductors 1 1 1 1 and 1 1 1-2, the differential oscillator 1 100 uses a standard CMOS process to implement the inductor 1 1 1-1 and 1 1 1-2. Since 11-1 and 11-2 are formed on a silicon substrate, there is an advantage that the manufacturing cost can be reduced.
  • FIG. 7 is a diagram showing an inductor formed on a silicon substrate in the differential oscillator shown in FIG.
  • FIG. 6 shows two inductors 1 1 1—1 and 1 1 1—2
  • FIG. 7 shows one of the two inductors 1 1 1—1 and 1 1 1—2. (Referred to as inductor 111) is shown as a representative.
  • FIG. 7 (a) shows a top view of a spiral inductor (on-chip inductor) 1 1 1.
  • FIG. 7B shows a cross-sectional view of the inductor 111.
  • the inductor 1 1 1 is formed by arranging a spiral conductive pattern 1 1 1 a in an insulating layer 1 2 2 provided on a silicon substrate 1 2 1. ing.
  • the inductor 111 formed in this way has the resistance component R1 of the helical conductor pattern 111a.
  • Capacity evening 1 1 1 b having a parasitic capacitance C s are present.
  • the silicon substrate 121 has a substrate resistance 111c having a resistance value Rs.
  • the capacitors 1 12-1 and 1 1-2-2 constituting the differential oscillator 100 are devices having a so-called voltage-controlled variable capacitance whose capacitance value changes according to an applied voltage. If a varactor or the like is used, a voltage controlled oscillator (VCO) that outputs an oscillation signal having an oscillation frequency corresponding to the control voltage can be realized.
  • VCO voltage controlled oscillator
  • one end of each of the capacitors 1 1 2—1 and 1 1 2—2 is connected to the power supply V DD , but in the case of the voltage controlled oscillator, the capacitors 1 1 2—1 and 1 1 2—2 May be connected to terminals of the variable capacitance control signal.
  • FIG. 8 is a diagram showing a small signal equivalent circuit for the oscillation signal I + in FIG.
  • vi represents a small signal potential of the oscillation signal I +.
  • the oscillation signal I— is input to the gate of the NMOS transistor 113-1, and the small signal current 1 V ig m generated by the gain g m , the capacitance value C inductance value of I Ndaku evening surrounded by a broken line L, the resistance component R 1, parasitic capacitance C s, is expressed by the substrate resistance R s.
  • the voltage controlled oscillator in order to widen the range of the variable frequency, it is necessary to keep capacitance values other than the capacitance value C of Barack as small as possible.
  • FIG. 9 is a diagram showing an equivalent circuit of the voltage-controlled oscillator shown in FIG. 8 when the silicon substrate has a sufficiently large fan value.
  • the current required for oscillation is considered to be proportional to the gain g m of the transistor required to keep oscillating.
  • the gain g m required for oscillation is
  • oscillation device is incorporated in, for example, a down-comparison unit of a receiver and is used as an image signal processing device when converting a high-frequency radio signal into a low-frequency radio signal.
  • FIG. 10 is a diagram showing a conventional Qaadratre oscillating device.
  • the Quadrature oscillator 110 shown in Fig. 10 is an oscillation proposed in the document "IEJ. Of Solid-State Circuits, April 1998
  • This oscillation device 110 is provided with two differential oscillation devices 100 shown in Fig. 6 described above, and among the two differential oscillation devices 100
  • the NMOS transistors 1 1 3—3 and 1 1 3—4 are provided in parallel with the NMOS transistors 1 1 3—1 and 1 1 3—2 that constitute the left differential oscillator 100.
  • the NMOS transistors 1 1 3 _ 5 and 1 1 3 — 6 are provided in parallel with the NMOS transistors 1 1 3 — 1 and 1 1 3 2 that constitute the differential oscillator 100 on the right side.
  • transistors 1 1 3—3 and 1 1 3—4 are connected to the NMOS transistors 1 1 3—1 and 1 1 3—2 that constitute the right-side differential oscillator 100, respectively.
  • the gates of the NMOS transistors 1 1 3—5, 1 1 3—6 are connected to the NMOS transistors 1 1 3—2, These are connected to the respective gates of 1 13-1 1.
  • each of the two NMOS transistors 1 13-1 and 1 13-2 is referred to as a differential loss compensation transistor.
  • the NMO S transistors 1 1 3 1 3 1 1 3—4, 1 1 3—5, 1 1 3 1 6 are referred to as Q uadrature phase holding transistors
  • the signal Q + of the quadrature oscillator 1 110 , Q—, I +, 1 _ represent the voltages V (Q +), V (Q—), V (1 +), and V (I _) It is.
  • V (Q + ) j V (I + )
  • V (I _) -V (I +)
  • V (Q—) -j V (I +)
  • FIG. 11 shows the oscillation signal I + of the Quadrature oscillator shown in Fig. 10.
  • FIG. 5 is a diagram showing a small signal equivalent path for the same.
  • the oscillation signal I + small signal voltage V of; the oscillation signal I- is input to the gate of the differential-type loss compensation transistor, the small signal current that generates the gain g m alpha one V ig m Q! And the oscillation signal Q— are input to the gate of the above-mentioned quadrature phase holding transistor, and the small signal current generated by the gain g m 3 + — j V i gm ⁇ Capacity value.
  • the inductance value L and the resistance component R 1 of the inductor Since the substrate resistance R s below the inductor is sufficiently large, the parasitic capacitance C s and the substrate resistance R s are not shown.
  • the oscillation frequency ⁇ when the quadrature oscillator 110 is driven by a small signal Is, as shown in equation (8),
  • the desired oscillation frequency ⁇ If we try to get the oscillation frequency ⁇ . Inductance having an inductance value L commensurate with is used. However, since the inductor has a parasitic resistance component, it is necessary to maintain oscillation by supplying a current of a magnitude commensurate with the magnitude of the parasitic resistance component. Thus, in the oscillation device, the parasitic resistance component of the inductor has a large effect on the current required to maintain oscillation, and there is a problem in reducing the power consumption of the oscillation device. Disclosure of the invention
  • the present invention has been made in view of the above circumstances, and has as its object to provide an oscillation device in which power consumption is reduced.
  • the oscillation device of the present invention that achieves the above object constitutes a closed circuit by being connected in series. It is characterized by having four inductors and four capacitors each having one end connected to each node which is a connection point between the above-mentioned inductors and the other end each being held at a DC potential. The other ends may be maintained at the same DC potential, but need not be so, and may be maintained at different DC potentials.
  • a capacitor having a variable capacitance value is used. In this case, the DC potential connected to the capacitor may be replaced with a variable capacitance control signal.
  • the oscillation device of the present invention has the above-mentioned four inductors and the above-mentioned four capacitors, as described in an embodiment to be described later, the oscillation of the inductor constituting the conventional oscillation device will be described.
  • an inductor having an inductance value larger than the inductance value oscillation can be performed at the same oscillation frequency as that of a conventional oscillation device.
  • an inductor having a large inductance value can reduce the effective parasitic resistance component, the current for maintaining the oscillation can be suppressed to be small, and thus the power consumption can be reduced.
  • the oscillation device is formed on a semiconductor substrate. Further, it is preferable that the inductor is formed of one or more layers of a conductor formed on the semiconductor substrate.
  • the oscillation device further includes a differential loss compensation transistor and a phase holding transistor at each of the nodes, thereby stabilizing oscillation and maintaining a phase difference.
  • the oscillation frequency of the oscillation device can be controlled by the change in the capacitance value.
  • VCO voltage controlled oscillator
  • One end of the capacitor whose capacitance value changes according to the control signal is connected to a node which is a connection point between the inductors, and the other end is a signal for controlling the capacitance value. May be connected.
  • At least a region below the inductor of the semiconductor substrate may have a higher substrate resistance value than a region other than the region.
  • a shallow trench isolation may be embedded in at least a region of the semiconductor substrate below the inductor.
  • the parasitic capacitance between the inductor and the semiconductor substrate can be reduced.
  • the opening-to-trench isolation may be formed in a lattice shape.
  • the shallow trench isolation is formed in a lattice pattern, current on the surface of the semiconductor substrate is blocked, and the substrate resistance can be increased.
  • At least a region directly below the inductor of the semiconductor substrate may be formed by preventing implantation of impurities.
  • FIG. 1 is a circuit diagram of an oscillation device according to one embodiment of the present invention.
  • Fig. 2 shows the equivalent circuit of the LC tank of the conventional oscillator and the oscillator shown in Fig. 1.
  • FIG. 4 is a diagram showing a comparison with an equivalent circuit of an LC tank.
  • FIG. 3 is a diagram showing an inductor formed on a silicon substrate of the oscillation device shown in FIG.
  • FIG. 4 is a diagram showing a small signal equivalent circuit of the oscillation device shown in FIG.
  • FIG. 5 is a diagram showing a small signal equivalent circuit equivalent to the small signal equivalent circuit shown in FIG. 4 for the oscillation signal 1+.
  • FIG. 6 is a circuit diagram of a conventional differential oscillator formed on a semiconductor substrate.
  • FIG. 7 is a diagram showing an inductor formed on a silicon substrate in the differential oscillator shown in FIG.
  • FIG. 8 is a diagram showing a small signal equivalent circuit of the differential oscillator shown in FIG.
  • FIG. 9 is a diagram showing an equivalent circuit of the oscillation device shown in FIG. 8 when the resistance value of the silicon substrate is sufficiently large.
  • FIG. 10 is a diagram showing a conventional Qaadratre oscillating device.
  • FIG. 11 is a diagram showing a small-signal equivalent circuit of the Qadrattur oscillator shown in FIG. 10.
  • FIG. 1 is a circuit diagram of an oscillation device according to one embodiment of the present invention.
  • Qu Adrature oscillation apparatus shown in FIG. 1 (hereinafter, simply referred to as oscillator) to 1 0, Capacity evening 1 2_1 each end of which is commonly connected to the power supply V DD, 1 2- 2, 1 2- 3, 1 One end is connected to each node N 1, N 2, N 3, N 4 which is the other end of each of the capacities 1 2— 1, 1 2— 2, 1 2— 3, 1 2— 4.
  • Connected inductors 11-1, 1, 11_2, 11_3, 11-4 are provided.
  • the oscillator 10 includes NMOS transistors 13-2, 13-3, 13-6, 1 between each of the nodes N1, N2, N3, N4 and the ground GND. 3 — ⁇ (corresponding to the differential loss compensating transistor according to the present invention) and the NMOS transistor 13-1, 13-4, 13-5, 13-8 (phase holding according to the present invention) (Corresponding to a transistor night).
  • the gates of the NMOS transistors 13-1, 13_4, 13-5, and 13-8 are connected to the other ends of the inductors 1-1-1, 11-2, 11-3, and 11-4, respectively. It is connected.
  • the gates of the NMOS transistors 13-2, 13-3, 13-6, and 13-7 are connected (cross-coupled) to the nodes N2, N1, N4, and N3.
  • node N1 is connected to the gate of the NMOS transistor 13__5, and the node N2 is connected to the gate of the NMOS transistor 1338.
  • node N3 is Node 13-4 is connected to the gate, and Node N 4 is connected to the gate of NMO Transistor 13-1.
  • the NMOS transistors 13-2, 13-3, 13-3, 13-3-7 are the parasitic resistances of the inductors 11-1-1, 11-2, 11-3, 11-4 It plays a role in compensating for the energy loss caused by energy. Further, the NMOS transistors 13-2 and 13-3 hold the signals ⁇ + and I- of the oscillator 10 so that the phases thereof are shifted 180 degrees from each other, and the NMOS transistors 13-6 and 1 Reference numeral 3-7 plays a role in causing the signals Q + and Q of the oscillator 10 to be out of phase with each other by 180 degrees.
  • the NM OS transistors 13_1, 13-4, 13-5, and 13-8 are 90 degrees out of phase with the signals Q + , Q_, I +, and I— of the oscillator 10. It has a role to keep.
  • Constant current sources 14-1, 14-2, 14-3, and 144 are respectively connected between the nodes Nl, N2, N3, and N4 and the power supply VDD . If the oscillating frequency is controlled using a varactor whose capacitance changes according to the control signal voltage as the capacitors 12-1, 12-2, 12-3, and 12-4, the voltage control oscillation A device (VCO; Voltage Controlled Oscillator) is obtained.
  • VCO Voltage Controlled Oscillator
  • FIG. 2 is a diagram showing a comparison between an equivalent circuit of the LC tank of the conventional oscillator and the equivalent circuit of the LC tank of the oscillator shown in FIG.
  • the LC tank of a conventional oscillator is composed of an inductor 11 1 and a capacitor 11 2 that have one end commonly connected to the power supply V DD and the other end connected to each other.
  • the oscillator 10 of the present embodiment has four inductors 11-1-1, 11-3, and 11-2 connected in series to form a closed circuit. , 1 1—4 and each of the nodes N l, N 3, N 2, and N 4, which are the connection points between the inductors, are connected at one end, and the other ends are held at the power supply V DD. It has four capacities 1 2— 1, 1 2— 3, 1 2 — 2, and 1 2—4.
  • FIG. 3 shows the inductor formed on the silicon substrate of the oscillator shown in Fig. 1.
  • FIG. 3 shows four inductors 1 1—1, 1 1—2, 1 1 _ 3 and 1 1—4.
  • four inductors 1 1—1 and 1 1—2 One of the inductors (referred to as Inductor 11) out of 11_3 and 11-4 is shown as a representative.
  • FIG. 3A shows a top view of the spiral inductor 11.
  • FIG. 3B shows a cross-sectional view of the inductor 11.
  • the inductor 11 is formed of a two-layer conductor pattern 11a in an insulating layer 22 provided on a silicon substrate 21.
  • At least a region below the inductor 11 of the silicon substrate 21 is set to have a higher substrate resistance value than regions other than the region.
  • at least a region below the inductor 11 of the silicon substrate 21 is filled with a trench isolation.
  • the shallow trench isolation is formed in a lattice.
  • At least a region directly below the inductor 11 of the silicon substrate 21 may be formed by preventing impurity implantation. In this way, the resistivity of the silicon substrate 21 may be increased. Further, a shallow trench isolation may be embedded in the entire area below the inductor 11.
  • FIG. 4 is a diagram illustrating a small-signal equivalent circuit of the oscillation device illustrated in FIG. 1 with respect to the oscillation signal I + .
  • the oscillation signal I + small signal V; and the oscillation signal 1 _ is input to the gate of the differential loss compensation transistor, the small signal generated by the gain g m a a current one V ig m a, the oscillation signal Q- is input to the gate of the Q Uadrature phase holding transistors, small signal current generated by the gain g m / 3 - and j V ig m beta, capacity evening capacity It is represented by the value C, the inductance value L of the inductance, and the resistance component R 1. However, since the resistance value R s of the silicon substrate below the ingot is sufficiently large, the substrate resistance value R s and the parasitic capacitance C s are not shown.
  • This equivalent circuit is equivalent to the small signal equivalent circuit shown in FIG. 5 below for the oscillation signal 1+.
  • the oscillation frequency in the present embodiment is twice as large as that of the conventional technology.
  • the gain g m of the transistor required to maintain the oscillation is equal to each other, as shown in Expression (5) in the prior art and Expression (9) in the present embodiment.
  • the advantage of the present embodiment is that the on-chip inductor whose inductance value is twice as large as that of the conventional technology is required to realize the same oscillation frequency, as is clear from the comparison between Expressions (8) and (12). Can be used.
  • an inductor with a larger inductance value (L value) can reduce the effective parasitic resistance component. However, power consumption can be reduced.
  • the value of the gain g m required for the transistor can be suppressed to 1 Z 2 to 1/4.
  • the amount of current that must be applied to maintain oscillation can be considered to be proportional to the value of the required gain g m , so that power consumption can be reduced to 1/2 to 1/4. become.
  • the four capacitors may be connected to the terminal of the capacitance control signal instead of the DC potential.
  • the differential loss compensation transistor and the phase holding transistor are described using the NMOS transistor.
  • the differential MOS transistor may be a PMOS transistor or a bipolar transistor.

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Description

明細書
技術分野
本発明は、 発振装置に関する。 背景技術
従来より、 携帯機器の小型化や低消費電力化を図るために、 発振装置を携帯 機器に単独部品として実装せずに、 その携帯機器に備えられた半導体装置の基 板上に他の機能部品とともに形成するということが行なわれている。
図 6は、 従来の、 半導体基板上に形成された差動型発振装置の回路図である 図 6に示す差動型発振装置 1 0 0には、各一端が電源 VDDに共通接続される とともに各他端が互いに接続されたインダクタ 1 1 1—1およびキャパシ夕 1 1 2— 1からなる第 1の L Cタンクと、各一端が電源 VDDに接続されるとと もに各他端が互いに接続されたィンダク夕 1 1 1—2およびキャパシ夕 1 1 2— 2からなる第 2の L Cタンクが備えられている。 また、 この差動型発振装 置には上記ィンダクタ 1 1 1—1およびキャパシタ 1 1 2— 1の接続点とグ ラウンド G N Dとの間に配置された N M〇 S トランジスタ 1 1 3— 1と、 上記 インダクタ 1 1 1 _2およびキャパシタ 1 1 2— 2の接続点とグラウンド G NDとの間に配置された NM〇 S トランジスタ 1 1 3— 2とが備えられてい る。 NMOS トランジスタ 1 1 3—1のゲートは、 インダクタ 1 1 1—2およ びキャパシタ 1 1 2— 2の接続点に接続されている。 また、 NMO S 卜ランジ スタ 1 1 3__2のゲートは、 ィンダクタ 1 1 1— 1およびキャパシタ 1 1 2— 1の接続点に接続されている。
この差動型発振装置 1 0 0では、 これら第 1の L Cタンクと、 第 2の L C夕 ンクとが、 NMO S 卜ランジス夕 1 1 3— 2， 1 1 3— 1にクロスカツプルに 接続されて、 互いに 1 8 0 ° 位相のずれた発振信号 I—， I +が出力される。 N MO S 卜ランジス夕 1 1 3 1， 1 1 3 2は、 インダク夕 1 1 1— 1， 1 1 1—2が有する寄生抵抗などによるエネルギー損失を補う役割を担うととも に、 このエネルギー損失を補うのに十分な利得を有する。 尚、 インダクタ 1 1 1— 1， 1 1 1—2の形成方法には様々な形成方法が提案されているが、 この 差動型発振装置 1 0 0では、 CMOSの標準プロセスを用いてインダクタ 1 1 1—1， 1 1 1—2がシリコン基板上に形成されており、 このため製造コスト が安価で済むという利点を有する。
図 7は、 図 6に示す差動型発振装置の、 シリコン基板上に形成されたインダ クタを示す図である。
尚、 図 6には 2つのインダクタ 1 1 1— 1， 1 1 1—2が示されているが、 この図 7では 2つのインダクタ 1 1 1— 1 , 1 1 1—2のうちの 1つ （インダ クタ 1 1 1と称する） を代表して示す。
図 7 (a) には、 らせん状のィンダクタ (オンチップインダクタ） 1 1 1の 上面図が示されている。 また、 図 7 (b) には、 そのインダクタ 1 1 1の断面 図が示されている。 ィンダク夕 1 1 1は、 図 7 (b) に示すように、 シリコン 基板 1 2 1上に設けられた絶縁層 1 2 2内にらせん状の導体パターン 1 1 1 aを配置することにより形成されている。 このように形成されたィンダク夕 1 1 1は、 らせん状の導体パターン 1 1 1 aが有する抵抗成分 R 1を有する。 ま た、 導体パターン 1 1 1 aとシリコン基板 1 2 1との間には、 寄生容量値 C s を有するキャパシ夕 1 1 1 bが存在する。 さらに、 シリコン基板 1 2 1には、 抵抗値 Rsを有する基板抵抗 1 1 1 cが存在する。
尚、 差動型発振装置 1 0 0を構成するキャパシタ 1 1 2— 1， 1 1 2— 2と して、 印加電圧によって容量値が変化する、 いわゆる電圧制御可変容量を有す るデバイスであるバラクタ等を用いれば、 制御電圧に応じた発振周波数の発振 信号を出力する電圧制御発振装置 （VCO ; V o l t a g e C o n t r o l l e d O s c i l l a t o r) が実現できる。 図 6ではキャパシタ 1 1 2— 1 , 1 1 2— 2のそれぞれの一端は電源 VDDに接続されているが、 電圧制御発 振装置の場合、 キャパシタ 1 1 2— 1， 1 1 2— 2のこれらの一端は、 可変容 量制御信号の端子へ接続されていてもよい。
図 8は、 図 6の発振信号 I +に対する小信号等価回路を示す図である。 ここで v iは発振信号 I +の小信号電位を表わす。 この小信号等価回路は発振 信号 I—が NMOS トランジスタ 1 1 3—1のゲ一トに入力されて、利得 gmに より生成する小信号電流一 V i g m、 バラク夕の容量値 Cと、 破線で囲まれたィ ンダク夕のインダクタンス値 L,抵抗成分 R 1，寄生容量値 C s,基板抵抗値 R s とで表現される。 ここで、 電圧制御発振装置の場合、 可変周波数の範囲を広く するためには、 バラク夕の容量値 C以外の容量値をできるだけ小さく保つ必要 がある。 この観点から、 寄生容量値 Csをできるだけ小さくすることが重要で ある。 図 8に示す電圧制御発振装置で高周波数の発振を行なう場合、 インダク 夕の下部に配置されたシリコン基板の抵抗値 R sを大きく設定すれば、 寄生容 量値 C sの、 発振周波数に対する影響を小さく抑えることができる。 ここで、 シリコン基板の抵抗値 Rsが十分に大きい場合、 図 8に示す等価回路は、 近似 的に図 9に示す等価回路に置き換えることできる。
図 9は、 図 8に示す電圧制御発振装置の、 シリコン基板の抵枋値が十分に大 きい場合の等価回路を示す図である。
この等価回路では、 インダクタの抵抗成分 R 1が小さければ小さいほど、 発 振に必要な電流を低減することができる。 一般に、 発振に必要な電流は、 発振 しつづけるために必要なトランジス夕の利得 gmに比例すると考えられる。 こ こで、 発振に必要な利得 gmは
gm> ( 1 XRP) ( 1 )
と表わされる。 尚、 Rpは、
RP = R 1 ( 1 +Q2) …… （2)
と表わされる。 また、 Qは、
Q= (c 0L/R 1 ) …… (3)
と表わされる。
さらに、 発振周波数 ω。は、
ω 0 ( 1 /L C) 1/2 …… (4)
と表わされる。
近年、 無線通信トランシーバー技術の発達とともに、 数 GHz レベルの高周 波数で互いに位相が 9 0度ずれてなる 2つの発振信号 （ I信号および Q信号と 称する） を出力する発振装置 （Qu a d r a t u r e発振装置） の必要性が高 まっている。 このような発振装置は、 例えばレシーバーのダウンコンパージョ ン部に組み込まれ、 高周波の無線信号を低周波の無線信号に変換処理する際の イメージ信号処理装置として用いられる。
図 1 0は、 従来の Q u a d r a t u r e発振装置を示す図である。
図 1 0に示す Q u a d r a t u r e発振装置 1 1 0は、 文献 「 I E E E J . o f S o l i d— S t a t e C i r c u i t s , Ap r i l 1 9 9 8•••P a r t i ； A r c h i t e c t u r e & T r a n s m i t t e r J に提案された発振装置であり、 この発振装置 1 1 0には、 前述した図 6に示す 差動型発振装置 1 0 0が 2つ備えられている。 また、 2つの差動型発振装置 1 0 0のうちの左側の差動型発振装置 1 0 0を構成する NMO S トランジスタ 1 1 3— 1 , 1 1 3— 2に並列に NMO S トランジスタ 1 1 3— 3 , 1 1 3_ 4が備えられている。 さらに、 右側の差動型発振装置 1 0 0を構成する NMO S トランジスタ 1 1 3— 1， 1 1 3_2に並列に NM OS トランジスタ 1 1 3 _5 , 1 1 3— 6が備えられている。 NMO S トランジスタ 1 1 3— 3 , 1 1 3— 4の各ゲートは、 右側の差動型発振装置 1 0 0を構成する NMO S トラン ジス夕 1 1 3— 1， 1 1 3— 2の各ゲートに接続されている。 また、 NMO S トランジスタ 1 1 3— 5, 1 1 3— 6の各ゲートは、 左側の差動型発振装置 1 0 0を構成する NMO S トランジスタ 1 1 3— 2， 1 1 3— 1の各ゲートに接 続されている。 ここで、 各 2つの NMO S 卜ランジス夕 1 1 3— 1， 1 1 3— 2を差動型損失補償用トランジスタと称する。 また、 NMO S トランジスタ 1 1 3一 3, 1 1 3— 4, 1 1 3— 5， 1 1 3一 6を Q u a d r a t u r e位相 保持用トランジス夕と称する。 この Qu a d r a t u r e発振装置 1 1 0の信 号 Q + , Q—， I +, 1 _が表わす電圧 V (Q+) , V (Q— ) , V ( 1 +) , V ( I _) は、 下記のように相互に位相が 9 0度ずれた電圧である。
V (Q+) = j V ( I +)
V ( I _) =- V ( I +)
V (Q— ) = - j V ( I +)
図 1 1は、 図 1 0に示す Q u a d r a t u r e発振装置の、 発振信号 I +に 対する小信号等価 路を示す図である。
この等価回路には、 発振信号 I +の小信号電位 V ;と、 発振信号 I—が上記差 動型損失補償用トランジスタのゲートに入力されて、 利得 g m αにより生成す る小信号電流一 V i gmQ!と、 発振信号 Q—が上記 Qu a d r a t u r e位相保 持用トランジスタのゲートに入力されて、 利得 gm3により生成する小信号電 流 +— j V i gm ^と、 キャパシ夕の容量値。と、 インダク夕のインダクタンス 値 Lおよび抵抗成分 R 1 とで表現される。 尚、 インダクタ下方の基板抵抗値 R sは十分に大きいため、 寄生容量値 C s，基板抵抗値 Rsは図示省略してある。
この小信号等価回路から、 前述した差動発振装置 1 00の場合と近似的に同 じ解が得られる。
gm> (1ZRP) …… (5)
RP = R 1 (1 +Q2) …… (6)
Q= (ω。： LZR 1 ) …… (7)
ω0= (1XLC) 1/2 …… (8)
上述したように、 Qu a d r a t u r e発振装置 1 10を小信号で駆動した 場合の発振周波数 ω。は、 （8) 式に示すように、
ω。二 （ 1 ZL C) 1/2
と表わされる。 ここで、 所望の発振周波数 ω。を得ようとする場合、 その発振 周波数 ω。に見合ったィンダクタンス値 Lを有するインダク夕が使用される。 しかし、 そのインダクタには寄生抵抗成分が'あるため、 この寄生抵抗成分の大 きさに見合つた大きさの電流を流して発振を維持する必要がある。 このように 、 発振装置では、 インダクタが有する寄生抵抗成分の、 発振を維持するために 必要な電流に対する影響は大きく、 発振装置の消費電力の低減化にあたり問題 がある。 発明の開示
本発明は、 上記事情に鑑み、 消費電力の低減化が図られた発振装置を提供す ることを目的とする。
上記目的を達成する本発明の発振装置は、 直列接続されて閉回路を構成する 4個のインダクタと、 上記ィンダク夕どうしの接続点である各ノードに各一端 が接続され各他端がそれぞれ D C電位に保持される 4個のキャパ夕とを有す ることを特徴とする。 尚、 これらの各他端は同一の D C電位に保持されるもの であってもよいが、 そうである必要はなく、 別々の D C電位に保持されるもの であってもよい。 また、 電圧制御発振装置の場合、 容量値が可変のキャパシタ が使われるが、 この場合は上記キャパシ夕に接続する D C電位を可変容量制御 信号におきかえてもよい。
本発明の発振装置は、 上記 4個のィンダクタと上記 4個のキャパ夕とを有す るものであるため、 後述する実施形態で説明するように、 従来の発振装置を構 成するィンダクタのィンダクタンス値よりも大きなィンダクタンス値を有す るインダクタにより、 従来の発振装置の発振周波数と同じ発振周波数で発振す ることができる。 ここで、 大きなインダクタンス値を有するインダクタの方が 、 実効的な寄生抵抗成分を減少させることができるため、 発振を維持するため の電流を小さく抑えることができ、 従って消費電力の低減化が図られる。
ここで、 上記発振装置は、 半導体基板上に形成されてなることが好ましい。 また、 上記インダクタは、 上記半導体基板上に形成された 1層または複数層 の導電体で形成されたものであることが好ましい。
特に、 複数層の導電体でインダクタを形成すると、 寄生抵抗成分が減少した ィンダクタを形成することができ、 消費電力を一層低減することができる。 また、 上記発振装置は、 さらに上記各ノードに差動型損失補償トランジスタ と位相保持用トランジスタを備えることにより、 発振の安定化が図られ、 位相 差が保持される。
さらに、 上記キャパシ夕に、 制御信号電圧に応じて容量値が変化するものを 用いれば、 その容量値の変化により上記発振装置の発振周波数を制御すること もできる。
このようにすると、 電圧制御発振装置 （VCO ; V o l t a g e C o n t r o l l e d O s c i l l a t o r) を形成することができる。
また、 上記制御信号に応じて容量値が変化する上記キャパシ夕の一端はィン ダクタどうしの接続点であるノードに接続され、 他端が容量値を制御する信号 に接続されていてもよい。
さらに、 上記半導体基板の少なくとも上記インダクタ下方の領域は、 その領 域以外の領域と比較して基板抵抗値が高く設定されてなるものであってもよ い。
このようにすると、 高周波の発振電流が半導体基板に流れ込むエネルギー損 失を低減できる。
また、 上記半導体基板の少なくとも上記インダクタ下方の領域には、 シャロ —トレンチアイソレーションが埋め込まれていてもよい。
ィンダクタ下方の領域に、 シヤロートレンチアイソレーションが埋め込まれ ていると、 インダクタと半導体基板との間の寄生容量値を小さく抑えることが できる。
さらに、 上記シャ口一トレンチアイソレーションは格子状に形成されていて もよい。
シヤロートレンチアイソレ一ションを格子状に形成すると、 半導体基板表面 での電流が阻止され、 基板抵抗値を高めることができる。
また、 上記半導体基板の少なくとも上記インダクタの真下の領域は、 不純物 の注入を阻止して形成されたものであってもよい。
このようにすると、 半導体基板の抵抗率を高めることができる。 図面の簡単な説明
図 1は、 本発明の一実施形態の発振装置の回路図である。
図 2は、 従来の発振装置の L Cタンクの等価回路と、 図 1に示す発振装置の
L Cタンクの等価回路とを比較して示す図である。
図 3は、 図 1に示す発振装置の、 シリコン基板上に形成されたインダクタを 示す図である。
図 4は、 図 1に示す発振装置の、 小信号等価回路を示す図である。
図 5は、 発振信号 1 +に対して、 図 4に示す小信号等価回路と等価な小信号 等価回路を示す図である。
• 図 6は、 従来の、 半導体基板上に形成された差動型発振装置の回路図である 図 7は、 図 6に示す差動型発振装置の、 シリコン基板上に形成されたインダ クタを示す図である。
図 8は、 図 6に示す差動型発振装置の小信号等価回路を示す図である。 図 9は、 図 8に示す発振装置の、 シリコン基板の抵抗値が十分に大きい場 合の等価回路を示す図である。
図 1 0は、 従来の Q u a d r a t u r e発振装置を示す図である。
図 1 1は、 図 1 0に示す Q u a d r a t u r e発振装置の、 小信号等価回 路を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施形態について説明する。
図 1は、 本発明の一実施形態の発振装置の回路図である。
図 1に示す Qu a d r a t u r e発振装置 （以下、 単に発振装置と略記する ) 1 0には、 各一端が電源 VDDに共通接続されたキャパシ夕 1 2_1， 1 2— 2 , 1 2— 3， 1 2— 4と、 それらキャパシ夕 1 2— 1 , 1 2— 2， 1 2— 3 , 1 2— 4の各他端である各ノード N 1 , N 2 , N 3 , N 4に各一端が接続された インダクタ 1 1— 1， 1 1_2 , 1 1_3 , 1 1—4とが備えられている。
また、 この発振装置 1 0には、 各ノード N 1 , N 2 , N 3 , N 4とグラウン ド GNDとの間に、 NMOS トランジスタ 1 3— 2， 1 3— 3， 1 3— 6 , 1 3 —Ί (本発明にいう差動型損失補償用トランジスタに相当） と、 NMO S トラ ンジスタ 1 3— 1 , 1 3—4, 1 3— 5 , 1 3— 8 (本発明にいう位相保持用ト ランジス夕に相当） とが備えられている。 NMO S トランジスタ 1 3— 1， 1 3_4， 1 3— 5， 1 3— 8の各ゲートは、 インダクタ 1 1— 1， 1 1— 2 , 1 1 — 3 , 1 1—4の各他端に接続されている。 また、 NMO S トランジスタ 1 3 — 2 , 1 3— 3 , 1 3— 6 , 1 3— 7の各ゲートは、 各ノード N 2，N 1 , N 4 , N 3に接続 (クロスカツプル接続) されている。 さらに、 ノ一ド N 1が NMO S トランジスタ 1 3__5のゲ一トに接続され、 ノード N 2が NMO S トランジ ス夕 1 3 8のゲートに接続されている。 また、 ノード N 3が NMO S トラン ジス夕 1 3— 4のゲ一トに接続され、 ノード N 4が NMO S 卜ランジス夕 1 3 — 1のゲートに接続されている。
NMO S トランジスタ 1 3— 2， 1 3— 3, 1 3— 6, 1 3— 7は、 インダク 夕 1 1— 1 , 1 1— 2, 1 1— 3, 1 1—4が有する寄生抵抗などによるエネル ギ一損失を補う役割を担っている。 さらに、 NMO S トランジスタ 1 3— 2， 1 3— 3は発振装置 1 0の信号 Ι +, I—を相互に位相が 1 8 0度ずれるように 保持し、 NMOS 卜ランジスタ 1 3— 6, 1 3— 7は発振装置 1 0の信号 Q +， Q を相互に位相が 1 80度ずれるようにする役割を担っている。 また、 NM OS トランジスタ 1 3_1， 1 3— 4, 1 3— 5， 1 3— 8は、 この発振装置 1 0の信号 Q + , Q_， I +， I—を相互に位相が 9 0度ずれるように保持する役割 を担っている。 各ノード N l , N 2 , N 3 , N 4と電源 VDDの間には、 それぞ れ定電流源 1 4— 1， 14— 2， 14— 3， 14 4が接続されている。 尚、 キャパシタ 1 2— 1 , 1 2— 2, 1 2— 3， 1 2— 4として、 制御信号電圧に応 じて容量値が変化するバラクタを用いて発振周波数を制御すると、 電圧制御発 振装置 （VCO ; V o l t a g e C o n t r o l l e d O s c i l l a t o r ) が得られる。
次に、 本実施形態の発振装置 1 0の特徴について、 図 2および図 3を参照し て説明する。
図 2は、 従来の発振装置の L Cタンクの等価回路と、 図 1に示す発振装置の L Cタンクの等価回路とを比較して示す図である。
従来の発振装置の L Cタンクは、 図 2 (a) に示すように、 各一端が電源 V DDに共通接続されるとともに各他端が互いに接続されたインダクタ 1 1 1お よびキャパシタ 1 1 2からなる構成である。 一方、 本実施形態の発振装置 1 0 は、 図 2 (b) に示すように、 直列接続されて閉回路を構成する 4個のインダ クタ 1 1— 1 , 1 1— 3， 1 1— 2, 1 1—4と、 上記ィンダク夕どうしの接続 点である各ノ一ド N l， N 3 , N 2 , N 4に各一端が接続され各他端がそれぞ れ電源 VDDに保持される 4個のキャパ夕 1 2— 1 , 1 2— 3, 1 2__2 , 1 2一 4とを有する。
図 3は、 図 1に示す発振装置の、 シリコン基板上に形成されたインダクタを 示す図である。
尚、 図：！には、 4つのインダクタ 1 1— 1 , 1 1— 2， 1 1 _ 3 , 1 1—4が 示されているが、 この図 3では 4つのインダク夕 1 1— 1， 1 1— 2 , 1 1 __ 3 , 1 1—4のうちの 1つのインダクタ （インダク夕 1 1と称する） を代表して 示す。
図 3 ( a ) には、 らせん状のインダクタ 1 1の上面図が示されている。 また 、 図 3 ( b ) には、 そのインダクタ 1 1の断面図が示されている。 インダクタ 1 1は、 図 3 ( b ) に示すように、 シリコン基板 2 1上に設けられた絶縁層 2 2内に 2層の導体パターン 1 1 aで形成されている。
また、 上記シリコン基板 2 1の少なくともインダクタ 1 1下方の領域は、 そ の領域以外の領域と比較して基板抵抗値が高く設定されている。 具体的には、 このシリコン基板 2 1の少なくともィンダクタ 1 1下方の領域には、 シャ口一 トレンチアイソレーションが埋め込まれている。 このようにインダクタ 1 1の 下方の領域に、 シヤロートレンチアイソレ一ションを埋め込むことで、 インダ クタ 1 1とシリコン基板 2 1と間の寄生容量値を小さく抑えることができる。 また、 このシヤロートレンチアイソレ一ションは格子状に形成されている。 こ のようにシャ口一トレンチアイソレーションを格子状に形成することにより、 シリコン基板 1 1の表面での電流が阻止されて、 シリコン基板 2 1の抵抗値が 高められている。 また、 シリコン基板 2 1のうねりを小さくするという効果も ある。
尚、 シリコン基板 2 1の少なくともインダクタ 1 1の真下の領域は、 不純物 の注入を阻止して形成されたものであってもよい。 このようにしてシリコン基 板 2 1の抵抗率を高めてもよい。 また、 インダクタ 1 1の下方の領域全面に、 シヤロートレンチアイソレ一ションを埋め込んでもよい。
上述した、 インダクタ 1 1の下方の領域全面にシャ口一トレンチアイソレー ションを埋め込んだり、 シヤロートレンチアイソレーションを格子状に形成し たり、 あるいはインダクタ 1 1の真下の領域を不純物の注入を阻止して形成し たりする手法は、 新たなマスクの追加を必要としないため、 コスト的に負担が なく、 産業的に極めて有効な方法である。 図 4は、 図 1に示す発振装置の、 発振信号 I +に対する小信号等価回路を示 す図である。
図 4に示す小信号等価回路は、 発振信号 I +の小信号 V ;と、 発振信号 1 _が 上記差動型損失補償用トランジスタのゲートに入力されて、 利得 gmaにより 生成する小信号電流一 V i g m aと、 発振信号 Q—が上記 Q u a d r a t u r e 位相保持用トランジスタのゲートに入力されて、 利得 gm/3により生成する小 信号電流— j V i gmβと、 キャパシ夕の容量値 Cと、 ィンダク夕のィンダクタ ンス値 L及び抵抗成分 R 1 とにより表現される。 但し、 イングクタ下方のシリ コン基板の抵抗値 Rsは十分に大きいため、その基板抵抗値 Rsおよび寄生容量 C sは図示省略してある。 この等価回路は、 発振信号 1 +に関しては、 以下の図 5に示す小信号等価回路と等価である。
この小信号等価回路を解くと、 以下の解が得られる。
gm> ( 1/ p) …… （9)
RP = R 1 ( 1 +Q2) …… ( 1 0)
Q= (W0L/R 1 ) …… ( 1 1 )
ω o= (2/L C) 1/2 …… ( 1 2)
ここで、 本実施形態と従来技術との相違点について説明する。 同じ製造技術 、 同じキャパシタ、 同じインダクタを使用して、 Qu a d r a t u r e発振装 置を構成した場合、 従来の Qu a d r a t u r e発振装置 （図 1 0参照） にお ける発振周波数 ω。は、 （8) 式に示すように
ω L C)
と表わされる。
一方、 本実施形態の Q u a d r a t u r e発振装置 1 0における発振周波数 ω。は （ 1 2 ) 式に示すように
ω0= (2/L C) 1/2
と表わされる。 これら （8) 式と （ 1 2) 式との比較より、 本実施形態では発 振周波数が従来技術に対して 2倍となる。 その発振を保持するために必要な トランジスタの利得 gmは、 従来技術における （ 5) 式と本実施形態における (9) 式に示されるように、 互いに等しい。 本実施形態の優位性は、 （ 8) 式と （1 2) 式との比較から明らかなように 、 同じ発振周波数を実現するのに、 従来技術よりもインダクタンス値が 2倍大 きいオンチッブインダクタを使用することが可能であることに起因する。 ィン ダクタ 1 1 (図 3参照） を形成する場合、 以下の具体例で示すように、 インダ クタンス値 （L値） の大きいインダクタの方が、 実効的な寄生抵抗成分を減少 させることができ、 消費電力を低減することができる。 以下、 本実施形態の優 位性について具体例をあげて説明する。
ィンダクタの L値や寄生抵抗 R 1はプロセス技術やレイァゥトパターンに 依存する。 あるプロセスをベースに、 メタル 1層を使わずに、 メタル 2, 3， 4層を並行に利用したィンダクタの特性シミュレ一ションを行なうと、 例えば 半径が 1 0 0 um、 メタル線幅 8 um、 メタル間スペース 1. 2 um、 巻数 3 のインダクタを使用した場合、 L= 2. 4 5 n H、 R 1 = 1. 9 Ωのインダク タを生成することができる。 発振装置に使用するキャパシタの容量値 （C値） を 5 p F (もちろんバラク夕でも構わないが、 比較のため C値を一定とする） とすれば、 従来の技術では、 （8) 式より、 1. 44 GH zで発振する発振装 置が得られる。 このとき必要な利得 gmは （ 5) 式より、 次のようになる。
gm> 3. 8mA/V (従来技術）
同じ 1. 4 GH zの発振周波数を、 本実施形態で実現する場合を考える。 一 般に、 図 3に示すインダクタを形成する場合、 メタルの線幅を太くしてかつ径 を大きくしていけば、 R 1の値を大きくすることなく （むしろ小さくなる場合 も多い） 、 L値の大きいインダク夕が得られる。 この場合、 インダク夕面積が 大きくなるため、 ィンダクタ直下の半導体基板との間の容量値 C sも大きくな るが、 基板抵抗の値が十分に大きければ、 高周波での寄生容量値 Csの発振周 波数への影響等は小さく、 従ってここでは無視することができる。 同じ技術を 用いて、 半径が 2 0 0 um、 メタル線幅が 1 6 um、 メタル間スペース 1. 2 urn, 巻数 3のインダクタを使用した場合、 L = 4. 9 nH、 R 1 = 1 , 6 Ω のインダク夕を生成することができる。 従来技術の説明の場合と同様に、 使用 する C値を 5 p Fとすれば、 L値が 2倍であるから、 （ 1 2) 式より、 本実施 形態でも、 1. 44 GH zで発振する発振装置が得られる。 このとき必要な利 得 gmは （9) 式より、 次のようになる。
gm> 1 - 3mA/V (本実施形態）
以上のように本実施形態では、 トランジスタに必要な利得 gmの値を 1 Z 2 〜 1 /4に抑えることができる。 発振を維持するために流し込まなくてはなら ない電流量は、 必要な利得 gmの値に比例していると考えてよく、 従って消費 電力を 1 / 2〜 1 /4に低減することが可能になる。
尚、 本実施形態では、 発振装置を構成する 4個のキャパ夕は電源 VDDに保持 された例で説明したが、 これに限られるものではなく、 本発明は、 4個のキヤ パタは D C電位に保持されていればよい。
また、 容量可変のキャパシタシタを用いて電圧制御発振装置を形成する場合 は、 4個のキャパシ夕シタは上記 DC電位でなく、 容量制御信号の端子に接続 されていてもよい。
また、 本実施形態では、 差動型損失補償トランジスタおよび位相保持用トラ ンジス夕は NMO S トランジスタを用いて説明したが、 PMO S トランジスタ でもよいし、 あるいはバイポーラ

Claims

請求の範囲
1 . 直列接続されて閉回路を構成する 4個のインダクタと、 前記インダク 夕どうしの接続点である各ノードに各一端が接続され各他端がそれぞれ D C 電位に保持される 4個のキャパ夕とを有することを特徴とする発振装置。
2 . 前記発振装置は、 半導体基板上に形成されてなることを特徴とする請 求項 1記載の発振装置。
3 . 前記インダクタは、 前記半導体基板上に形成された 1層または複数層 の導電体で形成されたものであることを特徴とする請求項 2記載の発振装置。
4 . 前記発振装置は、 さらに前記各ノードに差動型損失補償
と位相保持用トランジスタを備えたことを特徴とする請求項 1から 3のうち いずれか 1項記載の発振装置。
5 . 前記キャパシタは、 制御信号に応じて容量値が変化するものであり、 該容量値の変化により前記発振回路の発振周波数を制御することを特徴とす る請求項 1から 4のうちいずれか 1項記載の発振装置。
6 . 前記制御信号に応じて容量値が変化する前記キャパシタの一端はィン ダク夕どうしの接続点であるノードに接続され、 他端が容量値を制御する信号 に接続されていることを特徴とする請求項 1から 5のうちいずれか 1項記載 の発振装置。
7 . 前記半導体基板の少なくとも前記インダクタ下方の領域は、 該領域以 外の領域と比較して基板抵抗値が高く設定されてなることを特徴とする請求 項 2から 6のうちいずれか 1項記載の発振装置。
8 . 前記半導体基板の少なくとも前記インダクタ下方の領域には、 シャロ 一トレンチアイソレーションが埋め込まれてなることを特徴とする請求項 7 記載の発振装置。
9 . 前記シヤロートレンチアイソレ一ションは格子状に形成されているこ とを特徴とする請求項 8記載の発振装置。
1 0 . 前記半導体基板の少なくとも前記インダクタの真下の領域は、 不純 物の注入を阻止して形成されたことを特徴とする請求項 2から 6のうちいず れか 1項記載の発振装置。
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