JP2002208818A - 発振装置 - Google Patents
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
- H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
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- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
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- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
- H03B5/1246—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance
- H03B5/1253—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising transistors used to provide a variable capacitance the transistors being field-effect transistors
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 消費電力の低減化が図られた発振装置を提供
する。 【解決手段】 直列接続されて閉回路を構成する４個の
インダクタ１１＿１,１１＿３,１１＿２,１１＿４と、
上記インダクタ１１＿１,１１＿３,１１＿２,１１＿４
どうしの接続点である各ノードＮ１，Ｎ３，Ｎ２，Ｎ４
に各一端が接続され各他端がそれぞれ電源ＶDDに保持さ
れる４個のキャパタ１２＿１,１２＿３,１２＿２,１２
＿４とを有する発振装置１０を半導体基板上に形成し
た。
する。 【解決手段】 直列接続されて閉回路を構成する４個の
インダクタ１１＿１,１１＿３,１１＿２,１１＿４と、
上記インダクタ１１＿１,１１＿３,１１＿２,１１＿４
どうしの接続点である各ノードＮ１，Ｎ３，Ｎ２，Ｎ４
に各一端が接続され各他端がそれぞれ電源ＶDDに保持さ
れる４個のキャパタ１２＿１,１２＿３,１２＿２,１２
＿４とを有する発振装置１０を半導体基板上に形成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、発振装置に関す
る。
る。
【０００２】
【従来の技術】従来より、携帯機器の小型化や低消費電
力化を図るために、発振装置を携帯機器に単独部品とし
て実装せずに、その携帯機器に備えられた半導体装置の
基板上に他の機能部品とともに形成するということが行
なわれている。
力化を図るために、発振装置を携帯機器に単独部品とし
て実装せずに、その携帯機器に備えられた半導体装置の
基板上に他の機能部品とともに形成するということが行
なわれている。
【０００３】図６は、従来の、半導体基板上に形成され
た差動型発振装置の回路図である。
た差動型発振装置の回路図である。
【０００４】図６に示す差動型発振装置１００には、各
一端が電源ＶDDに共通接続されるとともに各他端が互い
に接続されたインダクタ１１１＿１およびキャパシタ１
１２＿１からなる第１のＬＣタンクと、各一端が電源Ｖ
DDに接続されるとともに各他端が互いに接続されたイン
ダクタ１１１＿２およびキャパシタ１１２＿２からなる
第２のＬＣタンクと、上記インダクタ１１１＿１および
キャパシタ１１２＿１の接続点とグラウンドＧＮＤとの
間に配置されたＮＭＯＳトランジスタ１１３＿１と、上
記インダクタ１１１＿２およびキャパシタ１１２＿２の
接続点とグラウンドＧＮＤとの間に配置されたＮＭＯＳ
トランジスタ１１３＿２とが備えられている。ＮＭＯＳ
トランジスタ１１３＿１のゲートは、インダクタ１１１
＿２およびキャパシタ１１２＿２の接続点に接続されて
いる。また、ＮＭＯＳトランジスタ１１３＿２のゲート
は、インダクタ１１１＿１およびキャパシタ１１２＿１
の接続点に接続されている。
一端が電源ＶDDに共通接続されるとともに各他端が互い
に接続されたインダクタ１１１＿１およびキャパシタ１
１２＿１からなる第１のＬＣタンクと、各一端が電源Ｖ
DDに接続されるとともに各他端が互いに接続されたイン
ダクタ１１１＿２およびキャパシタ１１２＿２からなる
第２のＬＣタンクと、上記インダクタ１１１＿１および
キャパシタ１１２＿１の接続点とグラウンドＧＮＤとの
間に配置されたＮＭＯＳトランジスタ１１３＿１と、上
記インダクタ１１１＿２およびキャパシタ１１２＿２の
接続点とグラウンドＧＮＤとの間に配置されたＮＭＯＳ
トランジスタ１１３＿２とが備えられている。ＮＭＯＳ
トランジスタ１１３＿１のゲートは、インダクタ１１１
＿２およびキャパシタ１１２＿２の接続点に接続されて
いる。また、ＮＭＯＳトランジスタ１１３＿２のゲート
は、インダクタ１１１＿１およびキャパシタ１１２＿１
の接続点に接続されている。
【０００５】この差動型発振装置１００では、インダク
タ１１１＿１およびキャパシタ１１２＿１からなる第１
のＬＣタンクと、インダクタ１１１＿２およびキャパシ
タ１１２＿２からなる第２のＬＣタンクとが、ＮＭＯＳ
トランジスタ１１３＿２，１１３＿１にクロスカップル
に接続されて、互いに１８０°位相のずれた発振信号Ｉ
-，Ｉ+が出力される。ＮＭＯＳトランジスタ１１３＿
１，１１３＿２は、インダクタ１１１＿１，１１１＿２
が有する寄生抵抗などによるエネルギー損失を補う役割
を担うとともに、このエネルギー損失を補うのに十分な
利得を有する。尚、インダクタ１１１＿１，１１１＿２
の形成方法には様々な形成方法が提案されているが、こ
の差動型発振装置１００では、ＣＭＯＳの標準プロセス
を用いてインダクタ１１１＿１，１１１＿２がシリコン
基板上に形成されており、このため製造コストが安価で
済むという利点を有する。
タ１１１＿１およびキャパシタ１１２＿１からなる第１
のＬＣタンクと、インダクタ１１１＿２およびキャパシ
タ１１２＿２からなる第２のＬＣタンクとが、ＮＭＯＳ
トランジスタ１１３＿２，１１３＿１にクロスカップル
に接続されて、互いに１８０°位相のずれた発振信号Ｉ
-，Ｉ+が出力される。ＮＭＯＳトランジスタ１１３＿
１，１１３＿２は、インダクタ１１１＿１，１１１＿２
が有する寄生抵抗などによるエネルギー損失を補う役割
を担うとともに、このエネルギー損失を補うのに十分な
利得を有する。尚、インダクタ１１１＿１，１１１＿２
の形成方法には様々な形成方法が提案されているが、こ
の差動型発振装置１００では、ＣＭＯＳの標準プロセス
を用いてインダクタ１１１＿１，１１１＿２がシリコン
基板上に形成されており、このため製造コストが安価で
済むという利点を有する。
【０００６】図７は、図６に示す差動型発振装置の、シ
リコン基板上に形成されたインダクタを示す図である。
リコン基板上に形成されたインダクタを示す図である。
【０００７】尚、図６には２つのインダクタ１１１＿
１,１１１＿２が示されているが、この図７では２つの
インダクタ１１１＿１,１１１＿２のうちの１つ（イン
ダクタ１１１と称する）を代表して示す。
１,１１１＿２が示されているが、この図７では２つの
インダクタ１１１＿１,１１１＿２のうちの１つ（イン
ダクタ１１１と称する）を代表して示す。
【０００８】図７（ａ）には、らせん状のインダクタ
（オンチップインダクタ）１１１の上面図が示されてい
る。また、図７（ｂ）には、そのインダクタ１１１の断
面図が示されている。インダクタ１１１は、図７（ｂ）
に示すように、シリコン基板１２１上に設けられた絶縁
層１２２内にらせん状の導体パターン１１１ａを配置す
ることにより形成されている。このように形成されたイ
ンダクタ１１１は、らせん状の導体パターン１１１ａが
有する抵抗成分Ｒｌを有する。また、導体パターン１１
１ａとシリコン基板１２１との間には、寄生容量値Ｃs
を有するキャパシタ１１１ｂが存在する。さらに、シリ
コン基板１２１には、抵抗値Ｒsを有する基板抵抗１１
１ｃが存在する。
（オンチップインダクタ）１１１の上面図が示されてい
る。また、図７（ｂ）には、そのインダクタ１１１の断
面図が示されている。インダクタ１１１は、図７（ｂ）
に示すように、シリコン基板１２１上に設けられた絶縁
層１２２内にらせん状の導体パターン１１１ａを配置す
ることにより形成されている。このように形成されたイ
ンダクタ１１１は、らせん状の導体パターン１１１ａが
有する抵抗成分Ｒｌを有する。また、導体パターン１１
１ａとシリコン基板１２１との間には、寄生容量値Ｃs
を有するキャパシタ１１１ｂが存在する。さらに、シリ
コン基板１２１には、抵抗値Ｒsを有する基板抵抗１１
１ｃが存在する。
【０００９】尚、差動型発振装置１００を構成するキャ
パシタ１１２＿１，１１２＿２として、印加電圧によっ
て容量値が変化する、いわゆる電圧制御可変容量を有す
るデバイスであるバラクタ等を用いれば、制御電圧に応
じた発振周波数の発振信号を出力する電圧制御発振装置
（ＶＣＯ；Ｖｏｌｔａｇｅ ＣｏｎｔｒｏｌｌｅｄＯｓ
ｃｉｌｌａｔｏｒ）が実現できる。図６ではキャパシタ
１１２＿１，１１２＿２のそれぞれの一端は電源ＶDDに
接続されているが、電圧制御発振装置の場合、キャパシ
タ１１２＿１，１１２＿２のこれらの一端は、可変容量
制御信号の端子へ接続されていてもよい。
パシタ１１２＿１，１１２＿２として、印加電圧によっ
て容量値が変化する、いわゆる電圧制御可変容量を有す
るデバイスであるバラクタ等を用いれば、制御電圧に応
じた発振周波数の発振信号を出力する電圧制御発振装置
（ＶＣＯ；Ｖｏｌｔａｇｅ ＣｏｎｔｒｏｌｌｅｄＯｓ
ｃｉｌｌａｔｏｒ）が実現できる。図６ではキャパシタ
１１２＿１，１１２＿２のそれぞれの一端は電源ＶDDに
接続されているが、電圧制御発振装置の場合、キャパシ
タ１１２＿１，１１２＿２のこれらの一端は、可変容量
制御信号の端子へ接続されていてもよい。
【００１０】図８は、図６の発振信号Ｉ+に対する小信
号等価回路を示す図である。
号等価回路を示す図である。
【００１１】ここでｖiは発振信号Ｉ+の小信号電位で、
発振信号Ｉ-がＮＭＯＳトランジスタ１１３＿１のゲー
トに入力されて、利得ｇmにより生成する小信号電流値
−ｖiｇm）、バラクタの容量値Ｃと、破線で囲まれたイ
ンダクタのインダクタンス値Ｌ,抵抗成分Ｒｌ,寄生容量
値Ｃs,基板抵抗値Ｒsとが示されている。ここで、電圧
制御発振装置の場合、可変周波数の範囲を広くするため
には、バラクタの容量値Ｃ以外の容量値をできるだけ小
さく保つ必要がある。この観点から、寄生容量値Ｃsを
できるだけ小さくすることが重要である。図８に示す電
圧制御発振装置で高周波数の発振を行なう場合、インダ
クタの下部に配置されたシリコン基板の抵抗値Ｒsを大
きく設定すれば、寄生容量値Ｃsの、発振周波数に対す
る影響を小さく抑えることができる。ここで、シリコン
基板の抵抗値Ｒsが十分に大きい場合、図８に示す等価
回路は、近似的に図９に示す等価回路に置き換えること
できる。
発振信号Ｉ-がＮＭＯＳトランジスタ１１３＿１のゲー
トに入力されて、利得ｇmにより生成する小信号電流値
−ｖiｇm）、バラクタの容量値Ｃと、破線で囲まれたイ
ンダクタのインダクタンス値Ｌ,抵抗成分Ｒｌ,寄生容量
値Ｃs,基板抵抗値Ｒsとが示されている。ここで、電圧
制御発振装置の場合、可変周波数の範囲を広くするため
には、バラクタの容量値Ｃ以外の容量値をできるだけ小
さく保つ必要がある。この観点から、寄生容量値Ｃsを
できるだけ小さくすることが重要である。図８に示す電
圧制御発振装置で高周波数の発振を行なう場合、インダ
クタの下部に配置されたシリコン基板の抵抗値Ｒsを大
きく設定すれば、寄生容量値Ｃsの、発振周波数に対す
る影響を小さく抑えることができる。ここで、シリコン
基板の抵抗値Ｒsが十分に大きい場合、図８に示す等価
回路は、近似的に図９に示す等価回路に置き換えること
できる。
【００１２】図９は、図８に示す電圧制御発振装置の、
シリコン基板の抵抗値が十分に大きい場合の等価回路を
示す図である。
シリコン基板の抵抗値が十分に大きい場合の等価回路を
示す図である。
【００１３】この等価回路では、インダクタの抵抗成分
Ｒｌが小さければ小さいほど、発振に必要な電流を低減
することができる。一般に、発振に必要な電流は、発振
しつづけるために必要なトランジスタの利得ｇmに比例
すると考えられる。ここで、発振に必要な利得ｇmは ｇm＞ （１／Ｒp） ………（１） と表わされる。尚、Ｒpは、 Ｒp＝Ｒｌ（１＋Ｑ2）……（２） と表わされる。また、Ｑは、 Ｑ＝（ω0Ｌ／Ｒｌ） ……（３） と表わされる。
Ｒｌが小さければ小さいほど、発振に必要な電流を低減
することができる。一般に、発振に必要な電流は、発振
しつづけるために必要なトランジスタの利得ｇmに比例
すると考えられる。ここで、発振に必要な利得ｇmは ｇm＞ （１／Ｒp） ………（１） と表わされる。尚、Ｒpは、 Ｒp＝Ｒｌ（１＋Ｑ2）……（２） と表わされる。また、Ｑは、 Ｑ＝（ω0Ｌ／Ｒｌ） ……（３） と表わされる。
【００１４】さらに、発振周波数ω0は、 ω0＝（１／ＬＣ）1/2 ……（４） と表わされる。
【００１５】近年、無線通信トランシーバー技術の発達
とともに、数ＧＨｚレベルの高周波数で互いに位相が９
０度ずれてなる２つの発振信号（Ｉ信号およびＱ信号と
称する）を出力する発振装置（Ｑｕａｄｒａｔｕｒｅ発
振装置）の必要性が高まっている。このような発振装置
は、例えばレシーバーのダウンコンバージョン部に組み
込まれ、高周波の無線信号を低周波の無線信号に変換処
理する際のイメージ信号処理装置として用いられる。
とともに、数ＧＨｚレベルの高周波数で互いに位相が９
０度ずれてなる２つの発振信号（Ｉ信号およびＱ信号と
称する）を出力する発振装置（Ｑｕａｄｒａｔｕｒｅ発
振装置）の必要性が高まっている。このような発振装置
は、例えばレシーバーのダウンコンバージョン部に組み
込まれ、高周波の無線信号を低周波の無線信号に変換処
理する際のイメージ信号処理装置として用いられる。
【００１６】図１０は、従来のＱｕａｄｒａｔｕｒｅ発
振装置を示す図である。
振装置を示す図である。
【００１７】図１０に示すＱｕａｄｒａｔｕｒｅ発振装
置１１０は、文献「ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ａｐｒｉｌ １９９８
…Ｐａｒｔ１；Ａｒｃｈｉｔｅｃｔｕｒｅ ＆ Ｔｒａ
ｎｓｍｉｔｔｅｒ」に提案された発振装置であり、この
発振装置１１０には、前述した図６に示す差動型発振装
置１００が２つ備えられている。また、２つの差動型発
振装置１００のうちの左側の差動型発振装置１００を構
成するＮＭＯＳトランジスタ１１３＿１，１１３＿２に
並列にＮＭＯＳトランジスタ１１３＿３，１１３＿４が
備えられている。さらに、右側の差動型発振装置１００
を構成するＮＭＯＳトランジスタ１１３＿１，１１３＿
２に並列にＮＭＯＳトランジスタ１１３＿５，１１３＿
６が備えられている。ＮＭＯＳトランジスタ１１３＿
３，１１３＿４の各ゲートは、右側の差動型発振装置１
００を構成するＮＭＯＳトランジスタ１１３＿１，１１
３＿２の各ゲートに接続されている。また、ＮＭＯＳト
ランジスタ１１３＿５，１１３＿６の各ゲートは、左側
の差動型発振装置１００を構成するＮＭＯＳトランジス
タ１１３＿２，１１３＿１の各ゲートに接続されてい
る。ここで、各２つのＮＭＯＳトランジスタ１１３＿
１，１１３＿２を差動型損失補償用トランジスタと称す
る。また、ＮＭＯＳトランジスタ１１３＿３，１１３＿
４,１１３＿５，１１３＿６をＱｕａｄｒａｔｕｒｅ位
相保持用トランジスタと称する。このＱｕａｄｒａｔｕ
ｒｅ発振装置１１０の信号Ｑ+,Ｑ-,Ｉ+,Ｉ-が表わす電
圧Ｖ（Ｑ+）,Ｖ（Ｑ-）,Ｖ（Ｉ+）,Ｖ（Ｉ-）は、下記
のように相互に位相が９０度ずれた電圧である。
置１１０は、文献「ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ａｐｒｉｌ １９９８
…Ｐａｒｔ１；Ａｒｃｈｉｔｅｃｔｕｒｅ ＆ Ｔｒａ
ｎｓｍｉｔｔｅｒ」に提案された発振装置であり、この
発振装置１１０には、前述した図６に示す差動型発振装
置１００が２つ備えられている。また、２つの差動型発
振装置１００のうちの左側の差動型発振装置１００を構
成するＮＭＯＳトランジスタ１１３＿１，１１３＿２に
並列にＮＭＯＳトランジスタ１１３＿３，１１３＿４が
備えられている。さらに、右側の差動型発振装置１００
を構成するＮＭＯＳトランジスタ１１３＿１，１１３＿
２に並列にＮＭＯＳトランジスタ１１３＿５，１１３＿
６が備えられている。ＮＭＯＳトランジスタ１１３＿
３，１１３＿４の各ゲートは、右側の差動型発振装置１
００を構成するＮＭＯＳトランジスタ１１３＿１，１１
３＿２の各ゲートに接続されている。また、ＮＭＯＳト
ランジスタ１１３＿５，１１３＿６の各ゲートは、左側
の差動型発振装置１００を構成するＮＭＯＳトランジス
タ１１３＿２，１１３＿１の各ゲートに接続されてい
る。ここで、各２つのＮＭＯＳトランジスタ１１３＿
１，１１３＿２を差動型損失補償用トランジスタと称す
る。また、ＮＭＯＳトランジスタ１１３＿３，１１３＿
４,１１３＿５，１１３＿６をＱｕａｄｒａｔｕｒｅ位
相保持用トランジスタと称する。このＱｕａｄｒａｔｕ
ｒｅ発振装置１１０の信号Ｑ+,Ｑ-,Ｉ+,Ｉ-が表わす電
圧Ｖ（Ｑ+）,Ｖ（Ｑ-）,Ｖ（Ｉ+）,Ｖ（Ｉ-）は、下記
のように相互に位相が９０度ずれた電圧である。
【００１８】Ｖ（Ｑ+）＝ｊＶ（Ｉ+） Ｖ（１-）＝−Ｖ（Ｉ+） Ｖ（Ｑ-）＝−ｊＶ（Ｉ+） 図１１は、図１０に示すＱｕａｄｒａｔｕｒｅ発振装置
の、発振信号Ｉ+に対する小信号等価回路を示す図であ
る。
の、発振信号Ｉ+に対する小信号等価回路を示す図であ
る。
【００１９】この等価回路には、ｖiは発振信号Ｉ+の小
信号電位で、発振信号Ｉ-が上記差動型損失補償用トラ
ンジスタのゲートに入力されて、利得ｇmαにより生成
する小信号電流値−ｖiｇmαと、発振信号Ｑ-が上記Ｑ
ｕａｄｒａｔｕｒｅ位相保持用トランジスタのゲートに
入力されて、利得ｇmβにより生成する小信号電流値−
ｊｖiｇmβと、キャパシタの容量値Ｃと、インダクタの
インダクタンス値Ｌおよび抵抗成分Ｒｌとが示されてい
る。尚、インダクタ下方の基板抵抗値Ｒsは十分に大き
いため、寄生容量値Ｃs,基板抵抗値Ｒsは図示省略して
ある。
信号電位で、発振信号Ｉ-が上記差動型損失補償用トラ
ンジスタのゲートに入力されて、利得ｇmαにより生成
する小信号電流値−ｖiｇmαと、発振信号Ｑ-が上記Ｑ
ｕａｄｒａｔｕｒｅ位相保持用トランジスタのゲートに
入力されて、利得ｇmβにより生成する小信号電流値−
ｊｖiｇmβと、キャパシタの容量値Ｃと、インダクタの
インダクタンス値Ｌおよび抵抗成分Ｒｌとが示されてい
る。尚、インダクタ下方の基板抵抗値Ｒsは十分に大き
いため、寄生容量値Ｃs,基板抵抗値Ｒsは図示省略して
ある。
【００２０】この小信号等価回路から、前述した差動発
振装置１００の場合と近似的に同じ解が得られる。
振装置１００の場合と近似的に同じ解が得られる。
【００２１】 ｇm＞ （１／Ｒp） ……（５） Ｒp＝Ｒｌ（１＋Ｑ2） ……（６） Ｑ＝（ω0Ｌ／Ｒｌ） ……（７） ω0＝（１／ＬＣ）1/2 ……（８）
【００２２】
【発明が解決しようとする課題】上述したように、Ｑｕ
ａｄｒａｔｕｒｅ発振装置１１０を小信号で駆動した場
合の発振周波数ω0は、（８）式に示すように、 ω0＝（１／ＬＣ）1/2 と表わされる。ここで、所望の発振周波数ω0を得よう
とする場合、その発振周波数ω0に見合ったインダクタ
ンス値Ｌを有するインダクタが使用されるが、そのイン
ダクタには寄生抵抗成分があるため、この寄生抵抗成分
の大きさに見合った大きさの電流を流して発振を維持す
る必要がある。このように、発振装置では、インダクタ
が有する寄生抵抗成分の、発振を維持するために必要な
電流に対する影響は大きく、発振装置の消費電力の低減
化にあたり問題がある。
ａｄｒａｔｕｒｅ発振装置１１０を小信号で駆動した場
合の発振周波数ω0は、（８）式に示すように、 ω0＝（１／ＬＣ）1/2 と表わされる。ここで、所望の発振周波数ω0を得よう
とする場合、その発振周波数ω0に見合ったインダクタ
ンス値Ｌを有するインダクタが使用されるが、そのイン
ダクタには寄生抵抗成分があるため、この寄生抵抗成分
の大きさに見合った大きさの電流を流して発振を維持す
る必要がある。このように、発振装置では、インダクタ
が有する寄生抵抗成分の、発振を維持するために必要な
電流に対する影響は大きく、発振装置の消費電力の低減
化にあたり問題がある。
【００２３】本発明は、上記事情に鑑み、消費電力の低
減化が図られた発振装置を提供することを目的とする。
減化が図られた発振装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成する本発
明の発振装置は、直列接続されて閉回路を構成する４個
のインダクタと、上記インダクタどうしの接続点である
各ノードに各一端が接続され各他端がそれぞれＤＣ電位
に保持される４個のキャパタとを有することを特徴とす
る。尚、これらの各他端は同一のＤＣ電位に保持される
ものであってもよいが、そうである必要はなく、別々の
ＤＣ電位に保持されるものであってもよい。また、電圧
制御発振装置の場合、容量値が可変のキャパシタが使わ
れるが、この場合は上記キャパシタに接続するＤＣ電位
を可変容量制御信号におきかえてもよい。
明の発振装置は、直列接続されて閉回路を構成する４個
のインダクタと、上記インダクタどうしの接続点である
各ノードに各一端が接続され各他端がそれぞれＤＣ電位
に保持される４個のキャパタとを有することを特徴とす
る。尚、これらの各他端は同一のＤＣ電位に保持される
ものであってもよいが、そうである必要はなく、別々の
ＤＣ電位に保持されるものであってもよい。また、電圧
制御発振装置の場合、容量値が可変のキャパシタが使わ
れるが、この場合は上記キャパシタに接続するＤＣ電位
を可変容量制御信号におきかえてもよい。
【００２５】本発明の発振装置は、上記４個のインダク
タと上記４個のキャパタとを有するものであるため、後
述する実施形態で説明するように、従来の発振装置を構
成するインダクタのインダクタンス値よりも大きなイン
ダクタンス値を有するインダクタにより、従来の発振装
置の発振周波数と同じ発振周波数で発振することができ
る。ここで、大きなインダクタンス値を有するインダク
タの方が、実効的な寄生抵抗成分を減少させることがで
きるため、発振を維持するための電流を小さく抑えるこ
とができ、従って消費電力の低減化が図られる。
タと上記４個のキャパタとを有するものであるため、後
述する実施形態で説明するように、従来の発振装置を構
成するインダクタのインダクタンス値よりも大きなイン
ダクタンス値を有するインダクタにより、従来の発振装
置の発振周波数と同じ発振周波数で発振することができ
る。ここで、大きなインダクタンス値を有するインダク
タの方が、実効的な寄生抵抗成分を減少させることがで
きるため、発振を維持するための電流を小さく抑えるこ
とができ、従って消費電力の低減化が図られる。
【００２６】ここで、上記発振装置は、半導体基板上に
形成されてなることが好ましい。
形成されてなることが好ましい。
【００２７】また、上記インダクタは、上記半導体基板
上に形成された１層または複数層の導電体で形成された
ものであることが好ましい。
上に形成された１層または複数層の導電体で形成された
ものであることが好ましい。
【００２８】特に、複数層の導電体でインダクタを形成
すると、寄生抵抗成分が減少したインダクタを形成する
ことができ、消費電力を一層低減することができる。
すると、寄生抵抗成分が減少したインダクタを形成する
ことができ、消費電力を一層低減することができる。
【００２９】また、上記発振装置は、さらに上記各ノー
ドに差動型損失補償トランジスタと位相保持用トランジ
スタを備えることにより、発振の安定化が図られ、位相
差が保持される。
ドに差動型損失補償トランジスタと位相保持用トランジ
スタを備えることにより、発振の安定化が図られ、位相
差が保持される。
【００３０】さらに、上記キャパシタに、制御信号電圧
に応じて容量値が変化するものを用いれば、その容量値
の変化により上記発振装置の発振周波数を制御すること
もできる。
に応じて容量値が変化するものを用いれば、その容量値
の変化により上記発振装置の発振周波数を制御すること
もできる。
【００３１】このようにすると、電圧制御発振装置（Ｖ
ＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃ
ｉｌｌａｔｏｒ）を形成することができる。
ＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃ
ｉｌｌａｔｏｒ）を形成することができる。
【００３２】また、上記制御信号に応じて容量値が変化
する上記キャパシタの一端はインダクタどうしの接続点
であるノードに接続され、他端が容量値を制御する信号
に接続されていてもよい。
する上記キャパシタの一端はインダクタどうしの接続点
であるノードに接続され、他端が容量値を制御する信号
に接続されていてもよい。
【００３３】さらに、上記半導体基板の少なくとも上記
インダクタ下方の領域は、その領域以外の領域と比較し
て基板抵抗値が高く設定されてなるものであってもよ
い。
インダクタ下方の領域は、その領域以外の領域と比較し
て基板抵抗値が高く設定されてなるものであってもよ
い。
【００３４】このようにすると、高周波の発振電流が半
導体基板に流れ込むエネルギー損失を低減できる。
導体基板に流れ込むエネルギー損失を低減できる。
【００３５】また、上記半導体基板の少なくとも上記イ
ンダクタ下方の領域には、シャロートレンチアイソレー
ションが埋め込まれていてもよい。
ンダクタ下方の領域には、シャロートレンチアイソレー
ションが埋め込まれていてもよい。
【００３６】インダクタ下方の領域に、シャロートレン
チアイソレーションが埋め込まれていると、インダクタ
と半導体基板との間の寄生容量値を小さく抑えることが
できる。
チアイソレーションが埋め込まれていると、インダクタ
と半導体基板との間の寄生容量値を小さく抑えることが
できる。
【００３７】さらに、上記シャロートレンチアイソレー
ションは格子状に形成されていてもよい。
ションは格子状に形成されていてもよい。
【００３８】シャロートレンチアイソレーションを格子
状に形成すると、半導体基板表面での電流が阻止され、
基板抵抗値を高めることができる。
状に形成すると、半導体基板表面での電流が阻止され、
基板抵抗値を高めることができる。
【００３９】また、上記半導体基板の少なくとも上記イ
ンダクタの真下の領域は、不純物の注入を阻止して形成
されたものであってもよい。
ンダクタの真下の領域は、不純物の注入を阻止して形成
されたものであってもよい。
【００４０】このようにすると、半導体基板の抵抗率を
高めることができる。
高めることができる。
【００４１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００４２】図１は、本発明の一実施形態の発振装置の
回路図である。
回路図である。
【００４３】図１に示すＱｕａｄｒａｔｕｒｅ発振装置
（以下、単に発振装置と略記する）１０には、各一端が
電源ＶDDに共通接続されたキャパシタ１２＿１,１２＿
２,１２＿３,１２＿４と、それらキャパシタ１２＿１,
１２＿２,１２＿３,１２＿４の各他端である各ノードＮ
１,Ｎ２，Ｎ３，Ｎ４に各一端が接続されたインダクタ
１１＿１,１１＿２,１１＿３,１１＿４とが備えられて
いる。
（以下、単に発振装置と略記する）１０には、各一端が
電源ＶDDに共通接続されたキャパシタ１２＿１,１２＿
２,１２＿３,１２＿４と、それらキャパシタ１２＿１,
１２＿２,１２＿３,１２＿４の各他端である各ノードＮ
１,Ｎ２，Ｎ３，Ｎ４に各一端が接続されたインダクタ
１１＿１,１１＿２,１１＿３,１１＿４とが備えられて
いる。
【００４４】また、この発振装置１０には、各ノードＮ
１,Ｎ２，Ｎ３，Ｎ４とグラウンドＧＮＤとの間に、Ｎ
ＭＯＳトランジスタ１３＿２,１３＿３,１３＿６,１３
＿７（本発明にいう差動型損失補償用トランジスタに相
当）と、ＮＭＯＳトランジスタ１３＿１,１３＿４,１３
＿５,１３＿８（本発明にいう位相保持用トランジスタ
に相当）とが備えられている。ＮＭＯＳトランジスタ１
３＿１,１３＿４,１３＿５,１３＿８の各ゲートは、イ
ンダクタ１１＿１,１１＿２,１１＿３,１１＿４の各他
端に接続されている。また、ＮＭＯＳトランジスタ１３
＿２,１３＿３,１３＿６,１３＿７の各ゲートは、各ノ
ードＮ２,Ｎ１，Ｎ４，Ｎ３に接続（クロスカップル接
続）されている。さらに、ノードＮ１がＮＭＯＳトラン
ジスタ１３＿５のゲートに接続され、ノードＮ２がＮＭ
ＯＳトランジスタ１３＿８のゲートに接続されている。
また、ノードＮ３がＮＭＯＳトランジスタ１３＿４のゲ
ートに接続され、ノードＮ４がＮＭＯＳトランジスタ１
３＿１のゲートに接続されている。
１,Ｎ２，Ｎ３，Ｎ４とグラウンドＧＮＤとの間に、Ｎ
ＭＯＳトランジスタ１３＿２,１３＿３,１３＿６,１３
＿７（本発明にいう差動型損失補償用トランジスタに相
当）と、ＮＭＯＳトランジスタ１３＿１,１３＿４,１３
＿５,１３＿８（本発明にいう位相保持用トランジスタ
に相当）とが備えられている。ＮＭＯＳトランジスタ１
３＿１,１３＿４,１３＿５,１３＿８の各ゲートは、イ
ンダクタ１１＿１,１１＿２,１１＿３,１１＿４の各他
端に接続されている。また、ＮＭＯＳトランジスタ１３
＿２,１３＿３,１３＿６,１３＿７の各ゲートは、各ノ
ードＮ２,Ｎ１，Ｎ４，Ｎ３に接続（クロスカップル接
続）されている。さらに、ノードＮ１がＮＭＯＳトラン
ジスタ１３＿５のゲートに接続され、ノードＮ２がＮＭ
ＯＳトランジスタ１３＿８のゲートに接続されている。
また、ノードＮ３がＮＭＯＳトランジスタ１３＿４のゲ
ートに接続され、ノードＮ４がＮＭＯＳトランジスタ１
３＿１のゲートに接続されている。
【００４５】ＮＭＯＳトランジスタ１３＿２,１３＿３,
１３＿６,１３＿７は、インダクタ１１＿１,１１＿２,
１１＿３,１１＿４が有する寄生抵抗などによるエネル
ギー損失を補う役割を担っている。さらに、ＮＭＯＳト
ランジスタ１３＿２,１３＿３は発振装置１０の信号
Ｉ+,Ｉ-を相互に位相が１８０度ずれるように保持し、
ＮＭＯＳトランジスタ１３＿６,１３＿７は発振装置１
０の信号Ｑ+,Ｑ-を相互に位相が１８０度ずれるように
する役割を担っている。また、ＮＭＯＳトランジスタ１
３＿１,１３＿４,１３＿５,１３＿８は、この発振装置
１０の信号Ｑ+,Ｑ-，Ｉ+,Ｉ-を相互に位相が９０度ずれ
るように保持する役割を担っている。各ノードＮ１，Ｎ
２，Ｎ３，Ｎ４と電源ＶDDの間には、それぞれ定電流源
１４＿１，１４＿２，１４＿３，１４＿４が接続されて
いる。尚、キャパシタ１２＿１,１２＿２,１２＿３,１
２＿４として、制御信号電圧に応じて容量値が変化する
バラクタを用いて発振周波数を制御すると、電圧制御発
振装置（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅ
ｄ Ｏｓｃｉｌｌａｔｏｒ）が得られる。
１３＿６,１３＿７は、インダクタ１１＿１,１１＿２,
１１＿３,１１＿４が有する寄生抵抗などによるエネル
ギー損失を補う役割を担っている。さらに、ＮＭＯＳト
ランジスタ１３＿２,１３＿３は発振装置１０の信号
Ｉ+,Ｉ-を相互に位相が１８０度ずれるように保持し、
ＮＭＯＳトランジスタ１３＿６,１３＿７は発振装置１
０の信号Ｑ+,Ｑ-を相互に位相が１８０度ずれるように
する役割を担っている。また、ＮＭＯＳトランジスタ１
３＿１,１３＿４,１３＿５,１３＿８は、この発振装置
１０の信号Ｑ+,Ｑ-，Ｉ+,Ｉ-を相互に位相が９０度ずれ
るように保持する役割を担っている。各ノードＮ１，Ｎ
２，Ｎ３，Ｎ４と電源ＶDDの間には、それぞれ定電流源
１４＿１，１４＿２，１４＿３，１４＿４が接続されて
いる。尚、キャパシタ１２＿１,１２＿２,１２＿３,１
２＿４として、制御信号電圧に応じて容量値が変化する
バラクタを用いて発振周波数を制御すると、電圧制御発
振装置（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅ
ｄ Ｏｓｃｉｌｌａｔｏｒ）が得られる。
【００４６】次に、本実施形態の発振装置１０の特徴に
ついて、図２および図３を参照して説明する。
ついて、図２および図３を参照して説明する。
【００４７】図２は、従来の発振装置のＬＣタンクの等
価回路と、図１に示す発振装置のＬＣタンクの等価回路
とを比較して示す図である。
価回路と、図１に示す発振装置のＬＣタンクの等価回路
とを比較して示す図である。
【００４８】従来の発振装置のＬＣタンクは、図２
（ａ）に示すように、各一端が電源ＶDDに共通接続され
るとともに各他端が互いに接続されたインダクタ１１１
およびキャパシタ１１２からなる構成である。一方、本
実施形態の発振装置１０は、図２（ｂ）に示すように、
直列接続されて閉回路を構成する４個のインダクタ１１
＿１,１１＿３,１１＿２,１１＿４と、上記インダクタ
１１＿１,１１＿３,１１＿２,１１＿４どうしの接続点
である各ノードＮ１，Ｎ３，Ｎ２，Ｎ４に各一端が接続
され各他端がそれぞれ電源ＶDDに保持される４個のキャ
パタ１２＿１,１２＿３,１２＿２,１２＿４とを有す
る。
（ａ）に示すように、各一端が電源ＶDDに共通接続され
るとともに各他端が互いに接続されたインダクタ１１１
およびキャパシタ１１２からなる構成である。一方、本
実施形態の発振装置１０は、図２（ｂ）に示すように、
直列接続されて閉回路を構成する４個のインダクタ１１
＿１,１１＿３,１１＿２,１１＿４と、上記インダクタ
１１＿１,１１＿３,１１＿２,１１＿４どうしの接続点
である各ノードＮ１，Ｎ３，Ｎ２，Ｎ４に各一端が接続
され各他端がそれぞれ電源ＶDDに保持される４個のキャ
パタ１２＿１,１２＿３,１２＿２,１２＿４とを有す
る。
【００４９】図３は、図１に示す発振装置の、シリコン
基板上に形成されたインダクタを示す図である。
基板上に形成されたインダクタを示す図である。
【００５０】尚、図１には、４つのインダクタ１１＿
１,１１＿２,１１＿３,１１＿４が示されているが、こ
の図３では４つのインダクタ１１＿１,１１＿２,１１＿
３,１１＿４のうちの１つのインダクタ（インダクタ１
１と称する）を代表して示す。
１,１１＿２,１１＿３,１１＿４が示されているが、こ
の図３では４つのインダクタ１１＿１,１１＿２,１１＿
３,１１＿４のうちの１つのインダクタ（インダクタ１
１と称する）を代表して示す。
【００５１】図３（ａ）には、らせん状のインダクタ１
１の上面図が示されている。また、図３（ｂ）には、そ
のインダクタ１１の断面図が示されている。インダクタ
１１は、図３（ｂ）に示すように、シリコン基板２１上
に設けられた絶縁層２２内に２層の導体パターン１１ａ
で形成されている。
１の上面図が示されている。また、図３（ｂ）には、そ
のインダクタ１１の断面図が示されている。インダクタ
１１は、図３（ｂ）に示すように、シリコン基板２１上
に設けられた絶縁層２２内に２層の導体パターン１１ａ
で形成されている。
【００５２】また、上記シリコン基板２１の少なくとも
インダクタ１１下方の領域は、その領域以外の領域と比
較して基板抵抗値が高く設定されている。具体的には、
このシリコン基板２１の少なくともインダクタ１１下方
の領域には、シャロートレンチアイソレーションが埋め
込まれている。このようにインダクタ１１の下方の領域
に、シャロートレンチアイソレーションを埋め込むこと
で、インダクタ１１とシリコン基板２１と間の寄生容量
値を小さく抑えることができる。また、このシャロート
レンチアイソレーションは格子状に形成されている。こ
のようにシャロートレンチアイソレーションを格子状に
形成することにより、シリコン基板１１の表面での電流
が阻止されて、シリコン基板２１の抵抗値が高められて
いる。また、シリコン基板２１のうねりを小さくすると
いう効果もある。
インダクタ１１下方の領域は、その領域以外の領域と比
較して基板抵抗値が高く設定されている。具体的には、
このシリコン基板２１の少なくともインダクタ１１下方
の領域には、シャロートレンチアイソレーションが埋め
込まれている。このようにインダクタ１１の下方の領域
に、シャロートレンチアイソレーションを埋め込むこと
で、インダクタ１１とシリコン基板２１と間の寄生容量
値を小さく抑えることができる。また、このシャロート
レンチアイソレーションは格子状に形成されている。こ
のようにシャロートレンチアイソレーションを格子状に
形成することにより、シリコン基板１１の表面での電流
が阻止されて、シリコン基板２１の抵抗値が高められて
いる。また、シリコン基板２１のうねりを小さくすると
いう効果もある。
【００５３】尚、シリコン基板２１の少なくともインダ
クタ１１の真下の領域は、不純物の注入を阻止して形成
されたものであってもよい。このようにしてシリコン基
板２１の抵抗率を高めてもよい。また、インダクタ１１
の下方の領域全面に、シャロートレンチアイソレーショ
ンを埋め込んでもよい。
クタ１１の真下の領域は、不純物の注入を阻止して形成
されたものであってもよい。このようにしてシリコン基
板２１の抵抗率を高めてもよい。また、インダクタ１１
の下方の領域全面に、シャロートレンチアイソレーショ
ンを埋め込んでもよい。
【００５４】上述した、インダクタ１１の下方の領域全
面にシャロートレンチアイソレーションを埋め込んだ
り、シャロートレンチアイソレーションを格子状に形成
したり、あるいはインダクタ１１の真下の領域を不純物
の注入を阻止して形成したりする手法は、新たなマスク
の追加を必要としないため、コスト的に負担がなく、産
業的に極めて有効な方法である。
面にシャロートレンチアイソレーションを埋め込んだ
り、シャロートレンチアイソレーションを格子状に形成
したり、あるいはインダクタ１１の真下の領域を不純物
の注入を阻止して形成したりする手法は、新たなマスク
の追加を必要としないため、コスト的に負担がなく、産
業的に極めて有効な方法である。
【００５５】図４は、図１に示す発振装置の、発振信号
Ｉ+に対する小信号等価回路を示す図である。
Ｉ+に対する小信号等価回路を示す図である。
【００５６】図４には、発振信号Ｉ+の小信号ｖiと、発
振信号Ｉ-が上記差動型損失補償用トランジスタのゲー
トに入力されて、利得ｇmαにより生成する小信号電流
値−ｖiｇmαと、発振信号Ｑ-が上記Ｑｕａｄｒａｔｕ
ｒｅ位相保持用トランジスタのゲートに入力されて、利
得ｇmβにより生成する小信号電流値−ｊｖiｇmβと、
キャパシタの容量値Ｃと、インダクタのインダクタンス
値Ｌ及び抵抗成分Ｒｌとが示されている。但し、インダ
クタ下方のシリコン基板の抵抗値Ｒsは十分に大きいた
め、その基板抵抗値Ｒsおよび寄生容量Ｃsは図示省略し
てある。この等価回路は、発振信号Ｉ+に関しては、以
下の図５に示す小信号等価回と等価である。
振信号Ｉ-が上記差動型損失補償用トランジスタのゲー
トに入力されて、利得ｇmαにより生成する小信号電流
値−ｖiｇmαと、発振信号Ｑ-が上記Ｑｕａｄｒａｔｕ
ｒｅ位相保持用トランジスタのゲートに入力されて、利
得ｇmβにより生成する小信号電流値−ｊｖiｇmβと、
キャパシタの容量値Ｃと、インダクタのインダクタンス
値Ｌ及び抵抗成分Ｒｌとが示されている。但し、インダ
クタ下方のシリコン基板の抵抗値Ｒsは十分に大きいた
め、その基板抵抗値Ｒsおよび寄生容量Ｃsは図示省略し
てある。この等価回路は、発振信号Ｉ+に関しては、以
下の図５に示す小信号等価回と等価である。
【００５７】図５は、発振信号Ｉ+に対して、図４に示
す小信号等価回路と等価な小信号等価回路を示す図であ
る。
す小信号等価回路と等価な小信号等価回路を示す図であ
る。
【００５８】この小信号等価回路を解くと、以下の解が
得られる。
得られる。
【００５９】 ｇm＞ （１／Ｒp） ……（９） Ｒp＝Ｒｌ（１＋Ｑ2） ……（１０） Ｑ＝（Ｗ0Ｌ／Ｒｌ） ……（１１） ω0＝（２／ＬＣ）1/2 ……（１２） ここで、本実施形態と従来技術との相違点について説明
する。同じ製造技術、同じキャパシタ、同じインダクタ
を使用して、Ｑｕａｄｒａｔｕｒｅ発振装置を構成した
場合、従来のＱｕａｄｒａｔｕｒｅ発振装置（図１０参
照）における発振周波数ω0は、（８）式に示すように ω0＝（１／ＬＣ）1/2 と表わされる。
する。同じ製造技術、同じキャパシタ、同じインダクタ
を使用して、Ｑｕａｄｒａｔｕｒｅ発振装置を構成した
場合、従来のＱｕａｄｒａｔｕｒｅ発振装置（図１０参
照）における発振周波数ω0は、（８）式に示すように ω0＝（１／ＬＣ）1/2 と表わされる。
【００６０】一方、本実施形態のＱｕａｄｒａｔｕｒｅ
発振装置１０における発振周波数ω 0は（１２）式に示
すように ω0＝（２／ＬＣ）1/2 と表わされる。これら（８）式と（１２）式との比較よ
り、本実施形態では発振周波数が従来技術に対して√２
倍となる。その発振を保持するために必要なトランジス
タの利得ｇmは、従来技術における（５）式と本実施形
態における（９）式に示されるように、互いに等しい。
発振装置１０における発振周波数ω 0は（１２）式に示
すように ω0＝（２／ＬＣ）1/2 と表わされる。これら（８）式と（１２）式との比較よ
り、本実施形態では発振周波数が従来技術に対して√２
倍となる。その発振を保持するために必要なトランジス
タの利得ｇmは、従来技術における（５）式と本実施形
態における（９）式に示されるように、互いに等しい。
【００６１】本実施形態の優位性は、同じ発振周波数を
実現するのに、（８）式と（１２）式との比較より、従
来技術よりもインダクタンス値が２倍大きいオンチップ
インダクタを使用することが可能であることに起因す
る。インダクタ１１（図３参照）を形成する場合、以下
の具体例で示すように、インダクタンス値（Ｌ値）の大
きいインダクタの方が、実効的な寄生抵抗成分を減少さ
せることができ、消費電力を低減することができる。以
下、本実施形態の優位性について具体例をあげて説明す
る。
実現するのに、（８）式と（１２）式との比較より、従
来技術よりもインダクタンス値が２倍大きいオンチップ
インダクタを使用することが可能であることに起因す
る。インダクタ１１（図３参照）を形成する場合、以下
の具体例で示すように、インダクタンス値（Ｌ値）の大
きいインダクタの方が、実効的な寄生抵抗成分を減少さ
せることができ、消費電力を低減することができる。以
下、本実施形態の優位性について具体例をあげて説明す
る。
【００６２】インダクタのＬ値や寄生抵抗Ｒｌはプロセ
ス技術やレイアウトパターンに依存する。あるプロセス
をベースに、メタル１層を使わずに、メタル２，３，４
層を並行に利用したインダクタの特性シミュレーション
を行なうと、例えば半径が１００ｕｍ、メタル線幅８ｕ
ｍ、メタル間スペース１．２ｕｍ、巻数３のインダクタ
を使用した場合、Ｌ＝２．４５ｎＨ、Ｒｌ＝１．９Ωの
インダクタを生成することができる。発振装置に使用す
るキャパシタの容量値（Ｃ値）を５ｐＦ（もちろんバラ
クタでも構わないが、比較のためＣ値を一定とする）と
すれば、従来の技術では、（８）式より、１．４４ＧＨ
ｚで発振する発振装置が得られる。このとき必要な利得
ｇmは（５）式より、次のようになる。
ス技術やレイアウトパターンに依存する。あるプロセス
をベースに、メタル１層を使わずに、メタル２，３，４
層を並行に利用したインダクタの特性シミュレーション
を行なうと、例えば半径が１００ｕｍ、メタル線幅８ｕ
ｍ、メタル間スペース１．２ｕｍ、巻数３のインダクタ
を使用した場合、Ｌ＝２．４５ｎＨ、Ｒｌ＝１．９Ωの
インダクタを生成することができる。発振装置に使用す
るキャパシタの容量値（Ｃ値）を５ｐＦ（もちろんバラ
クタでも構わないが、比較のためＣ値を一定とする）と
すれば、従来の技術では、（８）式より、１．４４ＧＨ
ｚで発振する発振装置が得られる。このとき必要な利得
ｇmは（５）式より、次のようになる。
【００６３】ｇm＞３．８ｍＡ／Ｖ （従来技術） 同じ１．４ＧＨｚの発振周波数を、本実施形態で実現す
る場合を考える。一般に、図３に示すインダクタを形成
する場合、メタルの線幅を太くしてかつ径を大きくして
いけば、Ｒｌの値を大きくすることなく（むしろ小さく
なる場合も多い）、Ｌ値の大きいインダクタが得られ
る。この場合、インダクタ面積が大きくなるため、イン
ダクタ直下の半導体基板との間の容量値Ｃsも大きくな
るが、基板抵抗の値が十分に大きければ、高周波での寄
生容量値Ｃsの発振周波数への影響等は小さく、従って
ここでは無視することができる。同じ技術を用いて、半
径が２００ｕｍ、メタル線幅が１６ｕｍ、メタル間スペ
ース１．２ｕｍ、巻数３のインダクタを使用した場合、
Ｌ＝４．９ｎＨ、Ｒｌ＝１，６Ωのインダクタを生成す
ることができる。従来技術の説明の場合と同様に、使用
するＣ値を５ｐＦとすれば、Ｌ値が２倍であるから、
（１２）式より、本実施形態でも、１．４４ＧＨｚで発
振する発振装置が得られる。このとき必要な利得ｇmは
（９）式より、次のようになる。
る場合を考える。一般に、図３に示すインダクタを形成
する場合、メタルの線幅を太くしてかつ径を大きくして
いけば、Ｒｌの値を大きくすることなく（むしろ小さく
なる場合も多い）、Ｌ値の大きいインダクタが得られ
る。この場合、インダクタ面積が大きくなるため、イン
ダクタ直下の半導体基板との間の容量値Ｃsも大きくな
るが、基板抵抗の値が十分に大きければ、高周波での寄
生容量値Ｃsの発振周波数への影響等は小さく、従って
ここでは無視することができる。同じ技術を用いて、半
径が２００ｕｍ、メタル線幅が１６ｕｍ、メタル間スペ
ース１．２ｕｍ、巻数３のインダクタを使用した場合、
Ｌ＝４．９ｎＨ、Ｒｌ＝１，６Ωのインダクタを生成す
ることができる。従来技術の説明の場合と同様に、使用
するＣ値を５ｐＦとすれば、Ｌ値が２倍であるから、
（１２）式より、本実施形態でも、１．４４ＧＨｚで発
振する発振装置が得られる。このとき必要な利得ｇmは
（９）式より、次のようになる。
【００６４】ｇm＞１．３ｍＡ／Ｖ （本実施形態） 以上のように本実施形態では、トランジスタに必要な利
得ｇmの値を１／２〜１／４に抑えることができる。発
振を維持するために流し込まなくてはならない電流量
は、必要な利得ｇmの値に比例していると考えてよく、
従って消費電力を１／２〜１／４に低減することが可能
になる。
得ｇmの値を１／２〜１／４に抑えることができる。発
振を維持するために流し込まなくてはならない電流量
は、必要な利得ｇmの値に比例していると考えてよく、
従って消費電力を１／２〜１／４に低減することが可能
になる。
【００６５】尚、本実施形態では、発振装置を構成する
４個のキャパタは電源ＶDDに保持された例で説明した
が、これに限られるものではなく、本発明は、４個のキ
ャパタはＤＣ電位に保持されていればよい。
４個のキャパタは電源ＶDDに保持された例で説明した
が、これに限られるものではなく、本発明は、４個のキ
ャパタはＤＣ電位に保持されていればよい。
【００６６】また、容量可変のキャパシタシタを用いて
電圧制御発振装置を形成する場合は、４個のキャパシタ
シタは上記ＤＣ電位でなく、容量制御信号の端子に接続
されていてもよい。
電圧制御発振装置を形成する場合は、４個のキャパシタ
シタは上記ＤＣ電位でなく、容量制御信号の端子に接続
されていてもよい。
【００６７】また、本実施形態では、差動型損失補償ト
ランジスタおよび位相保持用トランジスタはＮＭＯＳト
ランジスタを用いて説明したが、ＰＭＯＳトランジスタ
でもよいし、あるいはバイポーラトランジスタでもよ
い。
ランジスタおよび位相保持用トランジスタはＮＭＯＳト
ランジスタを用いて説明したが、ＰＭＯＳトランジスタ
でもよいし、あるいはバイポーラトランジスタでもよ
い。
【００６８】
【発明の効果】以上説明したように、本発明によれば、
消費電力の低減化が図られる。
消費電力の低減化が図られる。
【図１】本発明の一実施形態の発振装置の回路図であ
る。
る。
【図２】従来の発振装置のＬＣタンクの等価回路と、図
１に示す発振装置のＬＣタンクの等価回路とを比較して
示す図である。
１に示す発振装置のＬＣタンクの等価回路とを比較して
示す図である。
【図３】図１に示す発振装置の、シリコン基板上に形成
されたインダクタを示す図である。
されたインダクタを示す図である。
【図４】図１に示す発振装置の、小信号等価回路を示す
図である。
図である。
【図５】発振信号Ｉ+に対して、図４に示す小信号等価
回路と等価な小信号等価回路を示す図である。
回路と等価な小信号等価回路を示す図である。
【図６】従来の、半導体基板上に形成された差動型発振
装置の回路図である。
装置の回路図である。
【図７】図６に示す差動型発振装置の、シリコン基板上
に形成されたインダクタを示す図である。
に形成されたインダクタを示す図である。
【図８】図６に示す差動型発振装置の小信号等価回路を
示す図である。
示す図である。
【図９】図８に示す発振装置の、シリコン基板の抵抗値
が十分に大きい場合の等価回路を示す図である。
が十分に大きい場合の等価回路を示す図である。
【図１０】従来のＱｕａｄｒａｔｕｒｅ発振装置を示す
図である。
図である。
【図１１】図１０に示すＱｕａｄｒａｔｕｒｅ発振装置
の、小信号等価回路を示す図である。
の、小信号等価回路を示す図である。
１０ Ｑｕａｄｒａｔｕｒｅ発振装置 １１,１１＿１,１１＿２,１１＿３,１１＿４ インダ
クタ １１ａ 導体パターン １２＿１,１２＿２,１２＿３,１２＿４ キャパシタ １３＿１,１３＿２,１３＿３, １３＿４,１３＿５,１３
＿６,１３＿７,１３＿８ ＮＭＯＳトランジスタ １４＿１,１４＿２,１４＿３,１４＿４ 定電流源 ２１ シリコン基板 ２２ 絶縁層
クタ １１ａ 導体パターン １２＿１,１２＿２,１２＿３,１２＿４ キャパシタ １３＿１,１３＿２,１３＿３, １３＿４,１３＿５,１３
＿６,１３＿７,１３＿８ ＮＭＯＳトランジスタ １４＿１,１４＿２,１４＿３,１４＿４ 定電流源 ２１ シリコン基板 ２２ 絶縁層
Claims (10)
- 【請求項１】 直列接続されて閉回路を構成する４個の
インダクタと、前記インダクタどうしの接続点である各
ノードに各一端が接続され各他端がそれぞれＤＣ電位に
保持される４個のキャパタとを有することを特徴とする
発振装置。 - 【請求項２】 前記発振装置は、半導体基板上に形成さ
れてなることを特徴とする請求項１記載の発振装置。 - 【請求項３】 前記インダクタは、前記半導体基板上に
形成された１層または複数層の導電体で形成されたもの
であることを特徴とする請求項２記載の発振装置。 - 【請求項４】 前記発振装置は、さらに前記各ノードに
差動型損失補償トランジスタと位相保持用トランジスタ
を備えたことを特徴とする請求項１から３のうちいずれ
か１項記載の発振装置。 - 【請求項５】 前記キャパシタは、制御信号に応じて容
量値が変化するものであり、該容量値の変化により前記
発振回路の発振周波数を制御することを特徴とする請求
項１から４のうちいずれか１項記載の発振装置。 - 【請求項６】 前記制御信号に応じて容量値が変化する
前記キャパシタの一端はインダクタどうしの接続点であ
るノードに接続され、他端が容量値を制御する信号に接
続されていることを特徴とする請求項１から５のうちい
ずれか１項記載の発振装置。 - 【請求項７】 前記半導体基板の少なくとも前記インダ
クタ下方の領域は、該領域以外の領域と比較して基板抵
抗値が高く設定されてなることを特徴とする請求項２か
ら６のうちいずれか１項記載の発振装置。 - 【請求項８】 前記半導体基板の少なくとも前記インダ
クタ下方の領域には、シャロートレンチアイソレーショ
ンが埋め込まれてなることを特徴とする請求項７記載の
発振装置。 - 【請求項９】 前記シャロートレンチアイソレーション
は格子状に形成されていることを特徴とする請求項８記
載の発振装置。 - 【請求項１０】 前記半導体基板の少なくとも前記イン
ダクタの真下の領域は、不純物の注入を阻止して形成さ
れたことを特徴とする請求項２から６のうちいずれか１
項記載の発振装置。
Priority Applications (4)
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| JP2001002149A JP4669130B2 (ja) | 2001-01-10 | 2001-01-10 | 発振装置 |
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| PCT/JP2002/000015 WO2002056456A1 (fr) | 2001-01-10 | 2002-01-08 | Oscillateur |
| US10/250,426 US7034626B2 (en) | 2001-01-10 | 2002-01-08 | Oscillator with closed series of four inductors and four capacitors with connecting nodes |
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| JP2001002149A JP4669130B2 (ja) | 2001-01-10 | 2001-01-10 | 発振装置 |
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|---|---|
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ID=18870698
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199675B2 (en) | 2003-08-11 | 2007-04-03 | Information And Communication University Research And Industrial Cooperation Group | Source-injection parallel coupled LC-quadrature voltage controlled oscillator |
| KR100756031B1 (ko) | 2006-04-10 | 2007-09-05 | 삼성전기주식회사 | 커플링 캐패시터를 포함한 4위상 전압제어발진기 |
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| US6943636B2 (en) * | 2003-08-13 | 2005-09-13 | Agilent Technologies, Inc. | Oscillator for SERDES |
| KR100615552B1 (ko) * | 2004-06-01 | 2006-08-25 | 학교법인 한국정보통신학원 | 직렬 교차 연결된 상보형 트랜지스터를 이용한 전압 제어발진기 및 이를 이용한 신호 송수신 장치 |
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| DE102004058300B4 (de) * | 2004-12-02 | 2016-09-15 | Austriamicrosystems Ag | Schaltungsanordnung zur Erzeugung eines komplexen Signals und Verwendung in einem Hochfrequenz-Sender oder -Empfänger |
| US7414484B2 (en) * | 2005-09-29 | 2008-08-19 | Altera Corporation | Voltage controlled oscillator circuitry and methods |
| TW200910755A (en) * | 2007-08-31 | 2009-03-01 | Univ Nat Taiwan | High-frequency ring coupler |
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| US5629652A (en) * | 1996-05-09 | 1997-05-13 | Analog Devices | Band-switchable, low-noise voltage controlled oscillator (VCO) for use with low-q resonator elements |
| JPH10126120A (ja) * | 1996-10-22 | 1998-05-15 | Advantest Corp | 共振器並びにその共振器を用いた発振器およびフィルタ |
| JP3607499B2 (ja) * | 1997-04-23 | 2005-01-05 | 株式会社東芝 | 半導体集積回路装置 |
| JP3599975B2 (ja) * | 1997-10-24 | 2004-12-08 | 三菱電機株式会社 | 高周波回路 |
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| TW448628B (en) * | 1998-09-22 | 2001-08-01 | Texas Instruments Inc | Quadrature output oscillator device, and method of providing ideal in-phase and quadrature phase signal components |
| US6426680B1 (en) * | 1999-05-26 | 2002-07-30 | Broadcom Corporation | System and method for narrow band PLL tuning |
| US7555263B1 (en) * | 1999-10-21 | 2009-06-30 | Broadcom Corporation | Adaptive radio transceiver |
-
2001
- 2001-01-10 JP JP2001002149A patent/JP4669130B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-08 WO PCT/JP2002/000015 patent/WO2002056456A1/ja not_active Application Discontinuation
- 2002-01-08 US US10/250,426 patent/US7034626B2/en not_active Expired - Lifetime
- 2002-01-08 EP EP02729514A patent/EP1363390A4/en not_active Withdrawn
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| US7034626B2 (en) | 2006-04-25 |
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