JP2000077610A - インダクタ - Google Patents
インダクタInfo
- Publication number
- JP2000077610A JP2000077610A JP24930698A JP24930698A JP2000077610A JP 2000077610 A JP2000077610 A JP 2000077610A JP 24930698 A JP24930698 A JP 24930698A JP 24930698 A JP24930698 A JP 24930698A JP 2000077610 A JP2000077610 A JP 2000077610A
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- groove
- silicon
- substrate
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【課題】 本発明は、高周波帯で用いるオンチップイン
ダクタの低損失化を目的とする。 【解決手段】 シリコン基板を分割する溝と、その溝に
充填する絶縁体を有し、その上に螺旋状の配線層により
インダクタを構成する。溝に充填した絶縁体で基板の絶
縁性を向上することができ、インダクタから基板への高
周波電流リークを減少させてオンチップインダクタの低
損失化を図る。
ダクタの低損失化を目的とする。 【解決手段】 シリコン基板を分割する溝と、その溝に
充填する絶縁体を有し、その上に螺旋状の配線層により
インダクタを構成する。溝に充填した絶縁体で基板の絶
縁性を向上することができ、インダクタから基板への高
周波電流リークを減少させてオンチップインダクタの低
損失化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、インダクタに関
し、特にシリコンICチップに形成される螺旋形状のイン
ダクタに関する。
し、特にシリコンICチップに形成される螺旋形状のイン
ダクタに関する。
【０００２】
【従来の技術】ICに内蔵し高周波数帯域で用いられるオ
ンチップインダクタの代表的な構造を図６に示す。図６
において、図の上段は配線層で形成されたインダクタ１
０を上から見た図である。中段は、断面図で、シリコン
半導体基板８の上に、薄い酸化物層である二酸化シリコ
ン９が積層しており、その上に、インダクタ１０が形成
される。下段は断面図の一部を拡大した物で、高周波電
流の流れを示している。下段の図において、インダクタ
１０に流れる高周波電流１１の一部は、二酸化シリコン
層９が有する寄生容量のためリークし、そのリーク電流
１２は、シリコン半導体基板８を通してIC外へリークす
る。また、高周波電流１１によりインダクタ１０を形成
する配線周りに磁界が発生し、この磁界を打ち消すよう
に基板上に誘導電流１３が生じる。誘導電流１３はイン
ダクタに流れる高周波電流１１と逆向きに流れるが、上
記二酸化シリコン層９を通して、インダクタ１０にリー
クする。このため、リーク電流１４は、高周波電流１１
を打ち消し、電流量を低下させる。このように上記２つ
の原因により高周波電流量の低下が生じ、インダクタに
損失が起る。このため、インダクタの低損失化を計るに
は、インダクタに流れる高周波電流の基板へのリーク、
及び誘導電流の発生を防ぐことが必要である。
ンチップインダクタの代表的な構造を図６に示す。図６
において、図の上段は配線層で形成されたインダクタ１
０を上から見た図である。中段は、断面図で、シリコン
半導体基板８の上に、薄い酸化物層である二酸化シリコ
ン９が積層しており、その上に、インダクタ１０が形成
される。下段は断面図の一部を拡大した物で、高周波電
流の流れを示している。下段の図において、インダクタ
１０に流れる高周波電流１１の一部は、二酸化シリコン
層９が有する寄生容量のためリークし、そのリーク電流
１２は、シリコン半導体基板８を通してIC外へリークす
る。また、高周波電流１１によりインダクタ１０を形成
する配線周りに磁界が発生し、この磁界を打ち消すよう
に基板上に誘導電流１３が生じる。誘導電流１３はイン
ダクタに流れる高周波電流１１と逆向きに流れるが、上
記二酸化シリコン層９を通して、インダクタ１０にリー
クする。このため、リーク電流１４は、高周波電流１１
を打ち消し、電流量を低下させる。このように上記２つ
の原因により高周波電流量の低下が生じ、インダクタに
損失が起る。このため、インダクタの低損失化を計るに
は、インダクタに流れる高周波電流の基板へのリーク、
及び誘導電流の発生を防ぐことが必要である。
【０００３】IEDM 96「Monolithic Spiral Inductors F
abricated Using a VLSI Cu-Damascene Interconnet Te
chnology and Low-Loss Substrates」に、絶縁体である
サファイア上にシリコン半導体を積層したSOS（Silicon
-on-sapphire)を基板として用い、基板を高抵抗化する
ことでリーク電流や、誘導電流を防ぐ方法がある。SOS
の適用により、通常のシリコン半導体基板と比較してQu
ality-factorの最大値が2倍程度増加し、低損失な結果
を得ている。
abricated Using a VLSI Cu-Damascene Interconnet Te
chnology and Low-Loss Substrates」に、絶縁体である
サファイア上にシリコン半導体を積層したSOS（Silicon
-on-sapphire)を基板として用い、基板を高抵抗化する
ことでリーク電流や、誘導電流を防ぐ方法がある。SOS
の適用により、通常のシリコン半導体基板と比較してQu
ality-factorの最大値が2倍程度増加し、低損失な結果
を得ている。
【０００４】また別方法として、IEEE Journal of Soli
d-State CircuitsJuly 1996「A 1GHz CMOS RF Front-En
d IC for a Direct-Conversion WirelessReceiver」に
あるように、インダクタ下のシリコン半導体基板にエッ
チングにより数ヵ所穴をあけて、空洞を作る方法が提案
されており、その構造を図７に示す。１６は、インダク
タであり、１５は、エッチングにより基板まで彫り込ま
れた穴である。図にあるような穴により、部分的にリー
ク電流や誘導電流を防止し、損失の低減を図る。
d-State CircuitsJuly 1996「A 1GHz CMOS RF Front-En
d IC for a Direct-Conversion WirelessReceiver」に
あるように、インダクタ下のシリコン半導体基板にエッ
チングにより数ヵ所穴をあけて、空洞を作る方法が提案
されており、その構造を図７に示す。１６は、インダク
タであり、１５は、エッチングにより基板まで彫り込ま
れた穴である。図にあるような穴により、部分的にリー
ク電流や誘導電流を防止し、損失の低減を図る。
【０００５】
【発明が解決しようとする課題】上記方法では、SOSは
高価でありICの製造コスト高を招く。また、部分的な空
洞は、誘導電流の発生は低減できるが、IC内に水滴の侵
入があると、リーク電流や誘導電流は水滴を通して流
れ、損失が増加し、インダクタの安定した特性がえられ
ないという問題があった。
高価でありICの製造コスト高を招く。また、部分的な空
洞は、誘導電流の発生は低減できるが、IC内に水滴の侵
入があると、リーク電流や誘導電流は水滴を通して流
れ、損失が増加し、インダクタの安定した特性がえられ
ないという問題があった。
【０００６】従来、無線携帯端末に用いられる高周波増
幅器ICやミキサICの整合回路において、低損失なチップ
インダクタをＩＣ外に半田付けしていた。しかしなが
ら、部品小型化や組み立て作業容易さの要求から、イン
ダクタのＩＣ内蔵化が望まれていた。
幅器ICやミキサICの整合回路において、低損失なチップ
インダクタをＩＣ外に半田付けしていた。しかしなが
ら、部品小型化や組み立て作業容易さの要求から、イン
ダクタのＩＣ内蔵化が望まれていた。
【０００７】本発明の課題は、基板の高抵抗化を比較的
低コストで実現し、かつ、特性の安定した低損失なオン
チップインダクタを提供することにある。
低コストで実現し、かつ、特性の安定した低損失なオン
チップインダクタを提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、複数の溝を有する半導体基板と、該溝に充填された
絶縁体と、該絶縁体上に形成された螺旋状の配線層を有
することを特徴とするインダクタを形成して、高周波電
流のリーク、誘導電流量を低減する。
に、複数の溝を有する半導体基板と、該溝に充填された
絶縁体と、該絶縁体上に形成された螺旋状の配線層を有
することを特徴とするインダクタを形成して、高周波電
流のリーク、誘導電流量を低減する。
【０００９】
【発明の実施の形態】以下、本発明の実施例を図１〜５
に示す。
に示す。
【００１０】図1にシリコン半導体基板に形成する溝の
構造例を示す。１は、シリコン半導体基板であり、２は
基板に形成された溝である。図１の上段は、溝を上から
見た図であり、下段は溝を形成したシリコン半導体基板
１をＡＡ’面で切断した時の断面図である。図中の黒い
部分は溝をあらわしている。溝２はシリコン半導体基板
にドライエッチングして形成し、溝には二酸化シリコン
のような絶縁物をCVD(Chemical Vapor Deposition)方法
で充填する。溝の壁に二酸化シリコンの結晶が付着しな
がら堆積するため、溝の壁付近と溝の中央付近では堆積
速度が均等でなく、特に中央付近にへこみが生じる。こ
れは、壁からの距離が離れるほど著しい。そのため、溝
の幅はできる限り狭くする。例えば本実施例において
は、０.４μｍとした。図２に上記構造の溝を用いて形
成する螺旋形状のインダクタの構造図を示す。図の上段
は、インダクタ製造工程で積層する順に並べて、上から
見た図である。また、下段は製造されたインダクタの断
面図である。シリコン半導体基板１に網状の溝２を形成
して二酸化シリコンのような絶縁物を充填し、その上部
に二酸化シリコン層３を形成する。二酸化シリコン層３
は、インダクタを形成する配線層の接着に必要である。
インダクタはアルミや、銅のような金属配線層を用い
て、螺旋状に形成される。また溝２は、インダクタの下
全面に設ける。本実施例においては、溝深さは２.２μ
ｍ、二酸化シリコン層３は３μｍとした。このような構
成とすることで、溝がなかった場合の二酸化シリコン厚
さに対し、１.７倍程度の厚みとなるので、電流のリー
クは６割程度にまで減することが可能である。
構造例を示す。１は、シリコン半導体基板であり、２は
基板に形成された溝である。図１の上段は、溝を上から
見た図であり、下段は溝を形成したシリコン半導体基板
１をＡＡ’面で切断した時の断面図である。図中の黒い
部分は溝をあらわしている。溝２はシリコン半導体基板
にドライエッチングして形成し、溝には二酸化シリコン
のような絶縁物をCVD(Chemical Vapor Deposition)方法
で充填する。溝の壁に二酸化シリコンの結晶が付着しな
がら堆積するため、溝の壁付近と溝の中央付近では堆積
速度が均等でなく、特に中央付近にへこみが生じる。こ
れは、壁からの距離が離れるほど著しい。そのため、溝
の幅はできる限り狭くする。例えば本実施例において
は、０.４μｍとした。図２に上記構造の溝を用いて形
成する螺旋形状のインダクタの構造図を示す。図の上段
は、インダクタ製造工程で積層する順に並べて、上から
見た図である。また、下段は製造されたインダクタの断
面図である。シリコン半導体基板１に網状の溝２を形成
して二酸化シリコンのような絶縁物を充填し、その上部
に二酸化シリコン層３を形成する。二酸化シリコン層３
は、インダクタを形成する配線層の接着に必要である。
インダクタはアルミや、銅のような金属配線層を用い
て、螺旋状に形成される。また溝２は、インダクタの下
全面に設ける。本実施例においては、溝深さは２.２μ
ｍ、二酸化シリコン層３は３μｍとした。このような構
成とすることで、溝がなかった場合の二酸化シリコン厚
さに対し、１.７倍程度の厚みとなるので、電流のリー
クは６割程度にまで減することが可能である。
【００１１】図３に溝の他の構造例を示す。溝２を網状
に構成するものである。溝交差部での二酸化シリコンの
へこみを小さくするために、隣り合う横溝は同じ線上に
並ばないようにすることにより、溝同志の交差を少なく
し、かつ溝の壁から溝の交差までの距離を縮める。これ
により、溝中央までの距離を格子状の溝と比べて１／√
２＝７１％に低減できる。
に構成するものである。溝交差部での二酸化シリコンの
へこみを小さくするために、隣り合う横溝は同じ線上に
並ばないようにすることにより、溝同志の交差を少なく
し、かつ溝の壁から溝の交差までの距離を縮める。これ
により、溝中央までの距離を格子状の溝と比べて１／√
２＝７１％に低減できる。
【００１２】図４に溝の他の構造例を示す。溝２を蜂の
巣状に構成するものである。上記と同様に、溝の壁から
溝交差までの距離を縮める。これにより、溝中央までの
距離を格子状の溝と比べて√２／√３＝約８２％に低減
できる。
巣状に構成するものである。上記と同様に、溝の壁から
溝交差までの距離を縮める。これにより、溝中央までの
距離を格子状の溝と比べて√２／√３＝約８２％に低減
できる。
【００１３】また、用いる基板として、シリコン上に二
酸化シリコンのような絶縁物を積層したSOI(Silicon on
Insulator)基板を用いる方法もあり、図４にその一例
を示す。シリコン５上に二酸化シリコン層６と、シリコ
ン層７を積層してできるSOI基板を用いるもので、溝の
構造は、図１、３、４のどの溝を用いても良い。SOI基
板を用いることにより、絶縁性を増すことが可能とな
る。
酸化シリコンのような絶縁物を積層したSOI(Silicon on
Insulator)基板を用いる方法もあり、図４にその一例
を示す。シリコン５上に二酸化シリコン層６と、シリコ
ン層７を積層してできるSOI基板を用いるもので、溝の
構造は、図１、３、４のどの溝を用いても良い。SOI基
板を用いることにより、絶縁性を増すことが可能とな
る。
【００１４】以上のようなオンチップインダクタを用い
ることで、高周波増幅器やミキサ回路の整合回路のＩＣ
内蔵化が可能となる。
ることで、高周波増幅器やミキサ回路の整合回路のＩＣ
内蔵化が可能となる。
【００１５】
【発明の効果】以上のように本発明によれば、シリコン
半導体基板に溝を形成して、二酸化シリコンのような絶
縁物を従来に比べ厚く充填できるので、寄生容量は小さ
くなり、基板の高抵抗化が図れる。このため、インダク
タに流れる高周波電流のリークを低減できる。さらに、
基板に充填された絶縁物が、基板上に流れようとする誘
導電流経路を切断するので誘導電流を低減することがで
きる。
半導体基板に溝を形成して、二酸化シリコンのような絶
縁物を従来に比べ厚く充填できるので、寄生容量は小さ
くなり、基板の高抵抗化が図れる。このため、インダク
タに流れる高周波電流のリークを低減できる。さらに、
基板に充填された絶縁物が、基板上に流れようとする誘
導電流経路を切断するので誘導電流を低減することがで
きる。
【図１】本発明の溝の形状を表す図。
【図２】本発明の溝を用いて形成されたインダクタの構
造図。
造図。
【図３】本発明の別の溝の形状を表す図。
【図４】本発明の別の溝の形状を表す図。
【図５】SOI基板を用いて形成するインダクタの断面
図。
図。
【図６】代表的なシリコン半導体基板に形成されるイン
ダクタの構造図。
ダクタの構造図。
【図７】基板に空洞を形成した従来のインダクタの図。
１…シリコン半導体基板、２…網状の溝、３…二酸化シ
リコン層、４…配線層により形成されたインダクタ、５
…シリコン、６…二酸化シリコン層、７…シリコン層、
８…シリコン半導体基板、９…二酸化シリコン層、１０
…インダクタ、１１…高周波電流、１２、１４…リーク
電流、１３…誘導電流、１５…基板まで彫り込まれる
穴、１６…インダクタ。
リコン層、４…配線層により形成されたインダクタ、５
…シリコン、６…二酸化シリコン層、７…シリコン層、
８…シリコン半導体基板、９…二酸化シリコン層、１０
…インダクタ、１１…高周波電流、１２、１４…リーク
電流、１３…誘導電流、１５…基板まで彫り込まれる
穴、１６…インダクタ。
Claims (6)
- 【請求項１】複数の溝を有する半導体基板と、該溝に充
填された絶縁体と、該絶縁体上に形成された螺旋状の配
線層を有することを特徴とするインダクタ。 - 【請求項２】上記複数の溝は格子状に形成されているこ
とを特徴とする請求項１記載のインダクタ。 - 【請求項３】上記溝は交点が3個以内になるような仕切
りで上記半導体基板を分割して成ることを特徴とする請
求項１に記載のインダクタ。 - 【請求項４】上記溝は蜂の巣形状であることを特徴とす
る請求項１に記載のインダクタ。 - 【請求項５】前記半導体基板はシリコン基板であること
を特徴とする請求項１から請求項４のいずれかに記載の
インダクタ。 - 【請求項６】前記半導体基板はシリコン・オン・インシ
ュレーター基板であることを特徴とする請求項１から請
求項４のいずれかに記載のインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24930698A JP2000077610A (ja) | 1998-09-03 | 1998-09-03 | インダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24930698A JP2000077610A (ja) | 1998-09-03 | 1998-09-03 | インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077610A true JP2000077610A (ja) | 2000-03-14 |
Family
ID=17191034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24930698A Pending JP2000077610A (ja) | 1998-09-03 | 1998-09-03 | インダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077610A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243908A (ja) * | 1999-02-23 | 2000-09-08 | Fujitsu Ltd | 半導体集積回路 |
| JP2001308273A (ja) * | 2000-04-19 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP1160841A2 (en) * | 2000-05-30 | 2001-12-05 | Programmable Silicon Solutions | Integrated inductive circuits |
| WO2002056456A1 (fr) * | 2001-01-10 | 2002-07-18 | Kawasaki Microelectronics, Inc. | Oscillateur |
| DE10163460A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Siliziumsubstrat mit einer Isolierschicht, Siliziumsubstrat und Anordnung eines Siliziumsubstrats mit einer Isolierschicht |
| JP2005223325A (ja) * | 2004-02-09 | 2005-08-18 | Semiconductor Components Industries Llc | 基板に対して低減した容量を有する半導体装置および方法 |
| JP2006013111A (ja) * | 2004-06-25 | 2006-01-12 | Internatl Business Mach Corp <Ibm> | 磁気コアを有するオンチップ・インダクタ |
| US7230311B2 (en) | 2001-12-13 | 2007-06-12 | Austriamicrosystems Ag | Silicon substrate having an insulating layer |
| KR100847488B1 (ko) | 2005-07-13 | 2008-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| KR20150139342A (ko) * | 2014-06-03 | 2015-12-11 | 삼성전기주식회사 | 온-칩 인덕터 및 그 제조방법 |
-
1998
- 1998-09-03 JP JP24930698A patent/JP2000077610A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243908A (ja) * | 1999-02-23 | 2000-09-08 | Fujitsu Ltd | 半導体集積回路 |
| JP2001308273A (ja) * | 2000-04-19 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP1160841A3 (en) * | 2000-05-30 | 2003-09-03 | Programmable Silicon Solutions | Integrated inductive circuits |
| EP1160841A2 (en) * | 2000-05-30 | 2001-12-05 | Programmable Silicon Solutions | Integrated inductive circuits |
| EP1363390A1 (en) * | 2001-01-10 | 2003-11-19 | Kawasaki Microelectronics, Inc. | Oscillator |
| WO2002056456A1 (fr) * | 2001-01-10 | 2002-07-18 | Kawasaki Microelectronics, Inc. | Oscillateur |
| EP1363390A4 (en) * | 2001-01-10 | 2006-03-15 | Kawasaki Microelectronics Inc | OSCILLATOR |
| US7034626B2 (en) | 2001-01-10 | 2006-04-25 | Kawasaki Microelectronics, Inc. | Oscillator with closed series of four inductors and four capacitors with connecting nodes |
| US7230311B2 (en) | 2001-12-13 | 2007-06-12 | Austriamicrosystems Ag | Silicon substrate having an insulating layer |
| DE10163460A1 (de) * | 2001-12-21 | 2003-07-10 | Austriamicrosystems Ag | Siliziumsubstrat mit einer Isolierschicht, Siliziumsubstrat und Anordnung eines Siliziumsubstrats mit einer Isolierschicht |
| DE10163460B4 (de) * | 2001-12-21 | 2010-05-27 | Austriamicrosystems Ag | Siliziumsubstrat mit einer Isolierschicht und Anordnung mit einem Siliziumsubstrat mit einer Isolierschicht |
| JP2005223325A (ja) * | 2004-02-09 | 2005-08-18 | Semiconductor Components Industries Llc | 基板に対して低減した容量を有する半導体装置および方法 |
| JP2006013111A (ja) * | 2004-06-25 | 2006-01-12 | Internatl Business Mach Corp <Ibm> | 磁気コアを有するオンチップ・インダクタ |
| KR100847488B1 (ko) | 2005-07-13 | 2008-07-22 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| KR20150139342A (ko) * | 2014-06-03 | 2015-12-11 | 삼성전기주식회사 | 온-칩 인덕터 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6307247B1 (en) | Monolithic low dielectric constant platform for passive components and method | |
| US6093599A (en) | Method of manufacturing inductor device on a silicon substrate thereof | |
| KR100279753B1 (ko) | 반도체 집적회로 제조공정을 이용한 인덕터 제조방법 | |
| US6790751B2 (en) | Semiconductor substrate for a one-chip electronic device and related manufacturing method | |
| US6750750B2 (en) | Via/line inductor on semiconductor material | |
| JP4063078B2 (ja) | 開口に複数の導電層が形成された半導体構造体、及びその製造方法 | |
| JP2022174321A (ja) | チップインダクタおよびその製造方法 | |
| US7791165B2 (en) | Planar inductor and method of manufacturing it | |
| JP2000077610A (ja) | インダクタ | |
| KR101303413B1 (ko) | 마이크로전자 어셈블리 및 그 형성 방법 | |
| JP2002124564A (ja) | 半導体デバイス | |
| JP3578644B2 (ja) | 半導体装置 | |
| JPH10321802A (ja) | インダクタ素子 | |
| KR100904594B1 (ko) | 반도체 소자용 인덕터 및 그 제조 방법 | |
| JP4151455B2 (ja) | モノリシックマイクロ波集積回路およびその製造方法 | |
| US6740956B1 (en) | Metal trace with reduced RF impedance resulting from the skin effect | |
| KR100304360B1 (ko) | 기판내에공기가채워진트렌치를구비하는집적소자및그제조방법 | |
| TW200416986A (en) | Structure for bond pad of integrated circuit and the forming method thereof | |
| JPH09260375A (ja) | 半導体装置 | |
| JPH06216613A (ja) | マイクロ波結合線路 | |
| KR20030013191A (ko) | 집적형 인덕터 | |
| JP2004253488A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH05234804A (ja) | 半導体装置及びその製造方法 | |
| JPH0661422A (ja) | 半導体集積回路装置 | |
| KR20040013928A (ko) | 반도체 소자의 인덕터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040202 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060803 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061122 |