JP2000243908A

JP2000243908A - 半導体集積回路

Info

Publication number: JP2000243908A
Application number: JP11044490A
Authority: JP
Inventors: Masahiro Tsukahara; 正大塚原
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1999-02-23
Filing date: 1999-02-23
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】マッチング回路等の回路のワンチップ化のた
めインダクタやコンデンサ等の高周波部品を半導体集積
回路上に取り込んでも、その高周波部品の高周波特性を
損失の少ない優れたものとする。【解決手段】半導体集積回路１０は、マッチング回路
を構成する高周波部品１１をシリコン酸化膜１４上の備
える。Ｐ型半導体基板１２上に形成されたＮ型エピタキ
シャル層１３には、表層部にＰ型拡散層１５が形成さ
れ、下層部に埋没層１６が形成されている。埋没層１６
はＮ型エピタキシャル層１３より低濃度のＮ型の半導体
層からなる。高周波部品１１からグランド電極ＧＮＤに
高周波信号が抜ける回路の等価回路は、拡散層１５とエ
ピタキシャル層１３間の接合容量Ｃp-epiが追加される
とともに、埋没層１６の存在によってエピタキシャル層
１３と半導体基板１２間の接合容量Ｃbur-subの値が小
さくなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
するものである。近年の移動体通信機器などに使われる
集積回路には、小型かつ高機能が要求されている。高周
波アナログ回路においては、回路の入出力インピーダン
スを５０Ωにマッチング（整合）することが一般的であ
る。この場合、マッチング回路を集積回路内にワンチッ
ップ化して高機能化し、外付け部品を減らすことにより
小型化することが要望されている。

【０００２】

【従来の技術】従来技術においては、マッチング回路は
半導体集積回路（ＩＣやＬＳＩ等）の外部に外付けされ
ていた。マッチング回路が外付けであったため、機器の
小型化の妨げとなっていた。

【０００３】図１２は、従来の半導体集積回路（ＩＣや
ＬＳＩ等）上にマッチング回路をワンピップ化して取り
込んだ場合を想定した半導体集積回路の断面図である。
Ｐ型半導体基板１００上にＮ型エピタキシャル層１１０
が形成され、Ｎ型エピタキシャル層１１０上に形成され
たシリコン酸化膜１２０上に、マッチング回路を構成す
るインダクタやコンデンサ等の高周波部品１３０が作製
されることになる。Ｐ型半導体基板１００上の底面（背
面）にはグランド電極ＧＮＤが形成されている。高周波
部品１３０には高周波信号（高周波パルス）が発生す
る。

【０００４】この半導体集積回路において、高周波部品
１３０とグランド電極ＧＮＤ間における等価回路を考え
る。高周波部品１３０からグランド電極ＧＮＤに至るま
でに、シリコン酸化膜１２０の寄生容量Ｃsio2、エピタ
キシャル層１１０の抵抗Ｒepi、エピタキシャル層１１
０と半導体基板１００間の寄生容量Ｃepi-sub、および
半導体基板１００の抵抗Ｒsubが直列に接続されると考
えられる。

【０００５】

【発明が解決しようとする課題】半導体基板１００の比
抵抗値が比較的低くその抵抗Ｒsubが小さくなると、前
記等価回路の総合的なインピーダンスが小さくなる。そ
のため、高周波部品１３０における高周波パルスがグラ
ンド電極ＧＮＤに抜け易く、高周波信号の高周波損失を
招く問題がある。特に半導体基板１００が通常よく使用
されるシリコン半導体基板である場合、その低比抵抗に
よって基板の抵抗Ｒsubが比較的小さくなるため、この
種の高周波損失が問題となる。

【０００６】このようにマッチング回路を半導体集積回
路上に取り込んだとしても、マッチング回路を構成する
インダクタやコンデンサ等の高周波部品１３０において
高周波信号の高周波損失が発生する。この種の高周波損
失は、後段の回路に必要以上に厳しい特性を要求するこ
とになる。例えばマッチング回路で３ｄＢのロスが発生
すれば、後段回路では利得を３ｄＢ上げなくてはなら
ず、電流アップや回路増加を強いられることになる。こ
のことは移動体通信機器などの機器の高機能化の妨げと
なる。

【０００７】本発明は上記課題を解決するためになされ
たものであって、その目的は、マッチング回路等の回路
のワンチップ化のためインダクタやコンデンサ等の高周
波部品を半導体集積回路上に取り込んでも、その高周波
部品の高周波特性を損失の少ない優れたものとすること
ができる半導体集積回路を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明では、半導体集積回路は、半導体基板の上方
に位置する絶縁膜上に作製された高周波部品を備えてい
る。高周波部品と半導体基板底面とに挟まれた領域内
に、高周波部品から半導体基板底面に設けられた電極面
へ高周波信号が抜ける抜け道となる回路のインピーダン
スを高くする損失抑制部を設けている。

【０００９】半導体集積回路のベースとなる構造につい
ては特に制約はなく、半導体基板と絶縁膜との間に少な
くとも一層の半導体層が形成されたものに適用可能であ
る。この場合、半導体層は複数層あっても、半導体基板
と逆の導電型のものが一層あるだけでもよい。また、絶
縁膜が半導体基板上に形成されたベース構造を有する半
導体集積回路にも適用可能である。

【００１０】損失抑制部は、前記回路の総合的な容量値
を小さくするために追加された半導体部である。半導体
部は、高周波部品の直下投影域に高周波部品と相似形の
マスクパターンで形成するだけでもよい。半導体部は、
一つは前記回路において直列接続される容量となるＰＮ
接合部の数を増やすために追加された第１の半導体部で
あり、もう一つは半導体層を備える構造で適用でき、前
記回路において直列接続されるＰＮ接合部の少なくとも
一つの容量値を小さくするために追加された第２の半導
体部である。ここで、第１の半導体部は、絶縁膜の一つ
下層に位置する半導体層又は半導体基板の表層部に形成
された逆の導電型の拡散層として構成でき、第２の半導
体部は、半導体層の半導体基板と面する部位に形成され
た半導体層と同じ導電型でより低濃度の埋没層で構成で
きる。特に損失抑制部を構成する場合、第１の半導体部
（拡散層）と第２の半導体部（埋没層）との両方を組合
せた構造することが有効である。

【００１１】損失抑制部として半導体部を新たに設けて
いるため、総合的な容量（直列容量）が小さくなる。す
なわち、第１の半導体部（拡散層）により新たな接合容
量が追加され、総合的な容量（直列容量）が小さくな
る。また、第２の半導体部（埋没層）を追加した場合
は、新たな接合容量の追加ではないが、第２の半導体部
と半導体基板との接合容量が小さくなり、結果的に総合
容量（直列容量）が小さくなる。

【００１２】高周波部品から電極面へ高周波信号が抜け
る回路の容量値が小さくなれば、当然回路のインピーダ
ンスが高くなって高周波信号は抜けづらくなるため、高
周波部品から高周波信号の電極面への抜けが軽減され
る。

【００１３】また、損失抑制部は、高周波部品の直下に
少なくとも一部が配置された状態で絶縁膜より下層に設
けられた柱状絶縁部とすることもできる。柱状絶縁部は
高周波部品の直下にアレイ状（格子点状）に配置する
か、網目形状に配置するのがよい。柱状絶縁部をアレイ
状や網目形状とすれば半導体集積回路の強度低下を招か
ない。損失抑制部として柱状絶縁部を設けた場合は、高
周波部品から電極面へ高周波信号が抜ける回路のインピ
ーダンスが高くなる。そのため、高周波部品から高周波
信号の電極面への抜けが軽減され、高周波信号の損失が
低減する。

【００１４】さらに、損失抑制部を、柱状絶縁部と半導
体部（第１の半導体部（拡散層）、第２の半導体部埋没
層））とを組み合わせた構造とすることができる。この
場合、高周波部品から電極面へ高周波信号が抜ける回路
のインピーダンスが一層高くなり、高周波信号の損失を
一層小さく抑えられる。このとき柱状絶縁部を高周波部
品の直下にアレイ状あるいは網目形状に配置すれば、半
導体集積回路の強度低下の心配もない。

【００１５】

【発明の実施の形態】［第１の実施形態］以下、本発明
を具体化した第１の実施形態を図１に基づいて説明す
る。

【００１６】図１は、本実施形態における半導体集積回
路を示す。半導体集積回路１０は、マッチング回路がワ
ンチップ化された構造をとり、マッチング回路を構成す
るインダクタやコンデンサなどの高周波部品１１を最上
部に備える。

【００１７】半導体基板としてのＰ型半導体基板（本例
ではＰ型シリコン基板）１２上には、Ｎ型エピタキシャ
ル層１３が形成されている。Ｎ型エピタキシャル層１３
上には絶縁膜としてのシリコン酸化膜１４が形成され、
シリコン酸化膜１４上に高周波部品１１が作製されてい
る。Ｎ型エピタキシャル層１３の表層部には、第１の半
導体部としてのＰ型拡散層１５が形成されている。Ｐ型
拡散層１５は、エピタキシャル層１３の表層部にＰ型不
純物をドープして形成されたものである。また、Ｎ型エ
ピタキシャル層１３の下層部には、第２の半導体部とし
ての埋没層１６が形成されている。埋没層１６はＮ型エ
ピタキシャル層１３より低濃度のＮ型の半導体層であっ
て、Ｎ型エピタキシャル層１３とＰ型半導体基板１２と
の濃度差を小さくする機能をもつ。埋没層１６はエピタ
キシャル法と拡散法のどちらでも製造できる。なお、損
失抑制部は、拡散層１５と埋没層１６とにより構成され
る。

【００１８】この半導体集積回路１０において、高周波
部品１１からグランド電極ＧＮＤに高周波信号（高周波
パルス）が抜ける領域部分（回路）の等価回路は次のよ
うになる。高周波部品１１から半導体基板１２の背面
（底面）のグランド電極ＧＮＤに至るまでに、シリコン
酸化膜１４の寄生容量Ｃsio2、Ｐ型拡散層１５とＮ型エ
ピタキシャル層１３間の接合容量Ｃp-epi、Ｎ型エピタ
キシャル層１３の抵抗Ｒepi、埋没層１６と半導体基板
１２間の接合容量Ｃbur-sub、および半導体基板１２の
抵抗Ｒsubが直列に接続されていると考えられる。ここ
で、接合容量Ｃbur-subは、従来技術（図１０）のエピ
タキシャル層と基板間の接合容量Ｃepi-subと比べ、Ｐ
Ｎ接合部（ＰＮジャンクション）の濃度差が小さいため
にその容量値が小さくなっている。

【００１９】従来構造に比べ、Ｎ型エピタキシャル層１
３の表層部に追加されたＰ型の拡散層１５によって新た
なＰＮ接合部が追加され、等価回路において接合容量Ｃ
p-epiが追加されるとともに、接合容量Ｃbur-subが従来
の寄生容量Ｃepi-subに比べて小さな容量値となってい
る。このため、この等価回路の総合的な容量（直列容
量）が小さくなる。よって、高周波部品１１で発生する
高周波パルスがグランド電極ＧＮＤへ抜ける回路のイン
ピーダンスが高くなる。その結果、高周波パルスのグラ
ンド電極ＧＮＤへのパス（抜け）が軽減され、高周波損
失が低減する。特に低比抵抗のＳｉ基板を使っても、等
価的に高インピーダンス化できるので、高周波部品１１
での高周波損失が軽減される。

【００２０】以上詳述したように本実施形態によれば、
以下の効果が得られる。（１）拡散層１５を設けることによって、ＰＮ接合部の
数を増やして等価回路において直列接続される容量Ｃp-
epiを追加するとともに、埋没層１６を設けることによ
って、等価回路において直列接続される容量Ｃbur-sub
の値を小さくした。このため、高周波パルスの抜け道と
なる回路の総合的なインピーダンスを高くでき、半導体
集積回路１０上に作製した高周波部品１１での高周波信
号の損失を低減できる。よって、マッチング回路を半導
体集積回路１０にワンチップ化しても損失の少ない優れ
た高周波特性を保証できるので、移動体通信機器などの
機器の高機能化かつ小型化に寄与できる。

【００２１】（２）拡散層１５および埋没層１６は、い
ずれも拡散法やエピタキシャル法など、通常の半導体製
造で使用される手法によって容易に形成されるので、工
程数が多少増えるものの、製造工程がさほど複雑になら
ない。

【００２２】［第２の実施形態］次に、第２の実施形態
を図２に基づいて説明する。この実施形態は、第１の実
施形態の変形例であり、高周波パルスの抜け道となる高
周波部品の直下投影域にのみ半導体部を形成した例であ
る。

【００２３】図２は半導体集積回路を上面側から見た斜
視図である。高周波部品１１としてスパイラルインダク
タ２１が形成されている。スパイラルインダクタ２１は
配線層２２をスパイラル形状に形成することで作製され
る。

【００２４】Ｎ型エピタキシャル層１３の表層部に、ス
パイラルインダクタ２１と同形のパターンを有するマス
クを使用し、Ｐ型不純物をドープし、スパイラルインダ
クタ２１と相似形のマスクパターンをもつＰ型拡散層２
３を形成している。高周波パルスがグランド電極ＧＮＤ
に抜ける際は、スパイラルインダクタ２１の基板面に垂
直方向への投影域のみをほぼ通るので、その投影域のみ
をカバーするようにＰ型拡散層２３をスパイラルインダ
クタ２１の直下投影域にその相似形のマスクパターンで
形成している。スパイラル形パターンのＰ型拡散層２３
を設けたことによって等価回路に追加される容量Ｃp-ep
iの値は、第１の実施形態で全面形成した拡散層１５の
場合と同等であり、高周波部品１１（スパイラルインダ
クタ２１）の高周波特性についても拡散層１５の場合と
ほぼ同等の効果が得られる。

【００２５】また、この例では、埋没層１６は全面に形
成されているが、埋没層１６をスパイラルインダクタ２
１の直下投影域だけにそれと相似形のマスクパターンで
形成することもできる。この場合も、容量Ｃbur-subの
値を、全面形成した場合と同程度に小さくでき、高周波
損失の低減効果は同程度となる。なお、埋没層１６を高
周波部品１１の相似形に形成する場合は、拡散法やイオ
ン注入法を用いればよい。

【００２６】この実施形態によれば、第１の実施形態の
効果に加え、次の効果が得られる。（３）拡散層２３の形成域を必要最小限にとどめること
ができる。［第３の実施形態］次に、第３の実施形態を図３，図４
に基づいて説明する。この実施形態は、高周波部品の直
下に高抵抗の電気絶縁部を埋め込んで高周波損失を低減
するようにした例である。

【００２７】図３は半導体集積回路の断面図、図４は斜
視図である。マッチング回路がワンチップ化されている
半導体集積回路１０は、マッチング回路を構成する高周
波部品１１を最上部に備える。半導体基板としてのＰ型
半導体基板１２上には、Ｎ型エピタキシャル層１３が形
成されている。Ｎ型エピタキシャル層１３上にはシリコ
ン酸化膜１４が形成され、シリコン酸化膜１４上に高周
波部品１１が作製されている。高周波部品１１として
は、第２の実施形態と同様のスパイラルインダクタ２１
が形成されている。

【００２８】高周波部品１１の直下には、複数本の柱状
絶縁部３１が、エピタキシャル層１３を貫通して半導体
基板１２に達するように形成されている。各柱状絶縁部
３１はアレイ（格子点）状に配列され、Ｎ型エピタキシ
ャル層によって互いに孤立するように分離されている。
柱状絶縁部３１は特開平１０−２６１６７１号公報に
開示されたものと同様のもので、断面Ｕ型の柱状ホール
の内周面にシリコン酸化膜３２が形成され、そのシリコ
ン酸化膜３２に包まれるようにその内部に絶縁物が注入
された構造をとる。注入物としては、熱膨張による他部
分へのストレスを緩和するため、多結晶シリコン等の比
較的柔らかい絶縁材料を使用している。なお、柱状絶縁
部３１は、絶縁物が注入された中実構造である。

【００２９】柱状絶縁部３１の製造方法については、特
開平１０−２６１６７１号公報に開示された通りであ
る。簡潔に説明すると、半導体基板１２上にエピタキシ
ャル層１３、シリコン酸化膜等を順次形成した後、レジ
ストを塗布し、アレイ状に配置した正方形の柱状ホール
のパターンをリソグラフィによりパターニングする。次
に異方性エッチングにより、半導体基板１２に達するよ
うに柱状ホールを形成する。次に柱状ホール内にシリコ
ン酸化膜３２を形成し、その後、柱状ホール内に多結晶
シリコン層を堆積させる。表面の余分な多結晶シリコン
層をポリシングにより除去し、多結晶シリコン層の上部
を酸化して表面層にシリコン酸化膜１４を形成する。そ
の後、シリコン酸化膜１４上に高周波部品１１を作製す
る。

【００３０】この半導体集積回路１０において、高周波
パルスがグランド電極ＧＮＤに抜ける抜け道となる領域
部分（回路）の等価回路は次のようになる。すなわち、
最上層の高周波部品１１から半導体基板１２の背面（底
面）のグランド電極ＧＮＤに至るまでに、酸化膜１４の
寄生容量Ｃsio2、Ｎ型エピタキシャル層１３の抵抗Ｒep
i、Ｎ型エピタキシャル層１３とＰ型半導体基板１２間
の寄生容量Ｃepi-sub、および半導体基板１２の抵抗Ｒs
ubが直列に接続されていると考えられる。

【００３１】ここで、柱状絶縁部３１の存在によって、
従来構造（図１０）に比べ、酸化膜容量Ｃsio2と、エピ
タキシャル層１３−半導体基板１２間の寄生容量Ｃepi-
subとが低減と、エピタキシャル層１３の抵抗Ｒepiの増
大が図られる。その結果、回路のインピーダンスが高く
なって、高周波部品１１からグランド電極ＧＮＤへの高
周波パルスのパスが軽減され、その高周波損失が低減す
る。なお、柱状絶縁部３１をアレイ状に配置することに
より、半導体バルクの強度低下が防止される。

【００３２】この実施形態によれば、以下の効果が得ら
れる。（４）柱状絶縁部３１を高周波部品１１の直下に配置し
たので、高周波パルスの抜け道となる回路の総合的なイ
ンピーダンスを高くでき、半導体集積回路１０上に作製
した高周波部品１１の高周波損失を低減できる。よっ
て、マッチング回路を半導体集積回路１０にワンチップ
化しても、損失の少ない優れた高周波特性を保証できる
ので、移動体通信機器などの機器の高機能化かつ小型化
に寄与できる。

【００３３】（５）柱状絶縁部３１を半導体基板１２に
達するように形成したので、寄生容量Ｃepi-subの容量
値を小さくでき、高周波パルスの抜け道となる回路のイ
ンピーダンスをより一層高くすることができる。

【００３４】（６）柱状絶縁部３１をアレイ状に配置し
たので、半導体集積回路１０のバルク強度の低下を最小
限に抑えることができる。［第４の実施形態］次に、第４の実施形態を図５に基づ
いて説明する。この実施形態は前記第３の実施形態の変
形例であり、柱状絶縁部のパターン形状が異なる例であ
る。なお、前記第３の実施形態と同じ構成については説
明を省略または簡潔にする。

【００３５】図５は半導体集積回路の上面側から見た斜
視図である。高周波部品１１の直下に埋め込まれた柱状
絶縁部３５は、メッシュ状（網目状）に配置されてい
る。柱状絶縁部３５は、前記第３の実施形態の場合と同
様、半導体基板１２に達するまでの深さに形成されてお
り、その内部は本例では多結晶シリコンが注入されてい
る。柱状絶縁部３５の製造方法は、前記第３の実施形態
と同様、特開平１０−２６１６７１号公報に開示された
通りである。

【００３６】柱状絶縁部３５がメッシュ状の構造である
ことから、前記第３の実施形態のアレイ状の配置構造に
比べてその断面積を広く稼ぐことができ、前記第３の実
施形態の構造に比べ、酸化膜容量Ｃsio2と、エピタキシ
ャル層１３−半導体基板１２間の寄生容量Ｃepi-subと
が低減と、エピタキシャル層１３の抵抗Ｒepiの増大の
割合がさらに顕著となる。その結果、アレイ状の配置構
造の場合に比べ、回路のインピーダンスが一層高くなっ
て、高周波部品１１からグランド電極ＧＮＤへの高周波
パルスのパスが軽減される。

【００３７】この実施形態によれば、第３の実施形態と
同様の効果の他、以下の効果が得られる。（７）柱状絶縁部３５がメッシュ形状であることから、
アレイ状配置構造である第３の実施形態に比べ、高周波
パルスの損失を一層低減できるうえ、メッシュ形状であ
るため第３の実施形態と同様に半導体集積回路１０の強
度を確保できる。

【００３８】［第５の実施形態］次に、第５の実施形態
を図６に基づいて説明する。この実施形態は第１の実施
形態の構造と、第３の実施形態の構造とを組み合わせた
例である。なお、前記第１および第３の実施形態と同じ
構成については説明を省略または簡潔にする。

【００３９】図６は半導体集積回路の断面図である。半
導体基板としてのＰ型半導体基板１２上に形成されたＮ
型エピタキシャル層１３には、第１の実施形態と同様
に、その表層部に第１の半導体部としてのＰ型拡散層１
５が形成され、その下層部に第２の半導体部としての埋
没層１６が形成されている。

【００４０】また、高周波部品１１の直下には、このエ
ピタキシャル層１３を貫通するように、第３の実施形態
と同様のアレイ（格子点）状に配列された複数本の柱状
絶縁部３１が半導体基板１２に達するように形成されて
いる。柱状絶縁部３１はシリコン酸化膜３２で内周面
が覆われたホール内に絶縁物として多結晶シリコンが注
入された構造をとる。エピタキシャル１３に拡散層１５
と埋没層１６を先に形成した後、エピタキシャル１３に
ホールを開けて柱状絶縁部３１を製造する手順をとる。
なお、損失抑制部は、拡散層１５と埋没層１６と柱状絶
縁部３１とにより構成される。

【００４１】この半導体集積回路１０において、高周波
部品１１からグランド電極ＧＮＤに高周波パルスが抜け
る抜け道となる回路は基本的に第１の実施形態と同様で
ある。すなわち、シリコン酸化膜１４の寄生容量Ｃsio
2、Ｐ型拡散層１５とＮ型エピタキシャル層１３間の接
合容量Ｃp-epi、Ｎ型エピタキシャル層１３の抵抗Ｒep
i、埋没層１６と半導体基板１２間の接合容量Ｃbur-su
b、および半導体基板１２の抵抗Ｒsubが直列に接続され
ていると考えられる。ここで、柱状絶縁部３１の存在に
よって高周波部品１１の直下の領域におけるエピタキシ
ャル層１３の断面積が小さくなることから、第１の実施
形態の構造に比べ、寄生容量Ｃsio2、接合容量Ｃp-sub
および接合容量Ｃbur-subがより小さな値となるととも
に、抵抗Ｒepiがより大きな値となる。その結果、回路
の総合的なインピーダンスがより一層高くなって、高周
波部品１１からグランド電極ＧＮＤへの高周波パルスの
パスに起因する高周波部品１１での高周波信号の損失が
一層低減する。また、柱状絶縁部３１がアレイ状の配置
構造をとることから、半導体集積回路１０のバルク強度
の低下がなるべく最小限にとどめられる。なお、アレイ
状の柱状絶縁部３１に替え、第４の実施形態で述べたメ
ッシュ形状の柱状絶縁部３５を採用することもできる。

【００４２】この実施形態によれば、さらに以下の効果
が得られる。（８）拡散層１５，埋没層１６、および柱状絶縁部３１
（３５）を共に備えた構造をとるので、高周波部品１１
からグランド電極ＧＮＤに高周波パルスが抜ける回路の
総合的なインピーダンスをより一層高めることができ、
高周波部品１１での高周波信号の損失をより一層軽減で
きる。また、メッシュ形状の柱状絶縁部３５を採用した
場合、絶縁部分の断面積を確保し易い点から高周波損失
をより一層軽減し易い。

【００４３】［第６の実施形態］次に、第６の実施形態
を図７に基づいて説明する。この実施形態は半導体集積
回路のベースとなる構造が前記各実施形態と異なり、半
導体層を備えていない。なお、前記各実施形態と同じ構
成については説明を省略または簡潔にする。

【００４４】図７は半導体集積回路の断面図である。半
導体基板としてのＰ型半導体基板１２上にシリコン酸化
膜１４が形成され、シリコン酸化膜１４上に高周波部品
１１が作製されている。半導体基板１２の表層部には第
１の半導体部としてのＮ型拡散層２５が形成されてい
る。

【００４５】また、高周波部品１１の直下には、アレイ
（格子点）状に配列された複数本の柱状絶縁部３１が半
導体基板１２の途中の深さまで延びるように形成されて
いる。柱状絶縁部３１はシリコン酸化膜３２で内周面
が覆われたホール内に絶縁物として多結晶シリコンが注
入された中実構造をとる。なお、損失抑制部は、拡散層
２５と柱状絶縁部３１とにより構成される。

【００４６】この半導体集積回路１０において、高周波
部品１１からグランド電極ＧＮＤに高周波パルスが抜け
る抜け道となる回路は次のようになる。すなわち、シリ
コン酸化膜１４の寄生容量Ｃsio2、Ｎ型拡散層２５と半
導体基板１２間の接合容量Ｃn-sub、および半導体基板
１２の抵抗Ｒsubが直列に接続されていると考えられ
る。

【００４７】拡散層２５が付加されたことによって接合
容量Ｃn-subが１つ増えることになる。また、柱状絶縁
部３１の存在によって高周波部品１１の直下の領域にお
ける半導体基板１２の断面積が小さくなることから、寄
生容量Ｃsio2と接合容量Ｃn-subが一層小さな値となる
とともに、抵抗Ｒsubが一層大きな値となる。その結
果、回路の総合的なインピーダンスが相対的に高くなっ
て、高周波部品１１からグランド電極ＧＮＤへの高周波
パルスのパスに起因する高周波部品１１での高周波信号
の損失が低減する。また、柱状絶縁部３１がアレイ状の
配置構造をとることから、半導体集積回路１０のバルク
強度の低下がなるべく最小限にとどめられる。なお、ア
レイ状の柱状絶縁部３１に替え、メッシュ形状の柱状絶
縁部３５を採用することもできる。

【００４８】［第７の実施形態］次に、第７の実施形態
を図８に基づいて説明する。この実施形態は半導体集積
回路のベースとなる構造が前記各実施形態と異なり、半
導体層を二層備えている。なお、前記各実施形態と同じ
構成については説明を省略または簡潔にする。

【００４９】図８は半導体集積回路の断面図である。半
導体基板としてのＰ型半導体基板１２上にはＮ型エピタ
キシャル層２６とＰ型エピタキシャル層２７との二層の
半導体層が形成され、エピタキシャル層２７上に形成さ
れたシリコン酸化膜１４上に高周波部品１１が作製され
ている。

【００５０】Ｐ型エピタキシャル層２７の表層部には逆
導電型である第１の半導体部としてのＮ型拡散層２８が
形成されている。また、Ｎ型エピタキシャル層２６の下
層部には同じ導電型で低濃度である第２の半導体部とし
ての埋没層２９が形成されている。

【００５１】また、高周波部品１１の直下には、二層の
エピタキシャル層２６，２７を貫通するように、アレイ
（格子点）状に配列された複数本の柱状絶縁部３１が半
導体基板１２に達するように形成されている。柱状絶縁
部３１はシリコン酸化膜３２で内周面が覆われたホー
ル内に絶縁物として多結晶シリコンが注入された中実構
造をとる。なお、損失抑制部は、拡散層２８と埋没層２
９と柱状絶縁部３１とにより構成される。

【００５２】この半導体集積回路１０において、高周波
部品１１からグランド電極ＧＮＤに高周波パルスが抜け
る抜け道となる回路は次のようになる。すなわち、シリ
コン酸化膜１４の寄生容量Ｃsio2、Ｎ型拡散層２８とＰ
型エピタキシャル層２７間の接合容量Ｃn-epi、Ｐ型エ
ピタキシャル層１７の抵抗Ｒepi１、Ｎ型エピタキシャ
ル層２６の抵抗Ｒepi２、埋没層２９と半導体基板１２
間の接合容量Ｃbur-sub、および半導体基板１２の抵抗
Ｒsubが直列に接続されていると考えられる。

【００５３】拡散層２８が付加されたことによって接合
容量Ｃn-epiが１つ増え、埋没層２９が付加されたこと
によってエピタキシャル層２６と半導体基板１２との界
面における接合容量Ｃbur-subが小さな容量値になる。
また、柱状絶縁部３１の存在によって高周波部品１１の
直下の領域におけるエピタキシャル層２６，２７の断面
積が小さくなることから、寄生容量Ｃsio2、接合容量Ｃ
n-epi、接合容量Ｃepi-epiおよび接合容量Ｃbur-subが
一層小さな値となるとともに、抵抗Ｒepi１，Ｒepi２が
一層大きな値となる。その結果、回路の総合的なインピ
ーダンスが相対的に高くなって、高周波部品１１からグ
ランド電極ＧＮＤへの高周波パルスのパスに起因する高
周波部品１１での高周波信号の損失が低減する。また、
柱状絶縁部３１がアレイ状の配置構造をとることから、
半導体集積回路１０のバルク強度の低下がなるべく最小
限にとどめられる。なお、アレイ状の柱状絶縁部３１に
替え、メッシュ形状の柱状絶縁部３５を採用することも
できる。

【００５４】なお、前記実施形態は、上記に限定されず
以下の態様で実施してもよい。 ○ 半導体部と柱状絶縁部とを組合せた構造は、前記第
５の実施形態に限定されない。例えば第１の半導体部と
第２の半導体部のうち少なくともいずれか一方を、第２
の実施形態のように、高周波部品１１の直下投影域に高
周波部品１１と相似形のマスクパターンをもつ形状とす
ることができる。例えば図９に示すように、スパイラル
インダクタ２１の直下投影域にスパイラルインダクタ２
１と相似形のマスクパターンをもつ第２の実施形態と同
構造の拡散層２３を形成することができる。また、埋没
層１６をスパイラルインダクタ２１の直下投影域にスパ
イラルインダクタ２１と同じマスクパターンをもつ形状
に形成することもできる。これらの構成によれば、拡散
層や埋没層の面積を最小限にして、全面形成した場合と
同程度に高周波損失を軽減できる。

【００５５】また、柱状絶縁部と、第１の半導体部と第
２の半導体部のうち一方のみとを組合せた構造を採るこ
ともできる。例えば図１０に示すように、拡散層１５と
柱状絶縁部３１のみを組合せた構造を採ることができ
る。また、埋没層と柱状絶縁部のみを組合せた構造を採
ることができる。また、これらの場合、拡散層や埋没層
を高周波部品の直下投影域に同パターン形状で形成する
こともできる。なお、上記各種の構造において、柱状絶
縁部はアレイ状でも網目形状でもどちらでもよい。こ
れらの構成によれば、半導体部と柱状絶縁部との組合せ
によって、高周波部品１１からグランド電極ＧＮＤに高
周波信号（高周波パルス）が抜ける回路の総合的なイン
ピーダンスを従来構造に比べより一層高めることがで
き、高周波部品１１での高周波損失を軽減できる。

【００５６】○ 第３〜第５の各実施形態および前記別
例において、柱状絶縁部は半導体基板１２に達している
ことに限定されない。例えば図１１に示すように柱状絶
縁部３５が半導体基板１２に達しておらず、エピタキシ
ャル層１３の途中までの深さしかない構造をとることが
できる。このように柱状絶縁部３５の深さが浅くても、
寄生容量Ｃepi-subは従来構造と大差ないものの、従来
構造に比べ、寄生容量Ｃsio2を小さく、かつ抵抗Ｒepi
を大きくすることができるので、抜け道回路（等価回
路）の総合的なインピーダンスを高くし、高周波部品１
１での高周波損失を軽減できる。なお、柱状絶縁部の配
置形状は、メッシュ形状の柱状絶縁部３５に替え、アレ
イ状の柱状絶縁部３１としても同様に効果はある。

【００５７】○ 柱状絶縁部はアレイ状配列やメッシュ
形状に限定されない。例えば高周波部品の直下に四角柱
状の柱状絶縁部が１本配置されただけの構造であっても
よい。半導体集積回路に必要強度が確保されるのであれ
ば、柱状絶縁部をどのような形状にすることもできる。

【００５８】○ 第１の半導体部（拡散層）や第２の半
導体部（埋没層）を高周波部品の直下に全面形成しない
場合、その形成エリアは高周波部品の直下投影域にその
マスクパターンと相似形であることに限定されない。高
周波部品の直下に高周波パルスの抜け道となる回路のイ
ンピーダンスを高められるような部位に半導体部が存在
するのであればそのパターン形状はどのようなものであ
ってもよい。但し、高周波部品の直下投影域を少なくと
もカバーできるように半導体部を配置することがインピ
ーダンスを効果的に高めるうえで好ましい。

【００５９】○ 高周波部品はインダクタに限定され
ず、コンデンサや抵抗であっても構わない。例えばコン
デサ部品の直下にこの部品のマスクパターンと相似形の
拡散層を形成することもできる。

【００６０】○ 半導体集積回路を構成する各層や部分
の導電型は前記各実施形態に限定されず、導電型がＰ・
Ｎ逆転した構造であってもよい。つまり、Ｎ型半導体基
板、Ｐ型エピタキシャル層、Ｎ型拡散層、Ｐ型埋没層等
で構成される半導体集積回路として構成できる。

【００６１】○ 半導体集積回路にワンチップ化される
回路はマッチング回路に限定されない。マッチング回路
以外で高周波部品を備える回路をワンチップ化した半導
体集積回路に前記各実施形態の構造を採用することがで
きる。

【００６２】

【発明の効果】以上詳述したように、請求項１〜１７に
記載の発明によれば、高周波部品と半導体基板底面とに
挟まれた領域内に、高周波部品から半導体基板底面の電
極面への高周波信号の抜け道となる回路のインピーダン
スを高くする損失抑制部を設けたので、高周波部品を半
導体集積回路に取り込んでもその高周波損失を小さく抑
えることができる。

【００６３】請求項５〜１１、１５〜１７に記載の発明
によれば、損失抑制部として半導体部を追加することに
よって、高周波信号の抜け道となる回路の容量値を小さ
くでき、高周波部品の高周波損失を低減できる。

【００６４】請求項６〜請求項１１に記載の発明によれ
ば、半導体部は、高周波部品を投影した相似形のマスク
パターンで形成されるので、半導体部の形成領域をほぼ
必要最小限にとどめることができる。

【００６５】請求項７、８、１１、１５〜１７に記載の
発明によれば、第１の半導体部を設けることにより、回
路で直列接続されるＰＮ接合部の数を増やすことができ
るので、回路の容量値を小さくしてインピーダンスを高
くすることができる。

【００６６】請求項９、１０、１１、１５〜１７に記載
の発明によれば、第２の半導体部を設けることにより、
回路で直列接続されるＰＮ接合部の少なくとも一つの容
量値を小さくすることができるので、回路の容量値を小
さくしてインピーダンスを高くすることができる。

【００６７】請求項１１、１５〜１７に記載の発明によ
れば、第１の半導体部と第２の半導体部とを共に備える
ので、高周波損失を一層低減できる。請求項１２〜１７
に記載の発明によれば、損失抑制部を、高周波部品の直
下に少なくとも一部が配置された柱状絶縁部としたの
で、高周波信号の抜け道となる回路のインピーダンスを
高くすることができ、高周波損失を低減できる。

【００６８】請求項１３、１４，１６、１７に記載の発
明によれば、柱状絶縁部をアレイ状または網目形状とす
るので、柱状絶縁部を追加しても半導体集積回路の強度
低下の心配がない。

【００６９】請求項１５〜１７に記載の発明によれば、
半導体部と柱状絶縁部との組合せによって、高周波損失
を一層低減できる。

【図面の簡単な説明】

【図１】第１の実施形態の半導体集積回路の断面図。

【図２】第２の実施形態の半導体集積回路の斜視図。

【図３】第３の実施形態の半導体集積回路の断面図。

【図４】同じく半導体集積回路の斜視図。

【図５】第４の実施形態の半導体集積回路の斜視図。

【図６】第５の実施形態の半導体集積回路の断面図。

【図７】第６の実施形態の半導体集積回路の斜視図。

【図８】第７の実施形態の半導体集積回路の断面図。

【図９】別例の半導体集積回路の断面図。

【図１０】図９と異なる別例の半導体集積回路の断面
図。

【図１１】図１０と異なる別例の半導体集積回路の断
面図。

【図１２】従来技術における半導体集積回路の断面
図。

【符号の説明】

１０半導体集積回路１１高周波部品１２半導体基板１３半導体層としてのエピタキシャル層１４絶縁膜としてのシリコン酸化膜１５損失抑制部を構成するとともに第１の半導体部と
しての拡散層１６損失抑制部を構成するとともに第２の半導体部と
しての埋没層２１スパイラルインダクタ２３損失抑制部を構成するとともに第１の半導体部と
しての拡散層２５損失抑制部を構成するとともに第１の半導体部と
しての拡散層２６半導体層としてのエピタキシャル層２７半導体層としてのエピタキシャル層２８損失抑制部を構成するとともに第１の半導体部と
しての拡散層２９損失抑制部を構成するとともに第２の半導体部と
しての埋没層３１損失抑制部を構成する柱状絶縁部３５損失抑制部を構成する柱状絶縁部ＧＮＤグランド電極

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Claims

【特許請求の範囲】

【請求項１】半導体基板の上方に位置する絶縁膜上に
高周波部品が作製され、前記高周波部品と前記半導体基板の底面とに挟まれた領
域内に、前記高周波部品から前記半導体基板の底面に設
けられた電極面へ高周波信号が抜ける抜け道となる回路
のインピーダンスを高くする損失抑制部が設けられてい
ることを特徴とする半導体集積回路。
【請求項２】請求項１において、前記半導体基板と前
記絶縁膜との間に少なくとも一層の半導体層が形成され
ていることを特徴とする半導体集積回路。
【請求項３】請求項２において、前記半導体層は前記
半導体基板と逆の導電型のものが一層形成されているこ
とを特徴とする半導体集積回路。
【請求項４】請求項１において、前記絶縁膜は前記半
導体基板上に形成されていることを特徴とする半導体集
積回路。
【請求項５】請求項１〜請求項４のいずれか一項にお
いて、前記損失抑制部は前記回路の総合的な容量値を小
さくするために追加された半導体部であることを特徴と
する半導体集積回路。
【請求項６】請求項５において、前記半導体部は、前
記高周波部品の直下投影域に該高周波部品と相似形のマ
スクパターンで形成されていることを特徴とする半導体
集積回路。
【請求項７】請求項５又は請求項６において、前記半
導体部は前記回路において直列接続されるＰＮ接合部の
数を増やすために追加された第１の半導体部であること
を特徴とする半導体集積回路。
【請求項８】請求項７において、前記第１の半導体部
は、前記絶縁膜の一つ下層に位置する前記半導体層又は
前記半導体基板の表層部に形成された逆の導電型の拡散
層であることを特徴とする半導体集積回路。
【請求項９】請求項５又は請求項６において、前記半
導体層を備える構造であって、前記半導体部は前記回路
において直列接続されるＰＮ接合部の少なくとも一つの
容量値を小さくするために追加された第２の半導体部で
あることを特徴とする半導体集積回路。
【請求項１０】請求項９において、前記第２の半導体
部は、前記半導体層の前記半導体基板と面する部位に形
成された該半導体層と同じ導電型でより低濃度の埋没層
であることを特徴とする半導体集積回路。
【請求項１１】請求項５における前記半導体部は、請
求項７又は請求項８の前記第１の半導体部と、請求項９
又は請求項１０の前記第２の半導体部とを共に備えるこ
とを特徴とする半導体集積回路。
【請求項１２】請求項１〜請求項４のいずれか一項に
おいて、前記損失抑制部は、前記高周波部品の直下に少
なくとも一部が配置された状態で前記絶縁膜より下層に
設けられた柱状絶縁部であることを特徴とする半導体集
積回路。
【請求項１３】請求項１２において、前記柱状絶縁部
は前記高周波部品の直下にアレイ状に配置されているこ
とを特徴とする半導体集積回路。
【請求項１４】請求項１２において、前記柱状絶縁部
は前記高周波部品の直下に網目形状に配置されているこ
とを特徴とする半導体集積回路。
【請求項１５】請求項１〜請求項４のいずれか一項に
おける前記損失抑制部は、請求項１２の前記柱状絶縁部
と、請求項５〜請求項１１のいずれか一項の前記半導体
部とを組み合わせた構造であることを特徴とする半導体
集積回路。
【請求項１６】請求項１〜請求項４のいずれか一項に
おける前記損失抑制部は、請求項１３のアレイ状に配置
された前記柱状絶縁部と、請求項５〜請求項１１のいず
れか一項の前記半導体部とを組み合わせた構造であるこ
とを特徴とする半導体集積回路。
【請求項１７】請求項１〜請求項４のいずれか一項に
おける前記損失抑制部は、請求項１４の網目形状に配置
された前記柱状絶縁部と、請求項５〜請求項１１のいず
れか一項の前記半導体部とを組み合わせた構造であるこ
とを特徴とする半導体集積回路。