KR100742023B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 웨이퍼 위에 제조된 집적 CMOS 회로와 RF 회로를 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다. 이 방법은 하위 금속화층을 형성하고 하위 금속화층 위에 하위 유전층을 형성한다. 하위 유전층 위에 금속화 라인을 형성하고, 금속화 라인 위에 상위 유전층을 형성한다. 이어서, 상위 유전층 위에 상위 금속화층을 형성한다. 이를 완료한 후, 하위 유전층, 금속화 라인, 상위 유전층과 나란히 산화물 스페이서를 형성한다. 마지막으로, 산화물 스페이서 위에 인캡슐레이션 금속화층을 형성하되, 하위 금속화층, 상위 금속화층, 인캡슐레이션 금속화층이 외부 쉴드(an outer shield)를 정의하고, 금속화 라인이 RF 라인의 내부 도전체를 정의한다.

Description

반도체 소자 및 그 제조 방법{METHODS FOR FORMING CO-AXIAL INTERCONNECT LINES IN A CMOS PROCESS}
본 발명은 반도체 소자에 관한 것이다. 보다 구체적으로, 본 발명은 무선 주파수(RF) 소자, RF 피쳐(features), 마이크로웨이브 소자, 마이크로웨이브 피쳐를 표준 상보형 금속 산화물 반도체(complementary metal oxide semiconductor : CMOS) 칩에 집적하는 방법에 관한 것이다.
오늘날의 반도체 소자는 보다 엄격한 요구를 만족시키도록 지속적인 압력을 받고 있다. 이러한 기법을 이용하는 소자가 시장에서 범람하게 됨에 따라, 소비자들은 소자에 대해 보다 많은 요구를 하게 되었다. 이들 요구는 보다 우수한 성능을 갖는 보다 작고, 보다 치밀한 소자를 포함한다.
이러한 요구를 충족시키기 위해, 반도체 소자는 CMOS 칩과 RF 칩을 채용하고 있다. 이들 소자는, 예컨대, RF 회로는 물론 디지털 CMOS 회로를 필요로 하는 셀룰러 폰을 포함하여 무선 통신을 가능하게 한다. 통상적으로, 디지털 CMOS와 RF 회로를 하나의 칩에 집적하기 위해 제조자는 동축 상호접속 라인(co-axial interconnect lines)을 이용하여 RF 신호를 처리해야 한다.
그러나, 동축 상호접속 라인을 사용하면 다른 문제점이 발생하게 된다. 도 1a와 도 1b는 실리콘 기판(10) 위의 현수부(a suspended portion)(14)를 갖는 종래 기술의 상호접속 구조체(12)의 단면도와 평면도를 각각 도시하고 있다. 상호접속 구조체(12)는 내부 도전체(20), 절연 유전체 코팅(18), 절연 유전체 코팅(18)을 인캡슐레이션(encapsulate)하는 역할을 하는 외부 도전층을 포함한다. 또한, 상호접속 구조체(12)는 현수부(14)를 지지하도록 보다 큰 치수를 갖게 제조된 2 개의 컨택트 기둥(contact posts)(13)을 포함하고 있다.
현수부는 중력의 영향 하에서 처지는 경향이 있음을 유의해야 한다. 따라서, 그러한 구조체가 부서지고 깨어지기 전에 이들의 길이에 제한을 두어야 하는데, 이는 이러한 종래 기술의 구조체를 구현함에 있어 실질적으로 심각한 문제점이 된다. 도 1a의 상호접속 구조체가 갖는 다른 문제점은 다수의 상호접속층을 적층할 수 없다는 점이다. 예로써, 제 2 상호접속 구조체가 구조체(12) 위에 만들어지면, 중심 영역(14) 아래의 물리적 지지력의 부족으로 인해 중심 영역(14)이 부서질 확률이 상당히 증가하게 된다. 이러한 종래 기술의 상호접속 구조체를 제조하는 것과 연관된 단계에 관한 보다 상세하게 설명은, 엠 이 토마스(M. E. Thomas) 등의 "VLSI Multilevel Micro-interconnects for High Speed Devices"라는 제목의 논문(Fairchild Research Center, National Semiconductor Corporation, Santa Clara, California, IEDM Tech. Dig., pages 55-58(1990))을 참조하면 된다.
원래 디지털 CMOS 회로를 위해 설계된 칩에 RF 회로를 집적함에 있어 또 다 른 단점은 동축 라인(12)이 칩의 최상부 금속화 레벨에서 집적되어야 한다는 것이다. 이는 주어진 칩에 대해 RF 신호 처리를 완료하는 데 사용될 수 있는 RF 라인 수를 상당히 제한한다. 그러므로, 주된 CMOS 칩 위에 RF 라인을 집적하려는 설계자는 칩을 실질적으로 더 크게 설계하여 원하는 수의 RF 라인이 칩의 상부 금속층에 적절히 집적될 수 있도록 해야 한다. 이러한 한계는 회로 설계자에게 잘 알려져 있으며, 따라서, CMOS 회로와 RF 회로를 위해 별도의 칩을 사용하는 것이 보다 유리하다고 판단되는 경우가 많다.
도 1c에 도시된 바와 같이, 셀룰러 폰 설계자는 전형적으로 디지털 신호 처리를 수행하는 CMOS 칩(52)과 RF 신호를 처리하는 별도의 RF 회로(55)를 사용하는 것이 보다 실질적임을 알게 된다. 이는 CMOS 디지털 처리를 위해 주문 제작된 칩에 RF 라인을 집적함에 따르는 한계로 인해 보편적으로 선호되고 있다. 그럼에도 불구하고, 이러한 종류의 구성은 문제점이 있으며, 그 중에서도, 제조 비용, 전력 손실, 신호 감손, 추가적인 패키지화 복잡성 등이 문제가 된다. RF 회로(55)와 CMOS 칩(52)을 필요로 하는 회로(50)는 개별적으로 제조되어 인쇄 회로 기판(printed circuit board : PCB)(51) 상에 집적된다. 이는 제조 비용과 제조 시간을 증가시킨다.
신호가 RF 회로(55)와 CMOS 칩(52)으로부터 전후로 통신되는 동안, 신호 감손이 자연적으로 발생하게 된다. 앞으로, 이러한 신호 감손은 디지털 CMOS와 RF 회로 모두를 필요로 하는 회로 구현의 전반적인 효율을 감소시킨다. 이러한 감손을 극복하기 위해서는 신호 순도를 향상시키기 위한 신호 조절(signal conditioning)이 필요하다. 그러나, 이러한 장치를 사용하면 종래 기술과 관련하여 이미 존재하는 패키지화 문제가 악화될 것이다.
RF 회로(55)와 CMOS 칩(52)을 사용하는 종래 기술 회로의 패키지화 비효율성으로 인해 이러한 회로 유형은 바람직하지 않게 된다. 별도의 RF 회로(55)를 CMOS 칩(52)과 집적하기 위해서는 PCB 상의 보다 넓은 공간이 필요하게 되고, 이로 인해 휴대용 전자제품(이를테면, 셀룰러 폰)이 보다 큰 케이스 내에서 패키지화되어야 한다.
전술한 바와 같이, 종래 기술의 문제점을 방지하면서 RF 회로와 CMOS 칩을 집적하는 회로가 필요하다. 이러한 새로운 회로는 제조하기 용이하고, 전력과 신호 강도를 유지하며, 종래 기술의 동축 라인 사용을 방지하고, 보다 공간 효율적인 패키지화를 달성해야 한다. 나아가, 이러한 회로는 RF 및 마이크로웨이브 응용을 포함하여 고속 응용을 처리할 수 있어야 한다.
발명의 개요
광범위하게 말해서, 본 발명은 CMOS 라인과 RF 라인을 집적하는 회로 및 그러한 집적 회로를 제조하는 방법을 제공함으로써 이러한 필요성을 충족시킨다. 본 발명은 프로세스, 장치, 시스템, 소자, 또는 방법을 포함하는 다양한 방식으로 구현될 수 있다는 점을 이해해야 한다. 본 발명의 수 개의 실시예가 아래에서 기술될 것이다.
일 실시예에서는 반도체 웨이퍼 위에 제조된 집적 CMOS 회로와 RF 회로를 구 비하는 반도체 소자를 제조하는 방법이 개시된다. 이 방법은 하위 금속화층을 형성하고 하위 금속화층 위에 하위 유전층을 형성한다. 하위 유전층을 형성한 후, 하위 유전층 위에 금속화 라인을 형성하고, 금속화 라인 위에 상위 유전층을 형성한다. 이어서, 상위 유전층 위에 상위 금속화층을 형성한다. 다음으로, 하위 유전층, 금속화 라인, 상위 유전층과 나란히 산화물 스페이서를 형성한다. 마지막으로, 산화물 스페이서 위에 인캡슐레이션 금속화층을 형성하되, 하위 금속화층, 상위 금속화층, 인캡슐레이션 금속화층이 외부 쉴드(an outer shield)를 정의하고, 금속화 라인이 RF 라인의 내부 도전체를 정의한다.
다른 실시예에서는 기판 위에 제조된 CMOS 회로와 RF 회로를 구비하는 반도체 소자가 개시된다. 이 반도체 소자는 하위 금속화층과, 하위 금속화층 위에 위치하는 하위 유전층을 포함한다. 이어서, 하위 유전층 위에 금속화 라인이 형성된다. 금속화 라인 위에는 상위 유전층이 위치하고 상위 금속화층은 상위 유전층 위에 위치한다. 하위 유전층, 금속화 라인, 상위 유전층과 나란히 산화물 스페이서가 정의된다. 산화물 스페이서를 둘러싸는 인캡슐레이션 금속화층을 구성하되, 하위 금속화층, 상위 금속화층, 인캡슐레이션 금속화층이 RF 라인의 외부 쉴드를 정의하도록 한다. 금속화 라인은 RF 라인의 내부 도전체를 정의하도록 한다.
또 다른 실시예에서는 반도체 웨이퍼 위에 제조된 집적 CMOS 회로와 RF 회로를 구비하는 반도체 소자를 제조하는 방법이 개시된다. 하위 도전성 쉴드를 형성하고 쉴드 내에 하위 유전층을 형성한다. 하위 유전층이 형성된 후, 하위 유전층 위에 중심 도전체를 형성한다. 중심 도전체 위에 상위 유전층을 후속적으로 형성 하고, 상위 유전층 위에 상위 도전성 쉴드를 형성한다. 그런 다음, 상위 유전층이 하위 유전층과 유전적으로 통신하도록 하위 유전층과 상위 유전층을 결합한다. 마지막으로, 상위 도전성 쉴드와 하위 도전성 쉴드를 결합하여 상위 및 하위 유전층과 중심 도전체를 인캡슐레이션하는 외부 쉴드가 형성되도록 하되, 이에 의해 상기 RF 라인이 CMOS 상호접속 라인과 집적된다.
또 다른 실시예에서는 기판 위에 제조된 CMOS 회로와 RF 회로를 구비하는 반도체 소자 제조 방법을 개시하고 있다. 제 1 티타늄 질화물층을 증착하고 제 1 티타늄 질화물층을 패터닝한다. 이어서, 제 1 티타늄 질화물층 위에 제 1 얇은 산화물층을 증착한다. 제 1 얇은 산화물층을 증착한 후, 제 1 얇은 산화물층 위에 금속을 스퍼터링하여 금속화층을 형성한다. 금속화층을 형성하고 나서, 금속화층 위에 제 2 얇은 산화물층을 증착한다. 제 2 얇은 산화물층을 증착하면, 제 2 산화물층 위에 제 2 티타늄 질화물층을 증착한다. 그런 다음, 제 2 티타늄 질화물층, 제 2 얇은 산화물층, 금속, 제 1 얇은 산화물층에 대해 에칭을 수행한다. 다음으로, 제 2 티타늄 질화물층과 제 1 티타늄 질화물층 위에 산화물 블랭킷을 증착한다. 후속적으로, 산화물 블랭킷을 에칭하여 산화물 스페이서를 정의한다. 에칭을 완료한 후, 제 1 및 제 2 티타늄 질화물층과 산화물 스페이서 위에 티타늄 질화물 블랭킷을 증착한다. 마지막으로, 티타늄 질화물 블랭킷을 에칭하여 산화물 스페이서를 커버한다.
본 발명의 많은 장점을 인식해야 한다. 이제, 반도체 응용은 단일 칩 상에 RF 피쳐와 표준 CMOS 피쳐를 집적할 수 있고, RF 피쳐는 칩의 상호접속 영역의 임 의의 레벨에서 집적될 수 있다. 이와 같이, 설계자는 원하는 집적 회로 응용을 만들기 위해 별도의 RF 칩과 CMOS 칩을 더 이상 설계하고 제조할 필요가 없다. 나아가, 별개의 칩 집적으로 인한 전력 및 신호 손실, 증가된 제조 시간 및 비용, 단순하거나 복잡한 회로를 설계하기 위한 넓은 실리콘 영역에 대한 필요가 더 이상 존재하지 않는 장점도 있다. 또한, 본 발명은 RF, 마이크로웨이브, 1 ㎓ 이상까지의 주파수에서 실행되는 기타 응용과 같은 다양한 고속 응용을 처리할 수 있다. 본 발명의 다른 특징과 장점은 본 발명의 원리를 예로써 나타내는 후속하는 상세한 설명을 첨부하는 도면과 함께 읽음으로써 명백해질 것이다.
본 발명은 첨부하는 도면과 함께 후속하는 상세한 설명을 읽음으로써 용이하게 이해될 것이다. 따라서, 동일한 참조부호는 동일한 구성요소를 지시한다.
도 1a는 종래 기술의 상호접속 구조체의 단면도,
도 1b는 종래 기술의 상호접속 구조체의 평면도,
도 1c는 별도의 RF 칩과 CMOS 칩을 이용하는 종래기술의 실시예의 평면도,
도 2a는 다수의 유전층과 도전성 구성요소를 갖는 반도체 기판의 단면도,
도 2b는 유전층과 금속화층 위에 형성된 하위 금속화층을 도시하는 도면,
도 2c는 에칭된 금속화층 위에 형성된 하위 유전층을 도시하는 도면,
도 2d는 비아 내에 형성된 텅스텐층 플러그를 도시하는 도면,
도 2e는 금속화 라인, 상위 유전층, 상위 금속화층을 정의하는 데 사용되는 에칭 동작을 도시하는 도면,
도 2f는 에칭 후의 산화물 스페이서와 함께 상위 금속화층, 상위 유전층, 금속화 라인, 하위 유전층을 도시하는 도면,
도 2g는 상위 금속화층, 산화물 스페이서, 하위 금속화층 위에 증착된 금속화층을 도시하는 도면,
도 2h는 본 발명의 일 실시예에 따라 형성된 RF 라인을 도시하는 도면,
도 3은 본 발명의 다른 실시예에 따라 집적된 CMOS 금속화 라인과 동축 RF 라인을 구비하는 반도체 소자,
도 4는 CMOS 회로와 집적된 RF 회로를 도시하는 본 발명의 일 실시예에 따른 투시도,
도 5는 본 발명의 다른 실시예에 따라 RF 회로와 CMOS 회로를 집적한 반도체 소자의 단면도,
도 6은 RF 회로와 CMOS 회로를 구비하는 본 발명의 다른 실시예를 도시하는 도면.
집적된 CMOS 회로와 RF 회로를 구비하는 반도체 소자가 개시되어 있다. 후속하는 상세한 설명에서, 본 발명을 철저하게 이해하기 위해 수많은 구체적인 세부 사항이 진술될 것이다. 그러나, 당업자는 본 발명이 이러한 구체적인 세부 사항의 일부 또는 전부 없이도 실시될 수 있음을 이해할 것이다. 어떤 경우에는 본 발명 을 불필요하게 불명료하게 하지 않도록 주지의 프로세스는 설명하지 않을 것이다.
도 2a는 반도체 기판(100)의 단면을 도시하고 있다. 반도체 기판(100) 위에 유전층(102)을 형성하는데, 이는 전형적으로 활성 트랜지스터 소자(active transistor devices)(도시하지 않음)를 갖는다. 금속화 라인(104a, 104b)을 유전층(102) 위에 형성하고, 유전층(106)을 금속화 라인 (104a, 104b) 위에 형성한다. 잘 알려진 바와 같이, 금속화 라인(104a, 104b)은 제 1 금속화층(104)을 통해 다른 표준 CMOS 회로와 상호접속할 수 있다. 금속화 라인(104)은 대략 5000 Å 두께인 것이 바람직하며, 유전층(106)은 대략 11,000 Å 두께인 것이 바람직하다. 유전층(102, 106)은 표준 증착 기법을 이용하여 형성하며, 실리콘 이산화물(SiO2)과 같은 표준 유전 재료에 의해 정의할 수 있다. 도 2b는 RF 라인이 궁극적으로 형성되는 하위 금속화 층(108)의 형성을 도시하고 있다. 하위 금속화층(108)은 유전층(106) 위에 증착한다. 하위 금속화층(108)은 티타늄 질화물(TiN)인 것이 바람직하다. 그러나, 티타늄 텅스텐(TiW), 텅스텐(W), 탄탈륨(Ta)과 같은 다른 적절한 도전성 재료를 사용할 수도 있다. 하위 금속화층(108)은 바람직하게는 대략 200 Å 내지 대략 2,000 Å, 보다 바람직하게는 대략 300 Å 내지 대략 1,000 Å, 가장 바람직하게는 대략 500 Å 두께로 증착되는 것이 좋다.
이어서, 표준 포토리소그래피 기법을 이용하여 금속화층(108) 위에 포토레지스트 마스크(110)를 형성한다. 포토레지스트 마스크(110)를 금속화층(108) 위에 정의하고 나면, 에칭 동작(112)을 수행하여 하위 금속화층(108)을 패터닝한다. 에 칭 동작(112)은 TiN과 같은 금속 재료를 에칭하도록 구성되는 것이 바람직하며, 에칭은 플라즈마 에칭 체임버 내에서 수행되는 것이 바람직하다. 일 실시예에서, 에칭 체임버는 Lam Research TCP 9600SETM 체임버로서, 미국 캘리포니아, 버몬트의 Lam Research Corporation으로부터 입수할 수 있다. 예시적인 에칭 동작(112)에 관한 추가적인 정보를 위해 표 A를 참조할 수 있다.
Figure 112001015553914-pct00001
에칭 동작(112)은 도 2에 도시한 것과 같이 하위 금속화층(108')을 형성한다. 도 2는 얇은 산화물층인 하위 유전층(114)의 형성을 도시하고 있다. 하위 유전층(114)은 RF 라인의 유전 재료의 일부를 이룬다. 하위 유전층(114)을 패터닝된 하위 금속화층(108') 위에 증착한다. 하위 유전층(114)은 실리콘 이산화물(SiO2)인 것이 바람직하다. 이 실시예에서, 하위 유전층(114)은 대략 500 Å 내지 대략 5000 Å 두께로 증착하는 것이 바람직하며, 대략 1000 Å 두께인 것이 가장 바람직하다.
이어서, 표준 포토리소그래피 기법을 이용하여 하위 유전층(114) 위에 포토레지스트 마스크(116)를 형성한다. 포토레지스트 마스크(116)를 하위 유전층(114) 위에 정의한 후, 유전체 에칭 동작(118)을 수행하여 하위 유전층(114)을 패터닝한다. 이 예에서, 패터닝은 비아 홀을 정의하도록 구성되는데, 이는 도 2d에 도시되어 있다. 에칭 동작(118)은 SiO2와 같은 유전체를 에칭하기에 적합한 것이 바람직하다.
도 2d에 도시한 바와 같이 에칭 동작(118)이 비아(119)를 형성한다. 도 2d는 비아(119) 내에 형성된 텅스텐(W)층 플러그(120)를 도시하고 있다. 텅스텐층(120)은 유전층(114) 위와 비아(119) 내에 증착한다. 이 실시예에서, 비아(119)는 대략 0.25 미크론 폭이다.
증착을 완료한 후, 텅스텐층(120)에 표준 화학적 기계적 연마(chemical mechanical polishing : CMP)를 가하여 유전층(114) 상에 놓인 텅스텐층(120) 부분을 제거한다. CMP 동작을 완료한 후, 텅스텐 플러그(120')가 도 2e에 도시한 바와 같이 형성된다. 텅스텐(W) 플러그(120')는 금속화 라인(104)과 RF 라인(도 2h에서 완전히 도시됨) 사이의 전기적 통신을 제공한다. 또한, 비아(119)는 금속 글루층(a metal glue layer)(도시하지 않음)과 나란하게 되어 전기적 컨택트를 우수하게 할 수도 있다.
도 2E는 금속화 라인(122), 상위 유전층(124), 상위 금속화층(126)을 정의하는 데 사용되는 에칭 동작을 도시하고 있다. 금속화 라인(122)을 상위 유전층(114) 위에 형성한다. 금속화 라인(122)은 적은 양의 구리를 함유하는 알루미늄(예컨대, AlCu)인 것이 바람직하다. 일 실시예에서, 금속화 라인(122)은 AlCu인 중심 영역을 갖고, 2 개의 얇은 TiN층 사이에 끼어 있다. 간단하게 하기 위해, 금속화 라인(122)은 TiN층을 도시하지 않을 것이다. 금속화 라인은 대략 5000 Å 두께인 것이 바람직하다.
금속화 라인(122) 위에는 상위 유전층(124)을 증착한다. 이어서, 상위 유전층(124) 위에는 상위 금속화층(126)을 형성한다. 상위 금속화층(126)은 TiN인 것이 바람직하고, 상위 유전층은 실리콘 이산화물인 것이 바람직하다. 또한, 상위 금속화층은, 예를 들어, 티타늄 텅스텐(TiW), 텅스텐(W), 탄탈륨(Ta)일 수도 있다. 이 실시예에서, 상위 유전층은 대략 500 Å 내지 대략 5000 Å인 것이 바람직하며, 대략 1000 Å인 것이 보다 바람직하다. 또한, 상위 금속화층(126)은 바람직하게는 대략 400 Å 내지 대략 4000 Å, 보다 바람직하게는 대략 600 Å 내지 2000 Å, 가장 바람직하게는 대략 1000 Å인 것이 좋다.
이어서, 표준 포토리소그래피 기법을 사용하여 금속화층(126) 위에 포토레지스트 마스크(128)를 형성한다. 금속화층(126) 위에 포토레지스트 마스크(128)를 형성하고 나면, 에칭 동작(130)을 수행하여 금속화층(126), 상위 유전층(124), 금속화 라인(122)을 패터닝한다. 에칭 동작(130)은 금속화층(126), 상위 유전층(124), 금속화 라인(122), 하위 유전층(114)을 바람직하게는 대략 0.25 미크론 내지 100 미크론, 보다 바람직하게는 대략 5000 Å 내지 10 미크론, 가장 바람직하게는 대략 8000 Å 폭으로 에칭할 것이다. 에칭 동작(130)은 에칭 체임버 내 에서 수행되는 플라즈마 에칭 동작인 것이 바람직하다. 일 실시예에서, 에칭 체임버는 Lam Research TCP 9600SETM이다. 예시적인 에칭 프로세스(130)에 관한 보다 상세한 정보를 위해서는 아래의 표 B를 참조하면 된다.
Figure 112001015553914-pct00002
에칭 동작(130)을 완료하면, 도 2f에 도시한 바와 같이 상위 금속화층(126'), 상위 유전층(124'), 금속화 라인(122), 하위 유전층(114')이 형성된다. 또한, 에칭 동작(130)이 완료되면, 상위 금속화층(126'), 하위 금속화층(108'), 유전층(106) 상에 산화물층(도시하지 않음)을 블랭킷 증착한다. 이어서, 산화물층에 산화물 에칭 동작(도시하지 않음)을 수행하여 산화물 스페이서(134)를 형성한다. 산화물 스페이서(134)는 하위 금속화층(108')의 상부 및 하위 유전층(114'), 금속화 라인(122'), 상위 유전층(124')의 측벽을 따라 형성된다. 산화물 스페이서는 대략 500 Å 내지 대략 5000 Å인 것이 바람직하며, 대략 1000 Å인 것이 보다 바람직하다. 스페이서(134)를 형성하기 위한 예시적인 에 칭 방법은 아래의 표 C에 도시되어 있다.
Figure 112001015553914-pct00003
도 2g는 상위 금속화층(126'), 산화물 스페이서(134), 하위 금속화층(108') 위에 증착된 금속화층(136)을 도시하고 있다. 금속화층(136)은 티타늄 질화물(TiN)인 것이 바람직하다. 금속화층(136)은, 이를테면, 티타늄 텅스텐(TiW), 텅스텐(W), 탄탈륨(Ta)일 수도 있다. 또한, 금속화층(135)은 대략 500 Å 내지 대략 2000 Å 두께인 것이 바람직하며, 대략 1000 Å 두께인 것이 보다 바람직하다. 금속화층(136)을 형성한 후, 금속화층(136)에 대해 에칭 동작(138)을 수행한다. 에칭 동작(138)은 TiN과 같은 금속 재료를 에칭하도록 구성되는 것이 바람직하며, 플라즈마 에칭 체임버 내에서 수행되는 것이 바람직하다. 일 실시예에서, 에칭 체임버는 Lam Research TCP 9600SETM이다. 금속화층(126)을 에칭하기 위한 예시적인 에칭 방법은 아래의 표 D에 도시되어 있다.
Figure 112001015553914-pct00004
에칭 동작(138)을 종료한 후, 도 2h에 도시한 바와 같이 결과 RF 라인(200)이 정의된다. 도 2h에 도시한 바와 같이, 각각의 RF 라인(200)은 하위 금속화층(108'), 금속화층(136'), 상위 금속화층(126')에 의해 정의된 외부 쉴드에 의해 둘러싸인다. 이 쉴드는 외부 도전체를 정의하고, 금속화 라인(122')은 동축형 라인의 내부 도전체를 정의한다. 금속화층(136')은 바람직하게는 대략 200 Å 내지 대략 2000 Å, 보다 바람직하게는 대략 300 Å 내지 대략 1000 Å, 가장 바람직하게는 대략 500 Å이다.
RF 라인은 표준 CMOS 회로형 제조 동작에 의해 제조하고, RF 라인은 금속화 라인(104b)과 같은 다른 CMOS 라인에 상호접속될 수 있음을 유의해야 한다. 금속화 라인(104b)에 대한 접속이 만들어지면, 텅스텐 플러그(120')가 전기적 접속을 정의할 것이다. 또한, 도 5를 참조하여 설명될 바와 같이, RF 라인은 소자의 임의 레벨 상에서 제조될 수 있다. 이것이 최상위 레벨 상에만 RF 형 피쳐를 제조할 수 있었던 종래 기술에 비한 장점이다.
도 3은 집적된 CMOS 금속화 라인(144)과 동축 RF 라인(200)을 구비하는 반도 체 소자에 대한 다른 실시예를 도시하고 있다. 도시한 바와 같이, RF 라인(200)은 RF 라인(200) 위의 금속층 상의 CMOS 금속화 라인(144)과 RF 라인(200) 아래의 금속층 상의 CMOS 금속화 라인(104)을 상호접속하는 텅스텐 플러그(142, 120')를 구비하고 있다. 본 발명의 이 실시예는 도 2a 내지 도 2h를 참조하여 전술한 기법을 이용하여 제조될 수 있다. 따라서, RF 라인(200)은 각각의 RF 라인(200)의 위아래 레벨 상에서 제조되는 표준 CMOS 라인에 대한 전기적 접속을 형성할 수 있다는 점을 주목해야 한다. 나아가, RF 라인(200)이 동일한 레벨 상에서 제조된 것으로 도시되었지만, 아래의 도 5에서 도시한 바와 같이 RF 라인은 상호접속 영역의 임의의 레벨에서 집적될 수 있음을 이해해야 한다.
도 4는 본 발명의 일 실시예의 투시도이다. 도 4는 CMOS 회로(208)와 전기적으로 통신하고 있는 RF 회로(202)를 도시하고 있다. 도시된 바와 같이, 동축 RF 라인(200)의 중심 도전체(206)는 동축 라인(200)의 뒤로부터 연장되어 CMOS 라인 연장부(206')를 형성한다. CMOS 연장 라인(206')은 도전성 비아(216, 218)를 통하여 CMOS 라인(214, 220)을 전기적으로 컨택트한다. RF 라인(200)은 반도체 소자의 다양한 금속층 상에 위치하는 CMOS 라인(214, 220, 206')과 전기적으로 통신한다. 또한, RF 라인(200)은 비아(212)를 통해 CMOS 라인(210)과 전기적으로 통신한다. RF 라인(200)의 중심 도전체(206)는 비아(212)를 통해 CMOS 라인(210)과 접속된다. 보다 구체적으로, 비아(212)는 외부 도전체(204) 내의 통로를 통해 중심 도전체(206)를 접속시키며, 도 2a 내지 도 2h를 참조하여 설명한 바와 같이 제조되는 것이 바람직하다. 물론, 다른 비아 제조 기법을 사용할 수도 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자(300)의 단면도이다. 반도체 소자(300)는 금속층(301 내지 304)을 포함하고 있다. 금속층(301 내지 304)은 각각 RF 라인(200)과 CMOS 라인(201)을 포함하고 있다. 도시한 바와 같이, RF 동축 라인(200)은 반도체 소자(300) 내의 다양한 금속층을 통해 산재하고 있다. 도전성 비아(306)는 도시한 바와 같이 RF 라인(200)과 CMOS 라인(201) 사이의 전기적 통신을 제공한다. 이제 반도체 소자의 상부에 RF 라인을 배치하는 것만이 가능했던 종래 기술과는 달리 반도체 소자를 통해 RF 동축 라인(200)을 집적할 수 있게 되었다.
도 6은 본 발명의 다른 실시예를 도시하고 있다. 외부 쉴드(204')는 RF 라인(200')을 RF 라인(200)과 구별시킨다. RF 라인(200)에서 외부 쉴드(204)는 RF 라인(200)을 완전히 둘러싼다. 전술한 바와 같이, RF 라인(200)에 있어서, 외부 쉴드(204) 내에 정의된 개구만이 도전성 비아에 대한 전기적 액세스를 가능하게 한다. 도 6에서, 외부 쉴드(204')는 RF 라인(200')을 완전히 인캡슐레이션하지 않는다. 대신, 외부 쉴드(204')는 산화물 스페이서(134)의 하위 부분에 위치한 갭(250')을 갖는다. RF 라인(200')은 RF 라인(200)에 대한 것과 동일한 표준 CMOS 제조 기법을 이용하여 제조되지만, 포토레지스트 마스크(110)는 부푼 비아(a bloated via)만이 하위 금속화층(109)(예컨대, TiN층)에 에칭되도록 수정된다. 또한, 에칭 동작(130)은 하위 금속화층(108)을 통해 아래로 전부 에칭하도록 구성될 것이다.
RF 라인(200')을 형성하는 데 사용된 공정은 보다 합리화된 것으로서 보다 적은 공정을 필요로 한다는 점을 이해해야 한다. RF 라인(200')이 잘 동작하더라도 전력 누설이 있을 수도 있다. 따라서, RF 라인(200)은 집적 회로 응용이 전력 손실에 민감한 경우에 보다 선호된다.
두 경우 모두, 본 발명의 실시예들은 단일 칩 상에 CMOS 회로와 RF 회로를 치밀하게 집적하도록 한다는 것을 이해해야 한다. 이는 전체 시스템-온-칩의 제조를 가능하게 하는 장점이 있다. 전술한 바와 같이, CMOS 회로와 RF 회로를 통합한 시스템-온-칩 소자를 제조함으로써 설계자는 보다 작고 가볍고 저렴한 소비용 전자부품을 만들 수 있게 되었다. 특히, 이러한 전자 부품은 셀룰러 폰과 무선 통신 전자 부품을 포함할 수 있다. 또한, 본 발명은 마이크로웨이브 회로 응용과 같이 RF가 아닌 다른 고속 응용의 기능을 수행하도록 구현될 수도 있다
본 발명이 분명한 이해를 돕기 위해 다소 상세하게 설명되었지만, 첨부하는 청구범위의 범주를 벗어나지 않는 범위 내에서 소정의 수정과 변형이 가능하다는 것은 명백하다. 따라서, 본 실시예는 예시적인 것으로서 제한적인 것이 아니며, 본 발명은 상세한 설명에 주어진 세부 사항으로 제한되는 것이 아니고, 첨부하는 청구범위의 범위 및 그와 동등한 범위 내에서 변경될 수 있다.

Claims (28)

  1. 반도체 웨이퍼 위에 제조된 집적 CMOS 회로와 RF 회로를 구비하는 반도체 소자를 제조하는 방법에 있어서,
    하위 금속화층(a lower metallization layer)을 형성하는 단계와,
    상기 하위 금속화층 위에 하위 유전층을 형성하는 단계와,
    상기 하위 유전층 위에 금속화 라인을 형성하는 단계와,
    상기 금속화 라인 위에 상위 유전층을 형성하는 단계와,
    상기 상위 유전층 위에 상위 금속화층을 형성하는 단계와,
    상기 하위 유전층, 금속화 라인 및 상기 상위 유전층의 측면에 산화물 스페이서(oxide spacer)를 형성하는 단계와,
    상기 산화물 스페이서 위에 인캡슐레이션 금속화층(an encapsulating metallization layer)을 형성하되, 상기 하위 금속화층, 상기 상위 금속화층, 상기 인캡슐레이션 금속화층이 외부 쉴드(an outer shield)를 정의하고, 상기 금속화 라인이 RF 라인의 내부 도전체(an inner conductor)를 정의하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 외부 쉴드를 통해 도전성 비아(a conductive via)를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 RF 라인과는 다른 레벨 상에 CMOS 상호접속 라인을 형성하되, 상기 CMOS 상호접속 라인이 상기 RF 라인의 상기 금속화 라인과 전기적으로 통신하도록 하는 단계를 더 포함하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 RF 라인의 상기 금속화 라인과 함께 CMOS 라인 연장부(a CMOS line extension)를 형성하되, 상기 CMOS 라인 연장부는 상기 외부 쉴드 밖에 있는 단계를 더 포함하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 CMOS 라인 연장부를 CMOS 회로의 네트워크에 상호접속하는 단계를 더 포함하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 하위 금속화층을 형성하는 단계는,
    티타늄 질화물층(a titanium nitride layer)을 증착하는 단계와,
    상기 티타늄 질화물층을 패터닝하여 상기 하위 금속화층을 정의하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 하위 유전층을 형성하는 단계는 상기 하위 금속화층 위에 얇은 산화물층을 증착하는 단계를 더 포함하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 하위 유전층을 형성하는 단계는 비아 홀(a via hole)을 이용하여 상기 얇은 산화물층을 패터닝하는 단계를 더 포함하는 반도체 소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속화 라인을 형성하는 단계는,
    상기 하위 유전층 위에 금속을 스퍼터링하여 상기 금속화 라인을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속화 라인을 형성하는 단계는 상기 금속화 라인을 패터닝하는 단계를 더 포함하는 반도체 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 상위 유전층을 형성하는 단계는 상기 금속화 라인 위에 얇은 산화물층을 증착하는 단계를 더 포함하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 상위 유전층을 형성하는 단계는 상기 얇은 산화물층을 패터닝하여 상기 상위 유전층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  13. 제 1 항에 있어서,
    상기 상위 금속화층을 형성하는 단계는 티타늄 질화물층을 증착하는 단계를 더 포함하는 반도체 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 상위 금속화층을 형성하는 단계는 상기 티타늄 질화물층을 패터닝하여 상기 상위 금속화층을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  15. 제 1 항에 있어서,
    상기 산화물 스페이서를 형성하는 단계는,
    상기 하위 유전층을 따라 산화물층을 증착하는 단계와,
    상기 금속화 라인을 따라 산화물층을 증착하는 단계와,
    상기 상위 유전층을 따라 산화물층을 증착하여 상기 산화물 스페이서를 형성하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  16. 제 1 항에 있어서,
    상기 인캡슐레이션 금속화층을 형성하는 단계는,
    상기 상위 금속화층 위에 티타늄 질화물층을 증착하는 단계와,
    상기 산화물 스페이서 위에 티타늄 질화물층을 증착하는 단계와,
    상기 하위 금속화층 위에 티타늄 질화물층을 증착하는 단계와,
    상기 티타늄 질화물층을 패터닝하여 상기 인캡슐레이션 금속화층을 형성하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
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