KR20050032009A - 집적 회로 내에 형성된 인덕터 - Google Patents

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KR20050032009A
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Abstract

본 발명은 집적 회로 내에 형성된 인덕터 및 상기 인덕터를 형성하는 방법에 관한 것이다. 인덕터는 제 1 금속화층 내에 형성되고 요청된 형태로 에칭되고 에칭된 하부 알루미늄 계층을 포함한다. 일 실시예에서 알루미늄 도선은 나선형을 포함한다. 다마신 처리(damascene process)에 따라, 바람직하게 구리인 도전 러너는 알루미늄 도선 위의 유전층 및 전기 접촉으로 형성된다. 알루미늄 도선 및 도전 러너는 인덕터를 형성하기 위해 협력한다. 다른 실시예에서, 알루미늄 도선 및 도전 러너는 그 사이에 전기 접속을 제공하기 위해 형성된 텅스텐 플러그들 또는 도전 비어들을 구비하여, 수직으로 공간 분리 방향(spaced-apart orientation)으로 형성된다. 인덕터를 형성하는 방법은 알루미늄 도전 라인을 형성하는 단계 및 도전 라인 위에 도전 러너를 형성하는 단계를 포함한다.

Description

집적 회로 내에 형성된 인덕터{An inductor formed in an integrated circuit}
본 발명은 2003년 9월 30일자로 출원되어 출원 번호 60/507,335가 할당된 임시 특허 출원의 이익을 청구한다.
발명의 분야
본 발명은 일반적으로 인덕터들에 관한 것으로, 특히, 반도체 기판 내에 형성된 나선형 인덕터들에 관한 것이다.
발명의 배경
무선 통신수단들에서 현재의 대변혁과 더욱 작은 무선 통신 수단들에 대한 요구가 무선 통신 전자 장치들의 최적화 및 소형화와 관련된 중요한 노력을 하게 하고 있다. 수동 부품, 예를 들어, 인덕터들, 커패시터들 및 변압기들은 상기 장치들의 동작에서 필요한 역할을 하고 따라서 그 크기를 감소시키고 그와 같은 부품들의 성능 및 제조 효율을 향상시키기 위해 노력하고 있다.
인덕터는 주파수 종속 효과를 제공하기 위해, 교류 및 무선 주파수 애플리케이션들, 예를 들면 발진기들, 증폭기들 및 신호 필터들에 채용되는 전자기 부품이다. 종래의 개별 인덕터는 자성 재료로 구성되는 코어를 통상 둘러싸는 복수의 권선을 포함한다. 자성 코어의 사용은 더 높은 인덕턴스 값을 생기게 하지만, 반드시 필요한 것은 아니다. 인덕턴스는 또한 코일 턴(turn)의 수(특히, 인덕턴스는 턴 수의 제곱에 비례함)와 코일 면적의 함수이다. 종래의 개별 인덕터들은 나선(솔레노이드 형상이라고도 함) 또는 토로이드(torroid)로서 형성된다. 코어는 통상적으로 복수의 자구(magnetic domain)를 가진 강자성 재료(예를 들면, 철, 코발트, 니켈)로 형성된다. 인덕터가 여기되었을 때 코어 재료에 자기장을 가하면 자구 정렬이 일어나고 그 결과 재료의 투자율이 증가하며, 또한 인덕턴스를 증가시킨다.
더욱 높은 주파수 대역들로의 통신 서비스의 지속적인 확장에 의해, 인덕터들은 더 높은 주파수들에서 동작할 필요성이 있다. 그러나, 인덕터 손실은 더욱 큰 와전류(eddy current) 및 표피 효과(skin effect)로 인해 동작 주파수가 증가할수록 증가한다. 비교적 낮은 동작 주파수에서의 이들 손실을 피하기 위해, 유도 효과가 어떤 능동 소자에 의해 시뮬레이트될 수 있다. 그러나 능동 소자는 더 높은 주파수들에서 허용 가능한 유도 효과를 제공할 수 없지만, 한정된 동작 범위를 가지며 추가의 원하지 않은 노이즈를 동작 회로들에 부여할 수 있다.
반도체 회로들에 인덕터들을 형성하는 것은 특히 집적 회로 사이즈가 소자 성능을 향상시키기 위해 줄어들기 때문에 문제를 일으킬 수 있다. 특히, 전류 소자 사이즈와 라인 폭을 비교하면, 인덕터들과 커패시터들은 반도체 표면상에 유용한 공간을 소비하는 큰 구조이므로 반도체 장치들에 용이하게 집적될 수 없다. 이상적으로, 인덕터들은 반도체 처리 기술에서 통상적인 방법들과 공정들을 이용하여 반도체 기판의 비교적 작은 표면 영역 위에 형성되어야 한다. 더욱이, 인덕터는 오늘날의 통신 장치들에 사용되는 고주파수로 동작해야 하고 한정된 전력 손실을 나타내야 한다.
통상적으로, 집적 기판 표면상에 형성된 인덕터들은 나선형이며 여기서 이 나선은 기판 표면에 평행한 평면에 있다. 예를 들면 기판 표면 위에 형성된 도전 재료를 패터닝 및 에칭함으로써, 나선형 인덕터를 형성하기 위한 많은 기술들이 공지되어 있다. 다수의 상호 접속된 나선형 인덕터들은 원하는 유도 특성들을 제공하고 그리고/또는 인덕터 제조 공정을 단순화하기 위해 형성될 수 있다. 예를 들면, 다층 나선형 인덕터를 기술하고 있는 미국 특허 제 6,429,504호 및 복수의 도전체들을 형성하기 위해 비어들(vias)에 의해 상호 접속된 복수의 이격되고 적층된 원형 도전체들을 기술하고 있는 미국 특허 제 5,610,433호를 참조한다.
반도체 기판 표면 위에 인덕터를 형성할 때 부딪히는 문제는 (나선형) 인덕터와 하부 기판간의 기생 용량에 의해 생기는 자기-공명, 및 인덕터와 인덕터의 기생 저항을 형성하는 도전체에 의한 과잉 전력의 소모를 포함한다. 이들 효과 모두는 인덕터의 고주파수 성능을 제한할 수 있다.
인덕터의 Q(quality factor)는 유도 리액턴스 대 저항의 비이고 인덕터의 대역폭을 나타내고 인덕터의 대역폭과 관련이 있다. 높은 Q 인덕터들(즉, 상대적으로 낮은 유도 저항을 나타냄)은 입력 신호 주파수의 함수로서 협 Q 피크를 부여하고, 이 피크는 인덕터의 공진 주파수를 나타낸다. 고 Q 인덕터들은 특히 협 대역폭들로 동작하는 주파수 종속 회로에 사용하는 것이 바람직하다. Q값은 인덕터 저항의 역함수이기 때문에, 저항을 최소화하면 Q가 증가한다.
저항을 최소화하기 위한 하나의 기술은 인덕터를 형성하는 도전 재료의 단면적을 증가시킨다. 그러나, 단면적을 증가시키는 것은 도전체 애스펙트비(즉, 반도체 기판 평면 상의 도전체 높이 대 상기 평면에 따른 도전체 폭의 비)를 증가시킨다. 반도체 기판 위에 형성된 이와 같은 높은 애스펙트비 도전체는 상대적으로 두꺼운 도전체의 상부 표면과 기판의 상부 표면간에 형성된 단계들로 인해 후속 에칭, 세정 및 패시베이션(passivation) 공정들에 어려움을 줄 수 있다. 이와 같은 인덕터들은 또한 반도체 기판 상의 유용한 공간을 소비한다. 높은 애스펙트비 인덕터들의 형성은 또한 인덕터의 가깝게 이격되어 있는 도전 라인들 사이에서, 소자 고장으로 이어질 수 있는 유전체 간극들을 증진시킬 수 있다. 이들 간극들을 채우려고 시도한 공지의 공정들이 있지만, 이와 같은 공정들은 항상 성공적인 것은 아니다.
발명의 간단한 요약
본 발명의 일 실시예는 반도체 집적 회로에 인덕터를 형성하는 방법을 포함한다. 이 방법은 금속화층 내에 도전 라인을 형성하는 단계, 상기 도전 라인 상에 놓이는 유전층을 형성하는 단계, 상기 유전층 내에 트렌치를 형성하는 단계 및 상기 트렌치 내에 도전 러너를 형성하는 단계를 포함하며, 상기 도전 러너는 상기 도전 라인과 도통하고 있고, 상기 도전 라인 및 상기 도전 러너는 유도 효과를 내도록 협력한다.
본 발명의 구조적 실시예에 따르면, 집적 회로는 내부에 형성된 인덕터를 포함한다. 집적 회로는 기판, 상기 기판 위에 놓이는 복수의 재료층들, 제 1 금속화층 내에 배치된 도전 라인 및 상기 제 1 금속화층상에, 실질적으로 수직 정렬로 그리고 상기 도전 라인과 물리적 접촉하는 제 2 금속화층 내에 배치된 도전 러너를 포함하고, 상기 도전 라인 및 상기 도전 러너는 유도 효과를 내도록 협력한다.
본 발명의 이하의 상세한 설명을 도면과 관련하여 읽을 때, 본 발명은 더욱 용이하게 이해할 수 있을 것이고 그 이점들 및 용도들은 더욱 용이하게 명백해 질 것이다.
공통의 실시에 따라, 다양하게 기술된 장치 특징들은 비례 축소하여 도시된 것이 아니라, 본 발명에 관련된 특정 부분들을 강조하기 위해 도시되었다. 참조 번호들은 도면 및 명세서 전반에 동일한 요소들을 표시한다.
본 발명에 따라 인덕터를 형성하는 하나의 예시적인 공정과 그렇게 하여 형성된 인덕터를 상세히 기술하기 전에, 본 발명은 요소들 및 처리 단계들의 신규 및 자명하지 않은 조합에 속하는 것을 알아야 한다. 이 기술 분야에서 숙련된 사람이 용이하게 알 수 있는 상세 내용을 갖는 개시 내용을 불명료하게 하지 않기 위해, 특정 종래 요소들 및 단계들은 덜 상세히 설명되며, 한편 도면들 및 명세서는 본 발명을 이해시키는 것과 관련된 그 외의 요소들 및 단계들은 더 상세히 기술한다.
본 발명의 제 1 실시예에 따르면, 반도체 집적 회로의 알루미늄 상호 접속 층, 즉, 제 (n-1) 상호 접속 층은 활성 영역들과 반도체 장치들을 포함하는 기판(100) 위에 재료층(104)(도 1 참조) 상에 공지의 처리 단계들에 따라 형성된다. 일반적으로, 제 (n-1) 층은 또한 집적 회로에서 소자 영역들을 접속하기 위한 도전 재료를 마스킹, 패터닝 및 에칭함으로써 형성된 도전 라인들을 포함한다. nth 상호 접속 또는 금속화층은 집적 회로의 최상위 상호 접속 층을 나타낸다.
도 1의 참조 번호 105는 기판(100)과 재료층(104) 사이의 재료층들의 존재를 나타내고, 이 기술 분야에서 잘 알려져 있는 유전층들 및 상호 접속 층들을 포함한다. 본 발명의 이 실시예에 따르면, 재료층(104) 상에 형성된 알루미늄 층은 마스킹, 패터닝 및 에칭되어 도 1의 단면도 및 도 2의 평면도에 도시된 연속의 대략 나선형의 도전 라인(114)을 형성한다. 하층(116) 및 상층(118)(각각 예를 들면 티탄 또는 티탄 니트라이드를 포함)이 또한 도시되어 있다. 하층(116)과 상층(118)은 이 기술에서 통상적인 것이다.
층간 유전체(122)는 도전 라인(114) 위에 형성되고, 화학/기계적 폴리싱 처리는 층간 유전체(122)의 상부 표면(124)을 평탄화한다. 그 결과로 얻어진 구조가 도 3에 도시되어 있다.
종래의 포토리소그라픽 마스킹, 패터닝 및 에칭 단계들을 이용하여, 연속의 대략 나선형의 트렌치가 도전 라인(114) 위에 놓이고 그것과 대략 동일한 형상의 층간 유전체(122)에 형성된다. 이 실시예에 따르면, 트렌치는 도전 라인(114)의 2개의 영역들(114A, 114B)(도 4 참조) 위에 형성되지 않는다.
이 기술에서 통상적인 것과 같이, 배리어 층(126)(바람직하게는 탄탈 또는 탄탈 질화물의) 및 시드층(도시하지 않음)이 트렌치 내 그리고 상부 표면(134) 위에 형성된다. 배리어 층(126)은 층간 유전체(122)로의 구리 확산을 방지한다. 시드층은 트렌치 내에 구리의 형성을 촉진한다. 공지의 다마신 처리에 따라, 구리가 트렌치 내에 전기 도금되고 상부 표면(124) 위에 놓인다.
화학적/기계적 폴리싱은 과도하게 채워진 구리 및 잉여 배리어/시드층을 상부 표면(124)으로부터 제거하여, 하부 도전 라인(114)과 전기 도통하는 연속의 대략 나선형의 도전체(134)를 남기고, 그럼으로써 나선형 도전체(135)의 형성을 완료한다. 패시베이션 층(136)(기판(100)에 대한 후속 온도 노출 동안 구리 표면 확산을 방지하기 위한)이 나선형 인덕터(135) 위 및 상부 표면(124)의 둘레 영역들에 형성된다. 최종 구조가 도 4에 도시되어 있고, 여기서 도전 라인(114)은 제 (n-1) 상호 접속 층에 배치되고 도전체(134)는 n번째에 배치된다.
종래의 마스킹, 패터닝 및 에칭 단계들은 도전 라인(114)의 2개의 영역들(114A, 114B)을 액세스하기 위한 개구들(138)을 형성하기 위해 채용된다. 도 5를 참조한다. 개구들(138) 내에는, 종래의 상호 접속 구조들이 영역들(114A, 114B)로의 외부 접속들 따라서 인덕터(135)로의 상호 접속을 제공하기 위해 형성될 수 있다.
영역들(114A, 114B)로의 외부 접속들을 제공하기 위한 하나의 이와 같은 기술(예를 들면, 범프 본딩)이 도 6에 도시되어 있다. 하부 범프 야금 층들 및/또는 재료들(참조 번호 139로 나타냄)은 솔더 범프(140)에 대해 적당한 접착력을 보장하기 위해 영역들(114A, 114B) 위에 필요로 될 수 있다는 것이 이 기술에 공지되어 있다.
이 기술에서 숙련된 사람은 개구들(138)은 기판(100)이 조립되는 패키지의 패키지 리드들에 기판(100)을 접속하기 위해 형성된다는 것을 인식하고 있다. 잘 알려진 패키징 및 리드 접속 기술들의 어느 것이나, 예를 들면 범프 본딩, 플립 칩 솔더 본딩 와이어 본딩 등이 본 발명과 관련하여 채용될 수 있다.
바람직하게는, 상기와 같이 구성된 인덕터(135)는 종래 기술의 인덕터들에 비해, 인덕터(135)의 상층(즉, 도전체 134)을 형성하기 위해 구리를 사용하기 때문에 저저항( 및 따라서 고 Q 팩터)을 제공한다.
본 발명의 다른 실시예는 제 (n-1) 알루미늄 금속화층이 형성되고 나서 마스킹, 패터닝 및 에칭 단계들이 이어져서 대략 나선형으로 도전 라인을 형성한다. 이들 처리 단계들은 도전 라인(114)을 형성하기 위한, 도 1 및 2와 관련하여 위에 기술한 것과 유사하다. 도전 라인(114) 및 제 (n-1) 금속화층 내에 다른 상호 접속 도전 라인들을 형성한 후, 도 3에 도시된 것과 같이, 층간 유전체(122)가 형성되어 평탄화된다.
본 실시예는 도 7에 도시된 것과 같이 텅스텐 플러그들(160)로 시작한다. 티탄 층/티탄-질화물 층(164) 및 텅스텐(170)을 포함하는 텅스텐 플러그들(160)은 공지된 기술들에 따라 층간 유전체(122)내의 개구들에 형성된다.
하부에서 상부까지 티탄 층(174), 티탄 질화물 층(176), 알루미늄 층(178) 및 반사-방지 캡층(anti-reflcetive cap layer; 180)을 포함하는 알루미늄 스택(제 n 금속화층이라고도 함)이 증착 및 에칭되어 도 8의 도전 패드들(182)을 형성한다. 제 n 금속화층 중 다른 영역들에서, 알루미늄 스택은 여러 디바이스 영역들과 인덕터에 연관되지 않은 다른 상호 접속 구조들을 연결하기 위한 제 n 층 금속화를 형성하기 위해 패터닝될 수 있다.
도 9에 도시된 층간 유전체(188)는 도전 패드들(182) 및 필드 영역(189)상에서 형성되고, 상부 표면(190)을 형성하기 위해 화학적/기계적 폴리싱 공정에 의해 평탄화된다.
알려진 사진 마스킹, 패터닝 및 에칭 단계들을 사용하여, 협곡이 층간 유전층(188)에서 형성되고, 여기서 협곡은 도전 라인(114)상에 가로눕고, 따라서 일반적인 나선형이 된다. 장벽층(196)(바람직하게 탄탈 또는 질화 탄탈인) 및 시드층(도시되지 않음)은 협곡 및 상부 표면(190)상에 형성된다. 도 10을 참조한다. 전기 도금 공정은 협곡을 구리로 채운다. 다음에, 화학적/기계적 폴리싱 공정은 가득찬 구리 및 잉여 장벽/시드층 재료를 상부 표면(190)으로부터 제거한다. 이 공정은 텅스텐 플러그들(160)을 통하는 밑에 놓인 도전 라인(114)을 갖는 전기 통신의 상부 도전 러너(200)를 형성한다. 당업자에 공지되어 있듯이, 상기 층은 기판의 어떤 곳에서도(즉, 인덕터 외의 다른 영역들) 구리 상호 접속들을 형성하기 위해 또한 사용될 수 있다.
패시베이션층(201)은 상부 표면(190) 및 도전 러너(200)상에서 형성된다.
인덕터(202)는 도전 러너(200), 도전 라인(114) 및 상호 접속한 텅스텐 플러그들(160)을 포함한다. 도 11은 인덕터(202)의 평면도이고 도 10은 10-10면을 따라 취한 단면도다. 유익하게, 상술된 것과 같이 구성된 인덕터(202)는 인덕터(202)의 상부 층(즉, 도전 러너(200))을 형성하기 위한 구리의 사용에 기인하여 더 낮은 저항(따라서 더 높은 Q인자)을 제공한다.
도전 패드들(182)은 인덕터(202)를 다른 회로 요소들에 전기적으로 연결하기 위한 인덕터 종단들로서 기능한다. 도전 패드들(182)로의 액세스는, 도 5 및 6에 관련하여 상술된 것과 같이, 패드들(182)상에 개구를 형성하고 각 개구에 언더-범프(under-bump) 층들(139) 및 솔더 범프(solder bump)(140)를 형성함으로써 제공된다.
기술되고 도시된 것처럼 바람직하게, 도전 러너(conductive runner; 200)는 본 발명에 따라 반드시 요청되지는 않지만 도전 라인(114)에 수직으로 정렬된다. 하지만, 도전 러너(200)의 적어도 한 부분은 텅스텐 플러그들(160)을 통해 상호 접속을 적응시키는 도전 라인(114)에 수직으로 정렬되어야 한다.
이런 대표적인 실시예에 따라, 인덕터(202)는 텅스텐 플러그들(160)에 의해 상호 접속되는 2개의 수직으로 인접하는 금속화층들(제 n 및 제 (n-1) 계층들)로 형성된다. 다른 실시예에서, 인덕터는 제 n 및 제 (n-1) 계층들과 다른 인접하는 금속화층들로 형성된다. 또 다른 실시예에서, 인덕터는 텅스텐 플러그들에 의해 상호 접속된 비-인접 금속화층들에 형성된다.
본 발명의 다른 실시예들은 연속의 도전 계층들로 형성되고 적절히 상호 접속된 지그재그형 또는 나선형과 같은, 다른 형태의 인덕터들을 포함한다. 그와 같은 인덕터들은 알루미늄 도체들 및 도전 러너들의 형태 및 치수들로부터 결정된 특정 동작 특성들을 제공한다.
발명이 바람직한 실시예들을 참조하여 기술되는 동안, 다양한 변형들이 발생할 수 있고 동등한 요소들이 본 발명의 범위로부터 벗어나지 않고 그러한 요소들을 대신할 수 있는 것이 당업자들에 의해 이해될 것이다. 본 발명의 범위는 또한 이하에서 설명되는 여러 실시예들로부터 요소들의 어떤 조합을 포함한다. 부가하여, 수정들은 범위를 벗어나지 않고 본 발명의 교수에 특정한 상황을 적응시키도록 만들어 질 수 있다. 따라서, 발명은 본 발명을 실행하기 위해 심사숙고된 최적 모드로 개시된 특정 실시예에 제한되지 않고 발명이 첨부된 청구항들의 범위 내에 포함된 모든 요소들을 포함하도록 의도된다.
본 발명에 의하면, 집적 회로 내에 형성된 인덕터 및 상기 인덕터를 형성하는 방법을 제공하여, 반도체 기판 사이의 공간을 유용하게 사용할 수 있다.
도 1 내지 6은 본 발명의 제 1 실시예에 따른 순차 처리 단계들 동안의 반도체 구조 및 인덕터를 나타낸 도면.
도 7 내지 12는 본 발명의 제 2 실시예에 따른 순차 처리 단계들 동안의 반도체 구조 및 인덕터를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 104 : 재료층
114 : 도전 라인 116 : 하층
118 : 상층 122 : 층간 유전체
124 : 상부 표면

Claims (47)

  1. 반도체 집적 회로에서 인덕터를 형성하는 방법에 있어서,
    금속화층 내에 도전 라인을 형성하는 단계;
    상기 도전 라인 위에 유전층을 형성하는 단계;
    상기 유전층 내에 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 도전 러너(conductive runner)를 형성하는 단계를 포함하고,
    상기 도전 러너는 상기 도전 라인과 도통(conductive communication)하고, 상기 도전 라인 및 상기 도전 러너는 유도 효과를 생성하기 위해 협력하는, 인덕터 형성 방법.
  2. 제 1 항에 있어서,
    상기 도전 라인을 형성하는 단계는,
    도전층을 형성하는 단계; 및
    상기 도전 라인을 형성하기 위해 상기 도전층의 영역들을 제거하는 단계를 더 포함하는, 인덕터 형성 방법.
  3. 제 2 항에 있어서,
    상기 도전층을 형성하는 단계는 알루미늄 도전층을 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  4. 제 1 항에 있어서,
    상기 트렌치 내에 상기 도전 러너를 형성하는 단계는 상기 트렌치 내에 구리를 침착하는 단계를 더 포함하는, 인덕터 형성 방법.
  5. 제 4 항에 있어서,
    상기 트렌치 내에 구리를 침착하는 단계는 상기 트렌치 내에 구리를 전기 도금하는 단계를 더 포함하는, 인덕터 형성 방법.
  6. 제 1 항에 있어서,
    상기 유전층 내에 트렌치를 형성하는 단계는 상기 도전 라인과 수직 정렬하여 상기 트렌치를 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  7. 제 1 항에 있어서,
    상기 유전층 내에 상기 도전 라인으로 연장하는 개구를 형성하는 단계; 및
    상기 개구에 도전 구조를 형성하는 단계를 더 포함하고,
    상기 도전 구조는 인덕터 단자를 형성하는, 인덕터 형성 방법.
  8. 제 7 항에 있어서,
    상기 도전 구조를 형성하는 단계는 솔더 범프(solder bump)를 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  9. 제 7 항에 있어서,
    상기 도전 구조를 형성하는 단계는 본드 패드(bond pad)를 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  10. 반도체 집적 회로에 인덕터를 형성하는 방법에 있어서,
    금속화층 내에 도전 라인을 형성하는 단계;
    상기 도전 라인 위에 제 1 유전층을 형성하는 단계;
    상기 제 1 유전층 내에 도전 구조들을 형성하는 단계;
    상기 도전 구조들 및 상기 도전 라인의 단자 종단 중 하나와 전기적으로 통신하고 그 위에 도전 패드를 형성하는 단계;
    상기 제 1 유전층 및 상기 도전 패드 위에 제 2 유전층을 형성하는 단계;
    상기 제 2 유전층 내에 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 도전 러너를 형성하는 단계를 포함하고,
    상기 도전 러너는 상기 도전 구조들을 통해 상기 도전 라인과 도통하고, 상기 도전 라인 및 상기 도전 러너는 유도 효과를 생성하기 위해 협력하는, 인덕터 형성 방법.
  11. 제 10 항에 있어서,
    상기 도전 라인을 형성하는 단계는,
    도전층을 형성하는 단계; 및
    상기 도전 라인을 형성하기 위해 상기 도전층의 영역들을 제거하는 단계를 더 포함하는, 인덕터 형성 방법.
  12. 제 11 항에 있어서,
    상기 도전층을 형성하는 단계는 알루미늄 도전층을 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  13. 제 10 항에 있어서,
    상기 트렌치 내에 상기 도전 러너를 형성하는 단계는 상기 트렌치 내에 구리를 침착하는 단계를 더 포함하는, 인덕터 형성 방법.
  14. 제 13 항에 있어서,
    상기 트렌치 내에 구리를 침착하는 단계는 상기 트렌치 내에 구리를 전기 도금하는 단계를 더 포함하는, 인덕터 형성 방법.
  15. 제 10 항에 있어서,
    상기 유전층 내에 트렌치를 형성하는 단계는 상기 도전 라인과 수직 정렬하여 상기 트렌치를 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  16. 제 10 항에 있어서,
    상기 제 2 유전층 내에 상기 도전 패드로 연장하는 개구를 형성하는 단계; 및
    상기 개구에 도전 구조를 형성하는 단계를 더 포함하고,
    상기 도전 구조는 인덕터 단자를 형성하는, 인덕터 형성 방법.
  17. 제 16 항에 있어서,
    상기 도전 구조를 형성하는 단계는 솔더 범프를 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  18. 제 16 항에 있어서,
    상기 도전 구조를 형성하는 단계는 본드 패드를 형성하는 단계를 더 포함하는, 인덕터 형성 방법.
  19. 내부에 형성된 인덕터를 포함하는 집적 회로에 있어서,
    기판;
    상기 기판 위의 복수의 재료층들;
    제 1 금속화층 내에 배치된 도전 라인; 및
    상기 제 1 금속화층 위의 제 2 금속화층 내에서 실질적으로 수직 정렬로 배치되고, 상기 도전 라인과 물리적으로 접촉하는 도전 러너를 포함하고,
    상기 도전 라인 및 상기 도전 러너는 유도 효과를 생성하기 위해 협력하는, 집적 회로.
  20. 제 19 항에 있어서,
    상기 도전 라인의 재료는 알루미늄을 포함하는, 집적 회로.
  21. 제 19 항에 있어서,
    상기 도전 러너의 재료는 구리를 포함하는, 집적 회로.
  22. 제 19 항에 있어서,
    상기 제 1 금속화층은 제 (n-1) 금속화층을 포함하고, 상기 제 2 금속화층은 상기 집적 회로의 제 n 금속화층을 포함하는, 집적 회로.
  23. 제 19 항에 있어서,
    상기 제 1 금속화층 위의 유전층을 더 포함하고,
    상기 도전 러너는 상기 유전층 내에 형성되는, 집적 회로.
  24. 제 23 항에 있어서,
    상기 유전층은 상기 유전층 내의 적어도 하나의 개구를 규정하고, 상기 개구는 상기 도전 라인의 단자 종단 영역으로 연장하고,
    상기 집적 회로는 상기 개구 내에 배치되고 상기 단자 종단 영역과 전기적으로 접촉하는 도전 구조를 더 포함하는, 집적 회로.
  25. 제 24 항에 있어서,
    상기 도전 구조는 솔더 범프를 포함하는, 집적 회로.
  26. 제 24 항에 있어서,
    상기 도전 구조는 본드 패드를 포함하는, 집적 회로.
  27. 제 19 항에 있어서,
    상기 인덕터는 상기 도전 라인 및 상기 도전 러너의 형상, 길이 및 폭에 반응하는 인덕턴스 값을 가지는, 집적 회로.
  28. 제 19 항에 있어서,
    상기 기판은 상부 표면을 가지고, 상기 도전 라인 및 상기 도전 러너는 상기 상부 기판에 평행한 평면에서 구형상을 가지는, 집적 회로.
  29. 제 19 항에 있어서,
    상기 도전 러너의 재료는 상기 도전 라인의 재료보다 높은 도전성을 가지는, 집적 회로.
  30. 내부에 형성된 인덕터를 포함하는 상기 집적 회로에 있어서,
    기판;
    상기 기판 위의 복수의 재료층들;
    제 1 금속화층 내에 배치된 도전 라인;
    상기 제 1 금속화층 위의 제 1 유전층 내에 배치된 도전 구조들;
    상기 제 1 유전층 위의 제 2 금속화층 내에 배치된 도전 러너를 포함하고,
    상기 도전 러너는 상기 도전 라인과 실질적으로 수직으로 정렬되고, 상기 도전 구조들에 의해 도전적으로 접속된 상기 도전 라인 및 상기 도전 러너는 유도 효과를 생성하기 위해 협력하는, 집적 회로.
  31. 제 30 항에 있어서,
    상기 도전 라인의 재료는 알루미늄을 포함하는, 집적 회로.
  32. 제 30 항에 있어서,
    상기 도전 러너의 재료는 구리를 포함하는, 집적 회로.
  33. 제 30 항에 있어서,
    상기 제 1 금속화층은 제 (n-1) 금속화층을 포함하고, 상기 제 2 금속화층은 상기 집적 회로의 제 n 금속화층을 포함하는, 집적 회로.
  34. 제 30 항에 있어서,
    제 2 유전층을 더 포함하고,
    상기 도전 러너는 상기 제 2 유전층 내에 형성되고, 상기 제 2 금속화층 내에 형성되고 상기 도전 라인의 단자 종단 영역에 도전적으로 접속된 상기 도전 구조들 중 하나와 도통하는 도전 패드를 더 포함하고, 상기 제 2 유전층은 상기 유전층 내의 개구를 규정하고, 상기 개구는 상기 도전 패드로 연장하며, 상기 집적 회로는 상기 개구 내에 있고 상기 도전 패드와 전기적으로 접촉하는 인덕터 단자를 더 포함하는, 집적 회로.
  35. 제 34 항에 있어서,
    상기 인덕터 단자는 솔더 범프를 포함하는, 집적 회로.
  36. 제 34 항에 있어서,
    상기 인덕터 단자는 본드 패드를 포함하는, 집적 회로.
  37. 제 30 항에 있어서,
    상기 인덕터는 상기 도전 라인 및 상기 도전 러너의 형상, 길이 및 폭에 반응하는 인덕턴스 값을 가지는, 집적 회로.
  38. 제 30 항에 있어서,
    상기 기판은 상부 표면을 가지고, 상기 도전 라인 및 상기 도전 러너는 상기 상부 기판에 평행한 평면에서 구형상을 가지는, 집적 회로.
  39. 제 30 항에 있어서,
    상기 도전 러너의 재료는 상기 도전 라인의 재료보다 높은 도전성을 가지는, 집적 회로.
  40. 제 30 항에 있어서,
    상기 도전 구조들은 도전 플러그들을 포함하고, 상기 도전 플러그들의 재료는 구리와 텅스텐을 중에서 선택되는, 집적 회로.
  41. 집적 회로에 있어서,
    내부에 활성 영역들을 포함하는 반도체 기판;
    상기 기판 위의 복수의 유전층들;
    상기 복수의 유전층들과 교호하는 복수의 금속화층들로서, 상기 복수의 금속화층들 중 제 1 층은 도전 라인을 포함하는, 상기 복수의 금속화층들; 및
    상기 복수의 금속화층들 중 제 2 층 내에 형성된 도전 러너를 포함하며,
    상기 도전 러너는 상기 도전 러너와 도통하고, 상기 도전 러너 및 상기 도전 라인은 유도 효과를 생성하기 위해 협력하는, 집적 회로.
  42. 제 41 항에 있어서,
    상기 도전 러너는 그 사이에 상기 도통을 제공하기 위해 상기 도전 라인과 물리적으로 접촉하도록 배치되는, 집적 회로.
  43. 제 42 항에 있어서,
    상기 복수의 금속화층들 중 상기 제 1 층 내에 배치되고 상기 도전 라인의 단자 종단을 형성하는 제 1 및 제 2 도전 패드를 더 포함하는, 집적 회로.
  44. 제 43 항에 있어서,
    상기 제 1 및 제 2 도전 패드들과 각각 도통하는 제 1 및 제 2 인덕터 단자를 더 포함하는, 집적 회로.
  45. 제 41 항에 있어서,
    상기 도전 라인과 상기 도전 러너 사이에 배치된 복수의 도전 플러그들은 상기 도전 라인과 상기 도전 러너 사이에 상기 도통을 제공하는, 집적 회로.
  46. 제 41 항에 있어서,
    도전 플러그를 통해 상기 도전 러너의 단자 종단에 각각 접속된 상기 복수의 금속화층들 중 상기 제 2 층에 배치되는 제 1 및 제 2 도전 패드를 더 포함하는, 집적 회로.
  47. 제 46 항에 있어서,
    상기 제 1 및 상기 제 2 도전 패드들과 각각 도통하는 제 1 및 제 2 인덕터 단자를 더 포함하는, 집적 회로.
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