JP5578797B2 - 半導体装置 - Google Patents
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Description
前記第1基板に形成された第1回路と、
前記第1基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第1回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第1回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置が提供される。
図1は、第1の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は第1半導体チップ10を有している。第1半導体チップ10は、第1基板102、第1回路100、多層配線層400、第1インダクタ310(送信側インダクタ)、及び第2インダクタ320(受信側インダクタ)を備える。第1基板102は、例えばシリコン基板などの半導体基板である。第1回路100は、第1基板102に形成されている。多層配線層400は、第1基板102上に形成されている。第1インダクタ310は、多層配線層400に形成され、第1基板102と平行な面内で巻かれている。第2インダクタ320は、多層配線層400に形成され、第1基板102と平行な面内で巻かれており、平面視において第1インダクタ310と重なっている。第1回路100は、第1インダクタ310及び第2インダクタ320の一方に接続されている。そして平面視において、第1回路100の少なくとも一部は、第1インダクタ310及び第2インダクタ320の内側に位置している。
図3は、第2の実施形態に係る半導体装置の構成を示す平面概略図であり、第1の実施形態における図2に相当する図である。この半導体装置は、平面視において第1半導体チップ10の外部接続端子(例えばパッド)12が、第1インダクタ310及び第2インダクタ320の内側に位置している。なお、これ以外の構成については、第1の実施形態と同様である。
図4は、第3の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第1半導体チップ10と第2半導体チップ20が双方向で信号の送受信を行い、それぞれ第1回路100、第1インダクタ310、第2インダクタ320、及び第2回路200を備えている点を除いて、第1又は第2の実施形態と同様の構成である。なお、図2及び図3に示した変調処理部155については、図示を省略している。
図6は、第4の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、2組の第1インダクタ310及び第2インダクタ320の双方が第1半導体チップ10に形成されている点を除いて、第3の実施形態と同様の構成である。なお、変調処理部155については図示を省略している。
図7は、第5の実施形態に係る半導体装置の構成を示す平面概略図であり、第1の実施形態における図2に相当する図である。この半導体装置は、第1回路100が受信回路152及び受信側ドライバ回路154(例えばゲートドライバ)を含んでおり、第2回路200が送信回路である点を除いて、第1の実施形態に係る半導体装置と同様の構成である。本実施形態において、第2インダクタ320が送信側インダクタとして機能し、第1インダクタ310が受信側インダクタとして機能する。
図8は、第6の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第1基板102がSOI(Silicon On Insulator)基板である点、及び第1基板102に第2回路200が形成されている点を除いて、第1〜第5の実施形態のいずれかに係る半導体装置と同様の構成である。すなわち第1〜第5の実施形態において半導体装置は2つの半導体チップに分けて形成されていたが、本実施形態において半導体装置は1つの半導体チップに形成されている。
(付記1)
第1基板と、
前記第1基板に形成された第1回路と、
前記第1基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第1回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第1回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記送信側インダクタと前記受信側インダクタの間隔が、前記送信側インダクタの直径及び前記受信側インダクタの直径より小さい半導体装置。
(付記3)
付記1又は2に記載の半導体装置において、
第2基板と、
前記第2基板に形成された第2回路と、
前記第1基板上の前記送信側インダクタ及び前記受信側インダクタの他方と、前記第2回路とを接続する配線と、
を備える半導体装置。
(付記4)
付記3に記載の半導体装置において、
前記配線はボンディングワイヤである半導体装置。
(付記5)
付記1又は2に記載の半導体装置において、
前記第1基板に形成され、前記第1回路と絶縁されており、前記送信側インダクタ及び前記受信側インダクタの他方に接続している第2回路を備える半導体装置。
(付記6)
付記1〜5のいずれか一つに記載の半導体装置において、
前記第1回路は送信回路であり、前記送信側インダクタに接続されている送信側ドライバ回路を含む半導体装置。
(付記7)
付記6に記載の半導体装置において、
前記送信側インダクタは、一端が前記送信側ドライバに接続されており、他端が電源配線又はグラウンド配線に接続されている半導体装置。
(付記8)
付記6又は7に記載の半導体装置において、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれた第2送信側インダクタと、
前記多層配線層に形成され、平面視において前記第2送信側インダクタと重なっており、前記第1基板と平行な面内で巻かれた第2受信側インダクタと、
前記第1基板に形成され、前記第2受信側インダクタに接続されている第2受信回路と、
を備え、
平面視において前記第2受信回路の少なくとも一部は、前記第2送信側インダクタ及び前記第2受信側インダクタの内側に位置する半導体装置。
(付記9)
付記1〜5のいずれか一つに記載の半導体装置において、
前記第1回路は、受信回路と、前記受信回路に接続されている受信側ドライバ回路を含む半導体装置。
(付記10)
付記1〜9のいずれか一つに記載の半導体装置において、
前記送信側インダクタ及び前記受信側インダクタは互いに異なる配線層に形成されている半導体装置。
(付記11)
付記1〜10のいずれか一つに記載の半導体装置において、
平面視において、前記第1回路の全てが前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置。
12 外部接続端子
20 第2半導体チップ
100 第1回路
102 第1基板
104 素子分離膜
120 ウェル
121 第1トランジスタ
122,124 不純物領域
126 ゲート電極
140 ウェル
141 第1トランジスタ
142,144 不純物領域
146 ゲート電極
150 送信側ドライバ回路
152 受信回路
154 受信側ドライバ回路
155 変調処理部
200 第2回路
202 第2基板
220 ウェル
221 第2トランジスタ
222,224 不純物領域
226 ゲート電極
240 ウェル
241 第2トランジスタ
242,244 不純物領域
246 ゲート電極
250 受信側ドライバ回路
260 受信回路
300 信号伝達素子
310 第1インダクタ
312 一端
314 他端
320 第2インダクタ
400 多層配線層
410 絶縁層
412 配線層
420 絶縁層
422 配線層
430 絶縁層
432 配線層
440 絶縁層
442 配線層
520 ボンディングワイヤ
600 多層配線層
Claims (10)
- 第1基板と、
前記第1基板に形成された第1回路と、
前記第1基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第1回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第1回路の全ては、前記送信側インダクタ及び前記受信側インダクタの内側に位置し、
前記多層配線層に形成された複数の外部接続端子を備え、
前記外部接続端子の一つは前記送信側インダクタ及び前記受信側インダクタの他方の一端に接続しており、前記外部接続端子の他の一つは前記他方の他端に接続しており、
前記複数の外部接続端子の全ては、前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置。 - 請求項1に記載の半導体装置において、
前記送信側インダクタと前記受信側インダクタの間隔が、前記送信側インダクタの直径及び前記受信側インダクタの直径より小さい半導体装置。 - 請求項1又は2に記載の半導体装置において、
第2基板と、
前記第2基板に形成された第2回路と、
前記他方と、前記第2回路とを接続する配線と、
を備える半導体装置。 - 請求項3に記載の半導体装置において、
前記配線はボンディングワイヤである半導体装置。 - 請求項1〜4のいずれか一つに記載の半導体装置において、
前記第1回路は送信回路であり、前記送信側インダクタに接続されている送信側ドライバ回路を含む半導体装置。 - 請求項5に記載の半導体装置において、
前記送信側インダクタは、一端が前記送信側ドライバに接続されており、他端が電源配線又はグラウンド配線に接続されている半導体装置。 - 請求項5又は6に記載の半導体装置において、
前記多層配線層に形成され、前記第1基板と平行な面内で巻かれた第2送信側インダクタと、
前記多層配線層に形成され、平面視において前記第2送信側インダクタと重なっており、前記第1基板と平行な面内で巻かれた第2受信側インダクタと、
前記第1基板に形成され、前記第2受信側インダクタに接続されている第2受信回路と、
を備え、
平面視において前記第2受信回路の全ては、前記第2送信側インダクタ及び前記第2受信側インダクタの内側に位置する半導体装置。 - 請求項1〜4のいずれか一つに記載の半導体装置において、
前記第1回路は、受信回路と、前記受信回路に接続されている受信側ドライバ回路を含む半導体装置。 - 請求項1〜8のいずれか一つに記載の半導体装置において、
前記送信側インダクタ及び前記受信側インダクタは互いに異なる配線層に形成されている半導体装置。 - 請求項1〜9のいずれか一項に記載の半導体装置において、
前記他方に接続する前記外部接続端子は前記第1基板の第1辺に沿って配置されており、
残りの前記外部接続端子は、前記第1基板の前記第1辺以外の辺に沿って配置されている半導体装置。
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