JP2009147150A - 半導体装置 - Google Patents

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Abstract

【課題】インダクタからのノイズおよびインダクタへのノイズを効果的に抑制する。
【解決手段】半導体装置１００は、半導体基板（１０２）と、半導体基板上に形成された絶縁膜１０６と、絶縁膜１０６を介して、半導体基板上に形成されたインダクタ１２０と、平面視でインダクタ１２０を囲み、インダクタ１２０を他の領域から隔離するガードリング１０８とを含む。ガードリング１０８は、半導体基板表面に設けられた環状の不純物拡散層１１０と、ガードリング１０８に接続し、複数の配線層にわたって延在するとともにインダクタ１２０が設けられた層以上の層まで延在する環状の導電体（１１２、１１４、１３６、および１３８）とを含む。
【選択図】図１

Description

本発明は、半導体装置に関し、特にインダクタを含む半導体装置に関する。
半導体基板上に、ＭＯＳトランジスタ等の能動素子とインダクタ等の受動素子を混載した場合、デバイス間のノイズの影響が問題となる。特許文献１（特開２００５−８６０８４号公報）や特許文献２（米国特許５９３６２９９）には、ＭＯＳトランジスタ等の他の回路素子から発生したノイズがインダクタの特性に影響を及ぼすのを防ぐため、インダクタを囲むように、半導体基板にＰ型またはＮ型不純物を注入した拡散層により構成されたガードリングが設けられた構成が記載されている。
また、インダクタの影響で半導体基板に生じる渦電流を抑制して、インダクタと基板との間の寄生容量を低減する技術も知られている。
特許文献３（特開２００３−１３３４３１号公報）には、半導体基板上に層間絶縁膜を局部的に埋め込み、層間絶縁膜が設けられていない領域にＣＭＯＳを形成するとともに、層間絶縁膜上に相当する領域にインダクタを設けた構成が記載されている。特許文献４（特開２００１−３５２０３９号公報）には、トランジスタ（Ｑ３１、Ｑ３２）が形成された領域および層間絶縁膜が形成された領域のうち、層間絶縁膜が形成された領域上にインダクタを設けた構成が記載されている。特許文献５（特開平１１−２７４４１２号公報）には、トレンチを絶縁物質で埋め立てた表面にインダクタが形成された構成が記載されている。
特開２００５−８６０８４号公報 米国特許５９３６２９９号 特開２００３−１３３４３１号公報 特開２００１−３５２０３９号公報 特開平１１−２７４４１２号公報
しかし、従来は、ガードリングが第１配線層までしか形成されていなかった。そのため、インダクタが多層配線構造の上層に設けられた場合に、インダクタの横方向の空間を介して電磁界の影響が生じるという課題が依然として残っていた。そのため、従来、インダクタから他の能動素子や受動素子等他のデバイスへのノイズが生じたり、他のデバイスからインダクタへのノイズが生じるという点で、改善の余地があった。
本発明によれば、
半導体基板と、
前記半導体基板上に形成され、複数の配線層を含む複数の層間絶縁膜と、
少なくとも一層の前記層間絶縁膜を介して、前記半導体基板上に形成されたインダクタと、
平面視で前記インダクタを囲み、前記インダクタを他の領域から隔離するガードリングと、
を含み、
前記ガードリングは、前記半導体基板表面に設けられた環状の不純物拡散層と、当該不純物拡散層に接続し、前記複数の層間絶縁膜中の前記複数の配線層にわたって延在するとともに、前記インダクタが設けられた層以上の層まで延在する環状の導電体と、を含む半導体装置が提供される。
このような構成とすることにより、インダクタの横方向の空間を介して電磁界の影響が生じてインダクタから他のデバイスへのノイズが生じたり、他のデバイスからインダクタへのノイズが生じるのを防ぐことができる。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、インダクタからのノイズおよびインダクタへのノイズを効果的に抑制することができ、インダクタの特性を高めることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す断面図である。
本実施の形態において、半導体装置１００は、シリコン基板１０２（半導体基板）を含む。ここで、シリコン基板１０２表面には、素子分離絶縁膜１０５と、素子分離絶縁膜１０５でそれぞれ分離されたＰウェル１０４、Ｎウェル１５０、およびＰウェル１５２が形成されている。半導体装置１００は、シリコン基板１０２上に形成された絶縁膜１０６と、絶縁膜１０６を介してシリコン基板１０２のＰウェル１０４上に形成されたインダクタ１２０と、シリコン基板１０２のＮウェル１５０およびＰウェル１５２上にそれぞれ形成されたトランジスタ１５８およびトランジスタ１６０と、平面視でインダクタ１２０を取り囲み、インダクタ１２０をトランジスタ１５８やトランジスタ１６０が形成された他の領域から隔離するガードリング１０８とを含む。Ｎウェル１５０およびＰウェル１５２には、それぞれｐ＋不純物拡散領域１５４およびｎ＋不純物拡散領域１５６が設けられている。ここでは、複数の絶縁膜をまとめて絶縁膜１０６として記載しているが、絶縁膜１０６は、複数の層間絶縁膜を含む複数の絶縁膜により構成することができる。各層間絶縁膜には、ビアや配線が適宜形成される。ここで、ビアが形成される層をビア層、配線が形成される層を配線層という。本実施の形態において、絶縁膜１０６は、ビア層と配線層とが交互に配置された複数の層間絶縁膜を含む構成とすることができる。また、ここで、インダクタ１２０には、たとえば５ＧＨｚ以上の周波数を有する電流が流れる。
ガードリング１０８は、平面視でインダクタ１２０の四方を取り囲むように形成され、Ｐウェル１０４中のシリコン基板１０２表面に設けられたＰ＋領域である不純物拡散層１１０と、不純物拡散層１１０に接続するとともに平面視で不純物拡散層１１０と同形状を有し、絶縁膜１０６中に設けられた導電体とを含む。導電体は、ビア１１２、配線１１４、ビア１３６、および配線１３８がこの順で積層された構造を有する。本実施の形態において、ガードリング１０８の導電体は、インダクタ１２０が設けられた層よりも上層まで延在している。すなわち、インダクタ１２０は、ガードリング１０８の下層の配線１１４と同層に設けられている。ガードリング１０８は、配線１１４よりも上層のビア１３６および配線１３８まで延在している。このような構成とすることにより、効果的にノイズを低減することができる。また、ガードリング１０８の面積を大きくすることができるので、ガードリング１０８をより低抵抗化することができる。
なお、半導体装置１００のトランジスタ１５８やトランジスタ１６０が設けられた領域には、ビア１６２、配線１６４、ビア１６６、および配線１６８がこの順で設けられている。ビア１６２、配線１６４、ビア１６６、および配線１６８は、それぞれ、ビア１１２、配線１１４、ビア１３６、および配線１３８と同層に設けられている。ビア１１２とビア１６２、配線１１４と配線１６４、ビア１３６とビア１６６、および配線１３８と配線１６８とは、それぞれ同時に形成される。
図２は、本実施の形態におけるインダクタ１２０およびガードリング１０８部分の構成を示す平面図である。図１のインダクタ１２０およびガードリング１０８部分は、図２のＡ−Ａ’断面に該当する。ガードリング１０８は、インダクタ１２０の周囲全体を囲むように形成される。ガードリング１０８は、インダクタ１２０の引出配線１２０ａが形成された層においてのみ、引出配線１２０ａと電気的に接続しないように非連続部分を有するが、それ以外の層においては、平面視でインダクタ１２０の四方を取り囲むように環状に形成される。なお、とくに限定されないが、ビア１１２およびビア１３６等のビアは、スリットビアにより構成することもできる。
本実施の形態において、ガードリング１０８には、基準電位として接地電位が印加される。ガードリング１０８はある部位で接地電位に電気的に接続されるが、ガードリング１０８自身の抵抗が大きいと、部位によって電位差が生じてしまう。本実施の形態において、ガードリング１０８がビア１１２、配線１１４、ビア１３６、および配線１３８等の金属で構成された導電体を有するので、ガードリング１０８の抵抗を低く抑えることができ、部位による電位差が発生するのを防ぐことができる。
また、本実施の形態において、ガードリング１０８への接地電位の供給は、シリコン基板１０２上のトランジスタ１５８やトランジスタ１６０等の他のデバイスへの接地電位の供給とは異なる経路で行われる。
図３は、この状態を示すブロック図である。ここでは、半導体装置１００をチップ化した半導体チップ３００の構成を示す。半導体チップ３００には、パッド３０２およびパッド３０４が設けられている。ここで、パッド３０２およびパッド３０４は、それぞれ外部基板に接続され、接地電位が印加されている。本実施の形態において、パッド３０２からガードリング１０８に接続される配線は、シリコン基板１０２上において、パッド３０４と電気的に接続されない。これにより、ノイズをより低減することができる。
図４は、図１に示した半導体装置１００の他の例を示す図である。本例では、インダクタ１２０が、上層の配線１３８と同層に配置されている点で図１に示した例と異なる。本実施の形態において、ガードリング１０８が、複数の配線層にわたって延在しているため、インダクタ１２０を多層配線構造の上層に配置した場合でも、ガードリング１０８とインダクタ１２０をガードリング１０８と同層にまで延在させることができる。これにより、ノイズをより低減することができる。なお、この例においても、配線１３８の上にさらにビアと配線とを設け、ガードリング１０８がインダクタ１２０が設けられた層よりも上層にまで延在するようにすることもできる。
本実施の形態の効果を説明する。
本実施の形態において、ガードリング１０８が複数の配線層にわたって延在しているため、ガードリング１０８がインダクタ１２０が形成された層よりも上層まで延在するようにしたり、インダクタ１２０が多層配線構造の上層に設けられている場合でも、ガードリング１０８がインダクタ１２０が形成された層以上の層まで延在するようにすることができる。そのため、横方向の空間を介した電磁界の影響を低減することができ、インダクタ１２０から他のデバイスへのノイズや他のデバイスからインダクタ１２０へのノイズを低減することができる。
また、ガードリング１０８の面積を広くすることができるので、抵抗値を下げることができる。そのためインダクタ１２０の局所的な電位のばらつきを防ぎ、全体の電位を均一にすることができる。これにより、ノイズを低減するというガードリングの機能を高めることができる。
さらに、ガードリング１０８への接地電位の供給が、シリコン基板１０２上のトランジスタ１５８やトランジスタ１６０等の他のデバイスへの接地電位の供給とは異なる経路で行われるため、インダクタ１２０から他のデバイスへのノイズや他のデバイスからインダクタ１２０へのノイズをより効果的に低減することができる。
さらに、本実施の形態に示したように、インダクタ１２０の周囲にガードリング１０８を設けることにより、インダクタ１２０に流れる信号のリターン電流の経路を明確にすることができる。たとえば、ガードリング１０８がない場合、インダクタ１２０に流れる信号のリターン電流は、たとえばＰウェル１０４からシリコン基板１０２を介して、Ｐウェル１５２へ流れることになる。本実施の形態において、ガードリング１０８を設けることにより、リターン電流がガードリング１０８を介して流れるようにすることができ、リターン電流の経路を明確にすることができる。本実施の形態において、ガードリング１０８がインダクタ１２０が形成された層と同層以上に延在していることにより、ガードリング１０８の抵抗を下げることができるため、リターン電流の経路をより明確にすることができる。
（第２の実施の形態）
図５は、本実施の形態における半導体装置の構成の一例を示す断面図である。
本実施の形態において、シリコン基板１０２表面部に、平面視でインダクタ１２０と重なる領域には、Ｐウェル１３０が設けられていない点で、第１の実施の形態の構成と異なる。図６は、本実施の形態におけるインダクタ１２０およびガードリング１０８部分の構成を示す平面図である。図５のインダクタ１２０およびガードリング１０８部分は、図６のＢ−Ｂ’断面に該当する。
本実施の形態において、図６に示すように、インダクタ１２０と重なる領域には、Ｐウェル１３０が形成されていない。また、Ｐウェル１３０は、ガードリング１０８と重なる領域に沿って形成される。
図７は、図５に示した半導体装置１００の他の例を示す図である。本例では、インダクタ１２０が、配線１３８と同層に配置されている点で図５に示した例と異なる。なお、この例においても、配線１３８の上にさらにビアと配線とを設け、ガードリング１０８がインダクタ１２０が設けられた層よりも上層にまで延在するようにすることもできる。
本実施の形態の効果を説明する。
本実施の形態においても、第１の実施の形態と同様の効果が得られる。それに加えて、以下の効果も得られる。
シリコン基板１０２表面に形成された、不純物濃度が高いＰウェル１３０上にコイル状のインダクタ１２０を形成すると、インダクタ１２０が発生させる磁束によってＰウェル１３０に逆起電流が発生する。Ｐウェル１３０に発生した逆起電流である渦電流により、インダクタ１２０が発生させたのとは逆方向の磁束が発生し、それによってインダクタ１２０に逆起電流が発生するということが生じる。その結果、インダクタ１２０の磁界の強度が低下する。磁界の強度の低下は、インダクタ１２０のＱ値の劣化につながってしまう。本実施の形態において、平面視でインダクタ１２０の直下にはＰウェル１３０が設けられないので、このような渦電流の発生を制限することができ、インダクタに逆起電流が発生するのを防ぐようにすることができる。これにより、インダクタ１２０のＱ値等の特性の低下を防ぐことができる。
（第３の実施の形態）
図８は、本実施の形態における半導体装置の構成の一例を示す断面図である。
本実施の形態において、半導体装置１００が、シリコン基板１０２表面部に、平面視でインダクタ１２０と重なる領域に設けられた埋込絶縁膜１３２を含む点で、第１および第２の実施の形態の構成と異なる。本実施の形態におけるインダクタ１２０およびガードリング１０８部分の構成を示す平面図である。図８のインダクタ１２０およびガードリング１０８部分は、図９のＣ−Ｃ’断面に該当する。
本実施の形態において、図９に示すように、埋込絶縁膜１３２は、平面視でインダクタ１２０と重なる領域全面に設けられている。また、Ｐウェル１３０は、ガードリング１０８と重なる領域に沿って形成される。
図１０は、図８に示した半導体装置１００の他の例を示す図である。本例では、インダクタ１２０が、配線１３８と同層に配置されている点で図８に示した例と異なる。なお、この例においても、配線１３８の上にさらにビアと配線とを設け、ガードリング１０８がインダクタ１２０が設けられた層よりも上層にまで延在するようにすることもできる。
本実施の形態の効果を説明する。
本実施の形態においても、第１の実施の形態と同様の効果が得られる。それに加えて、以下の効果も得られる。
本実施の形態において、平面視でインダクタ１２０と重なる領域に、シリコン基板１０２が露出する領域がないため、第２の実施の形態において上述したような渦電流の発生をより効果的に防ぐことができ、インダクタ１２０に逆起電流が発生するのを防ぐようにすることができる。これにより、インダクタ１２０のＱ値等の特性の低下を防ぐことができる。
図１１は、本実施の形態における半導体装置の構成のさらに他の例を示す断面図である。
本例では、埋込絶縁膜１３２が平面視でインダクタ１２０と重なる領域に、シリコン基板１０２の表面が島状に配置されるように設けられる点で図８に示した構成と異なる。このような構成とした場合、インダクタ１２０直下にシリコン基板１０２が配置される箇所が生じるが、シリコン基板１０２の個々の領域が島状に形成されており、面積が小さいため、第２の実施の形態において上述したような渦電流の発生を低く抑えることができる。これにより、インダクタ１２０のＱ値等の特性の低下を防ぐことができる。
図１２は、図１１に示した半導体装置１００の他の例を示す図である。本例では、インダクタ１２０が、配線１３８と同層に配置されている点で図１１に示した例と異なる。なお、この例においても、配線１３８の上にさらにビアと配線とを設け、ガードリング１０８がインダクタ１２０が設けられた層よりも上層にまで延在するようにすることもできる。
（第４の実施の形態）
図１３は、本実施の形態における半導体装置の構成の一例を示す断面図である。図１４および図１５は、インダクタ１２０およびガードリング１０８の構成を示す平面図である。図１４は、インダクタ１２０が形成された層の構成を示す。図１５は、インダクタ１２０が形成された層とは異なる層の構成を示す。図１３は、図１４および図１５のＤ−Ｄ’断面図に該当する。
本実施の形態において、絶縁膜１０６中に、ダミーメタル２０４が分散配置されている点で、第１から第３の実施の形態と異なる。なお、ここでは、インダクタ１２０が形成された領域のみを示すが、本実施の形態においても第１から第３の実施の形態で説明したように、シリコン基板１０２上には、トランジスタ１５８およびトランジスタ１６０が形成された構成とすることができる。
ここで、ダミーメタルとは、その有無が半導体装置１００の回路構成に影響を与えない導体パターンのことである。図１４に示すように、ダミーメタル２０４は、コイル状に形成されたインダクタ１２０の内側および外側の両方に形成されている。また、図１５に示すように、本実施の形態においては、ダミーメタル２０４は、平面視でインダクタ１２０と重なる領域にも設けられる。
本実施の形態において、平面視において、ガードリング１０８内部におけるダミーメタル２０４間の平均間隔が、ガードリング１０８外部におけるダミーメタル２０４間の平均間隔よりも広い。ここでは、絶縁膜１０６をまとめて記載しているが、本実施の形態における半導体装置１００において、シリコン基板１０２上には、複数の層間絶縁膜が積層された構成とすることができる。本実施の形態において、いずれの層においても、平面視で、ガードリング１０８内部のダミーメタル２０４間の平均間隔が、ガードリング１０８外部のダミーメタル２０４間の平均間隔よりも広い。なお、各ダミーメタル２０４は実質的に同じ高さを有するため、本実施の形態において、各層においてダミーメタル２０４は、ダミーメタル２０４の単位体積あたりの量が、ガードリング１０８内部の方がガードリング１０８外部よりも少なくなるように配置される。また、ダミーメタル２０４は、すべての層にわたるダミーメタル２０４の単位体積あたりの量が、ガードリング１０８内部の方がガードリング１０８外部よりも少なくなるように配置される。
図１３に示すように、ガードリング１０８は、複数の層間絶縁膜のすべての層にわたって連続して形成された構成とすることができる。とくに限定されないが、ビア層においては、ガードリング１０８は、スリットビアにより構成することもできる。
ダミーメタル２０４は、インダクタ１２０と同一の材料によって構成されている。かかる材料としては、銅またはアルミニウム等が挙げられる。インダクタ１２０およびダミーメタル２０４の材料が銅である場合、これらはたとえばダマシン法によって形成される。インダクタ１２０およびダミーメタル２０４は、同時に形成されることが好ましい。
なお、半導体装置１００の多層配線層がシングルダマシンプロセスで形成される場合、ビア層には、ダミーメタル２０４が形成されない構成としてもよい。ビア層では、配線層に比べてＣＭＰ工程におけるプロセスばらつきの原因となるディッシング等が発生しないためである。ただし、ビア層にもダミーメタル２０４を設けてもよい。
本実施の形態の効果を説明する。
本実施の形態においても、第１の実施の形態と同様の効果が得られる。それに加えて、以下の効果も得られる。
本実施の形態において、絶縁膜１０６中にダミーメタル２０４が分散配置されるため、エロージョンやディッシング等を効果的に防ぐことができる。また、ガードリング１０８内部においては、ガードリング１０８外部よりもダミーメタル２０４の配置パターンを粗にしている。このように、インダクタ１２０の磁界の影響を強く受け易い領域において、ダミーメタル２０４の量を少なくすることにより、ダミーメタル２０４に発生する渦電流を抑制することができる。これにより、インダクタ１２０のＱ値の劣化を小さく抑えることができる。また、とくに、インダクタ１２０が形成された層とシリコン基板１０２との間に多数のダミーメタル２０４が配置されると、インダクタ１２０とシリコン基板１０２との間の誘電体の厚さが小さくなるため、寄生容量が大きくなるという問題もある。本実施の形態においては、ガードリング１０８内部におけるダミーメタル２０４の量を必要最小限とすることにより、インダクタ１２０の特性の劣化を防ぐことができる。
上述の問題、すなわちダミーメタル２０４の渦電流によりインダクタ１２０の回路定数が変動するという問題は、５ＧＨｚ以上の電流がインダクタ１２０を流れる場合に顕著となる。したがって、この場合には、ダミーメタル２０４に発生する渦電流を抑制できる本実施の形態の有用性が、特に高まる。
図１６は、本実施の形態における半導体装置１００の他の例を示す図である。本実施の形態においても、第３の実施の形態を参照して説明したのと同様、平面視でインダクタ１２０と重なる領域には、埋込絶縁膜１３２が設けられた構成とすることができる。これにより、第３の実施の形態を参照して説明したのと同様の効果がさらに得られる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
さらに、以上の実施の形態においては、インダクタ１２０が一つの層に形成された構成を示したが、インダクタ１２０は、複数の層にわたって形成された構成とすることもできる。この場合も、ガードリング１０８は、インダクタ１２０の最上層と同層以上の層まで延在した構成とすることができる。
さらに、以上の実施の形態においては、インダクタ１２０が平面視でコイル状である場合を例として説明したが、インダクタ１２０は平面視でじぐざぐ状や、シリコン基板１０２に水平な方向に中心軸の輪を形成するトロイダル状等種々の形状とすることができる。この場合も、ガードリング１０８は、インダクタ１２０の最上層と同層以上の層まで延在した構成とすることができる。
以上の実施の形態においては、一つのインダクタ１２０の周囲に一つのガードリング１０８が設けられた構成を示しているが、複数のインダクタ１２０の周囲に一つのガードリング１０８が設けられた構成とすることもできる。また、半導体装置１００は、インダクタ１２０と、それを取り囲むガードリング１０８との組合せを多数含むことができる。この場合、第１の実施の形態において、図３を参照して説明した、パッド３０２はシリコン基板１０２上で複数のガードリング１０８に接続された構成とすることができる。このような構成としても、トランジスタ１５８等のトランジスタへの接地電位の供給と別経路にすることにより、インダクタ１２０から他のデバイスへのノイズや他のデバイスからインダクタ１２０へのノイズを低減する効果を得ることができる。
さらに、以上の実施の形態において、とくに説明していないが、すべての実施の形態における構成を適宜組合せた構成とすることができる。たとえば、第４の実施の形態の構成において、第２の実施の形態で説明したのと同様、平面視でインダクタ１２０と重なる領域には、Ｐウェル１３０が設けられない構成とすることもできる。また、第４の実施の形態において、第３の実施の形態で図１１を参照して説明したのと同様、埋込絶縁膜１３２が平面視でインダクタ１２０と重なる領域に、シリコン基板１０２の表面が島状に配置されるように設けられた構成とすることもできる。
さらに、いずれの実施の形態においても、第１の実施の形態において図３を参照して説明したように、ガードリング１０８への接地電位の供給は、シリコン基板１０２上のトランジスタ１５８やトランジスタ１６０等の他のデバイスへの接地電位の供給とは異なる経路で行う構成とすることができる。このような構成とすることにより、上述したように、インダクタ１２０から他のデバイスへのノイズや他のデバイスからインダクタ１２０へのノイズをより効果的に低減することができる。
なお、第１の実施の形態において図３を参照して説明したように、ガードリング１０８への接地電位の供給を、シリコン基板１０２上のトランジスタ１５８やトランジスタ１６０等の他のデバイスへの接地電位の供給とは異なる経路で行う構成とすることにより、ガードリングの構成にかかわらず、従来よりもインダクタ１２０から他のデバイスへのノイズや他のデバイスからインダクタ１２０へのノイズを低減することができる。従って、たとえばガードリング１０８がインダクタ１２０が形成された層と同層にまで延在していない構成とした場合でも、ガードリング１０８への接地電位の供給を、シリコン基板１０２上のトランジスタ１５８やトランジスタ１６０等の他のデバイスへの接地電位の供給とは異なる経路で行う構成と組み合わせることにより、ノイズを低減することができる。
本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態におけるインダクタおよびガードリング部分の構成を示す平面図である。 ガードリングへの接地電位の供給経路を示すブロック図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態におけるインダクタおよびガードリング部分の構成を示す平面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態におけるインダクタおよびガードリング部分の構成を示す平面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成のさらに他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成のさらに他の例を示す断面図である。 本発明の実施の形態における半導体装置の構成の一例を示す断面図である。 本発明の実施の形態におけるインダクタおよびガードリング部分の構成を示す平面図である。 本発明の実施の形態におけるインダクタおよびガードリング部分の構成を示す平面図である。 本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
符号の説明
１００ 半導体装置
１０２ シリコン基板
１０４ Ｐウェル
１０５ 素子分離絶縁膜
１０６ 絶縁膜
１０８ ガードリング
１１０ 不純物拡散層
１１２ ビア
１１４ 配線
１２０ インダクタ
１２０ａ 引出配線
１３０ Ｐウェル
１３２ 埋込絶縁膜
１３６ ビア
１３８ 配線
１５０ Ｎウェル
１５２ Ｐウェル
１５４ ｐ＋不純物拡散領域
１５６ ｎ＋不純物拡散領域
１５８ トランジスタ
１６０ トランジスタ
１６２ ビア
１６４ 配線
１６６ ビア
１６８ 配線
２０４ ダミーメタル
３００ 半導体チップ
３０２ パッド
３０４ パッド

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に形成され、複数の配線層を含む複数の層間絶縁膜と、
    少なくとも一層の前記層間絶縁膜を介して、前記半導体基板上に形成されたインダクタと、
    平面視で前記インダクタを囲み、前記インダクタを他の領域から隔離するガードリングと、
    を含み、
    前記ガードリングは、前記半導体基板表面に設けられた環状の不純物拡散層と、当該不純物拡散層に接続し、前記複数の層間絶縁膜中の前記複数の配線層にわたって延在するとともに、前記インダクタが設けられた層以上の層まで延在する環状の導電体と、を含む半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ガードリングの前記導電体は、前記インダクタが設けられた層よりも上層まで延在する半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記ガードリングは、複数の前記層間絶縁膜を介して、前記半導体基板上に形成された半導体装置。
  4. 請求項１から３いずれかに記載の半導体装置において、
    前記ガードリングには、基準電位が印加された半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記半導体基板上には、複数のトランジスタが形成されるとともに、当該トランジスタにもそれぞれ基準電位が印加され、
    前記半導体基板上において、前記ガードリングへの前記基準電位の供給は、前記複数のトランジスタへの前記基準電位の供給とは異なる経路で行われる半導体装置。
  6. 請求項１から５いずれかに記載の半導体装置において、
    前記半導体基板表面部に、平面視で前記インダクタと重なる領域に設けられた埋込絶縁膜をさらに含む半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記埋込絶縁膜は、平面視で前記インダクタと重なる領域全面に設けられた半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記埋込絶縁膜は、平面視で前記インダクタと重なる領域に、前記半導体基板の表面が島状に配置されるように設けられた半導体装置。
  9. 請求項１から８いずれかに記載の半導体装置において、
    前記層間絶縁膜中に平面視で分散配置された複数のダミーメタルをさらに含み、
    平面視において、前記ガードリング内部における前記ダミーメタル間の平均間隔が、前記ガードリング外部における前記ダミーメタル間の平均間隔よりも広い半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013110351A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置
JP2014514745A (ja) * 2011-03-21 2014-06-19 ザイリンクス インコーポレイテッド 対称中央タップインダクタ構造
JP2015038989A (ja) * 2009-11-05 2015-02-26 ローム株式会社 信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置
JP2016500924A (ja) * 2012-10-26 2016-01-14 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 予め規定される電流帰還を有するインダクタ構造
JP2016072401A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2017500729A (ja) * 2013-11-11 2017-01-05 クアルコム，インコーポレイテッド 回路分離を改善するためのチューナブルガードリング
JP2017220607A (ja) * 2016-06-09 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置、及び通信回路

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860178B2 (en) * 2006-07-03 2014-10-14 Renesas Electronics Corporation Semiconductor device having an inductor
US8860544B2 (en) * 2007-06-26 2014-10-14 Mediatek Inc. Integrated inductor
JP2010160142A (ja) * 2008-12-09 2010-07-22 Renesas Electronics Corp 信号送受信方法、半導体装置の製造方法、半導体装置、およびテスタ装置
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
US20100295150A1 (en) * 2009-05-22 2010-11-25 Chan Kuei-Ti Semiconductor device with oxide define dummy feature
JP5501668B2 (ja) * 2009-06-17 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、半導体チップ及び半導体ウェハ
WO2011140031A1 (en) * 2010-05-05 2011-11-10 Marvell World Trade Ltd Magnetically shielded inductor structure
CN101908535A (zh) * 2010-06-11 2010-12-08 上海宏力半导体制造有限公司 集成电感及其制造方法
CN102487056A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(上海)有限公司 集成电路中的虚拟金属及该集成电路板的制造方法
US8624353B2 (en) 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US8427266B2 (en) 2011-03-21 2013-04-23 Xilinx, Inc. Integrated circuit inductor having a patterned ground shield
US8592943B2 (en) 2011-03-21 2013-11-26 Xilinx, Inc. Symmetrical center tap inductor structure
US8922309B1 (en) * 2011-10-17 2014-12-30 Xilinx, Inc. Devices and methods for tuning an inductor
TW201342402A (zh) * 2012-04-06 2013-10-16 Realtek Semiconductor Corp 晶載式多繞組變壓器
TWI445330B (zh) * 2012-04-06 2014-07-11 Realtek Semiconductor Corp 共用多繞組變壓器的收發器
US9054096B2 (en) * 2012-09-25 2015-06-09 Xilinx, Inc. Noise attenuation wall
KR101909202B1 (ko) 2012-10-08 2018-10-17 삼성전자 주식회사 패키지-온-패키지 타입의 패키지
US8970001B2 (en) * 2012-12-28 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring design for maintaining signal integrity
TWI456600B (zh) * 2014-03-19 2014-10-11 Realtek Semiconductor Corp 積體變壓器
US9406605B2 (en) * 2014-06-12 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with guard ring
US10163779B2 (en) * 2014-06-12 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with guard ring
US10269904B2 (en) * 2014-10-31 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9859356B2 (en) * 2015-05-27 2018-01-02 Mediatek, Inc. Semiconductor integrated circuit
US10439018B2 (en) * 2015-12-18 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Adjustable multi-turn magnetic coupling device
US10044390B2 (en) * 2016-07-21 2018-08-07 Qualcomm Incorporated Glass substrate including passive-on-glass device and semiconductor die
US10147722B2 (en) 2016-08-12 2018-12-04 Renesas Electronics America Inc. Isolated circuit formed during back end of line process
JP6808565B2 (ja) * 2017-04-07 2021-01-06 ルネサスエレクトロニクス株式会社 半導体装置、それを備えた電子回路、及び、半導体装置の形成方法
JP2019121640A (ja) * 2017-12-28 2019-07-22 ルネサスエレクトロニクス株式会社 半導体装置
US10861793B2 (en) * 2018-08-01 2020-12-08 Qualcomm Incorporated Guard ring frequency tuning
CN112753102A (zh) * 2018-09-21 2021-05-04 华为技术有限公司 一种平面电感器及半导体芯片
KR20200086411A (ko) 2019-01-08 2020-07-17 삼성전자주식회사 반도체 소자
US11139239B2 (en) * 2019-10-01 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed inductor structure to reduce step height
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
US11476043B2 (en) 2019-12-30 2022-10-18 Globalfoundries Singapore Pte. Ltd. Inductive devices and methods of forming inductive devices
US20210257290A1 (en) * 2020-02-19 2021-08-19 Nanya Technology Corporation Semiconductor device with connecting structure and method for fabricating the same
US11315903B2 (en) * 2020-03-05 2022-04-26 Nanya Technology Corporation Semiconductor device with connecting structure and method for fabricating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936299A (en) 1997-03-13 1999-08-10 International Business Machines Corporation Substrate contact for integrated spiral inductors
KR19990070958A (ko) 1998-02-26 1999-09-15 윤종용 반도체 집적회로용 유도성 소자
JP4969715B2 (ja) 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP3898025B2 (ja) 2001-10-19 2007-03-28 Ｎｅｃエレクトロニクス株式会社 集積回路及びその製造方法
TW529046B (en) 2001-12-28 2003-04-21 Winbond Electronics Corp Inductance device using an enclosed magnetic flux pattern to improve magnetic permeability and electric conductivity and its manufacturing method
JP2004221317A (ja) 2003-01-15 2004-08-05 Renesas Technology Corp 半導体装置
EP1538672B1 (en) * 2003-05-29 2007-12-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP3802523B2 (ja) 2003-09-10 2006-07-26 株式会社東芝 半導体装置
US7262481B1 (en) 2004-12-16 2007-08-28 Nxp B.V. Fill structures for use with a semiconductor integrated circuit inductor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015038989A (ja) * 2009-11-05 2015-02-26 ローム株式会社 信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置
JP2014514745A (ja) * 2011-03-21 2014-06-19 ザイリンクス インコーポレイテッド 対称中央タップインダクタ構造
JP2013110351A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置
JP2016500924A (ja) * 2012-10-26 2016-01-14 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 予め規定される電流帰還を有するインダクタ構造
JP2017500729A (ja) * 2013-11-11 2017-01-05 クアルコム，インコーポレイテッド 回路分離を改善するためのチューナブルガードリング
JP2016072401A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2017220607A (ja) * 2016-06-09 2017-12-14 ルネサスエレクトロニクス株式会社 半導体装置、及び通信回路

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