JP6808565B2 - 半導体装置、それを備えた電子回路、及び、半導体装置の形成方法 - Google Patents
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Description
以下、実施の形態1にかかる半導体装置1について説明する。
図1は、実施の形態1に係る半導体装置1のレイアウト構成例を示す概略平面図である。図1の例では、説明をわかりやすくするため、第2メタル層M2、第3メタル層M3、第4メタル層M4の構造のみが示されている。
図2は、半導体装置1の概略断面図である。図2の概略断面図は、図1のA−A’断面を示したものである。
なお、インダクタL1には、インダクタ形成領域LA1が規定されている。インダクタ形成領域LA1は、平面視して、少なくともインダクタL1の外周辺によって囲まれた領域を含む。
図5は、半導体装置1の効果を説明するための図である。なお、図5には、平面視してインダクタ形成領域LA1内に位置する複数の配線W2を細くしなかった場合のレイアウト構成(左図)と、平面視してインダクタ形成領域LA1内に位置する複数の配線W2を細くした場合のレイアウト構成(右図)と、が示されている。
図9は、半導体装置1のインダクタ構造が適用された増幅回路11の構成例を示す回路図である。
図10は、半導体装置1のインダクタ構造が適用されたLCタンクを有する発振器12の構成例を示す回路図である。発振器12は、トランジスタMP1,MP2,MN1,MN2と、可変容量C21,C21と、インダクタL1と、定電流源I2と、を有する。
図16は、半導体装置1の第1変形例を半導体装置1aとして示す概略平面図である。図1に示す半導体装置1では、平面視して、インダクタ形成領域LA1と非形成領域との境界線に位置する固定電位配線層(第2メタル層M2)において、複数の配線W2が互いに短絡するように形成されていた。それに対し、図16に示す半導体装置1aでは、平面視して、インダクタ形成領域LA1と非形成領域との境界線に位置する固定電位配線層において、複数の配線W2が互いに短絡しないように形成されている。
図17は、半導体装置1の第2変形例を半導体装置1bとして示す概略平面図である。
図18は、半導体装置1の第3変形例を半導体装置1cとして示す概略平面図である。
図19は、半導体装置1の第4変形例を半導体装置1dとして示す概略平面図である。
図20は、半導体装置1の第5変形例を半導体装置1eとして示す概略平面図である。
図21は、実施の形態2に係る半導体装置2のレイアウト構成を示す概略平面図である。本実施の形態では、配線が2層にわたって形成されている。具体的には、下層MDには、固定電位(例えば接地電圧GND)が伝搬する複数の配線W5が、x軸方向に延在するようにしてy軸方向にスリット状に形成されている。上層MUには、複数の配線W5と同じレベルの固定電位が伝搬する複数の配線W6が、y軸方向に延在するようにしてx軸方向にスリット状に形成されている。即ち、下層MDに形成された複数の配線W5と上層MUに形成された複数の配線W5とは、平面視して直角に交わっている。
図22は、半導体装置2の変形例を半導体装置2aとして示す概略平面図である。
半導体装置2では、1種類の固定電位配線が2層にわたって形成されていた。それに対し、半導体装置2aでは、2種類の固定電位配線がそれぞれ2層にわたって形成されている。
第1層に、固定電位を示す複数の第1配線を形成し、
前記第1層に積層された第2層にインダクタを形成し、
前記複数の第1配線を形成するステップでは、
前記複数の第1配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第1配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第1配線の配線幅よりも細くする、
半導体装置の形成方法。
前記インダクタの形成領域は、
平面視して、前記インダクタの外周辺によって囲まれた領域を含む、
付記1に記載の半導体装置の形成方法。
前記第2層に、前記インダクタを囲むようにガードリングをさらに形成し、
前記インダクタの形成領域は、
平面視して、前記ガードリングによって囲まれた領域である、
付記1に記載の半導体装置の形成方法。
前記インダクタを、平面視して渦巻き状に形成し、
前記インダクタの形成領域は、
平面視して、前記インダクタの内径に基づいて決定される、
付記1に記載の半導体装置の形成方法。
前記複数の第1配線を、電源電圧及び接地電圧の何れかが伝搬するように構成する、
付記1に記載の半導体装置の形成方法。
前記複数の第1配線を、前記第1層の全面にわたってスリット状に形成する、
付記1に記載の半導体装置の形成方法。
前記複数の第1配線を、平面視して、前記インダクタの形成領域と非形成領域との境界線に位置する前記第1層において、互いに短絡するように形成する、
付記1に記載の半導体装置の形成方法。
前記インダクタを、平面視して渦巻き状に形成し、かつ、所定内径よりも大きな内径を有するように形成し、
前記複数の第1配線のうち、平面視して、前記インダクタの形成領域の中央領域に位置する第1配線の配線幅を、前記インダクタの形成領域の残りの領域に位置する第1配線の配線幅よりも太くする、
付記1に記載の半導体装置の形成方法。
前記インダクタを、平面視して渦巻き状に形成し、かつ、所定内径よりも小さな内径を有するように形成し、
前記複数の第1配線を、平面視して、前記インダクタの形成領域の中央領域に位置する前記第1層において所定の空間領域を有するように形成する、
付記1に記載の半導体装置の形成方法。
前記第1層に、前記複数の第1配線とは異なるレベルの固定電位を示す複数の第2配線をさらに形成し、
前記複数の第2配線を形成するステップでは、
前記複数の第2配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第2配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第2配線の配線幅よりも細くする、
付記1に記載の半導体装置の形成方法。
前記複数の第1配線を、電源電圧が伝搬するように構成し、
前記複数の第2配線を、接地電圧が伝搬するように構成する、
付記10に記載の半導体装置の形成方法。
前記複数の第1配線、及び、前記複数の第2配線を、前記第1層の全面にわたって交互にスリット状に配置する、
付記10に記載の半導体装置の形成方法。
前記インダクタを、平面視して渦巻き状に形成し、かつ、所定内径よりも大きな内径を有するように形成し、
前記複数の第1配線のうち、平面視して、前記インダクタの形成領域の中央領域に位置する第1配線の配線幅を、前記インダクタの形成領域の残りの領域に位置する第1配線の配線幅よりも太くし、
前記複数の第2配線のうち、平面視して、前記インダクタの形成領域の中央領域に位置する第2配線の配線幅を、前記インダクタの形成領域の残りの領域に位置する第2配線の配線幅よりも太くする、
付記10に記載の半導体装置の形成方法。
前記インダクタを、平面視して渦巻き状に形成され、かつ、所定内径よりも小さな内径を有するように形成し、
前記複数の第1配線を、前記インダクタの形成領域の中央領域に位置する前記第1層において所定の空間領域を有するように形成し、
前記複数の第2配線を、前記インダクタの形成領域の中央領域に位置する前記第1層において所定の空間領域を有するように形成する、
付記10に記載の半導体装置の形成方法。
前記第1層に積層された第3層に、固定電位を示す複数の第3配線をさらに形成し、
前記複数の第3配線を形成するステップでは、
前記複数の第3配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第3配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第3配線の配線幅よりも細くする、
付記1に記載の半導体装置の形成方法。
付記1に記載の半導体装置の構造を有するインダクタを形成する、
電子回路の形成方法。
第1層に、複数の第1配線を形成し、
前記第1層に積層された第2層に、複数の第2配線を、前記複数の第1配線と交差するように形成し、
前記複数の第1配線と、前記複数の第2配線と、の交差点に複数の第1ビアを形成し、
前記第1層及び前記第2層に積層された第3層に、インダクタを形成し、
前記複数の第1ビアを形成するステップでは、
平面視して、前記複数の第1配線、前記複数の第2配線、及び、前記複数の第1ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第1ビアを配置する、
半導体装置の形成方法。
前記第1層に、複数の第3配線をさらに形成し、
前記第2層に、複数の第4配線を、前記複数の第3配線と交差するようにさらに形成し、
前記複数の第3配線と、前記複数の第4配線と、の交差点に複数の第2ビアをさらに形成し、
前記複数の第2ビアを形成するステップでは、
平面視して、前記複数の第3配線、前記複数の第4配線、及び、前記複数の第2ビアによって形成される複数の電流経路のループのうち、最も短い長さのループの長さが所定長さよりも長くなるように、前記複数の第2ビアを配置する、
付記17に記載の半導体装置の形成方法。
付記17に記載の半導体装置の構造を有するインダクタを形成する、
電子回路の形成方法。
1a〜1e,1z 半導体装置
2 半導体装置
2a 半導体装置
11 増幅回路
12 発振器
13 増幅回路
14 バラン
101 シリコン基板
102 内部回路(電子回路)
103 シリコン酸化膜(Si02)
104 シリコン窒化膜(SiN)
105 ポリイミド
131,132 整合回路
131a,131b 整合回路
C1,C2 容量素子
C21,C22 可変容量
C31,C32 容量素子
GR1 ガードリング
I1〜I3 定電流源
L1〜L3 インダクタ
L31,L32 インダクタ
L41,L42 インダクタ
LA1 インダクタの形成領域
M1 第1メタル層
M2 第2メタル層
M3 第3メタル層
M4 第4メタル層
MN1〜MN3 トランジスタ
MP1,MP2 トランジスタ
R1〜R3 抵抗素子
Tr1 トランジスタ
Tr2 トランジスタ
W1〜W8 配線
W2_1〜W2_5 配線
W2a〜W2e,W2i〜W2l 配線
W2f〜W2h 空間領域
Claims (16)
- 第1層に形成され、固定電位を示す複数の第1配線と、
前記第1層に積層された第2層において形成されたインダクタと、を備え、
前記複数の第1配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第1配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第1配線の配線幅よりも細くなるように、構成され、
前記複数の第1配線は、前記第1層の全面にわたってスリット状に形成されている、
半導体装置。 - 前記インダクタの形成領域は、
平面視して、前記インダクタの外周辺によって囲まれた領域を含む、
請求項1に記載の半導体装置。 - 前記第2層において前記インダクタを囲むように設けられたガードリングをさらに備え、
前記インダクタの形成領域は、
平面視して、前記ガードリングによって囲まれた領域である、
請求項1に記載の半導体装置。 - 前記インダクタは、平面視して渦巻き状に形成され、
前記インダクタの形成領域は、
平面視して、前記インダクタの内径に基づいて決定される、
請求項1に記載の半導体装置。 - 前記複数の第1配線は、電源電圧及び接地電圧の何れかが伝搬するように構成されている、
請求項1に記載の半導体装置。 - 前記複数の第1配線は、平面視して、前記インダクタの形成領域と非形成領域との境界線に位置する前記第1層において、互いに短絡するように形成されている、
請求項1に記載の半導体装置。 - 前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも大きな内径を有するように形成され、
前記複数の第1配線では、平面視して、前記インダクタの形成領域の中央領域に位置する第1配線の配線幅が、前記インダクタの形成領域の残りの領域に位置する第1配線の配線幅よりも太くなるように、構成されている、
請求項1に記載の半導体装置。 - 前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも小さな内径を有するように形成され、
前記複数の第1配線は、平面視して、前記インダクタの形成領域の中央領域に位置する前記第1層において所定の空間領域を有するように、構成されている、
請求項1に記載の半導体装置。 - 前記第1層に形成され、前記複数の第1配線とは異なるレベルの固定電位を示す複数の第2配線をさらに備え、
前記複数の第2配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第2配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第2配線の配線幅よりも細くなるように、構成されている、
請求項1に記載の半導体装置。 - 前記複数の第1配線は、電源電圧が伝搬するように構成され、
前記複数の第2配線は、接地電圧が伝搬するように構成されている、
請求項9に記載の半導体装置。 - 前記複数の第1配線、及び、前記複数の第2配線は、前記第1層の全面にわたって交互にスリット状に配置されている、
請求項9に記載の半導体装置。 - 前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも大きな内径を有するように形成され、
前記複数の第1配線では、平面視して、前記インダクタの形成領域の中央領域に位置する第1配線の配線幅が、前記インダクタの形成領域の残りの領域に位置する第1配線の配線幅よりも太くなるように、構成され、
前記複数の第2配線では、平面視して、前記インダクタの形成領域の中央領域に位置する第2配線の配線幅が、前記インダクタの形成領域の残りの領域に位置する第2配線の配線幅よりも太くなるように、構成されている、
請求項9に記載の半導体装置。 - 前記インダクタは、平面視して渦巻き状に形成され、かつ、所定内径よりも小さな内径を有するように形成され、
前記複数の第1配線は、平面視して、前記インダクタの形成領域の中央領域に位置する前記第1層において所定の空間領域を有するように、構成され、
前記複数の第2配線は、平面視して、前記インダクタの形成領域の中央領域に位置する前記第1層において所定の空間領域を有するように、構成されている、
請求項9に記載の半導体装置。 - 前記第1層に積層された第3層に形成され、固定電位を示す複数の第3配線をさらに備え、
前記複数の第3配線では、平面視して、前記インダクタの形成領域の範囲内に位置する第3配線の配線幅が、前記インダクタの形成領域の範囲外に位置する第3配線の配線幅よりも細くなるように、形成されている、
請求項1に記載の半導体装置。 - 請求項1に記載の半導体装置の構造を有するインダクタを備えた、電子回路。
- 第1層に、固定電位を示す複数の第1配線を形成し、
前記第1層に積層された第2層にインダクタを形成し、
前記複数の第1配線を形成するステップでは、
前記複数の第1配線のうち、平面視して、前記インダクタの形成領域の範囲内に位置する第1配線の配線幅を、前記インダクタの形成領域の範囲外に位置する第1配線の配線幅よりも細くし、且つ、
前記複数の第1配線を、前記第1層の全面にわたってスリット状に形成する、
半導体装置の形成方法。
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