WO2023112682A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
WO2023112682A1
WO2023112682A1 PCT/JP2022/044248 JP2022044248W WO2023112682A1 WO 2023112682 A1 WO2023112682 A1 WO 2023112682A1 JP 2022044248 W JP2022044248 W JP 2022044248W WO 2023112682 A1 WO2023112682 A1 WO 2023112682A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
semiconductor chip
wiring
integrated circuit
circuit device
Prior art date
Application number
PCT/JP2022/044248
Other languages
English (en)
French (fr)
Inventor
秀幸 小室
寿雄 日野
淳司 岩堀
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Publication of WO2023112682A1 publication Critical patent/WO2023112682A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device in which semiconductor chips are stacked.
  • a standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • basic units for example, inverters, latches, flip-flops, full adders, etc.
  • multiple standard cells are arranged on a semiconductor substrate. Then, by connecting these standard cells with wiring, an LSI chip is designed.
  • BI Buried Interconnect
  • Patent Document 1 discloses a technique of using a wiring provided in a buried wiring layer as a power wiring (Buried Power Rail (BPR)) and also as a signal wiring.
  • Patent Literature 2 discloses a technique of connecting embedded power wiring to the rear surface of a chip via a TSV (Through Silicon Via).
  • Patent Documents 1 and 2 do not disclose how the signal wiring formed on the main chip is connected to the back surface of the chip.
  • the present disclosure provides, in a semiconductor integrated circuit device in which semiconductor chips are stacked, a configuration for connecting signal wirings formed on a main chip to the back surface of the chip, which has easy manufacturability and reliability.
  • a semiconductor integrated circuit device includes a first semiconductor chip and a second semiconductor chip stacked on the first semiconductor chip, wherein the rear surface of the first semiconductor chip and the second semiconductor chip
  • the first semiconductor chip is provided in a plurality of standard cells and an embedded wiring layer, extends in a first direction, and applies a first power supply voltage to the plurality of standard cells.
  • a first power supply wiring which is provided in the embedded wiring layer, extends in the first direction, and is arranged adjacent to the first power supply wiring in a second direction perpendicular to the first direction.
  • a second power supply wiring for supplying a second power supply voltage to the plurality of standard cells; a first contact provided between the first power supply wiring and the rear surface of the first semiconductor chip; a second contact provided between the wiring and the rear surface of the first semiconductor chip; a signal wiring connected to one of the plurality of standard cells; and a signal wiring provided between the rear surface of the first semiconductor chip.
  • a third contact is provided between the first power supply wiring and the second power supply wiring in the second direction, and the third contact is located between the first power supply wiring and the second power supply wiring in the first direction in a plan view. It is located at a position different from that of the second contact.
  • the first semiconductor chip and the second semiconductor chip are stacked, and the back surface of the first semiconductor chip faces the main surface of the second semiconductor chip.
  • the first semiconductor chip is formed in the embedded wiring layer, extends in the first direction, and includes first and second power supply wirings adjacent to each other in the second direction. It also has first and second contacts provided between the first and second power supply wirings and the back surface of the chip, and a third contact provided between the signal wirings and the back surface of the chip.
  • the third contact is located between the first power wiring and the second power wiring in the second direction and at a position different from that of the first and second contacts in the first direction.
  • a semiconductor integrated circuit device includes a first semiconductor chip and a second semiconductor chip stacked on the first semiconductor chip, wherein the rear surface of the first semiconductor chip and the second semiconductor chip
  • the first semiconductor chip is provided in a plurality of standard cells and an embedded wiring layer, extends in a first direction, and applies a first power supply voltage to the plurality of standard cells.
  • a first power supply wiring which is provided in the embedded wiring layer, extends in the first direction, and is arranged adjacent to the first power supply wiring in a second direction perpendicular to the first direction.
  • a second power supply wiring for supplying a second power supply voltage to the plurality of standard cells; a first contact provided between the first power supply wiring and the rear surface of the first semiconductor chip; a second contact provided between the wiring and the rear surface of the first semiconductor chip; a signal wiring connected to one of the plurality of standard cells; and a signal wiring provided between the rear surface of the first semiconductor chip.
  • a third contact the center position of the third contact being between the center position of the first contact and the center position of the second contact in the second direction in plan view; It is at a different position in the first direction than the first and second contacts.
  • the first semiconductor chip and the second semiconductor chip are stacked, and the back surface of the first semiconductor chip faces the main surface of the second semiconductor chip.
  • the first semiconductor chip is formed in the embedded wiring layer, extends in the first direction, and includes first and second power supply wirings adjacent to each other in the second direction. It also has first and second contacts provided between the first and second power supply wirings and the back surface of the chip, and a third contact provided between the signal wirings and the back surface of the chip.
  • the third contact has a center position between the center position of the first contact and the center position of the second contact in the second direction, and the center position of the third contact is between the center position of the first contact and the center position of the second contact in the first direction.
  • FIG. 10 is a configuration of a cell including a signal TSV according to a modification, where (a) is a plan view and (b) is a cross-sectional view.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction), and the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • the direction perpendicular to the substrate surface is defined as the Z direction (corresponding to the depth direction).
  • VDD indicates a power supply voltage, a high voltage power supply itself or a high voltage power supply line
  • VVS indicates a power supply voltage, a low voltage power supply itself or a low voltage power supply line.
  • the standard cell is abbreviated as “cell” as appropriate.
  • FIG. 1 is a diagram showing the overall configuration of a semiconductor integrated circuit device according to an embodiment.
  • a semiconductor integrated circuit device 100 is configured by stacking a first semiconductor chip 101 (chip A, main chip) and a second semiconductor chip 102 (chip B, rear chip). ing.
  • a circuit including a plurality of transistors is formed in the first semiconductor chip 101 .
  • the second semiconductor chip 102 is not formed with elements such as transistors, but is provided with power supply wirings formed in a plurality of wiring layers.
  • the back surface of the first semiconductor chip 101 faces the main surface of the second semiconductor chip 102 .
  • FIG. 2 is a plan view showing an example of a block layout in the semiconductor integrated circuit device of FIG. 1
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along line Y1-Y1' of FIG.
  • a plurality of standard cells SC are arranged side by side in the X direction and the Y direction in the first semiconductor chip 101 .
  • FIG. 2 only power supply wiring and contacts (TSV) formed in the embedded wiring layer (BI) are shown for the first semiconductor chip 101, and for the second semiconductor chip 102, the first metal wiring layer (BM1 ), the wiring formed in the second metal wiring layer (BM2), and the contacts therebetween.
  • TSV power supply wiring and contacts
  • the embedded power wiring 11 that supplies VDD to the standard cells SC and the embedded power wiring 12 that supplies VSS to the standard cells SC extend in the X direction.
  • the embedded power supply wiring 11 and the embedded power supply wiring 12 are alternately arranged in the Y direction, and each standard cell SC is arranged between the embedded power supply wiring 11 and the embedded power supply wiring 12.
  • VDD is supplied from wiring 11 and VSS is supplied from embedded power supply wiring 12 .
  • the power wiring 21 for supplying VDD and the power wiring 22 for supplying VSS extend in the Y direction.
  • the power supply wirings 21 and 22 form a pair and are arranged at a predetermined interval in the X direction.
  • a power supply wiring 25 that supplies VDD and a power supply wiring 26 that supplies VSS extend in the X direction.
  • the power wiring 21 and the power wiring 25 are connected via contacts.
  • the power wiring 22 and the power wiring 26 are connected via contacts.
  • power supply cells 31 are arranged at positions overlapping the power supply wirings 21 and 22 of the second semiconductor chip 102 in plan view.
  • the power supply cells 31 are arranged in the Y direction and have a TSV 41 for VDD and a TSV 42 for VSS.
  • the embedded power wiring 11 of the first semiconductor chip 101 and the power wiring 21 of the second semiconductor chip 102 are connected via the TSV 41 .
  • the embedded power wiring 12 of the first semiconductor chip 101 and the power wiring 22 of the second semiconductor chip 102 are connected via the TSV 42 .
  • the details of the configuration of the power supply cell 31 will be described later.
  • the TSV formed in the first semiconductor chip 101 is the embedded power supply wiring (the VSS embedded wiring in FIG.
  • the size (depth) in the Z direction is large because the via reaches from the embedded power supply wiring 12) to the rear surface.
  • the TSV 41 for VDD also increases in size in the Z direction. Therefore, it is necessary to increase the size of the TSV in plan view in order to sufficiently suppress the resistance value and to make the TSV highly reliable and manufacturable. That is, by increasing the planar size of the TSV, the power supply voltage drop can be suppressed.
  • the TSVs 41 overlap the power supply wirings 21 in plan view and are arranged in a line in the Y direction.
  • the TSVs 42 overlap the power supply wiring 22 in a plan view, and are arranged in a row in the Y direction. That is, the VDD TSV 41 and the VSS TSV 42 are arranged at different positions in the X direction. Thereby, the power wirings 21 and 22 of the second semiconductor chip 102 can be arranged in a straight line.
  • a sufficiently wide space can be secured between the TSV 41 for VDD and the TSV 42 for VSS, it is possible to easily manufacture a TSV having a large planar size and ensure reliability.
  • the plurality of standard cells SC includes standard cells SCA, SCB, SCC, SCD, SCE, and SCF each having a signal TSV.
  • the cell SCA has a signal TSV 51 .
  • the cell SCB has signal TSVs 52 and 53 .
  • the cell SCC has a signal TSV 54 .
  • the cell SCD has a signal TSV 55 .
  • the cell SCE has signal TSVs 56 and 57 .
  • the cell SCF has a signal TSV 58 .
  • the cell SCA is provided with a TSV 51 for output signals, and signals are output to the second semiconductor chip 102 via the TSV 51 .
  • TSV52 is provided for the input signal
  • TSV53 is provided for the output signal.
  • a signal is input from the second semiconductor chip 102 via the TSV 52 and a signal is output to the second semiconductor chip 102 via the TSV 53 .
  • the cell SCC is provided with a TSV 54 for input signals, and signals are input from the second semiconductor chip 102 via the TSV 54 .
  • the TSV 51 of the cell SCA is connected to the TSV 52 of the cell SCB via wiring and contacts of the second semiconductor chip 102 .
  • the TSV 53 of the cell SCB is connected to the TSV 54 of the cell SCC via wiring and contacts of the second semiconductor chip 102 .
  • the TSV 55 is provided for signal transmission between the first semiconductor chip 101 and the second semiconductor chip 102 .
  • the cell SCE is provided with a TSV 56 for outputting an intermediate signal to the second semiconductor chip 102 and a TSV 57 for inputting an intermediate signal from the second semiconductor chip 102 .
  • the TSVs 56 and 57 are connected via wiring and contacts of the second semiconductor chip 102 .
  • TSV 58 is provided for intermediate node signals.
  • the signal TSVs 51 to 58 are arranged at different positions from the power supply TSVs 41 and 42 in the X direction. This is to ensure a sufficient distance between TSVs to facilitate manufacturing and ensure reliability.
  • the signal TSVs 51 to 58 are arranged between the embedded power supply wiring 11 and the embedded power supply wiring 12 in the Y direction.
  • the center positions of the TSVs 51 to 58 for signals are different from the center positions of the TSVs 41 and 42 for power supply in the Y direction. This can prevent the signal TSV from being short-circuited with the embedded power supply wiring.
  • FIG. 4 is a plan view showing a layout example of power supply cells.
  • FIG. 4(a) is a layout of the power supply cell 31 shown in FIG.
  • the power supply cell 31 includes an embedded power supply wiring 11 that supplies VDD, an embedded power supply wiring 12 that supplies VSS, and TSVs 41 and 42 .
  • TSV 41 is connected to embedded power supply wiring 11
  • TSV 42 is connected to embedded power supply wiring 12 .
  • the power supply cell 31 has a dummy gate 61 . Note that the power supply cell 31 may include a dummy transistor.
  • FIG. 4(b) is a power supply cell for VDD
  • FIG. 4(c) is a power supply cell for VSS
  • the power supply cell shown in FIG. 4B has only the TSV 41 for VDD, that is, connected to the embedded power supply wiring 11
  • the power supply cell shown in FIG. 4C has only TSV 42 for VSS, that is, connected to embedded power supply wiring 12 . If the power cell shown in FIG. 4B and the power cell shown in FIG. 4C are arranged adjacent to each other in the X direction, the same layout as that of the power cell shown in FIG. 4A is obtained. However, the power supply cells shown in FIG. 4B and the power supply cells shown in FIG. 4C do not need to be arranged adjacent to each other, and may be arranged apart from each other. Also, the power supply cells shown in FIG. 4A and the power supply cells shown in FIGS. 4B and 4C may be mixed in the block layout.
  • the TSV may be appropriately provided with respect to the embedded power supply wiring in the arranged normal standard cells. Since this eliminates the need to provide a dedicated power supply cell, the area of the semiconductor integrated circuit device can be reduced.
  • the TSVs may be arranged such that the TSVs for VDD are arranged in the Y direction and the TSVs for VSS are arranged in the Y direction. It should be noted that power supply cells and normal cells provided with power supply TSVs may coexist.
  • FIG. 5 is an example of a layout in which TSVs are provided for embedded power supply wiring in a normal standard cell.
  • the cells in FIG. 5 constitute the inverter shown in FIG.
  • a TSV 43 is provided for the embedded power supply wiring 11 that supplies VDD.
  • the position of the TSV 43 is not limited to that shown in FIG. 5.
  • the TSV 43 for VDD is arranged, but the TSV may be provided for the embedded power supply wiring 12 that supplies VSS.
  • both the VDD TSV and the VSS TSV may be arranged in one cell, or either one of them may be arranged.
  • FIG. 7 and 8 are layout examples of cells with signal TSVs.
  • 7, (a), (b), and (c) are layouts of standard cells SCA, SCB, and SCC in the block layout of FIG. 2, respectively.
  • 8, (a), (b), and (c) are layouts of standard cells SCD, SCE, and SCF in the block layout of FIG. 2, respectively.
  • FIG. 9 is a cross-sectional view showing the cross-sectional structure along the line X1-X1' of the standard cell SCB shown in FIG. 7(b).
  • a cell including a signal TSV may form a logic other than an inverter.
  • the cell SCA includes an inverter INV1 and a TSV51 connected to the output Y of the inverter INV1.
  • the TSV 51 is connected to the M1 wiring 111 connected to the output Y of the inverter INV1 via local wirings 121a and 121b.
  • the TSV51 overlaps the transistor forming the inverter INV1 in the Y direction.
  • the cell SCB includes an inverter INV2, a TSV52 connected to the input A of the inverter INV2, and a TSV53 connected to the output Y of the inverter INV2.
  • the TSV 52 is connected to the M1 wiring 112 connected to the input A of the inverter INV2 via local wirings 122a and 122b.
  • the TSV 53 is connected to the M1 wiring 113 connected to the output Y of the inverter INV2 via local wirings 123a and 123b.
  • the TSVs 52 and 53 overlap with the transistor forming the inverter INV2 in the Y direction.
  • the cell SCC includes an inverter INV3 and a TSV54 connected to the input A of the inverter INV3.
  • the TSV 54 is connected to the M1 wiring 114 connected to the input A of the inverter INV3 via local wirings 124a and 124b.
  • the TSV 54 overlaps the transistor forming the inverter INV3 in the Y direction.
  • the cell SCD shown in FIG. 8(a) does not include a circuit and only has a TSV 55 for signals.
  • the TSV 55 connected to the signal terminal A is connected to the M1 wiring 115 serving as the signal terminal B via local wirings 125a and 125b.
  • Both the cells SCE and SCF shown in FIGS. 8(b) and (c) are buffer cells having two stages of inverters.
  • the cell SCE has an intermediate output TSV 56 and an intermediate input TSV 57 .
  • the cell SCF comprises a TSV 58 for intermediate nodes.
  • the cell SCE includes inverters INV4 and INV5, a TSV56 connected to the output of the inverter INV4, and a TSV57 connected to the input of the inverter INV5.
  • the TSV 56 is connected to the M1 wiring 116 connected to the output of the inverter INV4 via local wirings 126a and 126b.
  • the TSV 57 is connected to the M1 wiring 117 connected to the input of the inverter INV5 via local wirings 127a and 127b.
  • the TSVs 56 and 57 overlap the transistors forming the inverters INV4 and INV5 in the Y direction.
  • the output of the inverter INV4 in the previous stage is output as the intermediate output B to the second semiconductor chip 102 via the TSV56. It is again received through the TSV57 as an intermediate input C and applied to the input of the subsequent inverter INV5.
  • a signal wiring that connects the TSV 56 and the TSV 57 is provided in the second semiconductor chip 102 . By changing the wiring length of this signal wiring, the signal delay in the cell SCE can be adjusted.
  • the cell SCF includes inverters INV6 and INV7, and a TSV58 connected to the output of the inverter INV6 and the input of the inverter INV7.
  • the TSV 58 is connected to the M1 wiring 118 connected to the output of the inverter INV6 and the input of the inverter INV7 via local wirings 128a and 128b.
  • the TSV 58 overlaps the transistors forming the inverters INV6 and INV7 in the Y direction.
  • the intermediate node of the inverters INV6 and INV7 is connected as the signal terminal B to the second semiconductor chip 102 via the TSV58.
  • a wiring or the like connected to the TSV 58 is provided on the second semiconductor chip 102 . Since this wiring functions as a capacitor, the delay in the cell SCF can be adjusted by adjusting the wiring length of the wiring.
  • the signal TSVs (TSV 52 in FIG. 9) formed in the first semiconductor chip 101 are connected to local wirings (local wirings 122a and 122b in FIG. 9). Therefore, the size (depth) of the signal TSV in the Z direction is larger than that of the power supply TSV, and therefore the resistance value is increased. Therefore, it is preferable that the signal TSV is larger in plan view size than the power supply TSV. Also, the planar shape of the signal TSV may be rectangular or other than square.
  • the standard cell provided with the signal TSV shown in this embodiment can be used, for example, as a clock signal propagation cell.
  • the second semiconductor chip 102 is provided with clock signal wiring in addition to the power supply wiring.
  • a thick wiring is provided as this clock signal wiring, and the signal TSV of the first semiconductor chip 102 is connected to this clock signal wiring.
  • the clock signal can be propagated through the low-resistance wiring, so that the clock can be distributed with low delay and low skew.
  • the first semiconductor chip 101 and the second semiconductor chip 102 are stacked, and the back surface of the first semiconductor chip 101 and the main surface of the second semiconductor chip 102 face each other.
  • the first semiconductor chip 101 extends in the X direction and has embedded power supply wirings 11 and 12 adjacent to each other in the Y direction.
  • the first semiconductor chip 101 also includes power supply TSVs 41 and 42 provided between the power supply wirings 11 and 12 and the back surface of the chip, and signal TSVs 51 to 58 provided between the signal wirings and the back surface of the chip. I have it.
  • the signal TSVs 51 to 58 are located between the power supply wirings 11 and 12 in the Y direction and at positions different from the power supply TSVs 41 and 42 in the X direction. Further, the signal TSVs 51 to 58 have their center positions in the Y direction between the center positions of the power supply TSVs 41 and 42 and at a position different from the power supply TSVs 41 and 42 in the X direction in plan view. As a result, sufficient space can be secured between the signal TSVs 51 to 58 and the power supply TSVs 41 and 42. Therefore, even if the size of the signal TSVs 51 to 58 in plan view is increased, manufacturing can be facilitated. Moreover, reliability can be ensured.
  • the signal TSV is connected to the local wiring formed thereon.
  • the signal TSV may be connected to an embedded wiring formed thereon.
  • FIG. 10 is a diagram showing the configuration of a cell including a signal TSV according to a modification, (a) is a plan view showing the layout of the cell, and (b) is a cross-sectional structure along the line X2-X2' of (a). It is a sectional view showing.
  • the cells shown in FIG. 10 correspond to the standard cell SCD described above.
  • the embedded wiring 135 is formed in the upper layer of the signal TSV 55, and the signal TSV 55 is connected to the input B via the embedded wiring 135, contacts, local wirings 125a and 125b, and contacts. are connected to the M1 wiring 115 .
  • the structure according to this modified example can also be applied to other cells provided with signal TSVs.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

半導体チップ（１０１，１０２）が積層されており、半導体チップ（１０１）の裏面と半導体チップ（１０２）の主面とが対向している。半導体チップ（１０１）は、埋込配線層に形成されＸ方向に延びＹ方向において隣り合う電源配線（１１，１２）を備えており、電源配線（１１，１２）とチップ裏面との間に設けられたコンタクト（４１，４２）と、信号配線とチップ裏面との間に設けられたコンタクト（５１～５８）とを備えている。コンタクト（５１～５８）は、平面視でＹ方向において電源配線（１１，１２）の間にあり、かつ、Ｘ方向においてコンタクト（４１，４２）と異なる位置にある。

Description

半導体集積回路装置
　本開示は、半導体チップが積層された半導体集積回路装置に関する。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　半導体集積回路の高集積化のために、スタンダードセルに、従来のようなトランジスタの上層に形成された金属配線層に設けられた配線ではなく、埋め込み配線（ＢＩ：Buried Interconnect）層に設けられた配線を用いることが提案されている。
　特許文献１では、埋め込み配線層に設けられた配線を、電源配線（埋込電源配線（ＢＰＲ：Buried Power Rail））として用いるとともに、信号配線としても用いる技術が開示されている。特許文献２では、埋込電源配線を、チップ裏面とＴＳＶ（シリコン貫通ビア：Through Silicon Via）を介して接続する技術が開示されている。
米国特許第１０，１７０，４１３号明細書（ＦＩＧ．２Ｃ） 米国特許第１０，８７２，８１８号明細書
　ところが、特許文献１，２では、主チップに形成された信号配線をチップ裏面とどのように接続するかについて、何ら開示されていない。
　本開示は、半導体チップが積層された半導体集積回路装置において、製造容易性および信頼性を有する、主チップに形成された信号配線をチップ裏面と接続する構成を提供する。
　本開示の第１態様では、半導体集積回路装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備え、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、前記第１半導体チップは、複数のスタンダードセルと、埋込配線層に設けられており、第１方向に延び、前記複数のスタンダードセルに第１電源電圧を供給する第１電源配線と、前記埋込配線層に設けられており、前記第１方向に延び、前記第１方向と垂直をなす第２方向において前記第１電源配線と隣り合って配置されており、前記複数のスタンダードセルに第２電源電圧を供給する第２電源配線と、前記第１電源配線と前記第１半導体チップの裏面との間に設けられた第１コンタクトと、前記第２電源配線と前記第１半導体チップの裏面との間に設けられた第２コンタクトと、前記複数のスタンダードセルのいずれかと接続された信号配線と、前記第１半導体チップの裏面との間に設けられた第３コンタクトを備え、前記第３コンタクトは、平面視で、前記第２方向において前記第１電源配線と前記第２電源配線との間にあり、かつ、前記第１方向において、前記第１および第２コンタクトと異なる位置にある。
　この態様によると、第１半導体チップと第２半導体チップが積層されており、第１半導体チップの裏面と第２半導体チップの主面とが対向している。第１半導体チップは、埋込配線層に形成され、第１方向に延びており、第２方向において隣り合う第１および第２電源配線を備えている。また、第１および第２電源配線とチップ裏面との間に設けられた第１および第２コンタクトと、信号配線とチップ裏面との間に設けられた第３コンタクトとを備えている。そして、第３コンタクトは、平面視で、第２方向において第１電源配線と第２電源配線との間にあり、かつ、第１方向において、第１および第２コンタクトと異なる位置にある。これにより、第３コンタクトと第１および第２コンタクトとの間隔を十分に確保することができるので、第３コンタクトの平面視でのサイズを大きくしても、製造を容易にでき、信頼性を確保することできる。
　本開示の第２態様では、半導体集積回路装置は、第１半導体チップと、前記第１半導体チップに積層された第２半導体チップとを備え、前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、前記第１半導体チップは、複数のスタンダードセルと、埋込配線層に設けられており、第１方向に延び、前記複数のスタンダードセルに第１電源電圧を供給する第１電源配線と、前記埋込配線層に設けられており、前記第１方向に延び、前記第１方向と垂直をなす第２方向において前記第１電源配線と隣り合って配置されており、前記複数のスタンダードセルに第２電源電圧を供給する第２電源配線と、前記第１電源配線と前記第１半導体チップの裏面との間に設けられた第１コンタクトと、前記第２電源配線と前記第１半導体チップの裏面との間に設けられた第２コンタクトと、前記複数のスタンダードセルのいずれかと接続された信号配線と、前記第１半導体チップの裏面との間に設けられた第３コンタクトを備え、前記第３コンタクトは、平面視で、前記第２方向において中心位置が、前記記第１コンタクトの中心位置と前記第２コンタクトの中心位置との間にあり、かつ、前記第１方向において、前記第１および第２コンタクトと異なる位置にある。
　この態様によると、第１半導体チップと第２半導体チップが積層されており、第１半導体チップの裏面と第２半導体チップの主面とが対向している。第１半導体チップは、埋込配線層に形成され、第１方向に延びており、第２方向において隣り合う第１および第２電源配線を備えている。また、第１および第２電源配線とチップ裏面との間に設けられた第１および第２コンタクトと、信号配線とチップ裏面との間に設けられた第３コンタクトとを備えている。そして、第３コンタクトは、平面視で、第２方向において中心位置が、第１コンタクトの中心位置と第２コンタクトの中心位置との間にあり、かつ、第１方向において、第１および第２コンタクトと異なる位置にある。これにより、第３コンタクトと第１および第２コンタクトとの間隔を十分に確保することができるので、第３コンタクトの平面視でのサイズを大きくしても、製造を容易にでき、信頼性を確保することできる。
　本開示によると、半導体チップが積層された半導体集積回路装置において、製造容易性および信頼性を有する、主チップに形成された信号配線をチップ裏面と接続する構成を実現することができる。
実施形態に係る半導体集積回路装置の全体構成 図１の半導体集積回路装置におけるブロックレイアウト例 図２の構造における断面図 （ａ）～（ｃ）は電源セルのレイアウト例 通常のセルに電源用ＴＳＶを設けたレイアウト例 インバータの回路構成 （ａ）～（ｃ）は信号用ＴＳＶを備えるセルのレイアウト例 （ａ）～（ｃ）は信号用ＴＳＶを備えるセルのレイアウト例 図７（ｂ）の構造における断面図 変形例に係る、信号用ＴＳＶを備えるセルの構成であり、（ａ）は平面図、（ｂ）は断面図
　以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、「ＶＤＤ」は電源電圧、高電圧側電源自体または高電圧側電源線を示し、「ＶＳＳ」は電源電圧、低電圧側電源自体または低電圧側電源線を示す。また、本明細書において、スタンダードセルのことを、適宜、「セル」と略記する。
　（実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を示す図である。図１に示すように、半導体集積回路装置１００は、第１半導体チップ１０１（チップＡ、主チップ）と、第２半導体チップ１０２（チップＢ、背面チップ）とが、積層されることによって構成されている。第１半導体チップ１０１は、複数のトランジスタを含む回路が形成されている。第２半導体チップ１０２は、トランジスタ等の素子は形成されておらず、複数の配線層に形成された電源配線を備えている。積層された部分では、第１半導体チップ１０１の裏面と第２半導体チップ１０２の主面とが対向している。
　図２は図１の半導体集積回路装置におけるブロックレイアウトの例を示す平面図であり、図３は図２の線Ｙ１－Ｙ１’における断面構造を示す断面図である。図２のブロックレイアウトでは、第１半導体チップ１０１において、複数のスタンダードセルＳＣが、Ｘ方向およびＹ方向に並べて配置されている。図２では、第１半導体チップ１０１について、埋め込み配線層（ＢＩ）に形成された電源配線と、コンタクト（ＴＳＶ）のみを図示しており、第２半導体チップ１０２について、第１メタル配線層（ＢＭ１）に形成された配線、第２メタル配線層（ＢＭ２）に形成された配線、および、その間のコンタクトのみを図示している。
　第１半導体チップ１０１において、ＶＤＤをスタンダードセルＳＣに供給する埋込電源配線１１と、ＶＳＳをスタンダードセルＳＣに供給する埋込電源配線１２とが、Ｘ方向に延びている。埋込電源配線１１と埋込電源配線１２はＹ方向において交互に並んでおり、各スタンダードセルＳＣは、埋込電源配線１１と埋込電源配線１２との間に配置されており、埋込電源配線１１からＶＤＤの供給を受け、埋込電源配線１２からＶＳＳの供給を受ける。
　第２半導体チップ１０２において、第１メタル配線層において、ＶＤＤを供給する電源配線２１と、ＶＳＳを供給する電源配線２２とが、Ｙ方向に延びている。電源配線２１，２２は対になっており、Ｘ方向において所定の間隔を空けて並べられている。第２メタル配線層において、ＶＤＤを供給する電源配線２５と、ＶＳＳを供給する電源配線２６とが、Ｘ方向に延びている。電源配線２１と電源配線２５とは、コンタクトを介して接続されている。電源配線２２と電源配線２６とは、コンタクトを介して接続されている。
　第１半導体チップ１０１において、第２半導体チップ１０２の電源配線２１，２２と平面視で重なる位置に、電源セル３１が配置されている。電源セル３１はＹ方向に並んでおり、ＶＤＤ用のＴＳＶ４１と、ＶＳＳ用のＴＳＶ４２とを有する。第１半導体チップ１０１の埋込電源配線１１と、第２半導体チップ１０２の電源配線２１とは、ＴＳＶ４１を介して接続されている。第１半導体チップ１０１の埋込電源配線１２と、第２半導体チップ１０２の電源配線２２とは、ＴＳＶ４２を介して接続されている。電源セル３１の構成の詳細については、後述する。
　図３の断面図から分かるとおり、第１半導体チップ１０１に形成されるＴＳＶ（図３ではＶＳＳ用ＴＳＶ４２）は、第１半導体チップ１０１の主面側の埋込電源配線（図３ではＶＳＳ用埋込電源配線１２）から裏面に達するビアであるため、Ｚ方向におけるサイズ（深さ）が大きくなる。ＶＤＤ用ＴＳＶ４１も同様に、Ｚ方向におけるサイズが大きくなる。したがって、その抵抗値を十分に抑制しつつ、かつ、信頼性高く製造可能にするためには、ＴＳＶの平面視のサイズを大きくする必要がある。すなわち、ＴＳＶの平面サイズを大きくすることによって、電源電圧降下を抑制することができる。
　図２のブロックレイアウトにおいて、ＴＳＶ４１は、電源配線２１と平面視で重なっており、Ｙ方向に一列に並んでいる。ＴＳＶ４２は、電源配線２２と平面視で重なっており、Ｙ方向に一列に並んでいる。すなわち、ＶＤＤ用ＴＳＶ４１と、ＶＳＳ用ＴＳＶ４２とは、Ｘ方向において異なる位置に配置されている。これにより、第２半導体チップ１０２の電源配線２１，２２を直線状に配置することができる。加えて、ＶＤＤ用ＴＳＶ４１とＶＳＳ用ＴＳＶ４２との間隔を十分広く確保することができるので、平面サイズが大きいＴＳＶの製造を容易にし、信頼性を確保することができる。
　また、図２のブロックレイアウトにおいて、第１半導体チップ１０１において、複数のスタンダードセルＳＣは、信号用ＴＳＶを備えたスタンダードセルＳＣＡ，ＳＣＢ，ＳＣＣ，ＳＣＤ，ＳＣＥ，ＳＣＦを含む。セルＳＣＡは、信号用ＴＳＶ５１を備える。セルＳＣＢは、信号用ＴＳＶ５２，５３を備える。セルＳＣＣは、信号用ＴＳＶ５４を備える。セルＳＣＤは、信号用ＴＳＶ５５を備える。セルＳＣＥは、信号用ＴＳＶ５６，５７を備える。セルＳＣＦは、信号用ＴＳＶ５８を備える。
　セルＳＣＡでは、出力信号に対してＴＳＶ５１が設けられており、ＴＳＶ５１を介して第２半導体チップ１０２に信号が出力される。セルＳＣＢでは、入力信号に対してＴＳＶ５２が設けられており、出力信号に対してＴＳＶ５３が設けられている。ＴＳＶ５２を介して第２半導体チップ１０２から信号が入力され、ＴＳＶ５３を介して第２半導体チップ１０２に信号が出力される。セルＳＣＣでは、入力信号に対してＴＳＶ５４が設けられており、ＴＳＶ５４を介して第２半導体チップ１０２から信号が入力される。セルＳＣＡのＴＳＶ５１は、第２半導体チップ１０２の配線およびコンタクトを介して、セルＳＣＢのＴＳＶ５２と接続されている。セルＳＣＢのＴＳＶ５３は、第２半導体チップ１０２の配線およびコンタクトを介して、セルＳＣＣのＴＳＶ５４と接続されている。
　セルＳＣＤでは、ＴＳＶ５５は、第１半導体チップ１０１と第２半導体チップ１０２との間で信号伝達を行うために設けられている。セルＳＣＥでは、中間信号を第２半導体チップ１０２に出力するためにＴＳＶ５６が設けられており、第２半導体チップ１０２から中間信号を入力するためにＴＳＶ５７が設けられている。ＴＳＶ５６とＴＳＶ５７は、第２半導体チップ１０２の配線およびコンタクトを介して、接続されている。セルＳＣＦでは、中間ノード信号に対してＴＳＶ５８が設けられている。
　スタンダードセルＳＣＡ，ＳＣＢ，ＳＣＣ，ＳＣＤ，ＳＣＥ，ＳＣＦの構成の詳細については後述する。
　ここで、図２のブロックレイアウトでは、信号用のＴＳＶ５１～５８は、Ｘ方向において、電源用のＴＳＶ４１，４２と異なる位置に配置される。これは、ＴＳＶ間の距離を十分に確保して、製造を容易にするとともに、信頼性を確保するためである。
　また、信号用のＴＳＶ５１～５８は、Ｙ方向において、埋込電源配線１１と埋込電源配線１２との間に配置される。また、信号用のＴＳＶ５１～５８は、Ｙ方向において、その中心位置が、電源用のＴＳＶ４１，４２の中心位置と異なる位置にある。これにより、信号用のＴＳＶが埋込電源配線と短絡することを回避することができる。また、信号用のＴＳＶの存在によって埋込電源配線を切断することにより電源配線網が脆弱になることを、回避することができる。
　図４は電源セルのレイアウト例を示す平面図である。図４（ａ）は図２に示す電源セル３１のレイアウトである。図４（ａ）に示すように、電源セル３１は、ＶＤＤを供給する埋込電源配線１１、ＶＳＳを供給する埋込電源配線１２、および、ＴＳＶ４１，４２を備える。ＴＳＶ４１は埋込電源配線１１に接続され、ＴＳＶ４２は埋込電源配線１２に接続される。また図４（ａ）では、電源セル３１はダミーゲート６１を備えている。なお、電源セル３１は、ダミートランジスタを備えていてもよい。
　図４（ｂ）はＶＤＤ用の電源セル、図４（ｃ）はＶＳＳ用の電源セルである。図４（ｂ）に示す電源セルは、ＶＤＤ用すなわち埋込電源配線１１に接続されるＴＳＶ４１のみを備える。図４（ｃ）に示す電源セルは、ＶＳＳ用すなわち埋込電源配線１２に接続されるＴＳＶ４２のみを備える。図４（ｂ）に示す電源セルと図４（ｃ）に示す電源セルとをＸ方向に隣接して配置すると、図４（ａ）に示す電源セルと同一のレイアウトになる。ただし、図４（ｂ）に示す電源セルと図４（ｃ）に示す電源セルとは、隣接して配置する必要はなく、互いに離間して配置してもよい。また、図４（ａ）に示す電源セルと、図４（ｂ），（ｃ）に示す電源セルとは、ブロックレイアウト内に混在していてもよい。
　なお、ＴＳＶのサイズを小さくできる場合には、配置された通常のスタンダードセルにおいて、埋込電源配線に対して適宜、ＴＳＶを適宜設けてもよい。これにより、専用の電源セルを設ける必要がなくなるので、半導体集積回路装置の小面積化を図ることができる。この場合、図２のブロックレイアウトと同様に、ＶＤＤ用のＴＳＶがＹ方向に並び、また、ＶＳＳ用のＴＳＶがＹ方向に並ぶように、ＴＳＶを配置すればよい。なお、電源セルと、電源用ＴＳＶが設けられた通常のセルとが、混在していてもかまわない。
　図５は通常のスタンダードセルにおいて埋込電源配線に対してＴＳＶを設けたレイアウトの例である。図５のセルは、図６に示すインバータを構成する。図５の例では、ＶＤＤを供給する埋込電源配線１１に対して、ＴＳＶ４３が設けられている。なお、ＴＳＶ４３の位置は図５に示したものに限られず、例えば、Ｘ方向におけるセル境界上に配置してもかまわない。また、図５の例では、ＶＤＤ用のＴＳＶ４３を配置しているが、ＶＳＳを供給する埋込電源配線１２に対して、ＴＳＶを設けてもかまわない。すなわち、１つのセルに、ＶＤＤ用ＴＳＶとＶＳＳ用ＴＳＶの両方を配置してもよいし、いずれか一方を配置してもかまわない。
　図７および図８は信号用ＴＳＶを備えるセルのレイアウト例である。図７において、（ａ），（ｂ），（ｃ）はそれぞれ、図２のブロックレイアウトにおけるスタンダードセルＳＣＡ，ＳＣＢ，ＳＣＣのレイアウトである。図８において、（ａ），（ｂ），（ｃ）はそれぞれ、図２のブロックレイアウトにおけるスタンダードセルＳＣＤ，ＳＣＥ，ＳＣＦのレイアウトである。また、図９は図７（ｂ）に示すスタンダードセルＳＣＢの線Ｘ１－Ｘ１’における断面構造を示す断面図である。
　図７（ａ）～（ｃ）に示すセルＳＣＡ，ＳＣＢ，ＳＣＣは、いずれも、図６に示すインバータを構成する。なお、信号用ＴＳＶを備えるセルは、インバータ以外の論理を構成してもよい。
　図７（ａ）に示すように、セルＳＣＡは、インバータＩＮＶ１と、インバータＩＮＶ１の出力Ｙと接続されたＴＳＶ５１とを備える。ＴＳＶ５１は、インバータＩＮＶ１の出力Ｙと接続されたＭ１配線１１１と、ローカル配線１２１ａ，１２１ｂを介して接続される。ＴＳＶ５１は、Ｙ方向において、インバータＩＮＶ１を構成するトランジスタと重なりを有している。
　図７（ｂ）に示すように、セルＳＣＢは、インバータＩＮＶ２と、インバータＩＮＶ２の入力Ａと接続されたＴＳＶ５２と、インバータＩＮＶ２の出力Ｙと接続されたＴＳＶ５３とを備える。ＴＳＶ５２は、インバータＩＮＶ２の入力Ａと接続されたＭ１配線１１２と、ローカル配線１２２ａ，１２２ｂを介して接続される。ＴＳＶ５３は、インバータＩＮＶ２の出力Ｙと接続されたＭ１配線１１３と、ローカル配線１２３ａ，１２３ｂを介して接続される。ＴＳＶ５２，５３は、Ｙ方向において、インバータＩＮＶ２を構成するトランジスタと重なりを有している。
　図７（ｃ）に示すように、セルＳＣＣは、インバータＩＮＶ３と、インバータＩＮＶ３の入力Ａと接続されたＴＳＶ５４とを備える。ＴＳＶ５４は、インバータＩＮＶ３の入力Ａと接続されたＭ１配線１１４と、ローカル配線１２４ａ，１２４ｂを介して接続される。ＴＳＶ５４は、Ｙ方向において、インバータＩＮＶ３を構成するトランジスタと重なりを有している。
　図８（ａ）に示すセルＳＣＤは、回路を含んでおらず、信号用のＴＳＶ５５のみを備えている。信号端子Ａと接続されるＴＳＶ５５は、信号端子ＢとなるＭ１配線１１５と、ローカル配線１２５ａ，１２５ｂを介して接続される。Ｍ１配線１１５を、他のセルの入力端子または出力端子と接続することによって、それらの端子を、ＴＳＶ５５を介して第２半導体チップ１０２と接続することができる。
　図８（ｂ），（ｃ）に示すセルＳＣＥ，ＳＣＦは、いずれも、２段のインバータを備えるバッファセルである。セルＳＣＥは、中間出力用ＴＳＶ５６と、中間入力用ＴＳＶ５７とを備える。セルＳＣＦは、中間ノード用ＴＳＶ５８を備える。
　具体的には、図８（ｂ）に示すように、セルＳＣＥは、インバータＩＮＶ４，ＩＮＶ５と、インバータＩＮＶ４の出力と接続されたＴＳＶ５６と、インバータＩＮＶ５の入力と接続されたＴＳＶ５７とを備える。ＴＳＶ５６は、インバータＩＮＶ４の出力と接続されたＭ１配線１１６と、ローカル配線１２６ａ，１２６ｂを介して接続される。ＴＳＶ５７は、インバータＩＮＶ５の入力と接続されたＭ１配線１１７と、ローカル配線１２７ａ，１２７ｂを介して接続される。ＴＳＶ５６，５７は、Ｙ方向において、インバータＩＮＶ４，ＩＮＶ５を構成するトランジスタと重なりを有している。
　図８（ｂ）に示すセルＳＣＥでは、前段のインバータＩＮＶ４の出力が、中間出力Ｂとして、ＴＳＶ５６を介して第２半導体チップ１０２に出力される。それを再び、中間入力ＣとしてＴＳＶ５７を介して受け、後段のインバータＩＮＶ５の入力に与える。第２半導体チップ１０２には、ＴＳＶ５６とＴＳＶ５７とを接続する信号配線を設ける。この信号配線の配線長を変えることによって、セルＳＣＥにおける信号遅延を調整することができる。
　図８（ｃ）に示すように、セルＳＣＦは、インバータＩＮＶ６，ＩＮＶ７と、インバータＩＮＶ６の出力およびインバータＩＮＶ７の入力と接続されたＴＳＶ５８とを備える。ＴＳＶ５８は、インバータＩＮＶ６の出力およびインバータＩＮＶ７の入力と接続されたＭ１配線１１８と、ローカル配線１２８ａ，１２８ｂを介して接続される。ＴＳＶ５８は、Ｙ方向において、インバータＩＮＶ６，ＩＮＶ７を構成するトランジスタと重なりを有している。
　図８（ｃ）に示すセルＳＣＦでは、インバータＩＮＶ６，ＩＮＶ７の中間ノードが、信号端子Ｂとして、ＴＳＶ５８を介して第２半導体チップ１０２に接続される。第２半導体チップ１０２に、ＴＳＶ５８と接続される配線等を設ける。この配線は容量として機能するため、当該配線の配線長等を調整することによって、セルＳＣＦにおける遅延を調整することができる。
　なお、図８（ａ）に示すセルＳＣＤと、信号用ＴＳＶを含まないセルとを組み合わせることによって、信号用ＴＳＶを備えるセルと同様の構成を実現することも可能である。
　図９の断面図から分かるとおり、第１半導体チップ１０１に形成される信号用ＴＳＶ（図９ではＴＳＶ５２）は、ローカル配線（図９ではローカル配線１２２ａ，１２２ｂ）に接続されている。このため、信号用ＴＳＶは、Ｚ方向におけるサイズ（深さ）が電源用ＴＳＶと比べて大きく、このため抵抗値が大きくなる。したがって、信号用ＴＳＶは、電源用ＴＳＶよりも、平面視のサイズを大きくするのが好ましい。また、信号用ＴＳＶの平面形状は、長方形など、正方形でなくてもかまわない。
　本実施形態で示した信号用ＴＳＶを備えたスタンダードセルは、例えば、クロック信号伝搬用セル等に用いることができる。例えば、第２半導体チップ１０２に、電源配線以外に、クロック信号用配線を設ける。このクロック信号用配線として太い配線を設けて、第１半導体チップ１０２の信号用ＴＳＶをこのクロック信号用配線に接続する。これにより、クロック信号を低抵抗の配線を介して伝搬することができるので、低遅延でかつ低スキューでのクロックの分配が可能になる。
　以上のように本実施形態によると、第１半導体チップ１０１と第２半導体チップ１０２が積層されており、第１半導体チップ１０１の裏面と第２半導体チップ１０２の主面とが対向している。第１半導体チップ１０１は、Ｘ方向に延びており、Ｙ方向において隣り合う埋込電源配線１１，１２を備えている。また、第１半導体チップ１０１は、電源配線１１，１２とチップ裏面との間に設けられた電源用ＴＳＶ４１，４２と、信号配線とチップ裏面との間に設けられた信号用ＴＳＶ５１～５８とを備えている。そして、信号用ＴＳＶ５１～５８は、平面視で、Ｙ方向において電源配線１１，１２の間にあり、かつ、Ｘ方向において、電源用ＴＳＶ４１，４２と異なる位置にある。また、信号用ＴＳＶ５１～５８は、平面視で、Ｙ方向において中心位置が、電源用ＴＳＶ４１，４２の中心位置の間にあり、かつ、Ｘ方向において、電源用ＴＳＶ４１，４２と異なる位置にある。これにより、信号用ＴＳＶ５１～５８と電源用ＴＳＶ４１，４２との間隔を十分に確保することができるので、信号用ＴＳＶ５１～５８の平面視でのサイズを大きくしても、製造を容易にでき、かつ、信頼性を確保することできる。
　（変形例）
　上述した実施形態では、信号用ＴＳＶは、その上に形成されたローカル配線に接続されるものとした。ただし、信号用ＴＳＶは、その上に形成された埋込配線に接続するようにしてもかまわない。
　図１０は変形例に係る信号用ＴＳＶを備えるセルの構成を示す図であり、（ａ）はセルのレイアウトを示す平面図、（ｂ）は（ａ）の線Ｘ２－Ｘ２‘における断面構造を示す断面図である。図１０に示すセルは、上述のスタンダードセルＳＣＤに対応している。
　図１０に示すセルでは、信号用ＴＳＶ５５の上層に埋込配線１３５が形成されており、信号用ＴＳＶ５５は、埋込配線１３５、コンタクト、ローカル配線１２５ａ，１２５ｂ、およびコンタクトを介して、入力ＢとなるＭ１配線１１５と接続されている。なお、本変形例に係る構造は、信号用ＴＳＶを備える他のセルにも適用することができる。
　本開示では、半導体チップが積層された半導体集積回路装置において、製造容易性および信頼性を有する、主チップに形成された信号配線をチップ裏面と接続する構成を実現ができるので、例えば、ＬＳＩの低コスト化に有効である。
１１，１２　埋込電源配線
４１，４２　電源用ＴＳＶ（コンタクト）
５１～５８　信号用ＴＳＶ（コンタクト）
１００　半導体集積回路装置
１０１　第１半導体チップ
１０２　第２半導体チップ
ＳＣ　スタンダードセル
ＳＣＡ～ＳＣＦ　信号用ＴＳＶを備えるスタンダードセル

Claims (12)

  1. 　第１半導体チップと、
    　前記第１半導体チップに積層された第２半導体チップとを備え、
    　前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、
    　前記第１半導体チップは、
    　複数のスタンダードセルと、
    　埋込配線層に設けられており、第１方向に延び、前記複数のスタンダードセルに第１電源電圧を供給する第１電源配線と、
    　前記埋込配線層に設けられており、前記第１方向に延び、前記第１方向と垂直をなす第２方向において前記第１電源配線と隣り合って配置されており、前記複数のスタンダードセルに第２電源電圧を供給する第２電源配線と、
    　前記第１電源配線と前記第１半導体チップの裏面との間に設けられた第１コンタクトと、
    　前記第２電源配線と前記第１半導体チップの裏面との間に設けられた第２コンタクトと、
    　前記複数のスタンダードセルのいずれかと接続された信号配線と、前記第１半導体チップの裏面との間に設けられた第３コンタクトを備え、
    　前記第３コンタクトは、平面視で、前記第２方向において前記第１電源配線と前記第２電源配線との間にあり、かつ、前記第１方向において、前記第１および第２コンタクトと異なる位置にある
    半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第２半導体チップは、
    　主面に最も近い配線層である第１配線層に設けられた、第１信号配線を備え、
    　前記第３コンタクトは、前記第１信号配線と接続されている
    半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第３コンタクトと、論理を構成する第１トランジスタとを有する第１スタンダードセルを含む
    半導体集積回路装置。
  4. 　請求項３記載の半導体集積回路装置において、
    　前記第３コンタクトは、平面視で、前記第２方向において、前記第１トランジスタと重なりを有する
    半導体集積回路装置。
  5. 　請求項３記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、クロック信号伝搬用セルである
    半導体集積回路装置。
  6. 　請求項１記載の半導体集積回路装置において、
    　前記第３コンタクトは、平面視で、前記第１および第２コンタクトよりも、サイズが大きい
    半導体集積回路装置。
  7. 　第１半導体チップと、
    　前記第１半導体チップに積層された第２半導体チップとを備え、
    　前記第１半導体チップの裏面と前記第２半導体チップの主面とが対向しており、
    　前記第１半導体チップは、
    　複数のスタンダードセルと、
    　埋込配線層に設けられており、第１方向に延び、前記複数のスタンダードセルに第１電源電圧を供給する第１電源配線と、
    　前記埋込配線層に設けられており、前記第１方向に延び、前記第１方向と垂直をなす第２方向において前記第１電源配線と隣り合って配置されており、前記複数のスタンダードセルに第２電源電圧を供給する第２電源配線と、
    　前記第１電源配線と前記第１半導体チップの裏面との間に設けられた第１コンタクトと、
    　前記第２電源配線と前記第１半導体チップの裏面との間に設けられた第２コンタクトと、
    　前記複数のスタンダードセルのいずれかと接続された信号配線と、前記第１半導体チップの裏面との間に設けられた第３コンタクトを備え、
    　前記第３コンタクトは、平面視で、前記第２方向において中心位置が、前記第１コンタクトの中心位置と前記第２コンタクトの中心位置との間にあり、かつ、前記第１方向において、前記第１および第２コンタクトと異なる位置にある
    半導体集積回路装置。
  8. 　請求項７記載の半導体集積回路装置において、
    　前記第２半導体チップは、
    　主面に最も近い配線層である第１配線層に設けられた、第１信号配線を備え、
    　前記第３コンタクトは、前記第１信号配線と接続されている
    半導体集積回路装置。
  9. 　請求項７記載の半導体集積回路装置において、
    　前記複数のスタンダードセルは、前記第３コンタクトと、論理を構成する第１トランジスタとを有する第１スタンダードセルを含む
    半導体集積回路装置。
  10. 　請求項９記載の半導体集積回路装置において、
    　前記第３コンタクトは、平面視で、前記第２方向において、前記第１トランジスタと重なりを有する
    半導体集積回路装置。
  11. 　請求項９記載の半導体集積回路装置において、
    　前記第１スタンダードセルは、クロック信号伝搬用セルである
    半導体集積回路装置。
  12. 　請求項７記載の半導体集積回路装置において、
    　前記第３コンタクトは、平面視で、前記第１および第２コンタクトよりも、サイズが大きい
    半導体集積回路装置。
PCT/JP2022/044248 2021-12-17 2022-11-30 半導体集積回路装置 WO2023112682A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-205195 2021-12-17
JP2021205195 2021-12-17

Publications (1)

Publication Number Publication Date
WO2023112682A1 true WO2023112682A1 (ja) 2023-06-22

Family

ID=86774171

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/044248 WO2023112682A1 (ja) 2021-12-17 2022-11-30 半導体集積回路装置

Country Status (1)

Country Link
WO (1) WO2023112682A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032839A (ja) * 2003-07-08 2005-02-03 Toshiba Microelectronics Corp 半導体集積回路及びマスターチップ
JP2018182213A (ja) * 2017-04-19 2018-11-15 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2020065916A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体装置
WO2020066797A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置および半導体パッケージ構造
WO2021070367A1 (ja) * 2019-10-11 2021-04-15 株式会社ソシオネクスト 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032839A (ja) * 2003-07-08 2005-02-03 Toshiba Microelectronics Corp 半導体集積回路及びマスターチップ
JP2018182213A (ja) * 2017-04-19 2018-11-15 富士通株式会社 半導体装置及び半導体装置の製造方法
WO2020065916A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体装置
WO2020066797A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置および半導体パッケージ構造
WO2021070367A1 (ja) * 2019-10-11 2021-04-15 株式会社ソシオネクスト 半導体装置

Similar Documents

Publication Publication Date Title
USRE49821E1 (en) Semiconductor integrated circuit
US7538368B2 (en) Standard cell, standard cell library, and semiconductor integrated circuit with suppressed variation in characteristics
US6271548B1 (en) Master slice LSI and layout method for the same
US20080180132A1 (en) Semiconductor device and method of fabricating the same
JP2016192560A (ja) 複数のプログラマブル領域を有するゲートアレイ構造
JP7415176B2 (ja) 半導体集積回路装置
US11133255B2 (en) Metal patterning for internal cell routing
US20090167394A1 (en) Integrated circuits having devices in adjacent standard cells coupled by the gate electrode layer
JP3115787B2 (ja) ポリセル集積回路
TW451457B (en) Method to optimize the placement design by adjusting the reference routing
WO2023112682A1 (ja) 半導体集積回路装置
WO2023127385A1 (ja) 半導体集積回路装置
WO2021192265A1 (ja) 半導体集積回路装置
JP5630856B2 (ja) 半導体装置
WO2023132264A1 (ja) 半導体集積回路装置
JP3268690B2 (ja) 半導体集積回路装置
CN118355485A (zh) 半导体集成电路装置
US6501106B1 (en) Semiconductor integrated circuit device and method of producing the same
JPS60145642A (ja) 半導体集積回路装置
WO2023054601A1 (ja) 半導体装置
JPS59121853A (ja) 半導体装置
WO2023248772A1 (ja) 半導体集積回路装置
JP7157350B2 (ja) 半導体集積回路装置
WO2023053203A1 (ja) 半導体集積回路装置
JP2001035922A (ja) 半導体集積回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22907211

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2023567673

Country of ref document: JP

Kind code of ref document: A