CN118355485A - 半导体集成电路装置 - Google Patents

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Abstract

半导体芯片(101、102)层叠起来，半导体芯片(101)的背面与半导体芯片(102)的主面相对。半导体芯片(101)包括形成在埋入式布线层中且沿X方向延伸且在Y方向上相邻的电源布线(11、12)，且包括设在电源布线(11、12)与芯片背面之间的接触孔(41、42)和设在信号布线与芯片背面之间的接触孔(51、52)。俯视时，接触孔(51、52)在Y方向上与电源布线(11)有重合，且在X方向上位于与接触孔(41、42)不同的位置。

Description

半导体集成电路装置
技术领域
本公开涉及一种由半导体芯片层叠而成的半导体集成电路装置。
背景技术
标准单元方式是在半导体衬底上形成半导体集成电路的一种已知方法。标准单元方式指的是以下方式，即事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，然后将多个标准单元布置在半导体衬底上，再用布线将这些标准单元连接起来，这样来设计LSI(大规模集成电路)芯片。
为了实现半导体集成电路的高集成化，有人提出在标准单元中使用设在埋入式布线(BI：Buried Interconnect)层中的布线，而非现有技术中设在形成在晶体管的上层的金属布线层中的布线。
专利文献1公开了一种技术，其将设在埋入式布线层中的布线用作电源布线(埋入式电源布线(BPR：Buried Power Rail))，还用作信号布线。专利文献2公开了一种技术，其将埋入式电源布线通过TSV(硅通孔：Through Silicon Via)与芯片背面连接起来。
专利文献1：美国专利第10，170，413号说明书(FIG.2C)
专利文献2：美国专利第10，872，818号说明书
发明内容
-发明要解决的技术问题-
然而，在专利文献1、2中，关于如何将形成在主芯片上的信号布线与芯片背面进行连接，没有任何公开。
本公开提供一种在由半导体芯片层叠而成的半导体集成电路装置中，具有制造容易性和可靠性且将形成在主芯片上的信号布线与芯片背面连接起来的结构。
-用以解决技术问题的技术方案-
在本公开的第一方面中，半导体集成电路装置包括第一半导体芯片和第二半导体芯片，所述第二半导体芯片层叠在所述第一半导体芯片上，所述第一半导体芯片的背面与所述第二半导体芯片的主面相对，所述第一半导体芯片包括标准单元、第一电源布线、第二电源布线、第三电源布线、第一接触孔、第二接触孔以及第三接触孔，所述标准单元有多个，所述第一电源布线设在埋入式布线层中，沿第一方向延伸，且向多个所述标准单元供给第一电源电压，所述第二电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在与所述第一方向垂直的第二方向上与所述第一电源布线相邻布置，且向多个所述标准单元供给第二电源电压，所述第三电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在所述第二方向上与所述第二电源布线在所述第一电源布线的相反侧相邻布置，且向多个所述标准单元供给所述第一电源电压，所述第一接触孔设在所述第一电源布线与所述第一半导体芯片的背面之间，所述第二接触孔设在所述第二电源布线与所述第一半导体芯片的背面之间，所述第三接触孔设在与多个所述标准单元中的任一者相连的第一信号布线与所述第一半导体芯片的背面之间，俯视时，所述第三接触孔在所述第二方向上与所述第二电源布线有重合，且在所述第一方向上，位于与所述第一接触孔和所述第二接触孔不同的位置。
根据该方面，第一半导体芯片和第二半导体芯片层叠起来，第一半导体芯片的背面与第二半导体芯片的主面相对。第一半导体芯片包括形成在埋入式布线层中且沿第一方向延伸且在第二方向上相邻的第一电源布线、第二电源布线、第三电源布线。还包括第一接触孔、第二接触孔以及第三接触孔，第一接触孔、第二接触孔设在第一电源布线、第二电源布线与芯片背面之间，第三接触孔设在信号布线与芯片背面之间。并且，俯视时，第三接触孔在第二方向上与第二电源布线有重合，且在第一方向上位于与第一接触孔、第二接触孔不同的位置。这样一来，因为能够充分保证第三接触孔与第一接触孔、第二接触孔之间的间距，所以即使增大第三接触孔在俯视时的尺寸，也能够易于制造，从而能够保证可靠性。
在本公开的第二方面中，半导体集成电路装置包括第一半导体芯片和第二半导体芯片，所述第二半导体芯片层叠在所述第一半导体芯片上，所述第一半导体芯片的背面与所述第二半导体芯片的主面相对，所述第一半导体芯片包括标准单元、第一电源布线、第二电源布线、第三电源布线、第一接触孔、第二接触孔以及第三接触孔，所述标准单元有多个，所述第一电源布线设在埋入式布线层中，沿第一方向延伸，且向多个所述标准单元供给第一电源电压，所述第二电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在与所述第一方向垂直的第二方向上与所述第一电源布线相邻布置，且向多个所述标准单元供给第二电源电压，所述第三电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在所述第二方向上与所述第二电源布线在所述第一电源布线的相反侧相邻布置，且向多个所述标准单元供给所述第一电源电压，所述第一接触孔设在所述第一电源布线与所述第一半导体芯片的背面之间，所述第二接触孔设在所述第二电源布线与所述第一半导体芯片的背面之间，所述第三接触孔设在与多个所述标准单元中的任一者相连的信号布线与所述第一半导体芯片的背面之间，俯视时，所述第三接触孔在所述第二方向上与所述第二接触孔有重合，且在所述第一方向上，位于与所述第一接触孔和所述第二接触孔不同的位置。
根据该方面，第一半导体芯片和第二半导体芯片层叠起来，第一半导体芯片的背面与第二半导体芯片的主面相对。第一半导体芯片包括形成在埋入式布线层中且沿第一方向延伸且在第二方向上相邻的第一电源布线、第二电源布线、第三电源布线。还包括第一接触孔、第二接触孔以及第三接触孔，第一接触孔、第二接触孔设在第一电源布线、第二电源布线与芯片背面之间，第三接触孔设在信号布线与芯片背面之间。并且，俯视时，第三接触孔在第二方向上与第二接触孔有重合，且在第一方向上位于与第一接触孔和第二接触孔不同的位置。这样一来，因为能够充分保证第三接触孔与第一接触孔、第二接触孔之间的间距，所以即使增大第三接触孔在俯视时的尺寸，也能够易于制造，从而能够保证可靠性。
在本公开的第三方面中，半导体集成电路装置包括第一半导体芯片和第二半导体芯片，所述第二半导体芯片层叠在所述第一半导体芯片上，所述第一半导体芯片的背面与所述第二半导体芯片的主面相对，所述第一半导体芯片包括标准单元、第一电源布线、第一接触孔以及第二接触孔，所述标准单元有多个，所述第一电源布线设在埋入式布线层中，沿第一方向延伸，且向多个所述标准单元供给第一电源电压，所述第一接触孔设在所述第一电源布线与所述第一半导体芯片的背面之间，所述第二接触孔设在与多个所述标准单元中的任一者相连的第一信号布线与所述第一半导体芯片的背面之间，所述第一电源布线具有在所述第一方向上彼此分开的第一部分和第二部分，俯视时，所述第二接触孔在所述第一方向上位于所述第一部分与所述第二部分之间，且在与所述第一方向垂直的第二方向上与所述第一电源布线有重合。
根据该方面，第一半导体芯片与第二半导体芯片层叠起来，第一半导体芯片的背面与第二半导体芯片的主面相对。第一半导体芯片包括形成在埋入式布线层中且沿第一方向延伸的第一电源布线。还包括第一接触孔和第二接触孔，第一接触孔设在第一电源布线与芯片背面之间，第二接触孔设在信号布线与芯片背面之间。并且，第一电源布线具有在第一方向上彼此分开的第一部分和第二部分，俯视时，第二接触孔在第一方向上位于第一部分与第二部分之间，且在与第一方向垂直的第二方向上与所述第一电源布线有重合。这样一来，即使使第二接触孔的俯视尺寸变大，也能够避免第二接触孔与第一电源布线短路，因此能够易于制造，从而能够保证可靠性。
-发明的效果-
根据本公开，能够在由半导体芯片层叠而成的半导体集成电路装置中，实现具有制造容易性和可靠性且将形成在主芯片上的信号布线与芯片背面连接起来的结构。
附图说明
图1是实施方式所涉及的半导体集成电路装置的整体结构；
图2是图1的半导体集成电路装置的块版图例；
图3是图2的构造的剖视图；
图4(a)～图4(c)是电源单元的版图例；
图5是在普通单元中设有电源用TSV的版图例；
图6是反相器的电路结构；
图7是包括信号用TSV的单元的版图例；
图8是图7的构造的剖视图；
图9是包括信号用TSV的单元的版图例；
图10是图9的构造的剖视图；
图11是包括信号用TSV的单元的版图例；
图12是包括信号用TSV的单元的版图例。
具体实施方式
下面，参照附图对实施方式进行说明。需要说明的是，在下述说明中，在图2等俯视图中，将附图横向设为X方向(相当于第一方向)，将附图纵向设为Y方向(相当于第二方向)。将与衬底面垂直的方向设为Z方向(相当于深度方向)。此外，“VDD”表示电源电压、高电压侧电源本身或高电压侧电源线，“VSS”表示电源电压、低电压侧电源本身或低电压侧电源线。此外，在本说明书中，看情况将标准单元简称为“单元”。
(实施方式)
图1是示出实施方式所涉及的半导体集成电路装置的整体结构的图。如图1所示，半导体集成电路装置100由第一半导体芯片101(芯片A，主芯片)和第二半导体芯片102(芯片B，背面芯片)层叠而成。在第一半导体芯片101上，形成有包括多个晶体管的电路。在第二半导体芯片102上，没有形成晶体管等元件，而是包括形成在多个布线层中的电源布线。在层叠的部分，第一半导体芯片101的背面与第二半导体芯片102的主面相对。
图2是示出图1的半导体集成电路装置中的块版图之例的俯视图，图3是示出沿图2的Y1-Y1’线剖开的剖面构造的剖视图。在图2的块版图中，在第一半导体芯片101上，多个标准单元SC沿X方向和Y方向排列布置。在图2中，关于第一半导体芯片101，仅图示出形成在埋入式布线层(BI)中的电源布线和接触孔(TSV)，关于第二半导体芯片102，仅图示出形成在第一金属布线层(BM1)中的布线、形成在第二金属布线层(BM2)中的布线以及它们之间的接触孔。
在第一半导体芯片101上，向标准单元SC供给VDD的埋入式电源布线11和向标准单元SC供给VSS的埋入式电源布线12沿X方向延伸。埋入式电源布线11和埋入式电源布线12在Y方向上交替排列，各标准单元SC布置在埋入式电源布线11与埋入式电源布线12之间，且从埋入式电源布线11接收VDD的供给，从埋入式电源布线12接收VSS的供给。
在第二半导体芯片102上，在第一金属布线层中，供给VDD的电源布线21和供给VSS的电源布线22沿Y方向延伸。电源布线21、22成对，且在X方向上留出规定间距排列。在第二金属布线层中，供给VDD的电源布线25和供给VSS的电源布线26沿X方向延伸。电源布线21与电源布线25通过接触孔相连。电源布线22与电源布线26通过接触孔相连。
在第一半导体芯片101上，在俯视时与第二半导体芯片102的电源布线21、22重合的位置，布置有电源单元31。电源单元31沿Y方向排列，且具有VDD用TSV41和VSS用TSV42。第一半导体芯片101的埋入式电源布线11与第二半导体芯片102的电源布线21通过TSV41相连。第一半导体芯片101的埋入式电源布线12与第二半导体芯片102的电源布线22通过TSV42相连。电源单元31的详细结构后述。
由图3的剖视图可知，形成在第一半导体芯片101上的TSV(图3中为VDD用TSV41)是从第一半导体芯片101的主面侧的埋入式电源布线(图3中为VDD用埋入式电源布线11)到达背面的通孔(via)，因此Z方向上的尺寸(深度)较大。VSS用TSV42也同样，Z方向上的尺寸较大。因此，为了既充分抑制其电阻值，又能够高可靠性地进行制造，需要增大TSV的俯视时的尺寸。即，通过增大TSV的俯视尺寸，能够抑制电源电压下降。
在图2的块版图中，TSV41与电源布线21在俯视时重合，且沿Y方向排成一列。TSV42与电源布线22在俯视时重合，且沿Y方向排成一列。即，VDD用TSV41和VSS用TSV42在X方向上布置在不同的位置。这样一来，能够将第二半导体芯片102的电源布线21、22布置为直线状。而且，因为能够保证VDD用TSV41与VSS用TSV42的间距足够大，所以能够易于制造俯视尺寸较大的TSV，从而能够保证可靠性。
此外，在图2的块版图中，在第一半导体芯片101上，多个标准单元SC包括标准单元SCA、SCB，标准单元SCA、SCB包括信号用TSV。单元SCA、SCB是双倍高度单元。单元SCA包括信号用TSV51。单元SCB包括信号用TSV52。单元SCA的TSV51通过第二半导体芯片102的布线和接触孔与单元SCB的TSV52相连。从单元SCA通过TSV51输出的信号通过第二半导体芯片102的布线和接触孔，通过TSV52输入单元SCB。
标准单元SCA、SCB的详细结构后述。
此处，在图2的块版图中，信号用TSV51、52在X方向上布置在与电源用TSV41、42不同的位置。这是为了充分保证TSV间的距离，易于制造，并保证可靠性。
此外，信号用TSV51、52在Y方向上布置在与供给VDD的埋入式电源布线11有重合的位置。此外，信号用TSV51、52在Y方向上布置在与电源用TSV41有重合的位置。这样一来，供给VDD的埋入式电源布线11就在信号用TSV51、52的布置位置处不连续。需要说明的是，信号用TSV也可以在Y方向上布置在与供给VSS的埋入式电源布线12有重合的位置或与电源用TSV42有重合的位置。在此情况下，使供给VSS的埋入式电源布线12在信号用TSV的布置位置处不连续即可。
图4是示出电源单元的版图例的俯视图。图4(a)是图2所示的电源单元31的版图。如图4(a)所示，电源单元31包括供给VDD的埋入式电源布线11、供给VSS的埋入式电源布线12以及TSV41、42。TSV41与埋入式电源布线11相连，TSV42与埋入式电源布线12相连。此外，在图4(a)中，电源单元31包括虚设栅极61。需要说明的是，电源单元31也可以包括虚设晶体管。
图4(b)是VDD用电源单元，图4(c)是VSS用电源单元。图4(b)所示的电源单元仅包括VDD用即与埋入式电源布线11相连的TSV41。图4(c)所示的电源单元仅包括VSS用即与埋入式电源布线12相连的TSV42。如果将图4(b)所示的电源单元和图4(c)所示的电源单元沿X方向相邻布置，则版图与图4(a)所示的电源单元相同。不过，图4(b)所示的电源单元和图4(c)所示的电源单元并非必须相邻布置，也可以彼此分开布置。此外，图4(a)所示的电源单元和图4(b)、图4(c)所示的电源单元也可以混合存在于块版图内。
需要说明的是，在能够使TSV的尺寸较小的情况下，也可以在所布置的普通标准单元中，相对于埋入式电源布线，适当地设置TSV。这样一来，就不必设置专用的电源单元，因此能够实现半导体集成电路装置的小面积化。在此情况下，与图2的块版图相同，将TSV按照以下方式布置即可：VDD用TSV沿Y方向排列，VSS用TSV沿Y方向排列。需要说明的是，电源单元和设有电源用TSV的普通单元也可以混合存在。
图5是在普通标准单元中相对于埋入式电源布线设有TSV的版图之例。图5的单元构成图6所示的反相器。在图5的例子中，相对于提供VDD的埋入式电源布线11，设有TSV43。需要说明的是，TSV43的位置不限于图5所示的位置，例如，也可以布置在X方向上的单元交界上。此外，在图5的例子中，布置有VDD用TSV43，但也可以相对于提供VSS的埋入式电源布线12，设置TSV。即，可以在一个单元中布置VDD用TSV和VSS用TSV这二者，也可以布置其中一者。
<包括信号用TSV的单元>
图7是包括信号用TSV的单元的版图例。图7是图2的块版图中的标准单元SCA的版图。不过，标准单元SCB的版图也与图7相同。图8是示出沿图7的Y2-Y2’线剖开的剖面结构的剖视图。
图7所示的单元SCA包括信号用TSV51。在单元SCA的Y方向上的中央，布置有沿X方向延伸且供给VDD的电源布线11。电源布线11在布置有TSV51的位置周边不连续。即，电源布线11具有彼此分开的第一部分11a和第二部分11b，TSV51布置在第一部分11a与第二部分11b之间。这样一来，能避免TSV51与形成在埋入式布线层中的电源布线11短路。此外，在单元SCA的Y方向上的两端，布置有沿X方向延伸且供给VSS的电源布线12。
在电源布线11不连续的部位的上层的金属布线层M1中，形成有沿X方向延伸的M1布线151。M1布线151将电源布线11的第一部分11a与第二部分11b电连接。这样一来，能够抑制由于电源布线11因TSV51的存在而不连续所引起的电源电压下降等问题。需要说明的是，例如在不出现电源电压下降等问题的情况下，也可以不设置M1布线151。
此外，图7所示的单元SCA包括作为信号端子A的M1布线111、形成在TSV51上的埋入式布线131以及局部布线121。TSV51通过埋入式布线131和局部布线121与M1布线111相连。在第一半导体芯片101上，通过将标准单元SC的信号输入或信号输出与作为信号端子A的M1布线111连接，能够在标准单元SC与第二半导体芯片102之间进行信号输入和输出。
此外，在图7所示的单元SCA中，为了利用图案的均匀化来提高制造精度和提高可靠性，在TSV51周围布置有虚设晶体管。不过，也可以不布置虚设晶体管。
此外，在图7所示的单元SCA中，在Y方向上的中央布置有供给VDD的电源布线11，但也可以在Y方向上的中央布置有供给VSS的电源布线12。在此情况下，在单元SCA的Y方向上的两端，布置有供给VDD的电源布线11。之后的版图例也相同。
(其他例1)
图9是包括信号用TSV的单元的另一版图例。图10是示出沿图9的Y3-Y3’线剖开的剖面结构的剖视图。在图9和图10中，用同一符号表示与图7和图8相同的构成要素，此处有时省略其详细说明。
图9所示的单元包括俯视尺寸比图7所示的TSV51大的TSV51A。在TSV51A上没有形成埋入式布线，TSV51A与形成在其上的局部布线122、123、124直接相连。即，TSV51A在Z方向(深度方向)上的尺寸大于TSV51。TSV51A通过局部布线122、123、124与作为信号端子A的M1布线112相连。在第一半导体芯片101上，通过将标准单元SC的信号输入或信号输出与作为信号端子A的M1布线112连接，能够在标准单元SC与第二半导体芯片102之间进行信号输入和输出。
局部布线与第一半导体芯片101的背面之间的距离大于埋入布线与第一半导体芯片101的背面之间的距离。因此，如果不形成埋入布线而将TSV直接连接到局部布线上，则可能影响制造容易性或导致性能(速度)和可靠性降低。相对于此，在本版图例中，将TSV51A形成为俯视尺寸比TSV51大。这样一来，能够抑制制造容易性、性能、可靠性降低。
(其他例2)
图11和图12是包括信号用TSV的单元的另一版图例。在图11和图12中，用同一符号表示与图7相同的构成要素，此处有时省略其详细说明。
图11所示的单元包括逻辑电路的一例即反相器INV1。反相器INV1的电路如图6所示。并且，M1布线113与反相器INV1的输出相连。TSV51通过埋入式布线131和局部布线121与M1布线113相连。根据该构成方式，能够通过TSV51向第二半导体芯片102输出反相器INV1的输出信号。
图12所示的单元包括逻辑电路的一例即反相器INV2。并且，M1布线114与反相器INV2的输入相连。TSV51通过埋入式布线131和局部布线121与M1布线114相连。根据该构成方式，能够通过TSV51从第二半导体芯片102输入反相器INV2的输入信号。
需要说明的是，单元所包括的逻辑电路不限于反相器。还可以将图11和图12所示的版图例与图9的版图例组合起来实施。
如上所述，根据本实施方式，第一半导体芯片101与第二半导体芯片102层叠起来，第一半导体芯片101的背面与第二半导体芯片102的主面相对。第一半导体芯片101包括形成在埋入式布线层中且沿X方向延伸且在Y方向上相邻的电源布线11、12，还包括设在电源布线11、12与芯片背面之间的接触孔41、42和设在信号布线与芯片背面之间的接触孔51、52。并且，俯视时，接触孔51、52在Y方向上与电源布线11有重合，且在X方向上位于与接触孔41、42不同的位置。此外，俯视时，接触孔51、52在Y方向上与电源布线11有重合，且在X方向上位于与接触孔41、42不同的位置。这样一来，因为能够充分保证接触孔51、52与接触孔41、42之间的间距，所以即使增大接触孔51、52的俯视尺寸，也能够易于制造，从而能够保证可靠性。
此外，电源布线11具有在X方向上彼此分开的第一部分11a和第二部分11b，俯视时，接触孔51、52在X方向上位于第一部分11a与第二部分11b之间，且在Y方向上与电源布线11有重合。这样一来，即使增大接触孔51、52的俯视尺寸，也能够避免接触孔51、52与电源布线11短路，因此能够易于制造，从而能够保证可靠性。
-产业实用性-
在本公开中，能够在由半导体芯片层叠而成的半导体集成电路装置中实现具有制造容易性和可靠性且将形成在主芯片上的信号布线与芯片背面连接起来的结构，因此例如对LSI的低成本化很有效。
-符号说明-
11、12 埋入式电源布线
11a 第一部分
11b 第二部分
41、42 电源用TSV(接触孔)
51、52 信号用TSV(接触孔)
100 半导体集成电路装置
101 第一半导体芯片
102 第二半导体芯片
SC 标准单元
SCA、SCB 包括信号用TSV的标准单元

Claims (19)

1.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括第一半导体芯片和第二半导体芯片，
所述第二半导体芯片层叠在所述第一半导体芯片上，
所述第一半导体芯片的背面与所述第二半导体芯片的主面相对，
所述第一半导体芯片包括标准单元、第一电源布线、第二电源布线、第三电源布线、第一接触孔、第二接触孔以及第三接触孔，
所述标准单元有多个，
所述第一电源布线设在埋入式布线层中，沿第一方向延伸，且向多个所述标准单元供给第一电源电压，
所述第二电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在与所述第一方向垂直的第二方向上与所述第一电源布线相邻布置，且向多个所述标准单元供给第二电源电压，
所述第三电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在所述第二方向上与所述第二电源布线在所述第一电源布线的相反侧相邻布置，且向多个所述标准单元供给所述第一电源电压，
所述第一接触孔设在所述第一电源布线与所述第一半导体芯片的背面之间，
所述第二接触孔设在所述第二电源布线与所述第一半导体芯片的背面之间，
所述第三接触孔设在与多个所述标准单元中的任一者相连的第一信号布线与所述第一半导体芯片的背面之间，
俯视时，所述第三接触孔在所述第二方向上与所述第二电源布线有重合，且在所述第一方向上，位于与所述第一接触孔和所述第二接触孔不同的位置。
2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第二半导体芯片包括第二信号布线，
所述第二信号布线设在离所述第二半导体芯片的主面最近的布线层即第一布线层中，
所述第三接触孔与所述第二信号布线相连。
3.根据权利要求1所述的半导体集成电路装置，其特征在于：
多个所述标准单元包括第一标准单元，所述第一标准单元是具有所述第三接触孔的双倍高度单元。
4.根据权利要求3所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有形成在所述第三接触孔上的埋入式布线和局部布线，
所述第三接触孔通过所述局部布线和所述埋入式布线与所述第一信号布线相连。
5.根据权利要求3所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有形成在所述第三接触孔上的局部布线，
所述第三接触孔通过所述局部布线与所述第一信号布线相连。
6.根据权利要求3所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有逻辑电路，
与所述第三接触孔相连的所述第一信号布线与所述逻辑电路的输出或输入相连。
7.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括第一半导体芯片和第二半导体芯片，
所述第二半导体芯片层叠在所述第一半导体芯片上，
所述第一半导体芯片的背面与所述第二半导体芯片的主面相对，
所述第一半导体芯片包括标准单元、第一电源布线、第二电源布线、第三电源布线、第一接触孔、第二接触孔以及第三接触孔，
所述标准单元有多个，
所述第一电源布线设在埋入式布线层中，沿第一方向延伸，且向多个所述标准单元供给第一电源电压，
所述第二电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在与所述第一方向垂直的第二方向上与所述第一电源布线相邻布置，且向多个所述标准单元供给第二电源电压，
所述第三电源布线设在所述埋入式布线层中，沿所述第一方向延伸，在所述第二方向上与所述第二电源布线在所述第一电源布线的相反侧相邻布置，且向多个所述标准单元供给所述第一电源电压，
所述第一接触孔设在所述第一电源布线与所述第一半导体芯片的背面之间，
所述第二接触孔设在所述第二电源布线与所述第一半导体芯片的背面之间，
所述第三接触孔设在与多个所述标准单元中的任一者相连的第一信号布线与所述第一半导体芯片的背面之间，
俯视时，所述第三接触孔在所述第二方向上与所述第二接触孔有重合，且在所述第一方向上，位于与所述第一接触孔和所述第二接触孔不同的位置。
8.根据权利要求7所述的半导体集成电路装置，其特征在于：
所述第二半导体芯片包括第二信号布线，
所述第二信号布线设在离所述第二半导体芯片的主面最近的布线层即第一布线层中，
所述第三接触孔与所述第二信号布线相连。
9.根据权利要求7所述的半导体集成电路装置，其特征在于：
多个所述标准单元包括第一标准单元，所述第一标准单元是具有所述第三接触孔的双倍高度单元。
10.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有形成在所述第三接触孔上的埋入式布线和局部布线，
所述第三接触孔通过所述局部布线和所述埋入式布线与所述第一信号布线相连。
11.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有形成在所述第三接触孔上的局部布线，
所述第三接触孔通过所述局部布线与所述第一信号布线相连。
12.根据权利要求9所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有逻辑电路，
与所述第三接触孔相连的所述第一信号布线与所述逻辑电路的输出或输入相连。
13.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括第一半导体芯片和第二半导体芯片，
所述第二半导体芯片层叠在所述第一半导体芯片上，
所述第一半导体芯片的背面与所述第二半导体芯片的主面相对，
所述第一半导体芯片包括标准单元、第一电源布线、第一接触孔以及第二接触孔，
所述标准单元有多个，
所述第一电源布线设在埋入式布线层中，沿第一方向延伸，且向多个所述标准单元供给第一电源电压，
所述第一接触孔设在所述第一电源布线与所述第一半导体芯片的背面之间，
所述第二接触孔设在与多个所述标准单元中的任一者相连的第一信号布线与所述第一半导体芯片的背面之间，
所述第一电源布线具有在所述第一方向上彼此分开的第一部分和第二部分，
俯视时，所述第二接触孔在所述第一方向上位于所述第一部分与所述第二部分之间，且在与所述第一方向垂直的第二方向上与所述第一电源布线有重合。
14.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述第一半导体芯片包括第一金属布线，
所述第一金属布线形成在位于所述埋入式布线层的上层的金属布线层中，沿所述第一方向延伸，且将所述第一部分与所述第二部分电连接，
俯视时，所述第一金属布线与所述第二接触孔有重合。
15.根据权利要求13所述的半导体集成电路装置，其特征在于：
所述第二半导体芯片包括第二信号布线，
所述第二信号布线设在离所述第二半导体芯片的主面最近的布线层即第一布线层中，
所述第二接触孔与所述第二信号布线相连。
16.根据权利要求13所述的半导体集成电路装置，其特征在于：
多个所述标准单元包括第一标准单元，所述第一标准单元是具有所述第二接触孔的双倍高度单元。
17.根据权利要求I6所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有形成在所述第二接触孔上的埋入式布线和局部布线，
所述第二接触孔通过所述局部布线和所述埋入式布线与所述第一信号布线相连。
18.根据权利要求16所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有形成在所述第二接触孔上的局部布线，
所述第二接触孔通过所述局部布线与所述第一信号布线相连。
19.根据权利要求16所述的半导体集成电路装置，其特征在于：
所述第一标准单元具有逻辑电路，
与所述第二接触孔相连的所述第一信号布线与所述逻辑电路的输出或输入相连。
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