JP2005032839A - 半導体集積回路及びマスターチップ - Google Patents
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Abstract
【課題】電源配線の配線抵抗の少ない半導体集積回路及びマスターチップを提供する。
【解決手段】半導体基板１と、半導体基板１の表面近傍に配置されたトランジスタ１００Ａ， １０１Ａ， １００Ｂと、トランジスタ１００Ａ， １０１Ａ， １００Ｂ， １０１Ｂを互いに分離する素子分離絶縁層５Ａ， ５Ｂ， ５Ｃと、素子分離絶縁層５Ａ， ５Ｃ， ５Ｅに埋め込まれた低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａを備える。
【選択図】 図４
【解決手段】半導体基板１と、半導体基板１の表面近傍に配置されたトランジスタ１００Ａ， １０１Ａ， １００Ｂと、トランジスタ１００Ａ， １０１Ａ， １００Ｂ， １０１Ｂを互いに分離する素子分離絶縁層５Ａ， ５Ｂ， ５Ｃと、素子分離絶縁層５Ａ， ５Ｃ， ５Ｅに埋め込まれた低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａを備える。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路及びこれに用いるマスターチップに係り、特に半導体集積回路及びマスターチップの配線技術に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度を上げるためには、半導体素子を微細化させると共に、半導体素子に接続され、低位電源或いは高位電源から電源電圧を伝達する電源配線の線幅やピッチを微細化させる必要がある。しかし配線の線幅の微細化は、電源配線の配線抵抗の上昇をもたらす。従来このような配線抵抗を低減させるためには、太い線幅を有する電源配線を多層配線層の各配線層ごとに多数配置することによって配線抵抗を低減させたり、他の信号配線よりも厚膜の電源配線を多層配線層の最上層に追加することによって配線抵抗を低減させるなどの手段がとられていた。（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６− １３５９０号公報（第２−４頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかし、線幅の太い電源配線を多層配線の各層に多数配置すると、各配線層における他の信号配線の配線自由度が低下し、配線の混雑度が増加する。また、最上層の電源配線から半導体素子に電源電圧又は接地電圧を供給するには、複数の配線層とビアプラグを経由しなければならない。しかし、ビアプラグは配線に比べて電気抵抗が高い。よって、電気抵抗を低減させるには、ビアプラグを多数配置しなければならないが、ビアプラグを多数配置すると、中間配線層において電源配線が占める面積が増加し、他の信号配線の配線自由度が低下してしまう。
【０００５】
本発明は上記問題点を鑑み、電源配線の配線抵抗を低減可能で、配線層の配線自由度を上昇させる半導体集積回路及びマスターチップを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明の第１の特徴は、多層配線構造を備える半導体集積回路であって、半導体基板と、半導体基板の一部に配置された複数のトランジスタと、複数のトランジスタを互いに分離する素子分離絶縁層と、素子分離絶縁層の上部に配置された多層配線構造の最下層の層間絶縁膜と、最下層の層間絶縁膜の下方に配置され、複数のトランジスタにそれぞれ電源電圧を供給する電源配線とを備えることを特徴とする半導体集積回路であることを要旨とする。
【０００７】
本発明の第２の特徴は、半導体基板と、半導体基板の一部に配置された複数のトランジスタと、複数のトランジスタを互いに分離する素子分離絶縁層と、素子分離絶縁層の上部に配置された層間絶縁膜と、層間絶縁膜の下方に配置された電源配線とを備えることを特徴とするマスターチップであることを要旨とする。
【０００８】
【発明の実施の形態】
次に、図面を参照して本発明の第１から第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお、以下の示す第１から第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。以下の実施の形態ではマスターチップを用いるセミカスタムＩＣに本発明を応用した例を示す。ここで「トランジスタ」とは電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＪＴ）、静電誘導トランジスタ（ＳＩＴ）等を含み得るが、以下の実施の形態においてはＦＥＴ、特にｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタに本発明を応用した例を示している。また「電源配線」は接地配線（低位電源配線）と高位電源配線の両方を含むものとする。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係るマスターチップ４０には図１に示すように、ＮＡＮＤ、ＮＯＲ、ＮＯＴなどの基本論理回路を作るための基本セル１２Ａ， １２Ｂ， １２Ｃ， １２Ｄ， １２Ｅ， １２Ｆ，・・・・・， １１２Ａ， １１２Ｂ， １１２Ｃ， １１２Ｄ， １１２Ｅ， １１２Ｆ，・・・・・， １１３Ａ， １１３Ｂ， １１３Ｃ， １１３Ｄ， １１３Ｅ， １１３Ｆ，・・・・・， １１４Ａ， １１４Ｂ， １１４Ｃ， １１４Ｄ， １１４Ｅ， １１４Ｆ，・・・・・それぞれが配列され、ゲートアレイを構成している。またマスターチップ４０には低位電源配線１０Ａと高位電源配線１１Ａがそれぞれ対をなして基本セル１２Ａ， １２Ｃ， １２Ｅ，・・・・・それぞれから構成されるセル列を貫くように配置されている。同様に、低位電源配線１０Ｂと高位電源配線１１Ｂは基本セル１２Ｂ， １２Ｄ， １２Ｆ，・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｃと高位電源配線１１Ｃは基本セル１１２Ａ， １１２Ｃ， １１２Ｅ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｄと高位電源配線１１Ｄは基本セル１１２Ｂ， １１２Ｄ， １１２Ｆ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｅと高位電源配線１１Ｅは基本セル１１３Ａ， １１３Ｃ， １１３Ｅ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｆと高位電源配線１１Ｆは基本セル１１３Ｂ， １１３Ｄ， １１３Ｆ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｇと高位電源配線１１Ｇは基本セル１１４Ａ， １１４Ｃ， １１４Ｅ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｈと高位電源配線１１Ｈは基本セル１１４Ｂ， １１４Ｄ， １１４Ｆ， ・・・・・それぞれから構成されるセル列をそれぞれ貫くように配置されている。
【００１０】
マスターチップ４０周辺部にはＩ／Ｏセル１０３Ａ， １０３Ｂ， １０３Ｃ，・・・・・， １０４Ａ， １０４Ｂ， １０４Ｃ，・・・・・， １０５Ａ， １０５Ｂ， １０５Ｃ，・・・・・， １０６Ａ， １０６Ｂ， １０６Ｃ，・・・・・それぞれが配置され、配線マスクにより各端子ごとに入力バッファ、出力バッファ、双方向バッファなどを構成することができる。
【００１１】
図２は図１に示した隣接する基本セル１２Ａ， １２Ｃ及び基本セル１２Ｂ， １２Ｄの一部を拡大して示した平面図である。図２の拡大平面図に示すように、図１のマスターチップ４０の基本セル１２Ａ， １２Ｃ， １２Ｅ，・・・・・それぞれの下部にはｐウェル６Ａとｎウェル１６Ａが低位電源配線１０Ａ及び高位電源配線１１Ａと平行方向に貫通するよう共通領域で形成されている。基本セル１２ＡはｎチャネルＭＯＳトランジスタ１００Ａ、ｐチャネルＭＯＳトランジスタ１０１Ａ、ｐウェル６Ａに対して設けられたｐ＋型のコンタクト領域４４１Ａ、ｎウェル１６Ａに対して設けられたｎ＋型のコンタクト領域３３１Ａを備える。ｎチャネルＭＯＳトランジスタ１００Ａはゲート電極２４Ａ、ソース領域３Ａ、ドレイン領域４Ａを有し、ｐチャネルＭＯＳトランジスタ１０１Ａはゲート電極２５Ａ、ソース領域１３Ａ、ドレイン領域１４Ａを有する。ｎチャネルＭＯＳトランジスタ１００Ａ、ｐチャネルＭＯＳトランジスタ１０１Ａのそれぞれの周囲は素子分離絶縁層５で囲まれている。基本セル１２ＣはｎチャネルＭＯＳトランジスタ１００Ｃ、ｐチャネルＭＯＳトランジスタ１０１Ｃ、ｐウェル６Ａに対して設けられたｐ＋型のコンタクト領域４４１Ｃ、ｎウェル１６Ａに対して設けられたｎ＋型のコンタクト領域３３１Ｃを備える。ｎチャネルＭＯＳトランジスタ１００Ｃ、ｐチャネルＭＯＳトランジスタ１０１Ｃのそれぞれの周囲は素子分離絶縁層５で囲まれている。
【００１２】
なお図２には、図１の基本セル１２Ｂ， １２Ｄ， １２Ｆ，・・・・・それぞれの下部を貫通するよう共通領域で形成されているｐウェル６Ｂの一部と、低位電源配線１０Ｂ、基本セル１２Ｂ， １２Ｄの一部であるソース領域３Ｂ， ３Ｄ、ゲート電極２４Ｂ， ２４Ｄ、ｐウェル６Ｂに対して設けられたｐ＋型のコンタクト領域４４１Ｂ， ４４１Ｄそれぞれも示されている。なお、基本セル１２Ａ〜１２Ｄの表面は層間絶縁膜で覆われているが、図２においてはこれを透視して示している。
【００１３】
次に、第１の実施の形態に係る半導体集積回路を構成するゲートアレイの一部の平面図が図３であり、これは図２に示したマスターチップの基本セル１２Ａ， １２Ｃそれぞれの層間絶縁膜の上に金属配線層を設けＣＭＯＳインバータ回路２Ａを構成した例である。また図３に示したＡ−Ａ方向から見たゲートアレイの断面図が図４である。なお図３の平面図は、図４の断面図に示す第１の層間絶縁膜（最下層の層間絶縁膜）６０及び第２の層間絶縁膜１６０より上の多層配線層を透視して示している。
【００１４】
図４に示すように、ＣＭＯＳインバータ回路２Ａは素子分離絶縁層５Ａ， ５Ｃそれぞれの表面近傍内部に埋め込まれた低位電源配線１０Ａ及び高位電源配線１１Ａ、半導体基板１上に配置された第１の層間絶縁膜６０、低位電源配線１０Ａ及び高位電源配線１１Ａから第１の層間絶縁膜６０上に配置された接続配線１５Ａ， １１５Ａを経由してｎチャネルＭＯＳトランジスタ１００Ａ及びｐチャネルＭＯＳトランジスタ１０１Ａに電源電圧を伝達する電流経路、第１の層間絶縁膜６０上に配置された第１層出力配線３５Ａ及び図３に示す第１層入力配線５３Ａを備えｎチャネルＭＯＳトランジスタ１００ＡとｐチャネルＭＯＳトランジスタ１０１Ａに電気信号を入出力する信号配線を備える。
【００１５】
ここで図４の断面図に示すように、ゲート電極２４Ａ， ２５Ａそれぞれはｐウェル６Ａ及びｎウェル１６Ａの表面上中央に配置されたゲート絶縁膜２３Ａ， １２３Ａの上に配置されている。またｎチャネルＭＯＳトランジスタ１００Ａ及びｐチャネルＭＯＳトランジスタ１０１Ａを取り囲む素子分離絶縁層５Ａ， ５Ｂ， ５Ｃは半導体基板１の表面近傍内部に設けられた素子分離溝８Ａ， ８Ｂ， ８Ｃ内部にそれぞれ埋め込まれている。素子分離絶縁層５Ａ〜５Ｃは図４の断面図においては見かけ上、それぞれ孤立して配置されているが、各素子分離絶縁層５Ａ〜５Ｃは図２及び図３の平面図に示すように一体の素子分離絶縁層５となって低位電源配線１０Ａ及び高位電源配線１１Ａを取り囲んでいる。
【００１６】
図３及び図４に示すＣＭＯＳインバータ回路２Ａにおいて、ｎチャネルＭＯＳトランジスタ１００Ａのソース領域３Ａは、低位電源配線１０Ａの上に配置されたビアプラグ２０Ａ、ソース領域３Ａの上に配置されたコンタクトプラグ７Ａ及びビアプラグ２０Ａとコンタクトプラグ７Ａを接続する接続配線１５Ａを備える電流経路により低位電源配線１０Ａに接続される低位電源（ＶＳＳ）から電源電圧を供給される。またｐチャネルＭＯＳトランジスタ１０１Ａのソース領域１３Ａは、高位電源配線１１Ａの上に配置されたビアプラグ１２０Ａ、ソース領域１３Ａの上に配置されたコンタクトプラグ１０７Ａ及びビアプラグ１２０Ａとコンタクトプラグ１０７Ａを接続する接続配線１１５Ａを備える電流経路により高位電源配線１１Ａに接続される高位電源（ＶＤＤ）から電源電圧を供給される。またｐウェル６Ａには、図３に示すビアプラグ２２０Ａ、接続配線２１５Ａ、コンタクトプラグ２０７Ａ及びｐ＋型のコンタクト領域４４１Ｃを経由して低位電源配線１０Ａに接続される低位電源配線（ＶＳＳ）より電源電圧が供給され、ｎウェル１６Ａにはビアプラグ２２１Ａ、接続配線３１５Ａ、コンタクトプラグ３０７Ａ及びｎ＋型のコンタクト領域３３１Ｃを経由して高位電源配線１１Ａに接続される高位電源（ＶＤＤ）より電源電圧が供給される。
【００１７】
さらに、ＣＭＯＳインバータ回路２ＡのｎチャネルＭＯＳトランジスタ１００Ａ及びｐチャネルＭＯＳトランジスタ１０１Ａは、ドレイン領域４Ａ， １４Ａそれぞれの上に配置されたコンタクトプラグ１７Ａ， １１７Ａ、第１の層間絶縁膜６０の上に配置され、コンタクトプラグ１７Ａ， １１７Ａそれぞれを接続する第１層出力配線３５Ａを備える信号配線と、ゲート電極２４Ａ， ２５Ａそれぞれの上に配置されたコンタクトプラグ２６Ａ， １２６Ａ、コンタクトプラグ２６Ａ， １２６Ａそれぞれを接続する第１層入力配線５３Ａを備える信号配線によってそれぞれ接続される。
【００１８】
このような回路構成をとることにより、図３及び図４に示すＣＭＯＳインバータ回路２Ａに第１層信号配線１３５Ｂ、入力端子６７Ａ、第１層入力配線５３Ａ及びコンタクトプラグ２６Ａ， １２６Ａそれぞれを介してゲート電極２４Ａ， ２５Ａに高電位信号が供給されると、ｎチャネルＭＯＳトランジスタ１００Ａはオン状態、ｐチャネルＭＯＳトランジスタ１０１Ａはオフ状態となり、ＣＭＯＳインバータ回路２Ａは、コンタクトプラグ１７Ａ、第１層出力配線３５Ａ及び出力端子６８Ａそれぞれを介して低電位信号を第１層信号配線１３５Ａに出力する。
【００１９】
なお、図３及び図４には図１に示した基本セル１２Ａに隣接する基本セル１２Ｂの一部であるｐウェル６Ｂ、ゲート絶縁膜２３Ｂ、ゲート電極２４Ｂ、ソース領域３Ｂ、低位電源配線１０Ｂと、基本セル１２Ｂの上部に配置された金属配線層の一部であるビアプラグ２０Ｂ、コンタクトプラグ７Ｂ、接続配線１５Ｂ、コンタクトプラグ２６Ｂ、第１層入力配線５３Ｂも示されている。図３に示すゲートアレイにおいて、以上説明した以外の構成要素の配置等は図２と同じであるので説明は省略する。
【００２０】
さらに図４において半導体基板１の上部には多層配線層が配置されており、接続配線１５Ａ， １５Ｂ， １１５Ａ及び第１層出力配線３５Ａの上部に第２の層間絶縁膜１６０が配置され、第１層出力配線３５Ａの上に第２の層間絶縁膜１６０を貫くビアプラグ２１７が配置される。第２の層間絶縁膜１６０の上には、第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃそれぞれが配置される。また、第２層信号配線２３５Ｂはビアプラグ２１７と接している。さらに第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃの上部には、第３の層間絶縁膜２６０が配置される。第２層信号配線２３５Ａの上には、第３の層間絶縁膜２６０を貫くビアプラグ３１７が配置される。第３の層間絶縁膜２６０の上には、第３層信号配線３３５Ａ， ３３５Ｂそれぞれが配置される。第３層信号配線３３５Ａはビアプラグ３１７と接している。さらに第３層信号配線３３５Ａ， ３３５Ｂの上部には第４の層間絶縁膜３６０が配置される。第３層信号配線３３５Ａの上には第４の層間絶縁膜３６０を貫くビアプラグ４１７Ａが配置され、第３層信号配線３３５Ｂの上には第４の層間絶縁膜３６０を貫くビアプラグ４１７Ｂが配置される。第４の層間絶縁膜３６０の上には、第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃそれぞれが配置される。第４層信号配線４３５Ａ， ４３５Ｃそれぞれはビアプラグ４１７Ａ， ４１７Ｂと接している。第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃの上部には第５の層間絶縁膜４６０が配置される。第４層信号配線４３５Ｂの上には第５の層間絶縁膜４６０を貫くビアプラグ５１７が配置される。第５の層間絶縁膜４６０の上には第５層信号配線５３５が配置される。第５層信号配線５３５はビアプラグ５１７と接している。さらに、第５層信号配線５３５の上部にはパッシベーション膜５６０が配置される。
【００２１】
なお図２乃至図４においては、半導体基板１の材料として単結晶シリコン（Ｓｉ）等が使用できる。低位電源配線１０Ａ， １０Ｂ、高位電源配線１１Ａ、ビアプラグ２０Ａ， ２０Ｂ， １２０Ａ， ２１７， ２２０Ａ， ２２１Ａ， ３１７， ４１７Ａ， ４１７Ｂ， ５１７、コンタクトプラグ７Ａ， ７Ｂ， １７Ａ， ２６Ａ， ２６Ｂ， １０７Ａ， １１７Ａ， １２６Ａ， ２０７Ａ， ３０７Ａ、接続配線１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａ、第１層入力配線５３Ａ， ５３Ｂ、第１層出力配線３５Ａ、入力端子６７Ａ， 出力端子６８Ａ、第１層信号配線１３５Ａ， １３５Ｂ、第２層信号配線２３５Ａ〜２３５Ｃ、第３層信号配線３３５Ａ， ３３５Ｂ、第４層信号配線４３５Ａ〜４３５４Ｃ及び第５層信号配線５３５それぞれに用いる材料としてはアルミニウム（Ａｌ）、銅（Ｃｕ）等の金属、アルミニウム合金（Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等）、或いはモリブデン（Ｍｏ）やタングステン（Ｗ）等の高融点金属、またはこれら高融点金属のシリサイド（ＭｏＳｉ２， ＷＳｉ２等）等が使用できる。またゲート電極２４Ａ， ２４Ｂ， ２４Ｃ， ２４Ｄ， ２５Ａ， ２５Ｃそれぞれには、例えば多結晶シリコンからなる単層膜、または多結晶シリコン膜上にシリサイド膜を積層した２層膜がそれぞれ使用できる。素子分離絶縁層５， ５Ａ， ５Ｂ， ５Ｃ、ゲート絶縁膜２３Ａ， ２３Ｂ， １２３Ａ及び第１の層間絶縁膜６０、第２の層間絶縁膜１６０， 第３の層間絶縁膜２６０， 第４の層間絶縁膜３６０， 第５の層間絶縁膜４６０及びパッシベーション膜５６０それぞれの材料としては、二酸化ケイ素（ＳｉＯ２）、炭素或いはフッ素を添加した一酸化ケイ素（ＳｉＯＣ， ＳｉＯＦ）等の無機系絶縁材料や、二酸化ケイ素水素シルセスキオキサン（ＨＳＱ）、その他有機系ポリマ等のいわゆる低誘電体（ｌｏｗ−ｋ）材料等が使用できる。
【００２２】
以上示したように、第１の実施の形態に係る半導体集積回路を構成するマスターチップ４０は図１に示したように低位電源配線１０Ａ〜１０Ｈ、高位電源配線１１Ａ〜１１Ｈそれぞれをあらかじめ備えているため、マスターチップ４０の基本セル１２Ａ， １２Ｂ， １２Ｃ， １２Ｄ， １２Ｅ， １２Ｆ，・・・・・， １１２Ａ， １１２Ｂ， １１２Ｃ， １１２Ｄ， １１２Ｅ， １１２Ｆ，・・・・・， １１３Ａ， １１３Ｂ， １１３Ｃ， １１３Ｄ， １１３Ｅ， １１３Ｆ，・・・・・， １１４Ａ， １１４Ｂ， １１４Ｃ， １１４Ｄ， １１４Ｅ， １１４Ｆ，・・・・・に金属配線層を配置してゲートアレイを構成する際、信号配線の配線自由度を高くすることが可能である。従来マスターチップに配置された基本セルのトランジスタに電源電圧を供給するには、半導体基板上部に配置された多層配線層の最上層に配置された電源配線から複数のビアプラグや各層の配線を経由する必要があったため、多層配線層における信号配線の配線自由度が低くならざるを得なかった。しかし、第１の実施の形態に係る図２の基本セル１２Ａ， １２Ｃそれぞれに金属配線層を配置して構成された図３及び図４に示したゲートアレイは、半導体基板１に埋め込まれた低位電源配線１０Ａ及び高位電源配線１１Ａよりビアプラグ２０Ａ， １２０Ａ、接続配線１５Ａ， １１５Ａ及びコンタクトプラグ７Ａ， １０７Ａを備える電流経路を経由してそれぞれソース領域３Ａ， １３Ａに電源電圧を供給することが可能であり、またビアプラグ２２０Ａ， ２２１Ａ、接続配線２１５Ａ， ３１５Ａ及びコンタクトプラグ２０７Ａ， ３０７Ａを備える電流経路のみを経由してそれぞれコンタクト領域４４１Ｃ， ３３１Ｃに電源電圧を供給することが可能である。そのため図３に示すように、第１層配線層において接続配線１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａそれぞれが存在する領域以外は半導体素子間を接続する信号配線を配置することが可能であるので、信号配線の配線自由度が上昇し、第１層信号配線１３５Ａ， １３５Ｂのように第１層配線のみで隣接する基本セルに向かって信号配線を配線することも可能となる。さらに、図４の断面図に示したように、第１層配線層より上の配線層は、全て信号配線のために利用することが可能となる。
【００２３】
またこのような構造をとることにより、図３及び図４に示したゲートアレイは従来と比較して低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａとソース領域３Ａ， ３Ｂ， １３Ａ或いはコンタクト領域４４１Ｃ， ３３１Ｃが短い電流経路でそれぞれ電気的に接続されるため、配線抵抗の低減と接地電圧の上昇を抑制することも可能となる。
【００２４】
次に図５から図２６の工程断面図を用いて、図４に示したゲートアレイの製造方法を説明する。
【００２５】
（ａ）まず図５に示すように、半導体基板１の表面に熱酸化膜（ＳｉＯ２膜）８０を形成させる。次にレジスト膜２１を塗布し、これをフォトリソグラフィー技術によりパターニングして開口８３Ａ， ８３Ｂ， ８３Ｃそれぞれを形成させる。
【００２６】
（ｂ）レジスト膜２１をマスクとして熱酸化膜８０を異方性エッチング法でパターニングし、レジスト膜２１を除去後、パターニングされた熱酸化膜８０をマスクとして半導体基板１を異方性エッチング法で選択的に除去し、図６に示すように素子分離溝８Ａ， ８Ｂ， ８Ｃをそれぞれ形成させる。
【００２７】
（ｃ）化学的気相堆積法（ＣＶＤ法）により図７に示すように絶縁層８１を素子分離溝８Ａ〜８Ｃそれぞれの内部が充填されるように堆積させた後、図８に示すように絶縁層８１及び熱酸化膜８０を半導体基板１が表出するまで化学機械研磨法（ＣＭＰ法）で研磨除去し、素子分離絶縁層５Ａ， ５Ｂ， ５Ｃを半導体基板１に埋め込む。
【００２８】
（ｄ）図９に示すようにレジスト膜１２１を塗布し、これをリソグラフィー技術によりパターニングして開口８６Ａ， ８６Ｂをそれぞれ形成させる。開口８６Ａ， ８６Ｂそれぞれよりボロン（Ｂ＋）等のｐ型不純物イオンを半導体基板１内部に選択的に注入した後、レジスト膜１２１を剥離剤等で除去する。
【００２９】
（ｅ）再度図１０に示すようにレジスト膜１２２を半導体基板１に塗布し、これをリソグラフィー技術によりパターニングして開口８７を形成させる。開口８７より燐（Ｐ＋）やヒ素（Ａｓ＋）等のｎ型不純物イオンを半導体基板１内部に選択的に注入した後、レジスト膜１２２を剥離剤等で除去する。
【００３０】
（ｆ）イオン注入された不純物イオンを熱処理（ドライブイン）後、ドライブイン等で半導体基板１の表面に形成された熱酸化膜を除去し、図１１に示すようにｐウェル６Ａ， ６Ｂ及びｎウェル１６Ａをそれぞれ半導体基板１内部に形成させる。
【００３１】
（ｇ）半導体基板１の表面に熱酸化によりゲート絶縁膜（ゲート酸化膜）２３Ａ， ２３Ｂ， １２３Ａをそれぞれ形成させ、さらにＣＶＤ法により多結晶シリコン膜を堆積させる。次にリソグラフィー法及び異方性エッチング法により多結晶シリコン膜を選択的除去し、ゲート電極２４Ａ， ２４Ｂ， ２５Ａをそれぞれ図１２に示すように形成させる。
【００３２】
（ｈ）図１３に示すように半導体基板１にレジスト膜１２４を塗布し、リソグラフィー法により開口１８６Ａ， １８６Ｂをそれぞれ形成させ、開口１８６Ａ， １８６Ｂよりｐウェル６Ａ， ６Ｂそれぞれに燐（Ｐ＋）やヒ素（Ａｓ＋）等のｎ型不純物イオンをゲート電極２４Ａ， ２４Ｂをマスクとしてゲート絶縁膜２３Ａ， ２３Ｂを通して選択的に注入後、ゲート絶縁膜２３Ａ， ２３Ｂそれぞれを選択的にエッチング除去し、レジスト膜１２４も剥離剤等で除去する。
【００３３】
（ｉ）図１４に示すように再度レジスト膜２２４を半導体基板１に塗布し、リソグラフィー法により開口１８７を形成させ、開口１８７よりｎウェル１６Ａにボロン（Ｂ＋）等のｐ型不純物イオンをゲート電極２５Ａをマスクとしてゲート絶縁膜１２３Ａを通して選択的に注入後、ゲート絶縁膜１２３Ａを選択的にエッチング除去し、レジスト膜２２４も剥離剤等で除去する。
【００３４】
（ｊ）熱処理により不純物イオンを活性化し、かつ拡散させて図１５に示すようにｎ＋型のソース領域３Ａ， ３Ｂ、ｎ＋型のドレイン領域４Ａ、ｐ＋型のソース領域１３Ａ及びｐ＋型のドレイン領域１４Ａをそれぞれ形成させ、半導体基板１の表面近傍に図４に示したｎチャネルＭＯＳトランジスタ１００Ａ及び ｐチャネルＭＯＳトランジスタ１０１Ａそれぞれが形成される。
【００３５】
（ｋ）図１６に示すように、レジスト膜２２６を半導体基板１の表面に塗布し、リソグラフィー法により開口８８Ａ， ８８Ｂ， ８８Ｃをそれぞれ形成させる。
【００３６】
（ｌ）開口８８Ａ， ８８Ｂ， ８８Ｃそれぞれより素子分離絶縁層５Ａ， ５Ｃの部分を異方性エッチング法により選択的に除去し、図１７に示すようなＵ溝１８Ａ， １８Ｂ， １８Ｃをそれぞれ形成させる。
【００３７】
（ｍ）スパッタリング法や蒸着法によりＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体を絶縁層８１の表面から堆積後、絶縁層８１上に堆積した余分な導電体をＣＭＰ法で研磨除去し、図１８に示すように開口８８Ａ， ８８Ｂ， ８８Ｃ及びＵ溝１８Ａ， １８Ｂ， １８Ｃそれぞれの内部を導電体２２Ａ， ２２Ｂ， ２２Ｃで充填する。
【００３８】
（ｎ）導電体２２Ａ〜２２Ｃを半導体基板１の表面と同じ高さまで異方性エッチングにより除去後、レジスト膜２２６を剥離剤等で除去することにより図１９に示す低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａそれぞれが素子分離絶縁層５Ａ， ５Ｃに埋め込まれる。
【００３９】
（ｏ）ＣＶＤ法等により第１の層間絶縁膜６０を半導体基板１の表面上から堆積させ、表面をＣＭＰ法で平坦化処理し図２０に示すマスターチップがまず完成する。
【００４０】
（ｐ）次に、図２１に示すように接続孔（ビアホール）３０Ａ， ３０Ｂ， １３０Ａ及び接続孔（コンタクトホール）３１Ａ， ３１Ｂ， ３２Ａ， １３１Ａ， １３２Ａそれぞれをリソグラフィー法及び異方性エッチング法により第１の層間絶縁膜６０に形成する。
【００４１】
（ｑ）スパッタリング法、蒸着法等によりビアホール３０Ａ， ３０Ｂ， １３０Ａ及びコンタクトホール３１Ａ， ３１Ｂ， ３２Ａ， １３１Ａ， １３２Ａそれぞれを高融点金属（Ｗ， Ｍｏ等）等の導電体で充填後、第１の層間絶縁膜６０上に堆積した余分な導電体をＣＭＰ法で研磨除去し、図２２に示すようにビアプラグ２０Ａ， ２０Ｂ， １２０Ａ及びコンタクトプラグ７Ａ， ７Ｂ， １７Ａ， １０７Ａ， １１７Ａをそれぞれ形成させる。
【００４２】
（ｒ）スパッタリング法、蒸着法等により第１の層間絶縁膜６０上にＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体を堆積させ、ＣＭＰ法で表面を平坦化した後リソグラフィー法及び異方性エッチング法により選択的除去し、図２３に示す接続配線１５Ａ， １５Ｂ， １１５Ａ及び第１層出力配線３５Ａそれぞれを形成する。さらに接続配線１５Ａ， １５Ｂ， １１５Ａ及び第１層出力配線３５Ａの上部に第２の層間絶縁膜１６０をＣＶＤ法で堆積させ、ＣＭＰ法で表面を平坦化させる。
【００４３】
（ｓ）リソグラフィー法及び異方性エッチング法により第２の層間絶縁膜１６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図２４に示すビアプラグ２１７を形成する。次にスパッタリング法又は蒸着法により導電層を第２の層間絶縁膜１６０の上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃそれぞれを形成する。さらに、第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃの上部にＣＶＤ法で第３の層間絶縁膜２６０を堆積させ、ＣＭＰ法で表面を平坦化処理する。
【００４４】
（ｔ）リソグラフィー法及び異方性エッチング法により第３の層間絶縁膜２６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図２５に示すビアプラグ３１７を形成する。次にスパッタリング法又は蒸着法により導電層を第３の層間絶縁膜２６０上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第３層信号配線３３５Ａ， ３３５Ｂそれぞれを形成する。さらに、第３層信号配線３３５Ａ， ３３５Ｂの上部に第４の層間絶縁膜３６０を堆積させ、ＣＭＰ法で表面を平坦化処理する。
【００４５】
（ｕ）リソグラフィー法及びエッチング法により第４の層間絶縁膜３６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図２６に示すビアプラグ４１７Ａ， ４１７Ｂをそれぞれ形成する。次にスパッタリング法又は蒸着法により導電層を第４の層間絶縁膜３６０上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃをそれぞれ形成する。さらに、第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃの上部に第５の層間絶縁膜４６０を堆積させ、ＣＭＰ法で表面を平坦化処理する。
【００４６】
（ｖ）リソグラフィー法及びエッチング法により第５の層間絶縁膜４６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図４に示すビアプラグ５１７を形成する。次にスパッタリング法又は蒸着法により導電層を第５の層間絶縁膜４６０の上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第５層信号配線５３５を形成する。さらに、第５層信号配線５３５の上部にパッシベーション膜５６０を堆積させ、ＣＭＰ法で表面を平坦化処理し図４に示すゲートアレイが完成する。
【００４７】
なお、上記（ｑ）〜（ｖ）の説明において、金属配線層をスパッタリング法又は蒸着法により形成させる製造方法を記載したが、層間絶縁膜に配線パターンをリソグラフィー法により形成し、Ｃｕをメッキ法により層間絶縁膜に堆積させた後ＣＭＰ法で研磨処理し、Ｃｕ配線を各層間絶縁膜に埋め込むいわゆるＣｕダマスカス配線工程をとる方法でもよい。
【００４８】
（第１の実施の形態の変形例１）
図２７は図２に示した基本セル１２Ａ， １２Ｃそれぞれの変形例を示しており、基本セル１２Ａに配置されたｎチャネルＭＯＳトランジスタは図２と異なり、低位電源配線１０Ａと垂直方向に配置されたゲート電極２４０Ａ， ２４１Ａとゲート電極２４０Ａ， ２５０Ａそれぞれを挟むように配置されたソース・ドレイン領域３３Ａ， ４４Ａ， ５５Ａを備え、ｐチャネルＭＯＳトランジスタは高位電源配線１１Ａと垂直方向に配置されたゲート電極２４１Ａ， ２５１Ａとゲート電極２４１Ａ， ２５１Ａそれぞれを挟むように配置されたソース・ドレイン領域１３３Ａ， １４４Ａ， １５５Ａを備える。同様に基本セル１２Ｃにはゲート電極２４０Ｃ， ２５０Ｃ、ソース・ドレイン領域３３Ｃ， ４４Ｃ， ５５Ｃを備えるｎチャネルＭＯＳトランジスタ及びゲート電極２４１Ｃ， ２５１Ｃ、ソース・ドレイン領域１３３Ｃ， １４４Ｃ， １５５Ｃを備えるｐチャネルＭＯＳトランジスタが配置されている。また、図２７には基本セル１２Ａ， １２Ｃそれぞれに隣接して配置される基本セルの一部であるゲート電極２４０Ｂ， ２４０Ｄ， ２５０Ｂ， ２５０Ｄ及びソース・ドレイン領域３３Ｂ， ３３Ｄ， ４４Ｂ， ４４Ｄ， ５５Ｂ， ５５Ｄも示されている。 図２７の平面図に示した上記以外の構成要素の配置は図２と同じであるので説明は省略する。
【００４９】
以上示したような構成、配置を有するトランジスタを備える基本セル１２Ａ， １２Ｃから構成されるマスターチップにおいても、半導体基板１内部で低位電源配線１０Ａ及び高位電源配線１１Ａとトランジスタが隣接して配置されることから、金属配線層を設置してゲートアレイを構成する際に信号配線の配線自由度を上昇させること等が可能となる。
【００５０】
（第１の実施の形態の変形例２）
図２８に示すゲートアレイの断面図は、図４に示した第１の実施の形態に係る半導体集積回路を構成するゲートアレイの変形例である。図４においては、素子分離絶縁層５Ａ〜５ＣそれぞれがいわゆるＳＴＩ法により半導体基板１の表面近傍内部に埋め込まれているのに対し、図２８に示すゲートアレイは素子分離絶縁層６５Ａ， ６５Ｂ， ６５ＣそれぞれがいわゆるＬＯＣＯＳ法により半導体基板１の表面近傍に部分的に埋め込まれ、低位電源配線１１０Ａ， １１０Ｂ及び高位電源配線１１１Ａそれぞれが素子分離絶縁層６５Ａ， ６５Ｃの表面近傍内部に埋め込まれているところが異なる。その他の構成要素の配置等は図４に示したゲートアレイと同じであるので説明は省略する。
【００５１】
このようにＬＯＣＯＳ法により素子分離絶縁層が形成されたゲートアレイにおいても、第１の実施の形態を適用することにより図４に示したゲートアレイと同様に信号配線の配線自由度の上昇を可能とし、また低位電源（ＶＳＳ）とソース領域３Ａ， ３Ｂ或いは高位電源（ＶＤＤ）とソース領域１３Ａ間の配線抵抗の低減等を可能とする。
【００５２】
（第２の実施の形態）
図２９は第２の実施の形態に係る半導体集積回路を構成するゲートアレイの一部を示す断面図であり、第１の実施の形態に係る図４においては低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａそれぞれが素子分離絶縁層５Ａ， ５Ｃの表面近傍内部に埋め込まれているのに対し、図２９においては低位電源配線７０Ａが素子分離絶縁層５Ａの表面上に、高位電源配線７１Ａ及び低位電源配線７０Ｂが素子分離絶縁層５Ｃの表面上に配置されているところが第１の実施の形態と異なる。よってソース領域３Ａ， ３Ｂそれぞれには低位電源配線７０Ａ， ７０Ｂそれぞれに接続される低位電源（ＶＳＳ）よりビアプラグ２２５Ａ， ２２５Ｂ、接続配線１５Ａ， １５Ｂ及びコンタクトプラグ７Ａ， ７Ｂを備える電流経路を介して電源電圧が供給され、ソース領域１３Ａには高位電源配線７１Ａに接続される高位電源（ＶＤＤ）よりビアプラグ１２５Ａ、接続配線１１５Ａ及びコンタクトプラグ１０７Ａを備える電流経路を介して電源電圧が供給される。その他の構成要素の配置等は図４のゲートアレイと同じであるので説明は省略する。また第２の実施の形態の半導体集積回路に係るマスターチップ及びゲートアレイの平面図は図２及び図３と同一であるので省略する。
【００５３】
なお、図２９において低位電源配線７０Ａ， ７０Ｂ、高位電源配線７１Ａ及びビアプラグ２２５Ａ， ２２５Ｂ， １２５Ａそれぞれに用いる材料としてはＡｌ， Ｃｕ等の金属、Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等のアルミニウム合金、ＭｏやＷ等の高融点金属、或いはこれら高融点金属のシリサイド等が使用できる。
【００５４】
第２の実施の形態に係る半導体集積回路を構成する図２９に示したゲートアレイは、低位電源配線７０Ａ， ７０Ｂ及び高位電源配線７１Ａとソース領域３Ａ， ３Ｂ， １３Ａが短い電流経路で結ばれることから配線抵抗の低減及び接地電圧の上昇の抑制等が可能であり、なおかつ素子分離溝８Ａ〜８Ｃがそれぞれ素子分離絶縁層５Ａ〜５Ｃのみで充填されているため、トランジスタ間の充分な素子分離をも可能とする。
【００５５】
次に図３０から図３２を用いて図２９に示したゲートアレイの製造方法について説明する。
【００５６】
（ａ）まず第１の実施の形態の図５〜図１５の説明に記載した工程を半導体基板１に施した後、図３０に示すようにリソグラフィー法により開口８５Ａ， ８５Ｂ， ８５Ｃを有するレジスト膜９１を半導体基板１の表面上に形成させる。
【００５７】
（ｂ）メッキ法等により開口８５Ａ， ８５Ｂ， ８５ＣそれぞれをＣｕ等の導電体で充填した後、レジスト膜９１上に堆積した余分な導電体をＣＭＰ法により研磨除去し、レジスト膜９１を剥離剤等で除去することにより図３１に示すような低位電源配線７０Ａ， ７０Ｂ及び高位電源配線７１Ａそれぞれを素子分離絶縁層５Ａ， ５Ｃ上に形成させる。
【００５８】
（ｃ）ＣＶＤ法等により第１の層間絶縁膜６０を半導体基板１の上に堆積させ、表面をＣＭＰ法で平坦化処理し、図３２に示すように第２の実施の形態に係るマスターチップがまず完成する。これより後は図２１〜図２６の説明に記載した製造方法により金属配線等を半導体基板１上部に配置し図２９に示した第２の実施の形態に係るゲートアレイが完成する。
【００５９】
（第３の実施の形態）
図３３は第３の実施の形態に係る基本セル３１２Ａ， ３１２Ｃを備えるマスターチップの一部の平面図を示しており、これが図２に示した第１の実施の形態に係るマスターチップの一部の平面図と異なるのは、低位電源配線１０Ａとソース領域３Ａ， ３Ｃ及びコンタクト領域４４１Ａ， ４４１Ｃそれぞれを電気的に接続する埋込配線７３Ａ， ７３Ｃ， ２７３Ａ， ２７３Ｃ、高位電源配線１１Ａとソース領域１３Ａ， １３Ｃ及びコンタクト領域３３１Ａ， ３３１Ｃそれぞれを電気的に接続する埋込配線１７３Ａ， １７３Ｃ， ３７３Ａ， ３７３Ｃ、低位電源配線１０Ｂとソース領域３Ｂ， ３Ｄ及びコンタクト領域４４１Ｂ， ４４１Ｄそれぞれを電気的に接続する埋込配線７３Ｂ， ７３Ｄ， ２７３Ｂ， ２７３Ｄが配置されている点である。その他の構成要素等の配置については図２のマスターチップと同じであるので説明は省略する。
【００６０】
次に第３の実施の形態に係る半導体集積回路を構成するゲートアレイの一部の平面図が図３４であり、これは図３３に示したマスターチップの基本セル３１２Ａの層間絶縁膜の上に金属配線層を設けてＣＭＯＳインバータ回路３０２Ａを有するゲートアレイを構成した例であり、また図３４のＡ−Ａ方向から見た断面図を図３５に示す。なお図３４の平面図は図３５の断面図に示す第１の層間絶縁膜６０及び第２の層間絶縁膜１６０より上の配線層を透視して示している。図３３のマスターチップの平面図に示したように埋込配線７３Ａ〜７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ〜２７３Ｄ， ３７３Ａ， ３７３Ｃそれぞれがマスターチップにあらかじめ配置されているため、第１の実施の形態に係る図３及び図４に示したゲートアレイで配置されていたビアプラグ２０Ａ， ２０Ｂ， １２０Ａ， ２２０Ａ， ２２１Ａ、接続配線１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａ及びコンタクトプラグ７Ａ， ７Ｂ， １０７Ａ， ２０７Ａ， ３０７Ａは図３４及び図３５に示すゲートアレイには配置されていない。その他の金属配線層の構成要素の配置等は図３及び図４に示したゲートアレイと同じであるので説明は省略する。
【００６１】
なお、埋込配線７３Ａ〜７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ〜２７３Ｄ， ３７３Ａ， ３７３Ｃそれぞれに用いる材料としては、Ａｌ， Ｃｕ等の金属、Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等のアルミニウム合金、ＭｏやＷ等の高融点金属、或いはこれら高融点金属のシリサイド等が使用できる。
【００６２】
以上説明したような構造をとることにより、第３の実施の形態に係る半導体集積回路を構成する図３２に示したマスターチップは金属配線層を配置してゲートアレイを構成する際に電源用の配線を配置する必要がなく、信号配線の配線自由度を高くすることが可能となる。そのため第１層配線層においても信号配線の配線自由度を上昇させることが可能となる。また低位電源配線或いは高位電源配線とトランジスタが複雑な電流経路を経ることなく埋込配線７３Ａ〜７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ〜２７３Ｄ， ３７３Ａ， ３７３Ｃそれぞれで接続されることから配線抵抗の低減が可能となり、また接地電圧の上昇を抑制することも可能となる。
【００６３】
次に図３６から図４０を用いて図３５に示したゲートアレイの製造方法について説明する。
【００６４】
（ａ）まず第１の実施の形態の図５〜図１９の説明に記載した工程を半導体基板１に施した後、図３６に示すように半導体基板１の表面にリソグラフィー法により開口８４Ａ， ８４Ｂ， ８４Ｃそれぞれを有するレジスト膜６１を形成させる。
【００６５】
（ｂ）開口８４Ａ〜８４Ｃそれぞれから表出する部分の素子分離絶縁層５Ａ， ５Ｃそれぞれを異方性エッチング法等により選択的に除去し、図３７に示すように凹部３８Ａ， ３８Ｂ， ３８Ｃをそれぞれ形成させる。
【００６６】
（ｃ）スパッタリング法や蒸着法によりＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体をレジスト膜６１の表面から堆積させ、余分な導電体をＣＭＰ法で研磨除去し図３８に示すように凹部３８Ａ〜３８Ｃ及び開口８４Ａ〜８４Ｃ内部をそれぞれ導電体２２Ａ， ２２Ｂ， ２２Ｃで充填する。
【００６７】
（ｄ）導電体２２Ａ〜２２Ｃを半導体基板１の表面と同じ高さまで異方性エッチングにより除去後、レジスト膜６１を剥離剤等で除去することにより、図３９に示すように凹部３８Ａ， ３８Ｂ， ３８Ｃそれぞれの内部に埋込配線７３Ａ， １７３Ａ， ７３Ｂが埋め込まれる。
【００６８】
（ｅ）ＣＶＤ法等により第１の層間絶縁膜６０を半導体基板１の表面上から堆積させ、表面をＣＭＰ法で平坦化処理し図４０に示す第３の実施の形態に係るマスターチップがまず完成する。さらに図２１〜図２６の説明に記載した製造方法により金属配線層を配置し図３５に示したゲートアレイが完成する。
【００６９】
（第４の実施の形態）
図４１は第４の実施の形態に係るマスターチップの一部の平面拡大図で、基本セル４２Ａ， ４２Ｃそれぞれを示しており、第４の実施の形態に係る半導体集積回路を構成するゲートアレイの一部の平面図が図４２である。これは図４１に示した基本セル４２Ａ， ４２Ｃの層間絶縁膜の上に金属配線層を設けたものであり、図４２のＡ−Ａ方向から見た断面図が図４３である。第１の実施の形態に係るマスターチップ及びゲートアレイでは図４に示したように低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａが素子分離絶縁層５Ａ， ５Ｃそれぞれの表面近傍内部に配置されることから、図２及び図３の平面図において低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａが素子分離絶縁層５に囲まれて表出しているのに対し、第４の実施の形態に係るマスターチップ及びゲートアレイは図４３に示すように低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれが素子分離絶縁層５Ａ， ５Ｃの内部に埋め込まれているため、図４１及び図４２の平面図においてマスターチップの表面に表出していない点がまず異なる。
【００７０】
そのため図４１に示すマスターチップは、低位電源配線１７０Ａに対して設けられた基板内接続部２４２Ａ， ２４３Ａ， ２４２Ｃ， ２４３Ｃ、高位電源配線１７１Ａに対して設けられた基板内接続部３４２Ａ， ３４３Ａ， ３４２Ｃ， ３４３Ｃ及び低位電源配線１７０Ｂに対して設けられた基板内接続部２４２Ｂ， ２４３Ｂ， ２４２Ｄ， ２４３Ｄを備え、金属配線を配置してゲートアレイを構成する際の電源電流経路を確保している。
【００７１】
よって図４３のゲートアレイの断面図においては、ソース領域３Ａ， ３Ｂそれぞれには低位電源配線１７０Ａ， １７０Ｂに接続される低位電源（ＶＳＳ）より基板内接続部２４２Ａ， ２４２Ｂ、ビアプラグ２０Ａ， ２０Ｂ、接続配線１５Ａ， １５Ｂ及びコンタクトプラグ７Ａ， ７Ｂそれぞれを経由して電源電圧が供給される。また、ソース領域１３Ａには高位電源配線１７１Ａに接続される高位電源（ＶＤＤ）より基板内接続部３４２Ａ、ビアプラグ１２０Ａ、接続配線１１５Ａ及びコンタクトプラグ１０７Ａそれぞれを経由して電源電圧が供給される。図４１乃至図４３において、その他の構成要素等の配置は図２乃至図４と同じであるので説明は省略する。
【００７２】
なお、低位電源配線１７０Ａ， １７０Ｂ、高位電源配線１７１Ａ及び基板内接続部２４２Ａ〜２４２Ｄ， ３４２Ａ， ３４２Ｃ， ２４３Ａ〜２４３Ｄ， ３４３Ａ， ３４３Ｃそれぞれに用いる材料としては、Ａｌ， Ｃｕ等の金属、Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等のアルミニウム合金、ＭｏやＷ等の高融点金属、或いはこれら高融点金属のシリサイド等が使用できる。
【００７３】
第４の実施の形態に係るマスターチップは、図４１乃至図４３に示したように低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれが素子分離絶縁層５の内部に埋込まれていることから金属配線層を設置する際に信号配線の配線自由度の上昇を可能とするとと共に、低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａと金属配線層との配線間容量を低減させることも可能となる。
【００７４】
次に図４４から図４９の工程断面図を用いて、図４３に示したゲートアレイの製造法を説明する。
【００７５】
（ａ）第１の実施の形態の図５〜図１９の説明の記載と同様の製造方法により、図４４に示すように半導体基板１に素子分離絶縁層５Ａ〜５Ｃ、トランジスタ等を形成し、素子分離絶縁層５Ａ， ５Ｃに導電体４３Ａ， ４３Ｂ， ４３Ｃを埋め込む。
【００７６】
（ｂ）レジスト膜１６１を半導体基板１表面に形成後リソグラフィー法により導電体４３Ａ〜４３Ｃが表出するようにパターニングし、導電体４３Ａ〜４３Ｃそれぞれを表面から異方性エッチングで選択的除去し図４５に示すように低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれを素子分離絶縁層５Ａ， ５Ｃ内部に形成させる。
【００７７】
（ｃ）再度絶縁体をＣＶＤ法によりレジスト膜１６１の表面から堆積させた後、ＣＭＰ法でレジスト膜１６１上に堆積した余分な絶縁体を研磨除去する。次にレジスト膜１６１の開口部から低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａ上に堆積した絶縁体を半導体基板１の表面界面と同じ高さまで異方性エッチングにより除去し、レジスト膜１６１を除去することにより、図４６に示すように素子分離溝８Ａ， ８Ｃの内部に低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれが周囲を素子分離絶縁層５Ａ， ５Ｃで取り囲まれるようにして埋め込まれる。
【００７８】
（ｄ）半導体基板１表面にレジスト膜２６１を塗布後リソグラフィー法によりパターニングし、素子分離絶縁層５Ａ， ５Ｃ表面から低位電源配線１７０Ａ， １７１Ａ及び高位電源配線１７０Ｂそれぞれに向かって異方性エッチングにより基板内接続孔２９Ａ， ２９Ｂ， ２９Ｃを図４７に示すように形成させる。
【００７９】
（ｅ）スパッタリング法や蒸着法によりＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体を基板内接続孔２９Ａ〜２９Ｃ内部に充填するように堆積させ、ＣＭＰ法でレジスト膜２６１上に堆積した余分な導電体を研磨除去する。次に低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａ上に堆積した導電体を異方性エッチングにより半導体基板１の表面界面と同じ高さまで除去し、図４８に示すように基板内接続部２４２Ａ， ３４２Ａ， ２４２Ｂそれぞれを形成させる。
【００８０】
（ｆ）半導体基板１表面にＣＶＤ法等により図４９に示すように第１の層間絶縁膜６０を堆積させ、表面をＣＭＰ法で平坦化処理し第４の実施の形態に係るマスターチップがまず完成する。さらに図２１〜図２６の説明に記載した製造方法により金属配線層を配置し、図４３に示したゲートアレイが完成する。
【００８１】
（その他の実施の形態）
上記のように、本発明は第１から第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８２】
既に述べた第１乃至第４の実施の形態においては、ＣＭＯＳインバータ回路を備える半導体集積回路に本発明を実施した形態について説明したが、本発明は単体のｎＭＯＳＦＥＴからなる論理回路、ｐＭＯＳＦＥＴからなる論理回路、ＨＥＭＴ論理回路、ＳＩＴ論理回路、化合物半導体からなる論理回路、ＨＢＴ論理回路にも実施可能である。つまり、主電極領域を備えるトランジスタであり、主電極領域が高位電源或いは低位電源に接続される必要があるものであれば、本発明を適用することにより、第１から第４の実施の形態に開示したように、電源配線の電気抵抗を低下させ、信号配線の配線自由度を上昇させることが可能となる。この場合、第１乃至第４の実施の形態に示したようにＭＯＳトランジスタに本発明を実施する場合には、主電極領域はソース領域又はドレイン領域のいずれかを意味するが、バイポーラトランジスタの場合、主電極領域とはエミッタ領域又はコレクタ領域のいずれかを意味する。なお、主電極領域表面をシリサイド化する等の半導体集積回路の高速化技術の採用も勿論とられうる。
【００８３】
さらに本発明はマスターチップを用いないフルカスタムの半導体集積回路にも応用できるのは勿論であり、最下層の層間絶縁膜より下部に電源配線を配置することにより、回路設計の自由度の上昇等が可能となる。
【００８４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００８５】
【発明の効果】
本発明によれば、電源配線の配線抵抗が少なく、信号配線の配線自由度の高い半導体集積回路及びマスターチップを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路を構成するマスターチップの模式図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路を構成する基本セルの平面図である。
【図３】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの平面図である。
【図４】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図５】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図６】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図７】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図８】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その４）。
【図９】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その５）。
【図１０】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その６）。
【図１１】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その７）。
【図１２】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その８）。
【図１３】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その９）。
【図１４】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１０）。
【図１５】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１１）。
【図１６】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１２）。
【図１７】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１３）。
【図１８】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１４）。
【図１９】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１５）。
【図２０】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１６）。
【図２１】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１７）。
【図２２】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１８）。
【図２３】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１９）。
【図２４】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２０）。
【図２５】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２１）。
【図２６】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２２）。
【図２７】本発明の第１の実施の形態に係る半導体集積回路を構成する基本セルの変形例を示す平面図である。
【図２８】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの変形例を示す断面図である。
【図２９】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図３０】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図３１】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図３２】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図３３】本発明の第３の実施の形態に係る半導体集積回路を構成する基本セルの平面図である。
【図３４】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの平面図である。
【図３５】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図３６】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図３７】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図３８】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図３９】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その４）。
【図４０】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その５）。
【図４１】本発明の第４の実施の形態に係る半導体集積回路を構成する基本セルの平面図である。
【図４２】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの平面図である。
【図４３】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図４４】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図４５】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図４６】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図４７】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その４）。
【図４８】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その５）。
【図４９】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その６）。
【符号の説明】
１…半導体基板
２Ａ， ３０２Ａ…ＣＭＯＳインバータ回路
３Ａ， ３Ｂ， ３Ｃ， ３Ｄ， １３Ａ， １３Ｃ…ソース領域
４Ａ， ４Ｃ， １４Ａ， １４Ｃ…ドレイン領域
３３Ａ， ３３Ｂ， ３３Ｃ， ３３Ｄ， ４４Ａ， ４４Ｂ， ４４Ｃ， ４４Ｄ， ５５Ａ， ５５Ｂ， ５５Ｃ， ５５Ｄ， １３３Ａ， １３３Ｃ， １４４Ａ， １４４Ｃ， １５５Ａ， １５５Ｃ…ソース・ドレイン領域
３３１Ａ， ３３１Ｃ， ４４１Ａ， ４４１Ｂ， ４４１Ｃ， ４４１Ｄ…コンタクト領域
５， ５Ａ， ５Ｂ， ５Ｃ， ６５Ａ， ６５Ｂ， ６５Ｃ…素子分離絶縁層
６Ａ， ６Ｂ…ｐウェル
８Ａ， ８Ｂ， ８Ｃ…素子分離溝
１０Ａ， １０Ｂ， １０Ｃ， １０Ｄ， １０Ｅ， １０Ｆ， １０Ｇ， １０Ｈ， １１Ａ， １１Ｂ， １１Ｃ， １１Ｄ， １１Ｅ， １１Ｆ， １１Ｇ， １１Ｈ， ７０Ａ， ７０Ｂ， ７１Ａ， ９３Ａ， １１０Ａ， １１０Ｂ， １１１Ａ， １７０Ａ， １７０Ｂ， １７１Ａ …電源配線
１２Ａ， １２Ｂ， １２Ｃ， １２Ｄ， １２Ｅ， １２Ｆ，・・・・・， ４２Ａ， ４２Ｃ， １１２Ａ， １１２Ｂ， １１２Ｃ， １１２Ｄ， １１２Ｅ， １１２Ｆ，・・・・・， １１３Ａ， １１３Ｂ， １１３Ｃ， １１３Ｄ， １１３Ｅ， １１３Ｆ，・・・・・， １１４Ａ， １１４Ｂ， １１４Ｃ， １１４Ｄ， １１４Ｅ， １１４Ｆ，・・・・・， ３１２Ａ， ３１２Ｃ…基本セル
１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａ…接続配線
１６Ａ…ｎウェル
１８Ａ， １８Ｂ， １８Ｃ…Ｕ溝
２０Ａ， ２０Ｂ， １２０Ａ， １２５Ａ， ２１７， ２２０Ａ， ２２１Ａ， ２２５Ａ， ２２５Ｂ， ３１７， ４１７Ａ， ４１７Ｂ， ５１７…ビアプラグ
７Ａ， ７Ｂ， １７Ａ， ２６Ａ， ２６Ｂ， １０７Ａ， １１７Ａ， １２６Ａ， ２０７Ａ， ３０７Ａ…コンタクトプラグ
２１， ６１， ９１， １２１， １２２， １２４， １６１， ２２４， ２２６， ２６１…レジスト膜
２２Ａ， ２２Ｂ， ２２Ｃ， ４３Ａ， ４３Ｂ， ４３Ｃ…導電体
２３Ａ， ２３Ｂ， １２３Ａ…ゲート絶縁膜
２４Ａ， ２４Ｂ， ２４Ｃ， ２４Ｄ， ２５Ａ， ２５Ｃ， ２４０Ａ， ２４０Ｂ， ２４０Ｃ， ２４０Ｄ， ２４１Ａ， ２４１Ｃ…ゲート電極
３０Ａ， ３０Ｂ， １３０Ａ…ビアホール
３１Ａ， ３１Ｂ， ３２Ａ， １３１Ａ， １３２Ａ …コンタクトホール
２９Ａ， ２９Ｂ， ２９Ｃ …基板内接続孔
３５Ａ…第１層出力配線
３８Ａ， ３８Ｂ， ３８Ｃ…凹部
４０…マスターチップ
５３Ａ， ５３Ｂ…第１層入力配線
６０， １６０， ２６０， ３６０， ４６０…層間絶縁膜
５６０…パッシベーション膜
６７Ａ…入力端子
６８Ａ…出力端子
７３Ａ， ７３Ｂ， ７３Ｃ， ７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ， ２７３Ｂ， ２７３Ｃ， ２７３Ｄ， ３７３Ａ， ３７３Ｃ…埋込配線
８０…熱酸化膜
８１…絶縁層
８３Ａ， ８３Ｂ， ８３Ｃ， ８４Ａ， ８４Ｂ， ８４Ｃ， ８５Ａ， ８５Ｂ， ８５Ｃ， ８６Ａ， ８６Ｂ， ８７， ８８Ａ， ８８Ｂ， ８８Ｃ， １８６Ａ， １８６Ｂ， １８７ …開口
１００Ａ， １００Ｃ， １０１Ａ， １０１Ｃ…トランジスタ
１０３Ａ， １０３Ｂ， １０３Ｃ・・・・・， １０４Ａ， １０４Ｂ， １０４Ｃ・・・・・， １０５Ａ， １０５Ｂ， １０５Ｃ・・・・・， １０６Ａ， １０６Ｂ， １０６Ｃ・・・・・ … Ｉ／Ｏセル
１３５Ａ， １３５Ｂ…第１層信号配線
２３５Ａ， ２３５Ｂ， ２３５Ｃ…第２層信号配線
３３５Ａ， ３３５Ｂ…第３層信号配線
４３５Ａ， ４３５Ｂ， ４３５Ｃ…第４層信号配線
５３５…第５層信号配線
２４２Ａ， ２４２Ｂ， ２４２Ｃ， ２４２Ｄ， ２４３Ａ， ２４３Ｂ， ２４３Ｃ， ２４３Ｄ， ３４２Ａ， ３４２Ｃ， ３４３Ａ， ３４３Ｃ…基板内接続部
【発明の属する技術分野】
本発明は半導体集積回路及びこれに用いるマスターチップに係り、特に半導体集積回路及びマスターチップの配線技術に関する。
【０００２】
【従来の技術】
半導体集積回路の集積度を上げるためには、半導体素子を微細化させると共に、半導体素子に接続され、低位電源或いは高位電源から電源電圧を伝達する電源配線の線幅やピッチを微細化させる必要がある。しかし配線の線幅の微細化は、電源配線の配線抵抗の上昇をもたらす。従来このような配線抵抗を低減させるためには、太い線幅を有する電源配線を多層配線層の各配線層ごとに多数配置することによって配線抵抗を低減させたり、他の信号配線よりも厚膜の電源配線を多層配線層の最上層に追加することによって配線抵抗を低減させるなどの手段がとられていた。（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６− １３５９０号公報（第２−４頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかし、線幅の太い電源配線を多層配線の各層に多数配置すると、各配線層における他の信号配線の配線自由度が低下し、配線の混雑度が増加する。また、最上層の電源配線から半導体素子に電源電圧又は接地電圧を供給するには、複数の配線層とビアプラグを経由しなければならない。しかし、ビアプラグは配線に比べて電気抵抗が高い。よって、電気抵抗を低減させるには、ビアプラグを多数配置しなければならないが、ビアプラグを多数配置すると、中間配線層において電源配線が占める面積が増加し、他の信号配線の配線自由度が低下してしまう。
【０００５】
本発明は上記問題点を鑑み、電源配線の配線抵抗を低減可能で、配線層の配線自由度を上昇させる半導体集積回路及びマスターチップを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明の第１の特徴は、多層配線構造を備える半導体集積回路であって、半導体基板と、半導体基板の一部に配置された複数のトランジスタと、複数のトランジスタを互いに分離する素子分離絶縁層と、素子分離絶縁層の上部に配置された多層配線構造の最下層の層間絶縁膜と、最下層の層間絶縁膜の下方に配置され、複数のトランジスタにそれぞれ電源電圧を供給する電源配線とを備えることを特徴とする半導体集積回路であることを要旨とする。
【０００７】
本発明の第２の特徴は、半導体基板と、半導体基板の一部に配置された複数のトランジスタと、複数のトランジスタを互いに分離する素子分離絶縁層と、素子分離絶縁層の上部に配置された層間絶縁膜と、層間絶縁膜の下方に配置された電源配線とを備えることを特徴とするマスターチップであることを要旨とする。
【０００８】
【発明の実施の形態】
次に、図面を参照して本発明の第１から第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお、以下の示す第１から第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。以下の実施の形態ではマスターチップを用いるセミカスタムＩＣに本発明を応用した例を示す。ここで「トランジスタ」とは電界効果トランジスタ（ＦＥＴ）、バイポーラトランジスタ（ＢＪＴ）、静電誘導トランジスタ（ＳＩＴ）等を含み得るが、以下の実施の形態においてはＦＥＴ、特にｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタに本発明を応用した例を示している。また「電源配線」は接地配線（低位電源配線）と高位電源配線の両方を含むものとする。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係るマスターチップ４０には図１に示すように、ＮＡＮＤ、ＮＯＲ、ＮＯＴなどの基本論理回路を作るための基本セル１２Ａ， １２Ｂ， １２Ｃ， １２Ｄ， １２Ｅ， １２Ｆ，・・・・・， １１２Ａ， １１２Ｂ， １１２Ｃ， １１２Ｄ， １１２Ｅ， １１２Ｆ，・・・・・， １１３Ａ， １１３Ｂ， １１３Ｃ， １１３Ｄ， １１３Ｅ， １１３Ｆ，・・・・・， １１４Ａ， １１４Ｂ， １１４Ｃ， １１４Ｄ， １１４Ｅ， １１４Ｆ，・・・・・それぞれが配列され、ゲートアレイを構成している。またマスターチップ４０には低位電源配線１０Ａと高位電源配線１１Ａがそれぞれ対をなして基本セル１２Ａ， １２Ｃ， １２Ｅ，・・・・・それぞれから構成されるセル列を貫くように配置されている。同様に、低位電源配線１０Ｂと高位電源配線１１Ｂは基本セル１２Ｂ， １２Ｄ， １２Ｆ，・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｃと高位電源配線１１Ｃは基本セル１１２Ａ， １１２Ｃ， １１２Ｅ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｄと高位電源配線１１Ｄは基本セル１１２Ｂ， １１２Ｄ， １１２Ｆ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｅと高位電源配線１１Ｅは基本セル１１３Ａ， １１３Ｃ， １１３Ｅ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｆと高位電源配線１１Ｆは基本セル１１３Ｂ， １１３Ｄ， １１３Ｆ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｇと高位電源配線１１Ｇは基本セル１１４Ａ， １１４Ｃ， １１４Ｅ， ・・・・・それぞれから構成されるセル列を、低位電源配線１０Ｈと高位電源配線１１Ｈは基本セル１１４Ｂ， １１４Ｄ， １１４Ｆ， ・・・・・それぞれから構成されるセル列をそれぞれ貫くように配置されている。
【００１０】
マスターチップ４０周辺部にはＩ／Ｏセル１０３Ａ， １０３Ｂ， １０３Ｃ，・・・・・， １０４Ａ， １０４Ｂ， １０４Ｃ，・・・・・， １０５Ａ， １０５Ｂ， １０５Ｃ，・・・・・， １０６Ａ， １０６Ｂ， １０６Ｃ，・・・・・それぞれが配置され、配線マスクにより各端子ごとに入力バッファ、出力バッファ、双方向バッファなどを構成することができる。
【００１１】
図２は図１に示した隣接する基本セル１２Ａ， １２Ｃ及び基本セル１２Ｂ， １２Ｄの一部を拡大して示した平面図である。図２の拡大平面図に示すように、図１のマスターチップ４０の基本セル１２Ａ， １２Ｃ， １２Ｅ，・・・・・それぞれの下部にはｐウェル６Ａとｎウェル１６Ａが低位電源配線１０Ａ及び高位電源配線１１Ａと平行方向に貫通するよう共通領域で形成されている。基本セル１２ＡはｎチャネルＭＯＳトランジスタ１００Ａ、ｐチャネルＭＯＳトランジスタ１０１Ａ、ｐウェル６Ａに対して設けられたｐ＋型のコンタクト領域４４１Ａ、ｎウェル１６Ａに対して設けられたｎ＋型のコンタクト領域３３１Ａを備える。ｎチャネルＭＯＳトランジスタ１００Ａはゲート電極２４Ａ、ソース領域３Ａ、ドレイン領域４Ａを有し、ｐチャネルＭＯＳトランジスタ１０１Ａはゲート電極２５Ａ、ソース領域１３Ａ、ドレイン領域１４Ａを有する。ｎチャネルＭＯＳトランジスタ１００Ａ、ｐチャネルＭＯＳトランジスタ１０１Ａのそれぞれの周囲は素子分離絶縁層５で囲まれている。基本セル１２ＣはｎチャネルＭＯＳトランジスタ１００Ｃ、ｐチャネルＭＯＳトランジスタ１０１Ｃ、ｐウェル６Ａに対して設けられたｐ＋型のコンタクト領域４４１Ｃ、ｎウェル１６Ａに対して設けられたｎ＋型のコンタクト領域３３１Ｃを備える。ｎチャネルＭＯＳトランジスタ１００Ｃ、ｐチャネルＭＯＳトランジスタ１０１Ｃのそれぞれの周囲は素子分離絶縁層５で囲まれている。
【００１２】
なお図２には、図１の基本セル１２Ｂ， １２Ｄ， １２Ｆ，・・・・・それぞれの下部を貫通するよう共通領域で形成されているｐウェル６Ｂの一部と、低位電源配線１０Ｂ、基本セル１２Ｂ， １２Ｄの一部であるソース領域３Ｂ， ３Ｄ、ゲート電極２４Ｂ， ２４Ｄ、ｐウェル６Ｂに対して設けられたｐ＋型のコンタクト領域４４１Ｂ， ４４１Ｄそれぞれも示されている。なお、基本セル１２Ａ〜１２Ｄの表面は層間絶縁膜で覆われているが、図２においてはこれを透視して示している。
【００１３】
次に、第１の実施の形態に係る半導体集積回路を構成するゲートアレイの一部の平面図が図３であり、これは図２に示したマスターチップの基本セル１２Ａ， １２Ｃそれぞれの層間絶縁膜の上に金属配線層を設けＣＭＯＳインバータ回路２Ａを構成した例である。また図３に示したＡ−Ａ方向から見たゲートアレイの断面図が図４である。なお図３の平面図は、図４の断面図に示す第１の層間絶縁膜（最下層の層間絶縁膜）６０及び第２の層間絶縁膜１６０より上の多層配線層を透視して示している。
【００１４】
図４に示すように、ＣＭＯＳインバータ回路２Ａは素子分離絶縁層５Ａ， ５Ｃそれぞれの表面近傍内部に埋め込まれた低位電源配線１０Ａ及び高位電源配線１１Ａ、半導体基板１上に配置された第１の層間絶縁膜６０、低位電源配線１０Ａ及び高位電源配線１１Ａから第１の層間絶縁膜６０上に配置された接続配線１５Ａ， １１５Ａを経由してｎチャネルＭＯＳトランジスタ１００Ａ及びｐチャネルＭＯＳトランジスタ１０１Ａに電源電圧を伝達する電流経路、第１の層間絶縁膜６０上に配置された第１層出力配線３５Ａ及び図３に示す第１層入力配線５３Ａを備えｎチャネルＭＯＳトランジスタ１００ＡとｐチャネルＭＯＳトランジスタ１０１Ａに電気信号を入出力する信号配線を備える。
【００１５】
ここで図４の断面図に示すように、ゲート電極２４Ａ， ２５Ａそれぞれはｐウェル６Ａ及びｎウェル１６Ａの表面上中央に配置されたゲート絶縁膜２３Ａ， １２３Ａの上に配置されている。またｎチャネルＭＯＳトランジスタ１００Ａ及びｐチャネルＭＯＳトランジスタ１０１Ａを取り囲む素子分離絶縁層５Ａ， ５Ｂ， ５Ｃは半導体基板１の表面近傍内部に設けられた素子分離溝８Ａ， ８Ｂ， ８Ｃ内部にそれぞれ埋め込まれている。素子分離絶縁層５Ａ〜５Ｃは図４の断面図においては見かけ上、それぞれ孤立して配置されているが、各素子分離絶縁層５Ａ〜５Ｃは図２及び図３の平面図に示すように一体の素子分離絶縁層５となって低位電源配線１０Ａ及び高位電源配線１１Ａを取り囲んでいる。
【００１６】
図３及び図４に示すＣＭＯＳインバータ回路２Ａにおいて、ｎチャネルＭＯＳトランジスタ１００Ａのソース領域３Ａは、低位電源配線１０Ａの上に配置されたビアプラグ２０Ａ、ソース領域３Ａの上に配置されたコンタクトプラグ７Ａ及びビアプラグ２０Ａとコンタクトプラグ７Ａを接続する接続配線１５Ａを備える電流経路により低位電源配線１０Ａに接続される低位電源（ＶＳＳ）から電源電圧を供給される。またｐチャネルＭＯＳトランジスタ１０１Ａのソース領域１３Ａは、高位電源配線１１Ａの上に配置されたビアプラグ１２０Ａ、ソース領域１３Ａの上に配置されたコンタクトプラグ１０７Ａ及びビアプラグ１２０Ａとコンタクトプラグ１０７Ａを接続する接続配線１１５Ａを備える電流経路により高位電源配線１１Ａに接続される高位電源（ＶＤＤ）から電源電圧を供給される。またｐウェル６Ａには、図３に示すビアプラグ２２０Ａ、接続配線２１５Ａ、コンタクトプラグ２０７Ａ及びｐ＋型のコンタクト領域４４１Ｃを経由して低位電源配線１０Ａに接続される低位電源配線（ＶＳＳ）より電源電圧が供給され、ｎウェル１６Ａにはビアプラグ２２１Ａ、接続配線３１５Ａ、コンタクトプラグ３０７Ａ及びｎ＋型のコンタクト領域３３１Ｃを経由して高位電源配線１１Ａに接続される高位電源（ＶＤＤ）より電源電圧が供給される。
【００１７】
さらに、ＣＭＯＳインバータ回路２ＡのｎチャネルＭＯＳトランジスタ１００Ａ及びｐチャネルＭＯＳトランジスタ１０１Ａは、ドレイン領域４Ａ， １４Ａそれぞれの上に配置されたコンタクトプラグ１７Ａ， １１７Ａ、第１の層間絶縁膜６０の上に配置され、コンタクトプラグ１７Ａ， １１７Ａそれぞれを接続する第１層出力配線３５Ａを備える信号配線と、ゲート電極２４Ａ， ２５Ａそれぞれの上に配置されたコンタクトプラグ２６Ａ， １２６Ａ、コンタクトプラグ２６Ａ， １２６Ａそれぞれを接続する第１層入力配線５３Ａを備える信号配線によってそれぞれ接続される。
【００１８】
このような回路構成をとることにより、図３及び図４に示すＣＭＯＳインバータ回路２Ａに第１層信号配線１３５Ｂ、入力端子６７Ａ、第１層入力配線５３Ａ及びコンタクトプラグ２６Ａ， １２６Ａそれぞれを介してゲート電極２４Ａ， ２５Ａに高電位信号が供給されると、ｎチャネルＭＯＳトランジスタ１００Ａはオン状態、ｐチャネルＭＯＳトランジスタ１０１Ａはオフ状態となり、ＣＭＯＳインバータ回路２Ａは、コンタクトプラグ１７Ａ、第１層出力配線３５Ａ及び出力端子６８Ａそれぞれを介して低電位信号を第１層信号配線１３５Ａに出力する。
【００１９】
なお、図３及び図４には図１に示した基本セル１２Ａに隣接する基本セル１２Ｂの一部であるｐウェル６Ｂ、ゲート絶縁膜２３Ｂ、ゲート電極２４Ｂ、ソース領域３Ｂ、低位電源配線１０Ｂと、基本セル１２Ｂの上部に配置された金属配線層の一部であるビアプラグ２０Ｂ、コンタクトプラグ７Ｂ、接続配線１５Ｂ、コンタクトプラグ２６Ｂ、第１層入力配線５３Ｂも示されている。図３に示すゲートアレイにおいて、以上説明した以外の構成要素の配置等は図２と同じであるので説明は省略する。
【００２０】
さらに図４において半導体基板１の上部には多層配線層が配置されており、接続配線１５Ａ， １５Ｂ， １１５Ａ及び第１層出力配線３５Ａの上部に第２の層間絶縁膜１６０が配置され、第１層出力配線３５Ａの上に第２の層間絶縁膜１６０を貫くビアプラグ２１７が配置される。第２の層間絶縁膜１６０の上には、第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃそれぞれが配置される。また、第２層信号配線２３５Ｂはビアプラグ２１７と接している。さらに第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃの上部には、第３の層間絶縁膜２６０が配置される。第２層信号配線２３５Ａの上には、第３の層間絶縁膜２６０を貫くビアプラグ３１７が配置される。第３の層間絶縁膜２６０の上には、第３層信号配線３３５Ａ， ３３５Ｂそれぞれが配置される。第３層信号配線３３５Ａはビアプラグ３１７と接している。さらに第３層信号配線３３５Ａ， ３３５Ｂの上部には第４の層間絶縁膜３６０が配置される。第３層信号配線３３５Ａの上には第４の層間絶縁膜３６０を貫くビアプラグ４１７Ａが配置され、第３層信号配線３３５Ｂの上には第４の層間絶縁膜３６０を貫くビアプラグ４１７Ｂが配置される。第４の層間絶縁膜３６０の上には、第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃそれぞれが配置される。第４層信号配線４３５Ａ， ４３５Ｃそれぞれはビアプラグ４１７Ａ， ４１７Ｂと接している。第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃの上部には第５の層間絶縁膜４６０が配置される。第４層信号配線４３５Ｂの上には第５の層間絶縁膜４６０を貫くビアプラグ５１７が配置される。第５の層間絶縁膜４６０の上には第５層信号配線５３５が配置される。第５層信号配線５３５はビアプラグ５１７と接している。さらに、第５層信号配線５３５の上部にはパッシベーション膜５６０が配置される。
【００２１】
なお図２乃至図４においては、半導体基板１の材料として単結晶シリコン（Ｓｉ）等が使用できる。低位電源配線１０Ａ， １０Ｂ、高位電源配線１１Ａ、ビアプラグ２０Ａ， ２０Ｂ， １２０Ａ， ２１７， ２２０Ａ， ２２１Ａ， ３１７， ４１７Ａ， ４１７Ｂ， ５１７、コンタクトプラグ７Ａ， ７Ｂ， １７Ａ， ２６Ａ， ２６Ｂ， １０７Ａ， １１７Ａ， １２６Ａ， ２０７Ａ， ３０７Ａ、接続配線１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａ、第１層入力配線５３Ａ， ５３Ｂ、第１層出力配線３５Ａ、入力端子６７Ａ， 出力端子６８Ａ、第１層信号配線１３５Ａ， １３５Ｂ、第２層信号配線２３５Ａ〜２３５Ｃ、第３層信号配線３３５Ａ， ３３５Ｂ、第４層信号配線４３５Ａ〜４３５４Ｃ及び第５層信号配線５３５それぞれに用いる材料としてはアルミニウム（Ａｌ）、銅（Ｃｕ）等の金属、アルミニウム合金（Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等）、或いはモリブデン（Ｍｏ）やタングステン（Ｗ）等の高融点金属、またはこれら高融点金属のシリサイド（ＭｏＳｉ２， ＷＳｉ２等）等が使用できる。またゲート電極２４Ａ， ２４Ｂ， ２４Ｃ， ２４Ｄ， ２５Ａ， ２５Ｃそれぞれには、例えば多結晶シリコンからなる単層膜、または多結晶シリコン膜上にシリサイド膜を積層した２層膜がそれぞれ使用できる。素子分離絶縁層５， ５Ａ， ５Ｂ， ５Ｃ、ゲート絶縁膜２３Ａ， ２３Ｂ， １２３Ａ及び第１の層間絶縁膜６０、第２の層間絶縁膜１６０， 第３の層間絶縁膜２６０， 第４の層間絶縁膜３６０， 第５の層間絶縁膜４６０及びパッシベーション膜５６０それぞれの材料としては、二酸化ケイ素（ＳｉＯ２）、炭素或いはフッ素を添加した一酸化ケイ素（ＳｉＯＣ， ＳｉＯＦ）等の無機系絶縁材料や、二酸化ケイ素水素シルセスキオキサン（ＨＳＱ）、その他有機系ポリマ等のいわゆる低誘電体（ｌｏｗ−ｋ）材料等が使用できる。
【００２２】
以上示したように、第１の実施の形態に係る半導体集積回路を構成するマスターチップ４０は図１に示したように低位電源配線１０Ａ〜１０Ｈ、高位電源配線１１Ａ〜１１Ｈそれぞれをあらかじめ備えているため、マスターチップ４０の基本セル１２Ａ， １２Ｂ， １２Ｃ， １２Ｄ， １２Ｅ， １２Ｆ，・・・・・， １１２Ａ， １１２Ｂ， １１２Ｃ， １１２Ｄ， １１２Ｅ， １１２Ｆ，・・・・・， １１３Ａ， １１３Ｂ， １１３Ｃ， １１３Ｄ， １１３Ｅ， １１３Ｆ，・・・・・， １１４Ａ， １１４Ｂ， １１４Ｃ， １１４Ｄ， １１４Ｅ， １１４Ｆ，・・・・・に金属配線層を配置してゲートアレイを構成する際、信号配線の配線自由度を高くすることが可能である。従来マスターチップに配置された基本セルのトランジスタに電源電圧を供給するには、半導体基板上部に配置された多層配線層の最上層に配置された電源配線から複数のビアプラグや各層の配線を経由する必要があったため、多層配線層における信号配線の配線自由度が低くならざるを得なかった。しかし、第１の実施の形態に係る図２の基本セル１２Ａ， １２Ｃそれぞれに金属配線層を配置して構成された図３及び図４に示したゲートアレイは、半導体基板１に埋め込まれた低位電源配線１０Ａ及び高位電源配線１１Ａよりビアプラグ２０Ａ， １２０Ａ、接続配線１５Ａ， １１５Ａ及びコンタクトプラグ７Ａ， １０７Ａを備える電流経路を経由してそれぞれソース領域３Ａ， １３Ａに電源電圧を供給することが可能であり、またビアプラグ２２０Ａ， ２２１Ａ、接続配線２１５Ａ， ３１５Ａ及びコンタクトプラグ２０７Ａ， ３０７Ａを備える電流経路のみを経由してそれぞれコンタクト領域４４１Ｃ， ３３１Ｃに電源電圧を供給することが可能である。そのため図３に示すように、第１層配線層において接続配線１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａそれぞれが存在する領域以外は半導体素子間を接続する信号配線を配置することが可能であるので、信号配線の配線自由度が上昇し、第１層信号配線１３５Ａ， １３５Ｂのように第１層配線のみで隣接する基本セルに向かって信号配線を配線することも可能となる。さらに、図４の断面図に示したように、第１層配線層より上の配線層は、全て信号配線のために利用することが可能となる。
【００２３】
またこのような構造をとることにより、図３及び図４に示したゲートアレイは従来と比較して低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａとソース領域３Ａ， ３Ｂ， １３Ａ或いはコンタクト領域４４１Ｃ， ３３１Ｃが短い電流経路でそれぞれ電気的に接続されるため、配線抵抗の低減と接地電圧の上昇を抑制することも可能となる。
【００２４】
次に図５から図２６の工程断面図を用いて、図４に示したゲートアレイの製造方法を説明する。
【００２５】
（ａ）まず図５に示すように、半導体基板１の表面に熱酸化膜（ＳｉＯ２膜）８０を形成させる。次にレジスト膜２１を塗布し、これをフォトリソグラフィー技術によりパターニングして開口８３Ａ， ８３Ｂ， ８３Ｃそれぞれを形成させる。
【００２６】
（ｂ）レジスト膜２１をマスクとして熱酸化膜８０を異方性エッチング法でパターニングし、レジスト膜２１を除去後、パターニングされた熱酸化膜８０をマスクとして半導体基板１を異方性エッチング法で選択的に除去し、図６に示すように素子分離溝８Ａ， ８Ｂ， ８Ｃをそれぞれ形成させる。
【００２７】
（ｃ）化学的気相堆積法（ＣＶＤ法）により図７に示すように絶縁層８１を素子分離溝８Ａ〜８Ｃそれぞれの内部が充填されるように堆積させた後、図８に示すように絶縁層８１及び熱酸化膜８０を半導体基板１が表出するまで化学機械研磨法（ＣＭＰ法）で研磨除去し、素子分離絶縁層５Ａ， ５Ｂ， ５Ｃを半導体基板１に埋め込む。
【００２８】
（ｄ）図９に示すようにレジスト膜１２１を塗布し、これをリソグラフィー技術によりパターニングして開口８６Ａ， ８６Ｂをそれぞれ形成させる。開口８６Ａ， ８６Ｂそれぞれよりボロン（Ｂ＋）等のｐ型不純物イオンを半導体基板１内部に選択的に注入した後、レジスト膜１２１を剥離剤等で除去する。
【００２９】
（ｅ）再度図１０に示すようにレジスト膜１２２を半導体基板１に塗布し、これをリソグラフィー技術によりパターニングして開口８７を形成させる。開口８７より燐（Ｐ＋）やヒ素（Ａｓ＋）等のｎ型不純物イオンを半導体基板１内部に選択的に注入した後、レジスト膜１２２を剥離剤等で除去する。
【００３０】
（ｆ）イオン注入された不純物イオンを熱処理（ドライブイン）後、ドライブイン等で半導体基板１の表面に形成された熱酸化膜を除去し、図１１に示すようにｐウェル６Ａ， ６Ｂ及びｎウェル１６Ａをそれぞれ半導体基板１内部に形成させる。
【００３１】
（ｇ）半導体基板１の表面に熱酸化によりゲート絶縁膜（ゲート酸化膜）２３Ａ， ２３Ｂ， １２３Ａをそれぞれ形成させ、さらにＣＶＤ法により多結晶シリコン膜を堆積させる。次にリソグラフィー法及び異方性エッチング法により多結晶シリコン膜を選択的除去し、ゲート電極２４Ａ， ２４Ｂ， ２５Ａをそれぞれ図１２に示すように形成させる。
【００３２】
（ｈ）図１３に示すように半導体基板１にレジスト膜１２４を塗布し、リソグラフィー法により開口１８６Ａ， １８６Ｂをそれぞれ形成させ、開口１８６Ａ， １８６Ｂよりｐウェル６Ａ， ６Ｂそれぞれに燐（Ｐ＋）やヒ素（Ａｓ＋）等のｎ型不純物イオンをゲート電極２４Ａ， ２４Ｂをマスクとしてゲート絶縁膜２３Ａ， ２３Ｂを通して選択的に注入後、ゲート絶縁膜２３Ａ， ２３Ｂそれぞれを選択的にエッチング除去し、レジスト膜１２４も剥離剤等で除去する。
【００３３】
（ｉ）図１４に示すように再度レジスト膜２２４を半導体基板１に塗布し、リソグラフィー法により開口１８７を形成させ、開口１８７よりｎウェル１６Ａにボロン（Ｂ＋）等のｐ型不純物イオンをゲート電極２５Ａをマスクとしてゲート絶縁膜１２３Ａを通して選択的に注入後、ゲート絶縁膜１２３Ａを選択的にエッチング除去し、レジスト膜２２４も剥離剤等で除去する。
【００３４】
（ｊ）熱処理により不純物イオンを活性化し、かつ拡散させて図１５に示すようにｎ＋型のソース領域３Ａ， ３Ｂ、ｎ＋型のドレイン領域４Ａ、ｐ＋型のソース領域１３Ａ及びｐ＋型のドレイン領域１４Ａをそれぞれ形成させ、半導体基板１の表面近傍に図４に示したｎチャネルＭＯＳトランジスタ１００Ａ及び ｐチャネルＭＯＳトランジスタ１０１Ａそれぞれが形成される。
【００３５】
（ｋ）図１６に示すように、レジスト膜２２６を半導体基板１の表面に塗布し、リソグラフィー法により開口８８Ａ， ８８Ｂ， ８８Ｃをそれぞれ形成させる。
【００３６】
（ｌ）開口８８Ａ， ８８Ｂ， ８８Ｃそれぞれより素子分離絶縁層５Ａ， ５Ｃの部分を異方性エッチング法により選択的に除去し、図１７に示すようなＵ溝１８Ａ， １８Ｂ， １８Ｃをそれぞれ形成させる。
【００３７】
（ｍ）スパッタリング法や蒸着法によりＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体を絶縁層８１の表面から堆積後、絶縁層８１上に堆積した余分な導電体をＣＭＰ法で研磨除去し、図１８に示すように開口８８Ａ， ８８Ｂ， ８８Ｃ及びＵ溝１８Ａ， １８Ｂ， １８Ｃそれぞれの内部を導電体２２Ａ， ２２Ｂ， ２２Ｃで充填する。
【００３８】
（ｎ）導電体２２Ａ〜２２Ｃを半導体基板１の表面と同じ高さまで異方性エッチングにより除去後、レジスト膜２２６を剥離剤等で除去することにより図１９に示す低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａそれぞれが素子分離絶縁層５Ａ， ５Ｃに埋め込まれる。
【００３９】
（ｏ）ＣＶＤ法等により第１の層間絶縁膜６０を半導体基板１の表面上から堆積させ、表面をＣＭＰ法で平坦化処理し図２０に示すマスターチップがまず完成する。
【００４０】
（ｐ）次に、図２１に示すように接続孔（ビアホール）３０Ａ， ３０Ｂ， １３０Ａ及び接続孔（コンタクトホール）３１Ａ， ３１Ｂ， ３２Ａ， １３１Ａ， １３２Ａそれぞれをリソグラフィー法及び異方性エッチング法により第１の層間絶縁膜６０に形成する。
【００４１】
（ｑ）スパッタリング法、蒸着法等によりビアホール３０Ａ， ３０Ｂ， １３０Ａ及びコンタクトホール３１Ａ， ３１Ｂ， ３２Ａ， １３１Ａ， １３２Ａそれぞれを高融点金属（Ｗ， Ｍｏ等）等の導電体で充填後、第１の層間絶縁膜６０上に堆積した余分な導電体をＣＭＰ法で研磨除去し、図２２に示すようにビアプラグ２０Ａ， ２０Ｂ， １２０Ａ及びコンタクトプラグ７Ａ， ７Ｂ， １７Ａ， １０７Ａ， １１７Ａをそれぞれ形成させる。
【００４２】
（ｒ）スパッタリング法、蒸着法等により第１の層間絶縁膜６０上にＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体を堆積させ、ＣＭＰ法で表面を平坦化した後リソグラフィー法及び異方性エッチング法により選択的除去し、図２３に示す接続配線１５Ａ， １５Ｂ， １１５Ａ及び第１層出力配線３５Ａそれぞれを形成する。さらに接続配線１５Ａ， １５Ｂ， １１５Ａ及び第１層出力配線３５Ａの上部に第２の層間絶縁膜１６０をＣＶＤ法で堆積させ、ＣＭＰ法で表面を平坦化させる。
【００４３】
（ｓ）リソグラフィー法及び異方性エッチング法により第２の層間絶縁膜１６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図２４に示すビアプラグ２１７を形成する。次にスパッタリング法又は蒸着法により導電層を第２の層間絶縁膜１６０の上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃそれぞれを形成する。さらに、第２層信号配線２３５Ａ， ２３５Ｂ， ２３５Ｃの上部にＣＶＤ法で第３の層間絶縁膜２６０を堆積させ、ＣＭＰ法で表面を平坦化処理する。
【００４４】
（ｔ）リソグラフィー法及び異方性エッチング法により第３の層間絶縁膜２６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図２５に示すビアプラグ３１７を形成する。次にスパッタリング法又は蒸着法により導電層を第３の層間絶縁膜２６０上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第３層信号配線３３５Ａ， ３３５Ｂそれぞれを形成する。さらに、第３層信号配線３３５Ａ， ３３５Ｂの上部に第４の層間絶縁膜３６０を堆積させ、ＣＭＰ法で表面を平坦化処理する。
【００４５】
（ｕ）リソグラフィー法及びエッチング法により第４の層間絶縁膜３６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図２６に示すビアプラグ４１７Ａ， ４１７Ｂをそれぞれ形成する。次にスパッタリング法又は蒸着法により導電層を第４の層間絶縁膜３６０上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃをそれぞれ形成する。さらに、第４層信号配線４３５Ａ， ４３５Ｂ， ４３５Ｃの上部に第５の層間絶縁膜４６０を堆積させ、ＣＭＰ法で表面を平坦化処理する。
【００４６】
（ｖ）リソグラフィー法及びエッチング法により第５の層間絶縁膜４６０にビアホールを形成し、スパッタリング法又は蒸着法等により導電体をビアホールに充填させた後に表面を平坦化処理し図４に示すビアプラグ５１７を形成する。次にスパッタリング法又は蒸着法により導電層を第５の層間絶縁膜４６０の上に堆積させ、ＣＭＰ法による平坦化、リソグラフィー法及び異方性エッチング法による選択的除去により第５層信号配線５３５を形成する。さらに、第５層信号配線５３５の上部にパッシベーション膜５６０を堆積させ、ＣＭＰ法で表面を平坦化処理し図４に示すゲートアレイが完成する。
【００４７】
なお、上記（ｑ）〜（ｖ）の説明において、金属配線層をスパッタリング法又は蒸着法により形成させる製造方法を記載したが、層間絶縁膜に配線パターンをリソグラフィー法により形成し、Ｃｕをメッキ法により層間絶縁膜に堆積させた後ＣＭＰ法で研磨処理し、Ｃｕ配線を各層間絶縁膜に埋め込むいわゆるＣｕダマスカス配線工程をとる方法でもよい。
【００４８】
（第１の実施の形態の変形例１）
図２７は図２に示した基本セル１２Ａ， １２Ｃそれぞれの変形例を示しており、基本セル１２Ａに配置されたｎチャネルＭＯＳトランジスタは図２と異なり、低位電源配線１０Ａと垂直方向に配置されたゲート電極２４０Ａ， ２４１Ａとゲート電極２４０Ａ， ２５０Ａそれぞれを挟むように配置されたソース・ドレイン領域３３Ａ， ４４Ａ， ５５Ａを備え、ｐチャネルＭＯＳトランジスタは高位電源配線１１Ａと垂直方向に配置されたゲート電極２４１Ａ， ２５１Ａとゲート電極２４１Ａ， ２５１Ａそれぞれを挟むように配置されたソース・ドレイン領域１３３Ａ， １４４Ａ， １５５Ａを備える。同様に基本セル１２Ｃにはゲート電極２４０Ｃ， ２５０Ｃ、ソース・ドレイン領域３３Ｃ， ４４Ｃ， ５５Ｃを備えるｎチャネルＭＯＳトランジスタ及びゲート電極２４１Ｃ， ２５１Ｃ、ソース・ドレイン領域１３３Ｃ， １４４Ｃ， １５５Ｃを備えるｐチャネルＭＯＳトランジスタが配置されている。また、図２７には基本セル１２Ａ， １２Ｃそれぞれに隣接して配置される基本セルの一部であるゲート電極２４０Ｂ， ２４０Ｄ， ２５０Ｂ， ２５０Ｄ及びソース・ドレイン領域３３Ｂ， ３３Ｄ， ４４Ｂ， ４４Ｄ， ５５Ｂ， ５５Ｄも示されている。 図２７の平面図に示した上記以外の構成要素の配置は図２と同じであるので説明は省略する。
【００４９】
以上示したような構成、配置を有するトランジスタを備える基本セル１２Ａ， １２Ｃから構成されるマスターチップにおいても、半導体基板１内部で低位電源配線１０Ａ及び高位電源配線１１Ａとトランジスタが隣接して配置されることから、金属配線層を設置してゲートアレイを構成する際に信号配線の配線自由度を上昇させること等が可能となる。
【００５０】
（第１の実施の形態の変形例２）
図２８に示すゲートアレイの断面図は、図４に示した第１の実施の形態に係る半導体集積回路を構成するゲートアレイの変形例である。図４においては、素子分離絶縁層５Ａ〜５ＣそれぞれがいわゆるＳＴＩ法により半導体基板１の表面近傍内部に埋め込まれているのに対し、図２８に示すゲートアレイは素子分離絶縁層６５Ａ， ６５Ｂ， ６５ＣそれぞれがいわゆるＬＯＣＯＳ法により半導体基板１の表面近傍に部分的に埋め込まれ、低位電源配線１１０Ａ， １１０Ｂ及び高位電源配線１１１Ａそれぞれが素子分離絶縁層６５Ａ， ６５Ｃの表面近傍内部に埋め込まれているところが異なる。その他の構成要素の配置等は図４に示したゲートアレイと同じであるので説明は省略する。
【００５１】
このようにＬＯＣＯＳ法により素子分離絶縁層が形成されたゲートアレイにおいても、第１の実施の形態を適用することにより図４に示したゲートアレイと同様に信号配線の配線自由度の上昇を可能とし、また低位電源（ＶＳＳ）とソース領域３Ａ， ３Ｂ或いは高位電源（ＶＤＤ）とソース領域１３Ａ間の配線抵抗の低減等を可能とする。
【００５２】
（第２の実施の形態）
図２９は第２の実施の形態に係る半導体集積回路を構成するゲートアレイの一部を示す断面図であり、第１の実施の形態に係る図４においては低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａそれぞれが素子分離絶縁層５Ａ， ５Ｃの表面近傍内部に埋め込まれているのに対し、図２９においては低位電源配線７０Ａが素子分離絶縁層５Ａの表面上に、高位電源配線７１Ａ及び低位電源配線７０Ｂが素子分離絶縁層５Ｃの表面上に配置されているところが第１の実施の形態と異なる。よってソース領域３Ａ， ３Ｂそれぞれには低位電源配線７０Ａ， ７０Ｂそれぞれに接続される低位電源（ＶＳＳ）よりビアプラグ２２５Ａ， ２２５Ｂ、接続配線１５Ａ， １５Ｂ及びコンタクトプラグ７Ａ， ７Ｂを備える電流経路を介して電源電圧が供給され、ソース領域１３Ａには高位電源配線７１Ａに接続される高位電源（ＶＤＤ）よりビアプラグ１２５Ａ、接続配線１１５Ａ及びコンタクトプラグ１０７Ａを備える電流経路を介して電源電圧が供給される。その他の構成要素の配置等は図４のゲートアレイと同じであるので説明は省略する。また第２の実施の形態の半導体集積回路に係るマスターチップ及びゲートアレイの平面図は図２及び図３と同一であるので省略する。
【００５３】
なお、図２９において低位電源配線７０Ａ， ７０Ｂ、高位電源配線７１Ａ及びビアプラグ２２５Ａ， ２２５Ｂ， １２５Ａそれぞれに用いる材料としてはＡｌ， Ｃｕ等の金属、Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等のアルミニウム合金、ＭｏやＷ等の高融点金属、或いはこれら高融点金属のシリサイド等が使用できる。
【００５４】
第２の実施の形態に係る半導体集積回路を構成する図２９に示したゲートアレイは、低位電源配線７０Ａ， ７０Ｂ及び高位電源配線７１Ａとソース領域３Ａ， ３Ｂ， １３Ａが短い電流経路で結ばれることから配線抵抗の低減及び接地電圧の上昇の抑制等が可能であり、なおかつ素子分離溝８Ａ〜８Ｃがそれぞれ素子分離絶縁層５Ａ〜５Ｃのみで充填されているため、トランジスタ間の充分な素子分離をも可能とする。
【００５５】
次に図３０から図３２を用いて図２９に示したゲートアレイの製造方法について説明する。
【００５６】
（ａ）まず第１の実施の形態の図５〜図１５の説明に記載した工程を半導体基板１に施した後、図３０に示すようにリソグラフィー法により開口８５Ａ， ８５Ｂ， ８５Ｃを有するレジスト膜９１を半導体基板１の表面上に形成させる。
【００５７】
（ｂ）メッキ法等により開口８５Ａ， ８５Ｂ， ８５ＣそれぞれをＣｕ等の導電体で充填した後、レジスト膜９１上に堆積した余分な導電体をＣＭＰ法により研磨除去し、レジスト膜９１を剥離剤等で除去することにより図３１に示すような低位電源配線７０Ａ， ７０Ｂ及び高位電源配線７１Ａそれぞれを素子分離絶縁層５Ａ， ５Ｃ上に形成させる。
【００５８】
（ｃ）ＣＶＤ法等により第１の層間絶縁膜６０を半導体基板１の上に堆積させ、表面をＣＭＰ法で平坦化処理し、図３２に示すように第２の実施の形態に係るマスターチップがまず完成する。これより後は図２１〜図２６の説明に記載した製造方法により金属配線等を半導体基板１上部に配置し図２９に示した第２の実施の形態に係るゲートアレイが完成する。
【００５９】
（第３の実施の形態）
図３３は第３の実施の形態に係る基本セル３１２Ａ， ３１２Ｃを備えるマスターチップの一部の平面図を示しており、これが図２に示した第１の実施の形態に係るマスターチップの一部の平面図と異なるのは、低位電源配線１０Ａとソース領域３Ａ， ３Ｃ及びコンタクト領域４４１Ａ， ４４１Ｃそれぞれを電気的に接続する埋込配線７３Ａ， ７３Ｃ， ２７３Ａ， ２７３Ｃ、高位電源配線１１Ａとソース領域１３Ａ， １３Ｃ及びコンタクト領域３３１Ａ， ３３１Ｃそれぞれを電気的に接続する埋込配線１７３Ａ， １７３Ｃ， ３７３Ａ， ３７３Ｃ、低位電源配線１０Ｂとソース領域３Ｂ， ３Ｄ及びコンタクト領域４４１Ｂ， ４４１Ｄそれぞれを電気的に接続する埋込配線７３Ｂ， ７３Ｄ， ２７３Ｂ， ２７３Ｄが配置されている点である。その他の構成要素等の配置については図２のマスターチップと同じであるので説明は省略する。
【００６０】
次に第３の実施の形態に係る半導体集積回路を構成するゲートアレイの一部の平面図が図３４であり、これは図３３に示したマスターチップの基本セル３１２Ａの層間絶縁膜の上に金属配線層を設けてＣＭＯＳインバータ回路３０２Ａを有するゲートアレイを構成した例であり、また図３４のＡ−Ａ方向から見た断面図を図３５に示す。なお図３４の平面図は図３５の断面図に示す第１の層間絶縁膜６０及び第２の層間絶縁膜１６０より上の配線層を透視して示している。図３３のマスターチップの平面図に示したように埋込配線７３Ａ〜７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ〜２７３Ｄ， ３７３Ａ， ３７３Ｃそれぞれがマスターチップにあらかじめ配置されているため、第１の実施の形態に係る図３及び図４に示したゲートアレイで配置されていたビアプラグ２０Ａ， ２０Ｂ， １２０Ａ， ２２０Ａ， ２２１Ａ、接続配線１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａ及びコンタクトプラグ７Ａ， ７Ｂ， １０７Ａ， ２０７Ａ， ３０７Ａは図３４及び図３５に示すゲートアレイには配置されていない。その他の金属配線層の構成要素の配置等は図３及び図４に示したゲートアレイと同じであるので説明は省略する。
【００６１】
なお、埋込配線７３Ａ〜７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ〜２７３Ｄ， ３７３Ａ， ３７３Ｃそれぞれに用いる材料としては、Ａｌ， Ｃｕ等の金属、Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等のアルミニウム合金、ＭｏやＷ等の高融点金属、或いはこれら高融点金属のシリサイド等が使用できる。
【００６２】
以上説明したような構造をとることにより、第３の実施の形態に係る半導体集積回路を構成する図３２に示したマスターチップは金属配線層を配置してゲートアレイを構成する際に電源用の配線を配置する必要がなく、信号配線の配線自由度を高くすることが可能となる。そのため第１層配線層においても信号配線の配線自由度を上昇させることが可能となる。また低位電源配線或いは高位電源配線とトランジスタが複雑な電流経路を経ることなく埋込配線７３Ａ〜７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ〜２７３Ｄ， ３７３Ａ， ３７３Ｃそれぞれで接続されることから配線抵抗の低減が可能となり、また接地電圧の上昇を抑制することも可能となる。
【００６３】
次に図３６から図４０を用いて図３５に示したゲートアレイの製造方法について説明する。
【００６４】
（ａ）まず第１の実施の形態の図５〜図１９の説明に記載した工程を半導体基板１に施した後、図３６に示すように半導体基板１の表面にリソグラフィー法により開口８４Ａ， ８４Ｂ， ８４Ｃそれぞれを有するレジスト膜６１を形成させる。
【００６５】
（ｂ）開口８４Ａ〜８４Ｃそれぞれから表出する部分の素子分離絶縁層５Ａ， ５Ｃそれぞれを異方性エッチング法等により選択的に除去し、図３７に示すように凹部３８Ａ， ３８Ｂ， ３８Ｃをそれぞれ形成させる。
【００６６】
（ｃ）スパッタリング法や蒸着法によりＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体をレジスト膜６１の表面から堆積させ、余分な導電体をＣＭＰ法で研磨除去し図３８に示すように凹部３８Ａ〜３８Ｃ及び開口８４Ａ〜８４Ｃ内部をそれぞれ導電体２２Ａ， ２２Ｂ， ２２Ｃで充填する。
【００６７】
（ｄ）導電体２２Ａ〜２２Ｃを半導体基板１の表面と同じ高さまで異方性エッチングにより除去後、レジスト膜６１を剥離剤等で除去することにより、図３９に示すように凹部３８Ａ， ３８Ｂ， ３８Ｃそれぞれの内部に埋込配線７３Ａ， １７３Ａ， ７３Ｂが埋め込まれる。
【００６８】
（ｅ）ＣＶＤ法等により第１の層間絶縁膜６０を半導体基板１の表面上から堆積させ、表面をＣＭＰ法で平坦化処理し図４０に示す第３の実施の形態に係るマスターチップがまず完成する。さらに図２１〜図２６の説明に記載した製造方法により金属配線層を配置し図３５に示したゲートアレイが完成する。
【００６９】
（第４の実施の形態）
図４１は第４の実施の形態に係るマスターチップの一部の平面拡大図で、基本セル４２Ａ， ４２Ｃそれぞれを示しており、第４の実施の形態に係る半導体集積回路を構成するゲートアレイの一部の平面図が図４２である。これは図４１に示した基本セル４２Ａ， ４２Ｃの層間絶縁膜の上に金属配線層を設けたものであり、図４２のＡ−Ａ方向から見た断面図が図４３である。第１の実施の形態に係るマスターチップ及びゲートアレイでは図４に示したように低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａが素子分離絶縁層５Ａ， ５Ｃそれぞれの表面近傍内部に配置されることから、図２及び図３の平面図において低位電源配線１０Ａ， １０Ｂ及び高位電源配線１１Ａが素子分離絶縁層５に囲まれて表出しているのに対し、第４の実施の形態に係るマスターチップ及びゲートアレイは図４３に示すように低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれが素子分離絶縁層５Ａ， ５Ｃの内部に埋め込まれているため、図４１及び図４２の平面図においてマスターチップの表面に表出していない点がまず異なる。
【００７０】
そのため図４１に示すマスターチップは、低位電源配線１７０Ａに対して設けられた基板内接続部２４２Ａ， ２４３Ａ， ２４２Ｃ， ２４３Ｃ、高位電源配線１７１Ａに対して設けられた基板内接続部３４２Ａ， ３４３Ａ， ３４２Ｃ， ３４３Ｃ及び低位電源配線１７０Ｂに対して設けられた基板内接続部２４２Ｂ， ２４３Ｂ， ２４２Ｄ， ２４３Ｄを備え、金属配線を配置してゲートアレイを構成する際の電源電流経路を確保している。
【００７１】
よって図４３のゲートアレイの断面図においては、ソース領域３Ａ， ３Ｂそれぞれには低位電源配線１７０Ａ， １７０Ｂに接続される低位電源（ＶＳＳ）より基板内接続部２４２Ａ， ２４２Ｂ、ビアプラグ２０Ａ， ２０Ｂ、接続配線１５Ａ， １５Ｂ及びコンタクトプラグ７Ａ， ７Ｂそれぞれを経由して電源電圧が供給される。また、ソース領域１３Ａには高位電源配線１７１Ａに接続される高位電源（ＶＤＤ）より基板内接続部３４２Ａ、ビアプラグ１２０Ａ、接続配線１１５Ａ及びコンタクトプラグ１０７Ａそれぞれを経由して電源電圧が供給される。図４１乃至図４３において、その他の構成要素等の配置は図２乃至図４と同じであるので説明は省略する。
【００７２】
なお、低位電源配線１７０Ａ， １７０Ｂ、高位電源配線１７１Ａ及び基板内接続部２４２Ａ〜２４２Ｄ， ３４２Ａ， ３４２Ｃ， ２４３Ａ〜２４３Ｄ， ３４３Ａ， ３４３Ｃそれぞれに用いる材料としては、Ａｌ， Ｃｕ等の金属、Ａｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等のアルミニウム合金、ＭｏやＷ等の高融点金属、或いはこれら高融点金属のシリサイド等が使用できる。
【００７３】
第４の実施の形態に係るマスターチップは、図４１乃至図４３に示したように低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれが素子分離絶縁層５の内部に埋込まれていることから金属配線層を設置する際に信号配線の配線自由度の上昇を可能とするとと共に、低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａと金属配線層との配線間容量を低減させることも可能となる。
【００７４】
次に図４４から図４９の工程断面図を用いて、図４３に示したゲートアレイの製造法を説明する。
【００７５】
（ａ）第１の実施の形態の図５〜図１９の説明の記載と同様の製造方法により、図４４に示すように半導体基板１に素子分離絶縁層５Ａ〜５Ｃ、トランジスタ等を形成し、素子分離絶縁層５Ａ， ５Ｃに導電体４３Ａ， ４３Ｂ， ４３Ｃを埋め込む。
【００７６】
（ｂ）レジスト膜１６１を半導体基板１表面に形成後リソグラフィー法により導電体４３Ａ〜４３Ｃが表出するようにパターニングし、導電体４３Ａ〜４３Ｃそれぞれを表面から異方性エッチングで選択的除去し図４５に示すように低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれを素子分離絶縁層５Ａ， ５Ｃ内部に形成させる。
【００７７】
（ｃ）再度絶縁体をＣＶＤ法によりレジスト膜１６１の表面から堆積させた後、ＣＭＰ法でレジスト膜１６１上に堆積した余分な絶縁体を研磨除去する。次にレジスト膜１６１の開口部から低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａ上に堆積した絶縁体を半導体基板１の表面界面と同じ高さまで異方性エッチングにより除去し、レジスト膜１６１を除去することにより、図４６に示すように素子分離溝８Ａ， ８Ｃの内部に低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａそれぞれが周囲を素子分離絶縁層５Ａ， ５Ｃで取り囲まれるようにして埋め込まれる。
【００７８】
（ｄ）半導体基板１表面にレジスト膜２６１を塗布後リソグラフィー法によりパターニングし、素子分離絶縁層５Ａ， ５Ｃ表面から低位電源配線１７０Ａ， １７１Ａ及び高位電源配線１７０Ｂそれぞれに向かって異方性エッチングにより基板内接続孔２９Ａ， ２９Ｂ， ２９Ｃを図４７に示すように形成させる。
【００７９】
（ｅ）スパッタリング法や蒸着法によりＡｌ又はＡｌ−Ｓｉ， Ａｌ−Ｃｕ−Ｓｉ等の導電体を基板内接続孔２９Ａ〜２９Ｃ内部に充填するように堆積させ、ＣＭＰ法でレジスト膜２６１上に堆積した余分な導電体を研磨除去する。次に低位電源配線１７０Ａ， １７０Ｂ及び高位電源配線１７１Ａ上に堆積した導電体を異方性エッチングにより半導体基板１の表面界面と同じ高さまで除去し、図４８に示すように基板内接続部２４２Ａ， ３４２Ａ， ２４２Ｂそれぞれを形成させる。
【００８０】
（ｆ）半導体基板１表面にＣＶＤ法等により図４９に示すように第１の層間絶縁膜６０を堆積させ、表面をＣＭＰ法で平坦化処理し第４の実施の形態に係るマスターチップがまず完成する。さらに図２１〜図２６の説明に記載した製造方法により金属配線層を配置し、図４３に示したゲートアレイが完成する。
【００８１】
（その他の実施の形態）
上記のように、本発明は第１から第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００８２】
既に述べた第１乃至第４の実施の形態においては、ＣＭＯＳインバータ回路を備える半導体集積回路に本発明を実施した形態について説明したが、本発明は単体のｎＭＯＳＦＥＴからなる論理回路、ｐＭＯＳＦＥＴからなる論理回路、ＨＥＭＴ論理回路、ＳＩＴ論理回路、化合物半導体からなる論理回路、ＨＢＴ論理回路にも実施可能である。つまり、主電極領域を備えるトランジスタであり、主電極領域が高位電源或いは低位電源に接続される必要があるものであれば、本発明を適用することにより、第１から第４の実施の形態に開示したように、電源配線の電気抵抗を低下させ、信号配線の配線自由度を上昇させることが可能となる。この場合、第１乃至第４の実施の形態に示したようにＭＯＳトランジスタに本発明を実施する場合には、主電極領域はソース領域又はドレイン領域のいずれかを意味するが、バイポーラトランジスタの場合、主電極領域とはエミッタ領域又はコレクタ領域のいずれかを意味する。なお、主電極領域表面をシリサイド化する等の半導体集積回路の高速化技術の採用も勿論とられうる。
【００８３】
さらに本発明はマスターチップを用いないフルカスタムの半導体集積回路にも応用できるのは勿論であり、最下層の層間絶縁膜より下部に電源配線を配置することにより、回路設計の自由度の上昇等が可能となる。
【００８４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００８５】
【発明の効果】
本発明によれば、電源配線の配線抵抗が少なく、信号配線の配線自由度の高い半導体集積回路及びマスターチップを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路を構成するマスターチップの模式図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路を構成する基本セルの平面図である。
【図３】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの平面図である。
【図４】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図５】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図６】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図７】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図８】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その４）。
【図９】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その５）。
【図１０】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その６）。
【図１１】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その７）。
【図１２】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その８）。
【図１３】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その９）。
【図１４】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１０）。
【図１５】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１１）。
【図１６】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１２）。
【図１７】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１３）。
【図１８】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１４）。
【図１９】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１５）。
【図２０】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１６）。
【図２１】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１７）。
【図２２】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１８）。
【図２３】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１９）。
【図２４】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２０）。
【図２５】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２１）。
【図２６】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２２）。
【図２７】本発明の第１の実施の形態に係る半導体集積回路を構成する基本セルの変形例を示す平面図である。
【図２８】本発明の第１の実施の形態に係る半導体集積回路を構成するゲートアレイの変形例を示す断面図である。
【図２９】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図３０】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図３１】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図３２】本発明の第２の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図３３】本発明の第３の実施の形態に係る半導体集積回路を構成する基本セルの平面図である。
【図３４】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの平面図である。
【図３５】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図３６】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図３７】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図３８】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図３９】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その４）。
【図４０】本発明の第３の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その５）。
【図４１】本発明の第４の実施の形態に係る半導体集積回路を構成する基本セルの平面図である。
【図４２】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの平面図である。
【図４３】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの断面図である。
【図４４】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その１）。
【図４５】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その２）。
【図４６】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その３）。
【図４７】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その４）。
【図４８】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その５）。
【図４９】本発明の第４の実施の形態に係る半導体集積回路を構成するゲートアレイの製造方法を説明する工程断面図である（その６）。
【符号の説明】
１…半導体基板
２Ａ， ３０２Ａ…ＣＭＯＳインバータ回路
３Ａ， ３Ｂ， ３Ｃ， ３Ｄ， １３Ａ， １３Ｃ…ソース領域
４Ａ， ４Ｃ， １４Ａ， １４Ｃ…ドレイン領域
３３Ａ， ３３Ｂ， ３３Ｃ， ３３Ｄ， ４４Ａ， ４４Ｂ， ４４Ｃ， ４４Ｄ， ５５Ａ， ５５Ｂ， ５５Ｃ， ５５Ｄ， １３３Ａ， １３３Ｃ， １４４Ａ， １４４Ｃ， １５５Ａ， １５５Ｃ…ソース・ドレイン領域
３３１Ａ， ３３１Ｃ， ４４１Ａ， ４４１Ｂ， ４４１Ｃ， ４４１Ｄ…コンタクト領域
５， ５Ａ， ５Ｂ， ５Ｃ， ６５Ａ， ６５Ｂ， ６５Ｃ…素子分離絶縁層
６Ａ， ６Ｂ…ｐウェル
８Ａ， ８Ｂ， ８Ｃ…素子分離溝
１０Ａ， １０Ｂ， １０Ｃ， １０Ｄ， １０Ｅ， １０Ｆ， １０Ｇ， １０Ｈ， １１Ａ， １１Ｂ， １１Ｃ， １１Ｄ， １１Ｅ， １１Ｆ， １１Ｇ， １１Ｈ， ７０Ａ， ７０Ｂ， ７１Ａ， ９３Ａ， １１０Ａ， １１０Ｂ， １１１Ａ， １７０Ａ， １７０Ｂ， １７１Ａ …電源配線
１２Ａ， １２Ｂ， １２Ｃ， １２Ｄ， １２Ｅ， １２Ｆ，・・・・・， ４２Ａ， ４２Ｃ， １１２Ａ， １１２Ｂ， １１２Ｃ， １１２Ｄ， １１２Ｅ， １１２Ｆ，・・・・・， １１３Ａ， １１３Ｂ， １１３Ｃ， １１３Ｄ， １１３Ｅ， １１３Ｆ，・・・・・， １１４Ａ， １１４Ｂ， １１４Ｃ， １１４Ｄ， １１４Ｅ， １１４Ｆ，・・・・・， ３１２Ａ， ３１２Ｃ…基本セル
１５Ａ， １５Ｂ， １１５Ａ， ２１５Ａ， ３１５Ａ…接続配線
１６Ａ…ｎウェル
１８Ａ， １８Ｂ， １８Ｃ…Ｕ溝
２０Ａ， ２０Ｂ， １２０Ａ， １２５Ａ， ２１７， ２２０Ａ， ２２１Ａ， ２２５Ａ， ２２５Ｂ， ３１７， ４１７Ａ， ４１７Ｂ， ５１７…ビアプラグ
７Ａ， ７Ｂ， １７Ａ， ２６Ａ， ２６Ｂ， １０７Ａ， １１７Ａ， １２６Ａ， ２０７Ａ， ３０７Ａ…コンタクトプラグ
２１， ６１， ９１， １２１， １２２， １２４， １６１， ２２４， ２２６， ２６１…レジスト膜
２２Ａ， ２２Ｂ， ２２Ｃ， ４３Ａ， ４３Ｂ， ４３Ｃ…導電体
２３Ａ， ２３Ｂ， １２３Ａ…ゲート絶縁膜
２４Ａ， ２４Ｂ， ２４Ｃ， ２４Ｄ， ２５Ａ， ２５Ｃ， ２４０Ａ， ２４０Ｂ， ２４０Ｃ， ２４０Ｄ， ２４１Ａ， ２４１Ｃ…ゲート電極
３０Ａ， ３０Ｂ， １３０Ａ…ビアホール
３１Ａ， ３１Ｂ， ３２Ａ， １３１Ａ， １３２Ａ …コンタクトホール
２９Ａ， ２９Ｂ， ２９Ｃ …基板内接続孔
３５Ａ…第１層出力配線
３８Ａ， ３８Ｂ， ３８Ｃ…凹部
４０…マスターチップ
５３Ａ， ５３Ｂ…第１層入力配線
６０， １６０， ２６０， ３６０， ４６０…層間絶縁膜
５６０…パッシベーション膜
６７Ａ…入力端子
６８Ａ…出力端子
７３Ａ， ７３Ｂ， ７３Ｃ， ７３Ｄ， １７３Ａ， １７３Ｃ， ２７３Ａ， ２７３Ｂ， ２７３Ｃ， ２７３Ｄ， ３７３Ａ， ３７３Ｃ…埋込配線
８０…熱酸化膜
８１…絶縁層
８３Ａ， ８３Ｂ， ８３Ｃ， ８４Ａ， ８４Ｂ， ８４Ｃ， ８５Ａ， ８５Ｂ， ８５Ｃ， ８６Ａ， ８６Ｂ， ８７， ８８Ａ， ８８Ｂ， ８８Ｃ， １８６Ａ， １８６Ｂ， １８７ …開口
１００Ａ， １００Ｃ， １０１Ａ， １０１Ｃ…トランジスタ
１０３Ａ， １０３Ｂ， １０３Ｃ・・・・・， １０４Ａ， １０４Ｂ， １０４Ｃ・・・・・， １０５Ａ， １０５Ｂ， １０５Ｃ・・・・・， １０６Ａ， １０６Ｂ， １０６Ｃ・・・・・ … Ｉ／Ｏセル
１３５Ａ， １３５Ｂ…第１層信号配線
２３５Ａ， ２３５Ｂ， ２３５Ｃ…第２層信号配線
３３５Ａ， ３３５Ｂ…第３層信号配線
４３５Ａ， ４３５Ｂ， ４３５Ｃ…第４層信号配線
５３５…第５層信号配線
２４２Ａ， ２４２Ｂ， ２４２Ｃ， ２４２Ｄ， ２４３Ａ， ２４３Ｂ， ２４３Ｃ， ２４３Ｄ， ３４２Ａ， ３４２Ｃ， ３４３Ａ， ３４３Ｃ…基板内接続部
Claims (9)
- 多層配線構造を備える半導体集積回路であって、
半導体基板と、
前記半導体基板の一部に配置された複数のトランジスタと、
前記複数のトランジスタを互いに分離する素子分離絶縁層と、
前記素子分離絶縁層の上部に配置された前記多層配線構造の最下層の層間絶縁膜と、
該最下層の層間絶縁膜の下方に配置され、前記複数のトランジスタにそれぞれ電源電圧を供給する電源配線、
とを備えることを特徴とする半導体集積回路。 - 前記電源配線の少なくとも一部が、前記素子分離絶縁層の内部に埋め込まれたことを特徴とする請求項１に記載の半導体集積回路。
- 前記電源配線の最上面が、前記素子分離絶縁層の最上面よりも上方に配置されたことを特徴とする請求項１に記載の半導体集積回路。
- 前記電源配線と前記トランジスタとを互いに接続する電流経路を更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
- 前記電流経路が、前記最下層の層間絶縁膜上に配置された接続配線を経由することを特徴とする請求項４に記載の半導体集積回路。
- 前記電流経路が、前記素子分離絶縁層に埋め込まれた埋込配線であることを特徴とする請求項４に記載の半導体集積回路。
- 半導体基板と、
前記半導体基板の一部に配置された複数のトランジスタと、
前記複数のトランジスタを互いに分離する素子分離絶縁層と、
前記素子分離絶縁層の上部に配置された層間絶縁膜と、
該層間絶縁膜の下方に配置された電源配線
とを備えることを特徴とするマスターチップ。 - 前記電源配線の少なくとも一部が、前記素子分離絶縁層の内部に埋め込まれたことを特徴とする請求項７に記載のマスターチップ。
- 前記素子分離絶縁層内部に前記電源配線と前記トランジスタに接する埋込配線を更に備えることを特徴とする請求項７又は８記載のマスターチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003193849A JP2005032839A (ja) | 2003-07-08 | 2003-07-08 | 半導体集積回路及びマスターチップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003193849A JP2005032839A (ja) | 2003-07-08 | 2003-07-08 | 半導体集積回路及びマスターチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005032839A true JP2005032839A (ja) | 2005-02-03 |
Family
ID=34205207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003193849A Withdrawn JP2005032839A (ja) | 2003-07-08 | 2003-07-08 | 半導体集積回路及びマスターチップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005032839A (ja) |
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