JP2007234738A - 電子装置 - Google Patents

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Abstract

【課題】小型化や高性能化を実現した電力増幅回路を有する電子装置を提供する。
【解決手段】移動体通信装置用のＲＦパワーモジュール１は、配線基板３上に実装された半導体チップ２，４と受動部品５と集積受動部品６ａ，６ｂを有している。半導体チップ２には、ＧＳＭ９００用とＤＣＳ１８００用の電力増幅回路を構成するＭＩＳＦＥＴ素子が形成され、更に制御回路も形成されている。集積受動部品６ａにはＧＳＭ９００用のローパスフィルタ回路が形成され、集積受動部品６ｂにはＤＣＳ１８００用のローパスフィルタ回路が形成されている。半導体チップ４には、ＧＳＭ９００用とＤＣＳ１８００用のアンテナスイッチ回路が形成されている。配線基板３の上面において、集積受動部品６ａと集積受動部品６ｂの間で、かつ半導体チップ２の横に、半導体チップ４が配置される。
【選択図】図９

Description

本発明は、電子装置に関し、特に、移動体通信装置に搭載される電子装置に適用して有効な技術に関する。
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（例えば携帯電話）が世界的に普及している。
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（電力増幅モジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
特開２００５−３９３２０号公報（特許文献１）には、半導体基板と、前記半導体基板に形成され、第１の増幅系及び第２の増幅系の初段増幅器及び次段増幅器を構成するトランジスタを有する半導体素子であって、前記半導体基板の一部領域には、前記第１の増幅系の初段増幅器及び前記第２の増幅系の次段増幅器を構成する第１，第２及び第３のトランジスタと、入力される切り換え信号によって前記３個のトランジスタから所定の２個のトランジスタを選択するスイッチ素子とを有し、前記スイッチ素子の切り換えによって、前記第２のトランジスタと前記第３のトランジスタで前記第１の増幅系の初段増幅器を構成、または前記第１のトランジスタと前記第２のトランジスタで前記第２の増幅系の次段増幅器を構成する技術が記載されている。
特開２００４−１２８２８８号公報（特許文献２）には、表面および裏面を有し、かつ裏面にキャビティ部が形成されたモジュール基板と、モジュール基板の表面に搭載された制御用チップと、制御用チップと隣接して表面に搭載されたチップ部品と、モジュール基板の裏面のキャビティ部内に配置された出力用チップと、モジュール基板の裏面に設けられた複数のランドと、制御用チップと複数のチップ部品を封止する封止部とからなり、モジュール基板に、ＧＮＤ電位と電気的に接続された第１ＧＮＤパターンが設けられたことにより、表面側の制御用チップと裏面側の出力用チップの間の電磁シールドを強化する技術が記載されている。
特開２００４−２９６６２７号公報（特許文献３）には、増幅用のｎチャネルＬＤＭＯＳが形成された半導体チップの裏面のソース電極を配線基板の主面の配線パターンに接合し、これを配線基板の主面から裏面に延びるビアホールを通じて配線基板の裏面の基準電位供給用の配線パターンに電気的および熱的に接続する一方、上記ｎチャネルＬＤＭＯＳに電源電圧を供給するトレンチゲート構造のｐＭＯＳが形成された半導体チップの裏面のドレイン電極を配線基板の主面の配線パターンに接合し、これを配線基板の主面から配線基板の厚さ途中の位置まで延びるビアホールと電気的および熱的に接続し、さらにそのビアホールの下方に絶縁体板を挟んでビアホールを設ける技術が記載されている。
特開２００３−２４９８６８号公報（特許文献４）には、フロントエンドを構成する回路部品の内、フィルタ機能を有する回路部品（ダイプレクサ、ＬＰＦ）をセラミック多層基板内層に積層したチップ部品と、スイッチ機能を有する回路部品（ＲＦ−Switch）のうちの受動部品を内層に積層した樹脂多層基板とからなり、樹脂多層基板の表面にセラミック多層基板で構成したチップ部品とスイッチを構成する能動素子とが搭載され一体化されていると共に、セラミック多層基板で構成したチップ部品はフロントエンドを構成する他の回路部品に対して入出力インピーダンスが整合するように設計された状態で実装する技術が記載されている。
特開２００５−３９３２０号公報 特開２００４−１２８２８８号公報 特開２００４−２９６６２７号公報 特開２００３−２４９８６８号公報
本発明者の検討によれば、次のことが分かった。
移動体通信装置では、送信用の高周波信号を電力増幅回路で増幅してアンテナに供給するが、電力増幅回路とアンテナの間には、高調波成分を減衰させるローパスフィルタ回路と、送受信切り換え用のアンテナスイッチ回路を設ける必要がある。アンテナスイッチ回路により、送信時には、電力増幅回路で増幅した高周波信号をアンテナから送信し、受信時には、アンテナから受信された信号を、他の回路に送るようにする。
このため、送信用の高周波信号を増幅するため電力増幅回路を備えた電力増幅モジュールとアンテナの間に、ローパスフィルタ回路やアンテナスイッチ回路を備えたアンテナスイッチ用モジュールが必要になる。
しかしながら、電力増幅モジュールとアンテナの間に、アンテナスイッチ用モジュールを設けると、移動体通信装置全体の寸法が大型化し、製品コストも高くなる。このため、電力増幅モジュールにアンテナスイッチ回路を内蔵させることが考えられる。これにより、移動体通信装置全体の寸法を縮小することが可能になる。
しかしながら、単に電力増幅モジュールにアンテナスイッチ用モジュールの機能を兼ねさせても、種々の問題点が生じる可能性がある。
例えば、電力増幅モジュールの電力増幅回路にＨＢＴ素子を用いた場合、電力増幅用のＨＢＴ素子が形成された半導体チップと、制御用の回路などが形成された半導体チップと、アンテナスイッチ回路が形成された半導体チップとが必要になり、必要な半導体チップの数が多くなるため、半導体チップの実装面積やワイヤボンディング領域が増大し、電力増幅モジュールの寸法が大型化してしまう。
また、電力増幅回路で増幅された高周波信号がローパスフィルタ回路を経由してアンテナスイッチ回路に入力されるが、これらの回路を一つの電力増幅モジュールに内蔵させる場合、各回路の配置を工夫しないと、電力増幅回路で増幅されてからローパスフィルタ回路を経てアンテナスイッチ回路に入力されるまでの損失が大きくなり、電力増幅モジュールの電力付加効率が低くなり、性能が低下する可能性がある。特に、電力増幅回路、ローパスフィルタ回路およびアンテナスイッチ回路がＧＳＭ９００用とＤＣＳ１８００用の２系統ある場合は、各回路の配置により、ＧＳＭ９００用とＤＣＳ１８００用のいずれかで電力付加効率が低くなりやすい。
また、電力増幅回路が形成された半導体チップ内にノイズが入力されると、電力増幅回路が発振してしまい、電力増幅モジュールの性能が低下する可能性がある。
また、電力増幅モジュールは、配線基板上に種々の部品を実装して構成しているが、電力増幅モジュールにローパスフィルタ回路やアンテナスイッチ回路も内蔵させると、実装する部品点数が増大する。このため、各種部品の実装信頼性を高めないと、電力増幅モジュールの信頼性が低下する可能性がある。
本発明の目的は、電子装置を小型化できる技術を提供することにある。
また、本発明の他の目的は、電子装置を高性能化できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、電力増幅回路と前記電力増幅回路の出力が接続されたスイッチ回路を有する電子装置であって、配線基板と、前記配線基板の主面上に搭載され前記電力増幅回路を構成するＭＩＳＦＥＴが形成された第１半導体チップと、前記配線基板の前記主面上に搭載され前記スイッチ回路を構成する第２半導体チップとを有するものである。
また、本発明は、電力増幅回路と前記電力増幅回路に電気的に接続されたローパスフィルタ回路を有する電子装置であって、配線基板と、前記配線基板の主面上に搭載され前記電力増幅回路を構成する第１半導体チップと、前記配線基板の前記主面上に搭載され前記ローパスフィルタ回路を構成する集積受動素子とを有し、前記配線基板の前記主面に前記集積受動素子の位置を認識するためのパターンが形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
電子装置を小型化できる。
また、電子装置を高性能化できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
本実施の形態は、例えばＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用（搭載）されるＲＦ（Radio Frequency）パワーモジュールなどの電力増幅モジュール（電子装置）である。
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯（８２４〜９１５ＭＨｚ）をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯（１７１０〜１９１０ＭＨｚ）をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態のＲＦパワーモジュール（電子装置）１は、例えばこれらの周波数帯（高周波帯）で使用されるＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール、パワーアンプモジュール、半導体装置、電子装置）である。
図１は、本実施の形態のＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール、パワーアンプモジュール、半導体装置、電子装置）１を構成する増幅回路の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールの回路ブロック図（増幅回路）が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
図１に示されるように、ＲＦパワーモジュール１の回路構成は、３つの増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３からなるＧＳＭ９００用の電力増幅回路（高周波電力増幅回路）１０２Ａと、３つの増幅段１０２Ｂ１，１０２Ｂ２，１０２Ｂ３からなるＤＣＳ１８００用の電力増幅回路（高周波電力増幅回路）１０２Ｂと、周辺回路１０３と、整合回路１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂと、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂと、スイッチ回路（スイッチング回路、アンテナスイッチ回路）１０９Ａ，１０９Ｂとを有している。
整合回路（入力整合回路）１０５Ａは、ＧＳＭ９００用の入力端子１０４ａと電力増幅回路１０２Ａ（１段目の増幅段１０２Ａ１）の間に設けられ、整合回路（入力整合回路）１０５Ｂは、ＤＣＳ１８００用の入力端子１０４ｂと電力増幅回路１０２Ｂ（１段目の増幅段１０２Ｂ１）の間に設けられている。整合回路（出力整合回路）１０７Ａは、ＧＳＭ９００用のスイッチ回路１０９Ａと電力増幅回路１０２Ａ（３段目の増幅段１０２Ａ３）の間に設けられ、整合回路（出力整合回路）１０７Ｂは、ＤＣＳ１８００用のスイッチ回路１０９Ｂと電力増幅回路１０２Ｂ（３段目の増幅段１０２Ｂ３）の間に設けられている。
ＧＳＭ９００用のローパスフィルタ（Low Pass Filter）１０８Ａは、整合回路１０７ＡとＧＳＭ９００用のスイッチ回路１０９Ａの間に設けられ、電力増幅回路１０２Ａの出力が整合回路１０７Ａを経て入力されるようになっている。ＤＣＳ１８００用のローパスフィルタ（Low Pass Filter）１０８Ｂは、整合回路１０７ＢとＤＣＳ１８００用のスイッチ回路１０９Ｂの間に設けられ、電力増幅回路１０２Ｂの出力が整合回路１０７Ｂを経て入力されるようになっている。
また、ＧＳＭ９００用の電力増幅回路１０２Ａの増幅段１０２Ａ１と増幅段１０２Ａ２の間には段間用の整合回路（段間整合回路）１０２ＡＭ１が設けられ、増幅段１０２Ａ２と増幅段１０２Ａ３の間には段間用の整合回路（段間整合回路）１０２ＡＭ２が設けられている。また、ＤＣＳ１８００用の電力増幅回路１０２Ｂの増幅段１０２Ｂ１と増幅段１０２Ｂ２の間には段間用の整合回路（段間整合回路）１０２ＢＭ１が設けられ、増幅段１０２Ｂ２と増幅段１０２Ｂ３の間には段間用の整合回路（段間整合回路）１０２ＢＭ２が設けられている。
このうち、ＧＳＭ９００用の電力増幅回路１０２Ａ（増幅段１０２Ａ１〜１０２Ａ３）と、ＤＣＳ１８００用の電力増幅回路１０２Ｂ（１０２Ｂ１〜１０２Ｂ３）と、周辺回路１０３とは、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置、電子装置）２内に形成されている。
周辺回路１０３は、電力増幅回路１０２Ａ，１０２Ｂの増幅動作の制御や補佐あるいはスイッチ回路１０９Ａ，１０９Ｂの制御などを行う回路であり、制御回路１０３Ａ，１０３Ｃと、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。
制御回路１０３Ａは、上記電力増幅回路１０２Ａ，１０２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３の各々の出力用の増幅素子（例えばＭＩＳＦＥＴ）のドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
制御回路１０３Ｃは、スイッチ回路１０９Ａ，１０９Ｂの制御を行う回路（スイッチ回路１０９Ａ，１０９Ｂの制御回路）である。ＧＳＭ９００用のスイッチ回路１０９Ａは、制御回路１０３Ｃからの制御信号（切換信号）に応じて、端子１０６を、ＧＳＭ９００用のローパスフィルタ１０８Ａの出力側に接続するか、あるいは端子１１０ａに接続するかを切り換えるように機能することができる。また、ＤＣＳ１８００用のスイッチ回路１０９Ｂは、制御回路１０３Ｃからの制御信号（切換信号）に応じて、端子１０６を、ＤＣＳ１８００用のローパスフィルタ１０８Ｂの出力側に接続するか、あるいは端子１１０ｂに接続するかを切り換えるように機能することができる。
ＲＦパワーモジュール１のＧＳＭ９００用の入力端子１０４ａに入力されたＲＦ入力信号は、整合回路１０５Ａを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ａ、すなわち３つの増幅段１０２Ａ１〜１０２Ａ３で増幅されて半導体チップ２から増幅されたＲＦ信号（ＧＳＭ９００のＲＦ信号）として出力される。この増幅されて半導体チップ２から出力されたＲＦ信号（ＧＳＭ９００のＲＦ信号）は、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経てＧＳＭ９００用のスイッチ回路１０９Ａに入力される。スイッチ回路１０９Ａが、端子１０６をローパスフィルタ１０８Ａの出力側に接続するように切り換えていると、ローパスフィルタ１０８Ａを経てスイッチ回路１０９Ａに入力されたＲＦ信号（ＧＳＭ９００のＲＦ信号）は、端子１０６からＲＦ出力信号（ＧＳＭ９００のＲＦ出力信号）として出力される。
また、ＲＦパワーモジュール１のＤＣＳ１８００用の入力端子１０４ｂに入力されたＲＦ入力信号は、整合回路１０５Ｂを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ｂ、すなわち３つの増幅段１０２Ｂ１〜１０２Ｂ３で増幅されて半導体チップ２から増幅されたＲＦ信号（ＤＣＳ１８００のＲＦ信号）として出力される。この増幅されて半導体チップ２から出力されたＲＦ信号（ＤＣＳ１８００のＲＦ信号）は、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経てＤＣＳ１８００用のスイッチ回路１０９Ｂに入力される。スイッチ回路１０９Ｂが、端子１０６をローパスフィルタ１０８Ｂの出力側に接続するように切り換えていると、ローパスフィルタ１０８Ｂを経てスイッチ回路１０９Ｂに入力されたＲＦ信号（ＤＣＳ１８００のＲＦ信号）は、端子１０６からＲＦ出力信号（ＤＣＳ１８００のＲＦ出力信号）として出力される。
後述するように、携帯電話機のような移動体通信装置にＲＦパワーモジュール１を実装した際には、端子１０６は信号電波の送受信用のアンテナに電気的に接続されるので、ＲＦパワーモジュール１の端子１０６から出力されたＲＦ出力信号は、移動体通信装置（携帯電話機）のアンテナから送信される。
また、ＲＦパワーモジュール１の入力端子１０４ｃに入力された入力信号（例えば制御用信号など）が周辺回路１０３に入力され、これに基づいて、周辺回路１０３は、電力増幅回路１０２Ａ，１０２Ｂの制御やスイッチ回路１０９Ａ，１０９Ｂの制御などを行うことができる。
各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ１０８Ａ，１０８Ｂは高調波を減衰させる回路である。電力増幅回路１０２Ａ，１０２Ｂで高調波（２倍波や３倍波）成分が発生するが、電力増幅回路１０２Ａ，１０２Ｂとスイッチ回路１０９Ａ，１０９Ｂとの間にローパスフィルタ１０８Ａ，１０８Ｂを介在させることで、増幅されたＲＦ信号に含まれる高調波成分をローパスフィルタ１０８Ａ，１０８Ｂで減衰させ、端子１０６から出力されるＲＦ出力信号に高調波成分が含まれないようにすることができる。
ＧＳＭ９００用のスイッチ回路１０９ＡとＧＳＭ９００用の電力増幅回路１０２Ａとの間のＧＳＭ９００用のローパスフィルタ（バンドパスフィルタ）１０８Ａは、８２４〜９１５ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（１６４８〜１８３０ＭＨｚ）や３倍帯（２４７２〜２７４５ＭＨｚ）をカット（減衰）して通過させないように機能することができる。また、ＤＣＳ１８００用のスイッチ回路１０９ＢとＤＣＳ１８００用の電力増幅回路１０２Ｂとの間のＤＣＳ１８００用のローパスフィルタ（バンドパスフィルタ）１０８Ｂは、１７１０〜１９１０ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（３４２０〜３８２０ＭＨｚ）や３倍帯（５１３０〜５７３０ＭＨｚ）をカット（減衰）して通過させないように機能することができる。従って、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂは、所定の周波数帯の信号は通過させ、他の周波数帯の信号を減衰させるバンドパスフィルタ（バンドパスフィルタ回路）として機能することができる。
スイッチ回路１０９Ａは、ＧＳＭ９００の送受信切り換え用のスイッチ回路である。ＧＳＭ９００の送信時には、ＧＳＭ９００用のスイッチ回路１０９Ａによって、端子１０６とＧＳＭ９００用のローパスフィルタ１０８Ａの出力側とが電気的に接続され、ＧＳＭ９００の受信時には、ＧＳＭ９００用のスイッチ回路１０９Ａによって、端子１０６とＧＳＭ９００用の端子１１０ａとが電気的に接続される。スイッチ回路１０９Ｂは、ＤＣＳ１８００の送受信切り換え用のスイッチ回路である。ＤＣＳ１８００の送信時には、ＤＣＳ１８００用のスイッチ回路１０９Ｂによって、端子１０６とＤＣＳ１８００用のローパスフィルタ１０８Ｂの出力側とが電気的に接続され、ＤＣＳ１８００の受信時には、ＤＣＳ１８００用のスイッチ回路１０９Ｂによって、端子１０６とＤＣＳ１８００用の端子１１０ｂとが電気的に接続される。
このように、本実施の形態のＲＦパワーモジュール１は２系統（すなわちＧＳＭ９００用およびＤＣＳ１８００用）の電力増幅回路１０２Ａ，１０２Ｂを有し、２系統の電力増幅回路１０２Ａ，１０２Ｂにそれぞれローパスフィルタ１０８Ａ,１０８Ｂとスイッチ回路１０９Ａ，１０９Ｂが接続されており、２系統の電力増幅回路１０２Ａ，１０２Ｂの送信周波数帯は、それぞれ０．９ＧＨｚ帯と１．８ＧＨｚ帯である。従って、ＲＦパワーモジュール１は、電力増幅回路を有する半導体装置または電子装置である。また、上記のように、ＲＦパワーモジュール１は、電力増幅回路１０２Ａ，１０２Ｂの出力が整合回路１０７Ａ，１０７Ｂおよびローパスフィルタ１０８Ａ，１０８Ｂを介して接続されたスイッチ回路１０９Ａ，１０９Ｂを有しているので、ＲＦパワーモジュール１は、電力増幅回路と前記電力増幅回路の出力が接続されたスイッチ回路を有する半導体装置または電子装置である。
図２は、ローパスフィルタ１０８Ａ，１０８Ｂの回路構成例を示す回路図（等価回路図）である。各ローパスフィルタ１０８Ａ，１０８Ｂは、インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃにより構成される。
図２に示されるように、１つの並列共振回路（ＬＣ並列共振回路、並列共振器）１１３と２つの直列共振回路（ＬＣ直列共振回路、直列共振器）１１４，１１５とによって、各ローパスフィルタ１０８Ａ，１０８Ｂが構成されている。本実施の形態では、インダクタ素子と容量素子が並列接続されたものを並列共振回路（並列共振器）といい、インダクタ素子と容量素子が直列接続されたものを直列共振回路（直列共振器）という。電力増幅回路１０２Ａ，１０２Ｂで増幅されたＲＦ信号は、整合回路１０７Ａ，１０７Ｂを経てローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６に入力され、高調波成分を減衰してローパスフィルタ１０８Ａ，１０８Ｂの出力端子１１７から出力される。
並列共振回路１１３は、ローパスフィルタの入力端子１１６と出力端子１１７の間に並列に接続されたインダクタ素子１１１ａと容量素子１１２ａとによって形成されている。直列共振回路１１４は、ローパスフィルタの入力端子１１６とグランド端子１１８の間に直列に接続されたインダクタ素子１１１ｂと容量素子１１２ｂとによって形成されている。直列共振回路１１５は、ローパスフィルタの出力端子１１７とグランド端子１１９の間に直列に接続されたインダクタ素子１１１ｃと容量素子１１２ｃとによって形成されている。従って、入力端子１１６と出力端子１１７の間にインダクタ素子１１１ａと容量素子１１２ａが並列に接続され、入力端子１１６とグランド端子１１８の間にインダクタ素子１１１ｂと容量素子１１２ｂが直列に接続され、出力端子１１７とグランド端子１１９の間にインダクタ素子１１１ｃと容量素子１１２ｃが直列に接続されて、各ローパスフィルタ１０８Ａ，１０８Ｂが形成されている。
なお、ローパスフィルタ１０８Ａとローパスフィルタ１０８Ｂとは同様の回路構成を有しているが、インダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値と容量素子１１２ａ，１１２ｂ，１１２ｃの容量値は、ローパスフィルタ１０８Ａとローパスフィルタ１０８Ｂとでは異なっている。各ローパスフィルタで通過させる周波数帯、減衰させる周波数帯および減衰率などを考慮して、ローパスフィルタ１０８Ａのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値および容量素子１１２ａ，１１２ｂ，１１２ｃの容量値と、ローパスフィルタ１０８Ｂのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値および容量素子１１２ａ，１１２ｂ，１１２ｃの容量値とを独立に設計することができる。
本実施の形態では、ローパスフィルタ１０８Ａ，１０８Ｂは、それぞれ集積受動素子（ＩＰＤ：Integrated Passive Device、後述する集積受動部品５に対応）からなり、集積受動素子内に、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されて、ローパスフィルタ１０８Ａまたはローパスフィルタ１０８Ｂが形成される。
次に、図３は、本実施の形態のＲＦパワーモジュール１を用いたデジタル携帯電話機システムＤＰＳ（電子装置）の一例を示している。図３の符号ＡＮＴは信号電波の送受信用のアンテナである。符号１５２、は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路と、受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路とを備えた回路部である。回路部１５２は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ＲＦパワーモジュール１のスイッチ回路１０９Ａ，１０９Ｂの切換信号ＣＮＴ１，ＣＮＴ２は、上記回路部１５２（のベースバンド回路）からＲＦパワーモジュール１の周辺回路１０３（の上記制御回路１０３Ｃ）に供給された制御信号などに基づき、周辺回路１０３（の上記制御回路１０３Ｃ）からスイッチ回路１０９Ａ，１０９Ｂに供給される。
図３からも分かるように、電力増幅回路１０２Ａ，１０２Ｂの出力が整合回路１０７Ａ，１０７Ｂ、ローパスフィルタ１０８Ａ，１０８Ｂおよびスイッチ回路１０９Ａ，１０９Ｂを経て端子１０６接続され、ＲＦパワーモジュール１の端子１０６がアンテナＡＮＴに接続されている。スイッチ回路１０９Ａ，１０９Ｂによって、送受信用のアンテナＡＮＴが、電力増幅回路１０２Ａ，１０２Ｂで増幅されたＲＦ信号にローパスフィルタ回路１０８Ａ，１０８Ｂを経由して電気的に接続された場合（送信時）には、送受信用のアンテナＡＮＴは送信用アンテナとして機能し、ＲＦパワーモジュール１から送受信用のアンテナＡＮＴへは送信用のＲＦ信号が送信される。受信時には、送受信用のアンテナＡＮＴはスイッチ回路１０９Ａ，１０９Ｂによって端子１１０ａ，１１０ｂに接続され、アンテナＡＮＴで受信された受信ＲＦ信号が、フィルタＦＬＴ１，ＦＬＴ２を介して回路部１５２に送られる。
図４は、各スイッチ回路１０９Ａ，１０９Ｂの回路構成例を示す回路図（要部回路図、等価回路図）である。ＧＳＭ９００用のスイッチ回路１０９ＡとＤＣＳ１８００用のスイッチ回路１０９Ｂとは、ほぼ同じ回路構成を有しており、それぞれ図４に示される回路構成を有している。
本実施の形態では、図４に示されるように、各スイッチ回路１０９Ａ，１０９Ｂは、ＨＥＭＴ（High Electron Mobility Transistor；ＨＥＭＴ、高電子移動度トランジスタ）で形成することができる。すなわち、各スイッチ回路１０９Ａ，１０９Ｂにおけるスイッチング素子を、ＨＥＭＴによって構成することができる。図４の場合は、各スイッチ回路１０９Ａ，１０９Ｂは、２個のＨＥＭＴＱ１と２個のＨＥＭＴＱ２とから形成されている。ＨＥＭＴＱ１およびＨＥＭＴＱ２は同時にオンとなることはなく、一方がオンの時には他方はオフとなる。
すなわち、２個のＨＥＭＴＱ１のゲートに電圧Ｖｇ１が印加される（ＨＥＭＴＱ１がオンになる）時には、２個のＨＥＭＴＱ２のゲートには電圧は印加されず（ＨＥＭＴＱ２がオフになる）、ＲＦパワーモジュール１から送受信用のアンテナＡＮＴへ送信ＲＦ信号（電力増幅回路１０２Ａ，１０２Ｂで増幅された送信ＲＦ信号）が送信される。
一方、２個のＨＥＭＴＱ２のゲートに電圧Ｖｇ２が印加される（ＨＥＭＴＱ２がオンになる）時には、２個のＨＥＭＴＱ１のゲートには電圧は印加されず（ＨＥＭＴＱ１がオフになる）、送受信用のアンテナＡＮＴから、受信信号を増幅するＬＮＡ（Low Noise Amplifier）１５５へ、受信ＲＦ信号が送信される。なお、ＬＮＡ１５５は、上記図３では、回路部１５２に含めて記載している。
図５は、ＨＥＭＴＱ１，Ｑ２の回路図であり、図６は、ＨＥＭＴＱ１，Ｑ２のオン時の等価回路図であり、図７は、ＨＥＭＴＱ１，Ｑ２のオフ時の等価回路図である。
図５のような回路図で示すことができるＨＥＭＴＱ１、Ｑ２において、スイッチング動作時におけるドレインバイアスＶｄ、ソースバイアスＶｓおよびゲートバイアスＶｇは、オフ時のゲートバイアスＶｇが−２．８Ｖである以外はすべてのバイアスは０Ｖとすることを例示できる。このような各バイアス条件下において、ＨＥＭＴＱ１、Ｑ２は、オン時には、図６に示されるような等価回路図で表すことができ、ゲート・ドレイン間、ゲート・ソース間およびソース・ドレイン間には、それぞれ容量Ｃｇｄ、容量Ｃｇｓおよびオン抵抗Ｒｏｎが形成される。また、ＨＥＭＴＱ１、Ｑ２は、オフ時には、図７に示されるような等価回路図で表すことができ、ゲート・ドレイン間、ゲート・ソース間およびソース・ドレイン間には、それぞれ容量Ｃｇｄ、容量Ｃｇｓおよび容量Ｃｄｓが形成される。
図８は、スイッチ回路１０９Ａ，１０９Ｂの他の回路構成例を示す回路図（要部回路図、等価回路図）である。図４では、スイッチ回路１０９Ａ，１０９ＢをＨＥＭＴ素子などを用いて形成しているが、図８では、スイッチ回路１０９Ａ，１０９Ｂをダイオード素子Ｄ１，Ｄ２，Ｄ３，Ｄ４などを用いて形成している。ダイオード素子Ｄ１，Ｄ２，Ｄ３，Ｄ４は、例えばＰＩＮダイオード（P-Intrinsic-N Diode）により構成することができる。なお、図８中でＶＬＴＸに電圧を印加したとき、アンテナＡＮＴとローパスフィルタ１０８Ａが接続され、アンテナＡＮＴと回路部１５２が遮断される。ＶＬＴＸがＧＮＤ（グランド電位）のとき、アンテナＡＮＴとローパスフィルタ１０８Ａが遮断され、アンテナＡＮＴと回路部１５２が接続される。ＶＨＴＸについても同様である。
図４のようなＨＥＭＴ素子を用いた回路や、図８のようなダイオード素子を用いた回路によって、スイッチ回路１０９Ａ，１０９Ｂを形成することができる。
次に、本実施の形態のＲＦパワーモジュール１の構造について説明する。
図９は、本実施の形態のＲＦパワーモジュール１の構造を示す概念的な上面図（平面図）であり、図１０は本実施の形態のＲＦパワーモジュール１の概念的な断面図である。図９は封止樹脂７を透視した状態が示されている。また、図１０は断面図（側面断面図）に対応するが、ＲＦパワーモジュール１の概念的な構造が示されており、図９の構造を所定の位置で切断した断面とは完全には一致していない。また、図９は、平面図であるが、図面を見易くするために、半導体チップ２，４、受動部品５および集積受動部品６に対してハッチングを付してある。
図９および図１０に示される本実施の形態のＲＦパワーモジュール１は、配線基板３と、配線基板３上に搭載（実装）された半導体チップ（半導体素子、能動素子）２，４と、配線基板３上に搭載された受動部品５と、配線基板３上に搭載された集積受動部品（集積受動素子、ＩＰＤ、電子装置）６と、半導体チップ２，４、受動部品５および集積受動部品６を含む配線基板３の上面を覆う封止樹脂（封止部、封止樹脂部）７とを有している。半導体チップ２，４、受動部品５および集積受動部品６は、配線基板３の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
配線基板（多層基板、多層配線基板、モジュール基板）３は、例えば、複数の絶縁体層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図１０では、４つの絶縁体層１１が積層されて配線基板３が形成されているが、積層される絶縁体層１１の数はこれに限定されるものではなく種々変更可能である。配線基板３の絶縁体層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板３はセラミック多層基板である。配線基板３の絶縁体層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
配線基板３の上面（表面、主面）３ａ上と下面（裏面、主面）３ｂ上と絶縁体層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板３の最上層の導体層によって、配線基板３の上面３ａに導電体からなる導体パターン１２ｂ（基板側端子１２ａを含む）が形成され、配線基板３の最下層の導体層によって、配線基板３の下面３ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１２ｃが形成されている。
配線基板３の上面３ａに基板側端子（端子、電極、伝送線路、配線パターン）１２ａが、導体パターン１２ｂの一部によって、形成されている。基板側端子１２ａは、配線基板３の上面３ａの導体パターン１２ｂのうち、半導体チップ２，４の電極２ａ，４ａとボンディングワイヤ８，９を介して電気的に接続される部分（すなわちボンディングワイヤ８，９が接続される部分）や、受動部品５または集積受動部品６の電極と接続される部分である。外部接続端子１２ｃは、例えば、図１における入力端子１０４ａ，１０４ｂ，１０４ｃ、端子１０６，１１０ａ，１１０ｂなどに対応するものである。配線基板３の内部、すなわち絶縁体層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図１０では簡略化のために図示を省略している。また、配線基板３の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板３の下面３ｂの基準電位供給用端子１２ｄなど）は、絶縁体層１１の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁体層１１に形成されたビアホール（スルーホール）１３内の導体または導体膜を通じて電気的に接続されている。従って、配線基板３の上面３ａの基板側端子１２ａは、必要に応じて配線基板３の上面３ａの導体パターン１２ｂおよび／または配線基板３内部の配線層（絶縁体層１１間の配線層）やビアホール１３内の導体膜などを介して結線され、配線基板３の下面３ｂの外部接続端子１２ｃまたは基準電位供給用端子１２ｄに電気的に接続されている。なお、ビアホール１３のうち、半導体チップ２の下方に設けられたビアホール１３ａは、半導体チップ２などで生じた熱を配線基板３の下面３ｂ側に伝導させるためのサーマルビアとして機能することもできる。
半導体チップ２は、図１の回路ブロック図において半導体チップ２を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ２である。従って、半導体チップ２内（または表層部分）には、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子（例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））、周辺回路１０３を構成する半導体素子および整合回路（段間整合回路）１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ１を構成する受動素子などが形成されている。このように、ＲＦパワーモジュール（電子装置）１は、電力増幅回路（１０２Ａ，１０２Ｂ）を有し、半導体チップ２はその電力増幅回路（１０２Ａ，１０２Ｂ）を構成する能動素子である。半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。
図１１は、一例として、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)のようなＭＩＳＦＥＴ素子により形成した場合の半導体チップ２の要部断面図である。
図１１に示されるように、ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０６が形成されている。ｐ型ウエル２０６の表面には、酸化シリコンなどからなるゲート絶縁膜２０７を介してＬＤＭＯＳＦＥＴのゲート電極２０８が形成されている。ゲート電極２０８は、例えばｎ型の多結晶シリコン膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０８の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２１１が形成されている。
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０９と、ｎ−型オフセットドレイン領域２０９に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２１２と、ｎ型オフセットドレイン領域２１２に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２１３とからなる。これらｎ−型オフセットドレイン領域２０９、ｎ型オフセットドレイン領域２１２およびｎ＋型ドレイン領域２１３のうち、ゲート電極２０８に最も近いｎ−型オフセットドレイン領域２０９は不純物濃度が最も低く、ゲート電極２０８から最も離間したｎ＋型ドレイン領域２１３は不純物濃度が最も高い。
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１４とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域（図示せず）を形成することもできる。
ｎ＋型ソース領域２１４の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１４と接するｐ型打抜き層２０４が形成されている。ｐ型打抜き層２０４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２０４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、例えばエピタキシャル層２０２に形成した溝２０３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
ＬＤＭＯＳＦＥＴのｐ型打抜き層２０４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１４）およびドレイン（ｎ＋型ドレイン領域２１３）のそれぞれの上部には、絶縁膜２２１（層間絶縁膜）に形成されたコンタクトホール２２２内のプラグ２２３が接続されている。ｐ型打抜き層２０４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１４）には、プラグ２２３を介してソース電極２２４ａ（配線２２４）が接続され、ドレイン（ｎ＋型ドレイン領域２１３）には、プラグ２２３を介してドレイン電極２２４ｂ（配線２２４）が接続されている。
ソース電極２２４ａおよびドレイン電極２２４ｂのそれぞれには、ソース電極２２４ａおよびドレイン電極２２４ｂを覆う絶縁膜（層間絶縁膜）２２５に形成されたスルーホール２２６内のプラグ２２７を介して配線２２８が接続されている。配線２２８の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜（絶縁膜）２２９が形成されている。図示はしないけれども、表面保護膜２２９に形成された開口部から露出する配線２２８（およびその上に形成した金膜など）により、パッド電極（ボンディングパッド、後述の電極２ａに対応）が形成されている。また、半導体基板２０１の裏面には裏面電極（ソース裏面電極）２３０が形成されている。
上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をＨＢＴ（Heterojunction Bipolar Transistor：ヘテロ接合型バイポーラトランジスタ）により形成することも可能である。しかしながら、ＨＢＴはＭＩＳＦＥＴのしきい値に相当する電圧（ベース電圧Ｖｂｅ）が高く（例えば１．２５Ｖ程度）、ＨＢＴの増幅段を多段接続すると更に前記電圧が高くなり（例えば２段接続すると２．５Ｖ程度となる）、電源電圧以上となって動作できなくなってしまう可能性がある。
ＨＢＴの面積を大きくすれば、回路構成上必要とされる電流を得るために必要な電流密度（ｐｎ接合面積あたりのコレクタ電流Ｉｃｅ）はその分小さくできるので、ＨＢＴのしきい値に相当する電圧（ベース電圧Ｖｂｅ）を、ＭＩＳＦＥＴのしきい値電圧（例えば０．７〜０．９Ｖ程度）と同程度に下げることができる。しかしながら、ＨＢＴにおけるしきい値に相当する電圧（ベース電圧Ｖｂｅ）を低くするためにＨＢＴの面積を大きくして電流密度（ｐｎ接合面積あたりのコレクタ電流Ｉｃｅ）を小さくしようとすると、１つ当たりのＨＢＴの面積がＭＩＳＦＥＴの数倍（例えば４〜５倍）程度の大きさとなる。このため、ＨＢＴで電力増幅回路を形成した場合、電力増幅回路（ＨＢＴ）を形成した半導体チップの面積が大きくなり、制御回路などは、ＨＢＴを形成した半導体チップに内蔵させるよりも、それとは別の半導体チップに形成する方が、製品サイズやコスト面で有利となる。
それに対して、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をＭＩＳＦＥＴ素子（例えばＬＤＭＯＳＦＥＴ）により形成した場合、電力増幅回路１０２Ａ，１０２Ｂを構成するＭＩＳＦＥＴ素子を形成した半導体チップ２の面積を、ＨＢＴの場合に比べて小さくでき、また、上記のような周辺回路１０３を同じ半導体チップ２に内蔵させることが容易である。また、電力増幅回路１０２Ａ，１０２Ｂを構成するＭＩＳＦＥＴ素子や周辺回路１０３を構成するＭＩＳＦＥＴ素子などを、同じシリコン基板（半導体基板２０１）に形成すればよいので、１つの半導体チップ２内に電力増幅回路１０２Ａ，１０２Ｂと周辺回路１０３の両方を形成するのが工程上も容易である。このため、電力増幅回路１０２Ａ，１０２ＢをＭＩＳＦＥＴ素子で構成することにより、半導体チップ２の寸法（平面寸法）を小さくでき、また、ＲＦパワーモジュール１を構成するために必要な半導体チップの数を少なくでき（ここでは半導体チップ２と半導体チップ４の合計２個にできる）、ＲＦパワーモジュール１の寸法（平面寸法）を縮小することができる。このため、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子は、ＭＩＳＦＥＴ素子（例えばＬＤＭＯＳＦＥＴ）により形成すれば、より好ましい。
図９および図１０に示されるように、半導体チップ２は配線基板３の上面３ａの導体層１４ａに、例えば半田１５などの接合材によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２の表面（上面）に形成された複数の電極（ボンディングパッド、端子）２ａは、それぞれ、ボンディングワイヤ（導電性ワイヤ）８を介して配線基板３の上面３ａの基板側端子１２ａ（導体パターン１２ｂ）に電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂが形成されており、この半導体チップ２の裏面電極２ｂは、配線基板３の上面３ａの導体層１４ａに半田１５などの導電性の接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｄに電気的に接続されている。
半導体チップ４は、図１の回路ブロック図において半導体チップ４を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ４である。従って、半導体チップ４内（または表層部分）には、スイッチ回路１０９Ａ，１０９Ｂの両方が形成されている。スイッチ回路１０９Ａ，１０９Ｂは、上記図４にも示されるように、ＨＥＭＴ素子などにより形成されているので、半導体チップ４には、スイッチ回路１０９Ａ，１０９Ｂを構成するＨＥＭＴ素子などが形成されている。このように、ＲＦパワーモジュール（電子装置）１は、送受信切り換え用のスイッチ回路１０９Ａ，１０９Ｂを有し、半導体チップ４はそのスイッチ回路１０９Ａ，１０９Ｂを構成する能動素子である。半導体チップ２は、例えば、ＧａＡｓなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ４に分離したものである。
図１２は、一例として、ＨＥＭＴ素子を用いてスイッチ回路１０９Ａ，１０９Ｂを形成した場合の半導体チップ４の要部断面図、図１３はその要部平面図である。なお、図１３は、ソース電極３１３、ドレイン電極３１４、ゲート電極３１７およびゲートパッド３１７Ａの平面レイアウトが示され、他の構成要素は図示を省略している。図１３は、平面図であるが、図面を見易くするために、ゲート電極１７（およびゲートパッド１７Ａ）にハッチングを付してある。また、図１３のＡ−Ａ線に対応する領域の断面が、図１４にほぼ対応する。
図１２に示されるように、化合物半導体であるＧａＡｓからなる半導体基板３０１の主面上には、エピタキシャル成長により、バッファ層３０２、電子供給層３０３、チャネル層３０４、電子供給層３０５、ショットキー層（電子供給層）３０６、層間膜３０７およびキャップ層３０８が下から順に形成されている。
バッファ層３０２は、下から順にノンドープのＧａＡｓ層、ノンドープのＡｌＧａＡｓ層、ノンドープのＧａＡｓ層およびノンドープのＡｌＧａＡｓ層の積層膜からなる。電子供給層３は、ｎ＋型ＡｌＧａＡｓ層からなり、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。チャネル層３０４は、下から順にノンドープのＡｌＧａＡｓ層、ノンドープのＧａＡｓ層、ノンドープのＩｎＧａＡｓ層、ノンドープのＧａＡｓ層およびノンドープのＡｌＧａＡｓ層の積層膜からなる。電子供給層３０５は、ｎ＋型ＡｌＧａＡｓ層からなり、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。ショットキー層３０６は、ｎ＋型ＡｌＧａＡｓ層からなり、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。層間膜３０７は、ｎ＋型ＡｌＧａＡｓ層からなり、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。キャップ層３０８は、ｎ＋型ＧａＡｓ層からなり、ｎ型の導電型を有する不純物イオン（たとえばシリコンイオン）が導入されている。
半導体チップの周辺部では、キャップ層３０８、層間膜３０７、ショットキー層３０６、電子供給層３０５、チャネル層３０４および電子供給層３０３はメサエッチング法によって除去されており、素子分離部（素子分離領域）３０９が形成されている。キャップ層３０８、層間膜３０７、ショットキー層３０６、電子供給層３０５、チャネル層３０４および電子供給層３０３の側壁上とキャップ層３０８上に酸化シリコン膜３１０が形成されている。
酸化シリコン膜３１０に形成された開口部から露出するキャップ層３０８上に、キャップ層３０８とオーミック接触するソース電極３１３およびドレイン電極３１４が形成されている。酸化シリコン膜３１０、キャップ層３０８および層間膜３０７に形成された他の開口部から露出するショットキー層３０６上に、ショットキー層３０６とショットキー接続するゲート電極３１７が形成されている。開口部以外の酸化シリコン膜３１０上には、酸化シリコン膜などからなる保護膜３１５が形成されている。
図１３の平面図に示されるように、ゲート電極３１７は、上層の配線からのコンタクトホールと接続するためのゲートパッド３１７Ａを除いて、素子分離部３０９で囲まれたチップ領域内に入るようにパターニングされている。また、ゲート電極３１７は、チップ領域内において連続した１本となるようにパターニングされ、ソース電極３１３とドレイン電極３１４との間では図１３を示した紙面において上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングされている。各ソース電極３１３とドレイン電極３１４との間に配置されるゲート電極３１７が、素子分離部３０９で囲まれたチップ領域内において、紙面の上下方向および左右方向に沿って連続的に１本で延在し、その一端でゲートパッド３１７Ａと接続する構造となっているので、ゲートパッ３ド１７Ａの面積を縮小することができ、チップの小型化を実現することが可能となる。
図１２に示されるように、ソース電極３１３およびドレイン電極３１４が形成された開口部と、ゲート電極３１７が形成された開口部内を埋めるように、酸化シリコン膜３１０（保護膜３１５）上にＰＳＧ（Phospho Silicate Glass）膜などの層間絶縁膜３１８が形成され、層間絶縁膜３１８には、ソース電極３１３に達する開口部、ドレイン電極３１４に達する開口部およびゲートパッド３１７Ａ（図１３参照）に達する開口部（図示省略）が形成されている。層間絶縁膜３１８の開口部から露出するソース電極３１３、ドレイン電極３１４およびゲートパッド３１７Ａの上部には配線３２１が形成されて、ソース電極３１３、ドレイン電極３１４またはゲートパッド３１７Ａ（ゲート電極３１７）に電気的に接続されている。
層間絶縁膜３１８上には、配線３２１を覆うように、酸化シリコンなどからなる層間絶縁膜３２４が形成されており、層間絶縁膜３２４には、配線３２１に達する開口部が形成されている。層間絶縁膜３２４の開口部から露出する配線３２１の上部には、配線３３２が形成され、配線３２１と電気的に接続されている。層間絶縁膜３２４上には、配線３３２を覆うように表面保護膜（ポリイミド膜）３３４が形成されている。図示はしないけれども、表面保護膜３３４に形成された開口部から露出する配線３３２により、パッド電極（ボンディングパッド、後述の電極４ａに対応）が形成されている。
ここでは、化合物半導体（ＧａＡｓ）からなる半導体基板（ＧａＡｓ基板）にＨＥＭＴ素子などを形成して半導体チップ４を形成した場合について説明したが、他の形態として、ＧａＡｓ基板の代わりにＳＯＳ（Silicon On Sapphire）基板を用い、ＳＯＳ基板上にＨＥＭＴ素子などを形成することで、半導体チップ４を形成することもできる。
図９および図１０に示されるように、半導体チップ４は配線基板３の上面３ａの導体層１４ｂに、例えば半田１６などの接合材によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１６の代わりに銀ペーストや絶縁性の接着材などを用いることもできる。半導体チップ４の表面（上面）に形成された複数の電極（ボンディングパッド、端子）４ａは、それぞれ、ボンディングワイヤ（導電性ワイヤ）９を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。また、他の形態として、半導体チップ４の電極４ａをバンプ電極（突起状電極）とし、半導体チップ４をフェイスダウンで配線基板３の上面３ａに搭載し、半導体チップ４のバンプ電極を配線基板３の上面３ａの基板側端子１２ａに接続する、すなわち半導体チップ４を配線基板４の上面３ａ上にフリップチップ接続することもできる。
受動部品（受動素子、チップ部品）５は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品５は、例えば整合回路（入力整合回路）１０５Ａ，１０５Ｂや整合回路（出力整合回路）１０７Ａ，１０７Ｂなどを構成する受動部品である。また、整合回路（段間整合回路）１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ１を構成する受動素子は、半導体チップ２内に形成しても、あるいは半導体チップ２内に形成せずに、受動部品５により形成してもよい。受動部品５は、配線基板３の上面３ａの基板側端子１２ａに半田１７などの導電性の良い接合材により実装されている。
集積受動部品６は、上記ローパスフィルタ１０８Ａ，１０８Ｂを構成する集積受動素子（ＩＰＤ：Integrated Passive Device）である。集積受動部品６内に、上記ローパスフィルタ１０８Ａ，１０８Ｂを構成する上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されている。
ＲＦパワーモジュール１では、配線基板３の上面３ａ上に、集積受動部品６として２つの集積受動部品６ａ，６ｂが搭載されており、一方の集積受動部品６ａは、ＧＳＭ９００用のローパスフィルタ１０８Ａを構成する集積受動部品６であり、他方の集積受動部品６ｂは、ＤＣＳ１８００用のローパスフィルタ１０８Ｂを構成する集積受動部品６である。従って、集積受動部品６ａ内には、ＧＳＭ９００用のローパスフィルタ１０８Ａを構成する上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成され、集積受動部品６ａ内には、ＤＣＳ１８００用のローパスフィルタ１０８Ａを構成する上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されている。
本実施の形態では、集積受動素子（集積受動部品、ＩＰＤ）とは、基板上に複数の受動素子が形成され、能動素子は形成されていないものをいう。基板上の導電体層および／または絶縁体層により複数の受動素子が形成されて集積受動素子が形成される。集積受動素子を構成する基板としては、主としてシリコン単結晶などからなる半導体基板が用いられるが、他の形態としてＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを用いることもできる。
各集積受動部品６ａ，６ｂの表面（受動素子形成側の主面、上面）１９ａには、複数のバンプ電極（突起状電極）１８（後述するバンプ電極６４に対応）が形成されている。バンプ電極１８は、例えば半田バンプなどである。バンプ電極１８として金バンプなどを用いることもできる。バンプ電極１８は、集積受動部品６内に形成された受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）に電気的に接続されている。
集積受動部品６は、配線基板３の上面３ａにフリップチップ接続されている。すなわち、集積受動部品６は、その裏面（表面１９ａとは逆側の主面、下面）が上方を向き、その表面（受動素子形成側の主面）１９ａが配線基板３の上面３ａに対向する向きで、配線基板３の上面３ａに搭載（実装）されている。このため、集積受動部品６は配線基板３の上面３ａにフェイスダウンで実装されている。集積受動部品６の表面１９ａの複数のバンプ電極１８は、それぞれ、配線基板３の上面３ａの基板側端子１２ａに接合され、電気的に接続されている。このため、集積受動部品６に形成された複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）またはそれら複数の受動素子によって形成されるローパスフィルタ（ローパスフィルタ回路）は、バンプ電極１８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続される。
半導体チップ２，４、受動部品５または集積受動部品６が電気的に接続された配線基板３の上面３ａの基板側端子１２ａ間は、必要に応じて配線基板３の上面または内部の配線層やビアホール１３内の導体膜などを介して結線され、配線基板３の下面３ｂの外部接続端子１２ｃまたは基準電位供給用端子１２ｄに電気的に接続されている。
封止樹脂７は、半導体チップ２，４、受動部品５、集積受動部品６およびボンディングワイヤ８，９を覆うように配線基板３上に形成されている。封止樹脂７は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
次に、本実施の形態で用いられる集積受動部品６について、より詳細に説明する。まず、本実施の形態の集積受動部品６の製造工程の一例を図面を参照して説明する。
図１４〜図１９は、本実施の形態の集積受動部品６の製造工程中の要部断面図である。本実施の形態の集積受動部品６は、例えば次のようにして製造することができる。
まず、図１４に示されるように、例えばシリコン単結晶などからなる半導体基板（半導体ウエハ）３１（以下基板３１という）を準備する。基板３１としてシリコン単結晶などからなる半導体基板を用いれば、後述するように、例えばウエハ・プロセスを経てウエハに形成された複数のＩＰＤチップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術により集積受動部品６を製造するのが容易である。他の形態として、ＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを基板３１に用いることも可能である。
次に、基板３１の表面に酸化シリコンなどからなる絶縁膜３２を形成する。なお、基板３１として絶縁性の基板（例えばガラス基板）を用いた場合などは、絶縁膜３２の形成を省略することもできる。
次に、絶縁膜３２上に、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜からなる配線（第１層配線）３３を形成する。
次に、基板３１（絶縁膜３２）上に配線３３を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）３５を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、絶縁膜３５に開口部（スルーホール）３６を形成する。開口部３６の底部では配線３３（下部電極３４ａ）が露出され、この開口部３６から露出された部分の配線３３が、ＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）３４の下部電極３４ａとなる。
次に、図１５に示されるように、開口部３６の底部および側壁上を含む絶縁膜３５上に、キャパシタの容量絶縁膜としての絶縁膜３７（例えば窒化シリコン膜など）を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの絶縁膜３７をパターニングする。パターニングされた絶縁膜３７が開口部３６の底部の下部電極３４ａ（配線３３）上に残存し、容量素子３４の容量絶縁膜３４ｂとなる。
次に、フォトリソグラフィ法を用いて形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、絶縁膜３５に開口部（スルーホール）３８を形成する。開口部３８の底部では配線３３が露出される。
次に、基板３１（絶縁膜３５）上に、開口部３６，３８内を埋めるように、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜により配線（第２層配線）４１を形成する。配線４１は開口部３８の底部で配線３３に電気的に接続される。キャパシタ形成領域では、配線３３からなる下部電極３４ａ上に容量絶縁膜３４ｂ（絶縁膜３７）を介して形成された配線４１により、ＭＩＭ型の容量素子３４の上部電極３４ｃが形成される。従って、下部電極３４ａ（配線３３）、容量絶縁膜３４ｂ（絶縁膜３７）および上部電極３４ｃ（配線４１）により、上記容量素子１１２ａ，１１２ｂ，１１２ｃを構成するＭＩＭ型の容量素子３４が形成される。
次に、図１６に示されるように、基板３１（絶縁膜３５）上に配線４１を覆うように、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる相対的に薄い絶縁膜４３ａを形成してから、絶縁膜４３ａ上に相対的に厚い表面保護膜としての絶縁膜（保護樹脂膜）４３を形成する。絶縁膜４３は、例えば、ポリイミド樹脂（樹脂材料）などの樹脂材料膜により形成することができる。それから、絶縁膜４３，４３ａの一部を選択的に除去して開口部４４を形成し、開口部４４の底部で配線４１の一部を露出して配線４１からなるパッド部（パッド電極）４５を形成する。
このように、図１４〜図１６のようにして、基板３１に対してウエハ・プロセスを施す。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ（基板３１）の主面上に種々の素子（ここでは受動素子）や配線層（およびパッド電極）を形成し、表面保護膜を形成した後、半導体ウエハに形成された複数のチップ領域（各チップ領域からＩＰＤが形成される）の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。なお、上記絶縁膜４３は、ウエハ・プロセスを施した半導体ウエハにおいては、最上層となる。
上記のようなウエハ・プロセス（前処理）工程によって図１６の構造が得られた後、図１７に示されるように、基板３１（の受動素子を形成した側の主面）上に、クロム（Ｃｒ）膜などからなるシード膜５１を形成する。これにより、開口部４４で露出するパッド部４５（配線４１）上を含む絶縁膜４３上にシード膜５１が形成される。それから、シード膜５１上にフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、後述する配線５３を形成すべき領域以外の領域に形成され、配線５３を形成すべき領域では、シード膜５１が露出する。
次に、例えばめっき法を用いて配線（再配置配線層、再配線）５３を形成する。例えば、上記レジストパターンから露出するシード膜５１上に、銅（Ｃｕ）膜を形成することで、銅膜（導電体層）からなる配線（第３層配線）５３を形成することができる。配線５３は、絶縁膜４３，４３ａの開口部４４の底部で配線４１（パッド部４５）に電気的に接続される。この配線５３を絶縁膜４３上に渦巻状のパターン（スパイラルパターン）に形成することにより、上記インダクタ素子１１１ｂ，１１１ｃを構成するスパイラルインダクタ（スパイラルコイル）が形成される。
また、上記のように配線４１上には、絶縁膜４３ａ，４３が形成されており、この絶縁膜４３上に配線５３が形成される。従って、基板３１上に形成された配線（第１導体層）３３、と、配線（第１導体層）３３よりも上層の配線（第２導体層）４１と、配線３３および配線４１間の絶縁膜３７（容量絶縁膜３４ｂ）とにより上記容量素子１１２ａ，１１２ｂ，１１２ｃを構成する容量素子３４が形成される。そして、配線４１上には絶縁膜４３ａ，４３からなる層間絶縁膜が形成され、この層間絶縁膜上に形成された配線（第３導体層）５３により上記インダクタ素子１１１ｂ，１１１ｃを構成するスパイラルインダクタが形成される。
その後、上記レジストパターンを除去し、それから軽いエッチングを行うことで、シード膜５１の配線５３で覆われていない部分（すなわち除去前のレジストパターンによって覆われていた部分）を除去する。これにより、図１７の構造が得られる。
次に、図１８に示されるように、開口部を有するレジストパターン（図示せず）を絶縁膜４３上に形成し、レジストパターンの開口部の底部で露出する配線５３上にニッケル（Ｎｉ）膜５４を、めっき法などを用いて形成する。ニッケル膜５４の形成後、上記レジストパターンは除去する。
次に、基板３１（絶縁膜４３）上に、配線５３およびニッケル膜５４を覆うように、表面保護膜として例えばポリイミド樹脂などの樹脂材料膜からなる絶縁膜（パッシベーション膜）６１を形成する。これにより、配線５３が表面保護膜としての絶縁膜６１により被覆される。最上層の絶縁膜６１をポリイミド樹脂などのような有機系絶縁膜とすることで、比較的軟らかい有機系絶縁膜を最上層としてチップ（集積受動部品）の取り扱いを容易にすることができる。また、最上層の絶縁膜６１を酸化シリコン膜、窒化シリコン膜あるいはそれらの積層膜により形成することもでき、これにより、配線５３により形成されるスパイラルインダクタ（インダクタ素子１１１ｂ，１１１ｃに対応）の放熱特性を向上させることができる。
次に、絶縁膜６１に、配線５３の一部を露出する開口部６２を形成する。開口部６２の底部では、ニッケル膜５４が露出する。
次に、図１９に示されるように、例えばめっき法などを用いて、開口部６２で露出する配線５３（上のニッケル膜５４）上に端子表面膜（バンプ下地金属層）としての金（Ａｕ）膜６３を形成する。また、開口部６２の形成後に、開口部６２で露出する配線５３上に上記ニッケル膜５４を形成し、このニッケル膜５４上に金（Ａｕ）膜６３を形成することもできる。
次に、開口部６２で露出する配線５３上の金膜６３上にバンプ電極６４（上記バンプ電極１８に対応）を形成する。バンプ電極６４は、例えば半田バンプなどからなり、例えば、印刷法などにより半田ペーストを印刷した後、熱処理を施すことにより、バンプ電極６４を形成することができる。バンプ電極６４（すなわち上記バンプ電極１８）は、集積受動部品６の端子（外部接続端子）であり、上記ローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６、出力端子１１７またはグランド端子１１８，１１９に対応する。
次に、必要に応じて基板３１の裏面を研削した後、基板３１をダイシング（切断）する。ダイシングにより半導体ウエハとしての基板３１は、個々のチップ領域に分離され、個片化された集積受動部品６となる。
このようにして、本実施の形態の集積受動部品６が用意（製造）される。従って、集積受動部品６は、上記のようにウエハ・プロセスを経てウエハに形成された複数の集積受動部品チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施した、いわゆるウエハプロセスパッケージ（ＷＰＰ）である。
次に、本実施の形態のＲＦパワーモジュール１の製造工程の一例を図面を参照して説明する。
図２０〜図２３は、本実施の形態のＲＦパワーモジュール１の製造工程中の断面図である。本実施の形態のＲＦパワーモジュール１は、例えば次のようにして製造することができる。
まず、図２０に示されるように、配線基板３を準備する。配線基板３は、例えば印刷法、シート積層法またはビルドアップ法などを用いて製造することができる。
次に、図２１に示されるように、配線基板３の半導体チップ２，４、受動部品５および集積受動部品６などを搭載予定の基板側端子１２ａに半田などの接合材を必要に応じて印刷または塗布する。そして、配線基板３の上面３ａ上に半導体チップ２，４、受動部品５および集積受動部品６（６ａ，６ｂ）を搭載する。この際、半導体チップ２，４は、裏面側（裏面電極２ｂ側）が下方（配線基板３側）を向き、表面側が上方を向くように（フェイスアップボンディング）、配線基板３の上面３ａ（の導体層１４ａ，１４ｂ）上に搭載される。また、集積受動部品６は、フェイスダウンボンディングされ、集積受動部品６の表面に設けられている半田バンプ（バンプ電極１８）が配線基板３の上面３ａの基板側端子１２ａに対向するように位置合わせされる。
それから、半田リフロー処理などを行って、半導体チップ２，４、受動部品５および集積受動部品６を配線基板３に半田などの接合材を介して固着（接続）する。
次に、図２２に示されるように、ワイヤボンディング工程を行って、半導体チップ２，４の表面の複数の電極（ボンディングパッド）２ａ，４ａと配線基板３の上面３ａの複数の基板側端子１２ａとを複数のボンディングワイヤ８，９を介してそれぞれ電気的に接続する。
次に、図２３に示されるように、配線基板３の上面３ａ上に、半導体チップ２，４、受動部品５、集積受動部品６（６ａ，６ｂ）およびボンディングワイヤ８，９を覆うように、封止樹脂７を形成する。封止樹脂７は、例えば印刷法またはモールド用金型（例えばトランスファモールド）などを用いて形成することができる。このようにして、ＲＦパワーモジュール１が製造される。１枚の配線基板３から複数のＲＦパワーモジュール１を製造する場合は、封止樹脂７の形成後、配線基板３および封止樹脂７を所定の位置で分割（切断）し、各個片としてのＲＦパワーモジュール１を得ることができる。
次に、本実施の形態のＲＦパワーモジュール１の特徴について、より詳細に説明する。
本実施の形態のＲＦパワーモジュール１では、配線基板３の上面３ａに、電力増幅回路１０２Ａ，１０２Ｂを構成する半導体チップ２と、電力増幅回路１０２Ａ，１０２Ｂの出力が接続されたスイッチ回路１０９Ａ，１０９Ｂを構成する半導体チップ４を搭載している。ＲＦパワーモジュール１に、電力増幅回路１０２Ａ，１０２Ｂだけでなく、送受信切り換え用のスイッチ回路１０９Ａ，１０９Ｂを設け、図３に示されるように、ＲＦパワーモジュール１の端子１０６にアンテナＡＮＴを接続するようにしているので、ＲＦパワーモジュール１とアンテナＡＮＴの間に、アンテナスイッチ回路を有する別のモジュール（フロントエンド・モジュールまたはアンテナスイッチモジュール）を設ける必要がない。このため、ＲＦパワーモジュール１を搭載する移動体通信装置（携帯電話機）のような電子装置の小型化や低コスト化が可能になる。また、スイッチ回路１０９Ａ，１０９Ｂを半導体チップ４により構成し、この半導体チップ４を配線基板３に搭載しているので、配線基板３の平面寸法を縮小でき、ＲＦパワーモジュール１の小型化（小面積化）に有利である。また、ＧＳＭ９００用のスイッチ回路１０９ＡとＤＣＳ１８００用のスイッチ回路１０９Ｂの両方を同じ半導体チップ４内に形成することにより、配線基板３上に搭載する部品点数を低減でき、ＲＦパワーモジュール１の小型化（小面積化）や低コスト化が可能になる。
更に、本実施の形態のＲＦパワーモジュール１では、配線基板３の上面３ａに、ローパスフィルタ１０８Ａ，１０８Ｂを構成する集積受動部品６ａ，６ｂを搭載している。ＲＦパワーモジュール１に、電力増幅回路１０２Ａ，１０２Ｂだけでなく、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂも設けているので、ＲＦパワーモジュール１とアンテナＡＮＴの間に、ローパスフィルタ回路を有する別のモジュール（フロントエンド・モジュールまたはアンテナスイッチモジュール）を設ける必要がない。このため、ＲＦパワーモジュール１を搭載する移動体通信装置（携帯電話機）のような電子装置の小型化や低コスト化が可能になる。
図２４は、本発明とは異なり、ローパスフィルタ１０８Ａ，１０８Ｂを配線基板４０３に内蔵させた場合の、比較例の配線基板４０３の模式的な断面図である。
図２４に示される比較例の配線基板４０３は、１１層の誘電体層（絶縁層）４１１と、誘電体層４１１の間および最上面と最下面の１２層の配線層４１２とが積層された構造を有している。図２４の右上側上層部において、配線基板４０３には、一対の導体４１３から対面する方向に交互に延在する配線層４１２ａ（配線層４１２の一部）によって容量４１４が形成されている。比較例の配線基板４０３では、内蔵された容量４１４によって、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂの容量素子１１２ａ，１１２ｂ，１１２ｃが形成されている。
比較例の配線基板４０３では、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂの容量素子１１２ａ，１１２ｂとして十分な容量値を確保しようとすると、誘電体層４１１の厚みを薄くするか、誘電体層４１１および配線層４１２の層数を多くすればよいが、誘電体層４１１の厚みを薄くするには限界があるので、誘電体層４１１および配線層４１２の層数を、図２４のように多くする（図２４では誘電体層４１２の数は１１層）必要がある。これは、配線基板４０３の厚みを厚くし、また、配線基板４０３の製造単価を高めてしまう。このため、このような比較例の配線基板４０３を用いてＲＦパワーモジュールを製造した場合、ＲＦパワーモジュールの厚みが厚くなり、また、製造単価が高くなってしまう。
それに対して、本実施の形態では、ローパスフィルタ１０８Ａ，１０８ＢをＲＦパワーモジュール１内に形成するが、配線基板３上に搭載した集積受動部品６ａ，６ｂによりローパスフィルタ１０８Ａ，１０８Ｂを形成している。このため、たとえＲＦパワーモジュール１内にローパスフィルタ１０８Ａ，１０８Ｂを形成したとしても、ＲＦパワーモジュール１の配線基板３の絶縁体層１１や配線層の総数が増加するのを防止できる。例えば、絶縁体層１１の数を４層として配線基板３を形成することができる。従って、ＲＦパワーモジュールの薄型化が可能になる。
また、本実施の形態では、ローパスフィルタ１０８Ａ，１０８Ｂ用の複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）を半導体基板上に形成した集積受動部品６ａ，６ｂを配線基板３上に実装してＲＦパワーモジュール１を形成している。このため、ローパスフィルタ１０８Ａ，１０８Ｂ用の個々の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）を個別のチップ部品として配線基板３上に実装した場合に比較して、ＲＦパワーモジュール１の小型化（小面積化）が可能になる。
図２５は、本実施の形態のＲＦパワーモジュール１の上面透視図であり、封止樹脂７を透視し、配線基板３の上面３ａにおける半導体チップ２，４および集積受動部品６ａ，６ｂの配置位置（レイアウト）を示したものである。すなわち、図９において、配線基板３の上面３ａで、半導体チップ２，４および集積受動部品６ａ，６ｂ以外の図示を省略したものが、図２５に対応する。
本実施の形態のＲＦパワーモジュール１では、図９や図２５に示されるように、配線基板３の上面３ａにおいて、スイッチ回路１０９Ａ，１０９Ｂを構成する半導体チップ４は、ＧＳＭ９００用のローパスフィルタ１０８Ａを構成する集積受動部品６ａと、ＤＣＳ１８００用のローパスフィルタ１０８Ｂを構成する集積受動部品６ｂとの間に配置されている。そして、配線基板３の上面３ａにおいて、スイッチ回路１０９Ａ，１０９Ｂを構成する半導体チップ４は、電力増幅回路１０２Ａ，１０２Ｂを構成する半導体チップ２の横（真横）に配置されている。すなわち、図２５に示されるように、配線基板３の上面３ａにおいて、電力増幅回路１０２Ａ，１０２Ｂを構成する半導体チップ２の一つの辺（側辺、側面、半導体チップ２の主面の側辺）２１と直交する直線２２（概念上の直線）上に、スイッチ回路１０９Ａ，１０９Ｂを構成する半導体チップ４が位置するように、半導体チップ２，４が配置されている。なお、上記辺２１は、半導体チップ２の四辺のうちの、半導体チップ４に対向する側の辺である。また、図２５において、点線で上記直線２２が模式的に示されている。
更に、本実施の形態のＲＦパワーモジュール１では、図９に示されるように、配線基板３の上面３ａにおいて、集積受動部品６ａと半導体チップ４の間、および集積受動部品６ｂと半導体チップ４の間に、受動部品５が配置されていない。そして、配線基板３の上面３ａにおいて、集積受動部品６ａと半導体チップ４の間、および集積受動部品６ｂと半導体チップ４の間は、受動部品５を介さず、配線基板３の導体パターン（１２ｂ）または導体パターン（１２ｂ）とボンディングワイヤ９を介して、電気的に接続されている。
半導体チップ２内に形成された電力増幅回路１０２Ａで増幅されたＧＳＭ９００のＲＦ信号（高周波信号）は、受動部品５からなる整合回路１０７Ａを介して、集積受動部品６ａ内に形成されたローパスフィルタ１０８Ａに入力されて高調波成分がカットされ、ローパスフィルタ１０８Ａを通過して集積受動部品６ａから出力されたＲＦ信号は、半導体チップ４内に形成されたスイッチ回路１０９Ａに入力される。一方、半導体チップ２内に形成された電力増幅回路１０２Ｂで増幅されたＤＣＳ１８００のＲＦ信号（高周波信号）は、受動部品５からなる整合回路１０７Ｂを介して、集積受動部品６ｂ内に形成されたローパスフィルタ１０８Ｂに入力されて高調波成分がカットされ、ローパスフィルタ１０８Ｂを通過して集積受動部品６ｂから出力されたＲＦ信号は、半導体チップ４内に形成されたスイッチ回路１０９Ｂに入力される。このため、ＧＳＭ９００用およびＤＣＳ１８００用のスイッチ回路１０９Ａ，１０９Ｂが形成された半導体チップ４には、ＧＳＭ９００用のローパスフィルタ１０８Ａが形成された集積受動部品６ａの出力と、ＤＣＳ１８００用のローパスフィルタ１０８Ｂが形成された集積受動部品６ｂの出力の両方が入力される。
集積受動部品６ａ，６ｂ（ローパスフィルタ１０８Ａ，１０８Ｂ）から出力されて半導体チップ４（スイッチ回路１０９Ａ，１０９Ｂ）に入力されるＲＦ信号は、電力増幅回路１０２Ａ，１０２Ｂで増幅されたＲＦ信号であるため、集積受動部品６ａ，６ｂと半導体チップ４との間が遠いと、集積受動部品６ａ，６ｂから出力されて半導体チップ４に入力されるまでの損失が大きくなる。これは、ＲＦパワーモジュールの付加効率（電力付加効率）を低下させる可能性がある。
本実施の形態では、図９や図２５に示されるように、ＧＳＭ９００用のローパスフィルタ１０８Ａを構成する集積受動部品６ａと、ＤＣＳ１８００用のローパスフィルタ１０８Ｂを構成する集積受動部品６ｂとの間に、スイッチ回路１０９Ａ，１０９Ｂを構成する半導体チップ４を配置しているので、半導体チップ４を集積受動部品６ａと集積受動部品６ｂの両方の近くに配置することができる。すなわち、集積受動部品６ａと半導体チップ４を近くし、かつ集積受動部品６ｂと半導体チップ４を近くすることができる。このため、集積受動部品６ａ（ローパスフィルタ１０８Ａ）と半導体チップ４（スイッチ回路１０９Ａ）の接続経路（配線基板３の導体パターンなど）を短くし、かつ集積受動部品６ｂ（ローパスフィルタ１０８Ｂ）と半導体チップ４（スイッチ回路１０９Ｂ）の接続経路（配線基板３の導体パターンなど）を短くすることができる。従って、集積受動部品６ａの出力と、集積受動部品６ｂの出力の両方を、半導体チップ４のスイッチ回路１０９Ａ，１０９Ｂに最短で入力することが可能になる。これにより、集積受動部品６ａ，６ｂ（ローパスフィルタ１０８Ａ，１０８Ｂ）から出力されて半導体チップ４（スイッチ回路１０９Ａ，１０９Ｂ）に入力されるまでの損失を少なくすることができ、ＲＦパワーモジュールの付加効率（電力付加効率）を向上させることができる。
また、本実施の形態では、配線基板３の上面３ａにおいて、集積受動部品６ａ，６ｂと半導体チップ４の間に受動部品５が配置されないようにしており、これも、集積受動部品６ａ，６ｂと半導体チップ４の接続経路（配線基板３の導体パターンなど）を短くするのに有利に作用する。また、本実施の形態では、集積受動部品６ａ，６ｂと半導体チップ４の間を、受動部品５を介さずに配線基板３の導体パターン（１２ｂ）または導体パターン（１２ｂ）とボンディングワイヤ９を介して電気的に接続しており、これも、集積受動部品６ａ，６ｂから出力されて半導体チップ４に入力するまでの損失を少なくするように有利に作用する。このため、ＲＦパワーモジュール１の付加効率をより向上することができる。
なお、図９および図１０に示されるように、半導体チップ４を配線基板３の上面３ａにフェイスアップでダイボンディングし、半導体チップ４の電極４ａと配線基板３の基板側端子１２ａとをワイヤボンディングした場合には、集積受動部品６ａ，６ｂと半導体チップ４の間は、受動部品５を介さずに配線基板３の導体パターン（１２ｂ）とボンディングワイヤ９を介して電気的に接続される。他の形態として、半導体チップ４の電極４ａをバンプ電極とし、半導体チップ４を配線基板４の上面３ａ上にフリップチップ接続することもでき、この場合、集積受動部品６ａ，６ｂと半導体チップ４の間は、受動部品５を介さずに配線基板３の導体パターン（１２ｂ）を介して電気的に接続される。
また、本実施の形態では、スイッチ回路１０９Ａ，１０９Ｂの制御を行う制御回路１０３Ｃを半導体チップ２内に形成し、スイッチ回路１０９Ａ，１０９Ｂの制御信号（上記切換信号ＣＮＴ１，ＣＮＴ２）を半導体チップ２（制御回路１０３Ｃ）から半導体チップ４（スイッチ回路１０９Ａ，１０９Ｂ）に供給するようにしている。本実施の形態では、配線基板３の上面３ａにおいて、半導体チップ４を半導体チップ２の横（真横）に配置している（すなわち半導体チップ２の一辺（２１）と直交する直線（２２）上に半導体チップ４が位置している）ので、半導体チップ２と半導体チップ４の接続経路（配線基板３の導体パターン）を短くすることができ、配線基板３の配線（導体パターン１２ｂ）のレイアウトも容易になる。このため、配線基板３の上面３ａにおいて、半導体チップ２と半導体チップ４は、配線基板３の導体パターン（１２）または導体パターン（１２）とボンディングワイヤ８，９を介して電気的に接続され、配線基板３の導体パターン（１２）または導体パターン（１２）とボンディングワイヤ８，９を介して、半導体チップ２から半導体チップ４にスイッチ回路１０９Ａ，１０９Ｂの制御信号が供給されるようになっている。従って、半導体チップ２（制御回路１０３Ｃ）から半導体チップ４（スイッチ回路１０９Ａ，１０９Ｂ）に制御信号（切換信号ＣＮＴ１，ＣＮＴ２）を最短で供給することが可能になり、スイッチ回路１０９Ａ，１０９Ｂの制御信号（切換信号ＣＮＴ１，ＣＮＴ２）がノイズの影響を受けにくくなるので、スイッチ回路１０９Ａ，１０９Ｂの切り換えの誤動作などを防止できる。
また、ＲＦパワーモジュール１は、ＧＳＭ９００およびＤＣＳ１８００の２系統のＲＦ信号（高周波信号）を増幅できるように構成されている。このため、電力増幅回路、ローパスフィルタおよびスイッチ回路は、それぞれ２系統必要である。このため、各部品のレイアウトを工夫しないと、配線基板３の配線のレイアウトが複雑化し、配線基板３の大型化によるＲＦパワーモジュールの大型化を招く可能性がある。
本実施の形態では、２系統（ＧＳＭ９００およびＤＣＳ１８００）の電力増幅回路１０２Ａ，１０２Ｂを１つの半導体チップ２内に形成し、２系統（ＧＳＭ９００およびＤＣＳ１８００）のスイッチ回路１０９Ａ，１０９Ｂを１つの半導体チップ４内に形成し、２系統（ＧＳＭ９００およびＤＣＳ１８００）のローパスフィルタ１０８Ａ，１０８Ｂを２つの集積受動部品６ａ，６ｂに形成している。そして、図９に示されるように、配線基板３の上面３ａにおいて、集積受動部品６ａと集積受動部品６ｂとの間に半導体チップ４を配置し、かつ半導体チップ２の横（真横）に半導体チップ４が配置されるようにしている。このため、半導体チップ２と半導体チップ４とを横に並んで配置し、その上下に、ＧＳＭ９００用の部品（整合回路１０７Ａを構成する受動部品５や集積受動部品６ａ）とＤＣＳ１８００用の部品（整合回路１０７Ｂを構成する受動部品５や集積受動部品６ｂ）をそれぞれまとめて（グループ化して）配置することができる。例えば、図９では、配線基板３の上面３ａにおいて、図９の右上側の領域に、ＧＳＭ９００用の部品（整合回路１０７Ａを構成する受動部品５や集積受動部品６ａ）がまとめて配置され、図９の右下側の領域に、ＤＣＳ１８００用の部品（整合回路１０７Ｂを構成する受動部品５や集積受動部品６ｂ）がまとめて配置されている。このため、半導体チップ２内の電力増幅回路１０２Ａで増幅されたＧＳＭ９００のＲＦ信号を、まとめて配置されたＧＳＭ９００用の部品（整合回路１０７Ａを構成する受動部品５や集積受動部品６ａ）を経由して、半導体チップ４のスイッチ回路１０９Ａに入力することができる。また、半導体チップ２内の電力増幅回路１０２Ｂで増幅されたＤＣＳ１８００のＲＦ信号を、まとめて配置されたＤＣＳ１８００用の部品（整合回路１０７Ｂを構成する受動部品５や集積受動部品６ｂ）を経由して、半導体チップ４のスイッチ回路１０９Ｂに入力することができる。従って、半導体チップ２、ＧＳＭ９００用の部品（整合回路１０７Ａを構成する受動部品５や集積受動部品６ａ）および半導体チップ４の間を接続する配線基板３の配線のレイアウトと、半導体チップ２、ＤＣＳ１８００用の部品（整合回路１０７Ｂを構成する受動部品５や集積受動部品６ｂ）および半導体チップ４の間を接続する配線基板３の配線のレイアウトの、両方を容易にすることができる。このため、配線基板３の配線のレイアウトを単純化でき、配線基板３を小型化でき、ＲＦパワーモジュール１を小型化することが可能になる。
また、本実施の形態では、配線基板３の導体層により形成されたインダクタ素子７０が配線基板３に内蔵されている。インダクタ素子７０は、整合回路（出力整合回路）１０７Ａ，１０７Ｂに用いられている。インダクタ素子７０は、配線基板３の導体層の螺旋状のパターンにより形成されたヘリカルコイルとすることができる。例えば、配線基板３の上面３ａの導体パターン１２ｂと配線基板３の複数の絶縁体層１１間の導体層により、一部が断線した周回パターン（例えばコの字またはＣ字状のパターン）を形成して絶縁体層１１を間に挟んで積層した状態とし、それらをビアホール１３内の導体または導体膜で接続することにより、螺旋の進行方向が配線基板３の厚み方向となるインダクタ素子７０が配線基板３に形成されている。
本実施の形態では、整合回路（出力整合回路）１０７Ａ，１０７Ｂを形成するためのインダクタ素子の少なくとも一部に、チップインダクタではなく、配線基板３の導体層により形成されたインダクタ素子７０を用いることで、ＲＦパワーモジュール１の単価（製造単価）を低減することができる。
また、本実施の形態では、ＲＦパワーモジュール１にスイッチ回路１０９Ａ，１０９Ｂを内蔵させているので、スイッチ回路１０９Ａ，１０９Ｂを制御する制御信号（切換信号ＣＮＴ１，ＣＮＴ２）を、半導体チップ４（スイッチ回路１０９Ａ，１０９Ｂ）に供給する必要がある。このため、電力増幅回路１０２Ａ，１０２Ｂを構成する半導体チップ２内に、更にスイッチ回路１０９Ａ，１０９Ｂの制御回路１０３Ｃを形成し、半導体チップ２（制御回路１０３Ｃ）から半導体チップ４（スイッチ回路１０９Ａ，１０９Ｂ）に制御信号（切換信号）を供給するようにしている。また、ＲＦパワーモジュール１外部の回路部１５２からＲＦパワーモジュール１の外部接続端子１２ｃを経由して半導体チップ２（制御回路１０３Ｃ）に供給された制御信号などに基づき、半導体チップ２（制御回路１０３Ｃ）から半導体チップ４にスイッチ回路１０９Ａ，１０９Ｂの制御信号（切換信号）が供給される。このため、ＲＦパワーモジュール内にスイッチ回路１０９Ａ，１０９Ｂを形成していない場合に比較して、本実施の形態の場合、電力増幅回路１０２Ａ，１０２Ｂおよび制御回路１０３Ｃが形成された半導体チップ２に入出力される信号が多く、半導体チップ２における電極２ａの数が多くなる。すなわち、制御回路１０３Ｃに関係する分だけ、半導体チップ２における電極２ａの数が多くなる。
図２６は、本実施の形態のＲＦパワーモジュール１における半導体チップ２近傍の要部平面図である。図２７は、比較例のＲＦパワーモジュール５０１における半導体チップ２近傍の要部平面図である。
本実施の形態では、図２６に示されるように、半導体チップ２の複数の電極２ａに複数のボンディングワイヤ８を介してそれぞれ接続すべき複数の基板側端子７２は、配線基板３の上面３ａにおいて、千鳥配列ではなく、半導体チップ２の周囲に一列に配列されている。これにより、各基板側端子７２に接続された各ボンディングワイヤ８が、そのボンディングワイヤ８が接続された基板側端子７２とは異なる電位の基板側端子７２上を通らないようにしている。なお、基板側端子７２は、上記基板側端子１２ａのうち、ボンディングワイヤ８に接続される基板側端子（ボンディングパッド、パッド電極、電極、端子）である。
一方、図２７の比較例のＲＦパワーモジュール５０１では、半導体チップ２の複数の電極２ａに複数のボンディングワイヤ４０８（本実施の形態のボンディングワイヤ８に対応するもの）を介してそれぞれ接続すべき複数の基板側端子４７２（本実施の形態の基板側端子７２に対応するもの）を、配線基板３の上面３ａにおいて、半導体チップ２の周囲に千鳥配列（複数列配列）させている。このため、比較例のＲＦパワーモジュール５０１では、図２７に示されるように、ボンディングワイヤ４０８のうちのいくつかのボンディングワイヤ４０８ａでは、基板側端子４７２ａに接続されたボンディングワイヤ４０８ａが、他の基板側端子４０８ｂ上を通過した状態となっている。
図２７の比較例のＲＦパワーモジュール５０１では、ボンディングワイヤ４０８ａが接続された基板側端子４７２ａと、そのボンディングワイヤ４０８ａが上を通過する他の基板側端子４０８ｂとが同電位であれば、そのボンディングワイヤ４０８ａにはノイズは入力されない。しかしながら、ボンディングワイヤ４０８ａが接続された基板側端子４７２ａと、そのボンディングワイヤ４０８ａが上を通過する他の基板側端子４０８ｂとが異なる電位であれば、そのボンディングワイヤ４０８ａにノイズが入力され、このボンディングワイヤ４０８ａを介してノイズが半導体チップ２に入力されてしまう。すなわち、ボンディングワイヤ４０８ａが、そのボンディングワイヤ４０８ａが接続された基板側端子４７２ａとは異なる電位の基板側端子４７２ｂ上を通過していると、このボンディングワイヤ４０８ａを介してノイズが半導体チップ２に入力されてしまう。半導体チップ２内には電力増幅回路１０２Ａ，１０２Ｂが形成されているので、ボンディングワイヤ４０８ａを介してノイズが半導体チップ２に入力されると、電力増幅回路１０２Ａ，１０２Ｂは発振してしまう可能性がある。これは、ＲＦパワーモジュールの性能を低下させる可能性がある。
それに対して、本実施の形態のＲＦパワーモジュール１では、図２６に示されるように、配線基板３の上面３ａにおいて、半導体チップ２の複数の電極２ａ（第１電極）と配線基板３の複数の基板側端子７２（第２電極）とが、複数のボンディングワイヤ８を介して電気的に接続され、それら複数のボンディングワイヤ８のそれぞれが、接続された基板側端子７２（第２電極）とは異なる電位の基板側端子７２（第２電極）上を通らないようにしている。これにより、ボンディングワイヤ８を介してノイズが半導体チップ２に入力されてしまうのを防止し、半導体チップ２内に形成された電力増幅回路１０２Ａ，１０２Ｂが発振してしまうのを防止でき、ＲＦパワーモジュール１の性能を向上させることができる。
上記のように、本実施の形態では、半導体チップ２内に制御回路１０３Ｃを形成している分、半導体チップ２における電極２ａの数が多くなり、半導体チップ２にボンディングワイヤ８を介して接続すべき基板側端子７２の数が多くなる。しかしながら、半導体チップ２にボンディングワイヤ８を介して接続すべき基板側端子７２の数が増えたからと言って、それらの基板側端子７２を図２７の比較例のように千鳥配列にすると、半導体チップ２へのノイズの入力や電力増幅回路１０２Ａ，１０２Ｂの発振などの問題が生じる可能性がある。このため、本実施の形態では、たとえボンディングワイヤ８を介して半導体チップ２に接続すべき基板側端子７２の寸法や配列のピッチが小さくなったとしても、半導体チップ２の複数の電極２ａに複数のボンディングワイヤ８を介してそれぞれ接続すべき複数の基板側端子７２を、千鳥配列ではなく、配線基板３の上面３ａにおいて、半導体チップ２の周囲に一列に配列させる。例えば、ボンディングワイヤ８を接続する基板側端子７２の寸法Ｌ１を１５０μｍ程度とし、間隔Ｌ２を１００μｍ程度とし、ピッチＬ３を２５０μｍ程度として、一列に配列させる。これにより、各ボンディングワイヤ８が、そのボンディングワイヤ８が接続された基板側端子７２とは異なる電位の基板側端子７２上を通らないようにすることができ、半導体チップ２へのノイズの入力を防止し、電力増幅回路１０２Ａ，１０２Ｂが発振するのを防止することができる。
また、本実施の形態では、配線基板３の上面３ａに、受動素子として、受動部品５だけでなく集積受動部品６も実装している。受動部品５は、例えばチップ抵抗、チップコンデンサまたはチップインダクタなどからなり、それぞれ、両端に電極が形成された２端子の電位部品であり、両端面と側面の一部にも、電極が形成されている。このため、配線基板３の上面３ａの基板側端子１２ａに受動部品５の電極を半田１７で接続した際には、受動部品５の両端面および側面の電極部分を半田１７が吸い上がる。この半田１７の吸い上がりを確認することにより、配線基板３の上面３ａにおいて、受動部品５の位置が、本来搭載されるべき位置からずれていないかを確認することが可能である（位置が合っていると半田の吸い上がりが生じ、位置がずれていると、半田の吸い上がりが生じない）。
しかしながら、集積受動部品６は、上記図１９のように基板３１上に複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃを構成する容量素子３４と容量素子１１２ａ，１１２ｂ，１１２ｃを構成するスパイラルインダクタ）が形成されたものであり、集積受動部品６は、半田バンプなどのバンプ電極１８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続される。このため、集積受動部品６の側面には電極は形成されておらず、バンプ電極１８が半田により形成されていたとしても、集積受動部品６の側面を半田は吸い上がらない。従って、配線基板３の上面３ａにおいて、集積受動部品６の位置が、本来搭載されるべき位置からずれていないかを、集積受動部品６の側面での半田の吸い上がりによって確認することは困難である。
そこで、本実施の形態では、以下のように、配線基板３の上面３ａに、集積受動部品６の位置を認識するためのパターン（後述する位置認識用パターン８９ａ，８９ｂに対応）を形成している。
図２８は、本実施の形態のＲＦパワーモジュール１の要部平面図（要部上面図）であり、集積受動部品６近傍領域が示されている。なお、図２８は封止樹脂７を透視した状態が示されている。図２９は、集積受動部品６の平面図であり、配線基板３に搭載した際に配線基板３の上面３ａに対向する側の主面である表面１９ａが示されている。図３０および図３１は、集積受動部品６を搭載する前の配線基板３の要部上面図（要部平面図）であり、図２８に対応する領域が示されている。また、図３０は、図３１からオーバーコートガラス層８４およびめっき層８６を省略し、ビアホール１３の位置を点線で示したものである。
なお、図２８は、平面図であるが、図面を見易くするために、位置認識用パターン８９ａ，８９ｂにハッチングを付してある。また、図３０は、平面図であるが、図面を見易くするために、導体パターン８２にハッチングを付してある。また、図３１は、平面図であるが、図面を見易くするために、端子８８ｃ，８８ｄ，８８ｅ，８８ｆおよび位置認識用パターン８９ａ，８９ｂにハッチングを付してある。
また、図３２は、集積受動部品６を搭載する前の配線基板３の要部断面図であり、図３１のＢ−Ｂ線の断面にほぼ対応するものである。図３３は、配線基板３の上面３ａに集積受動部品６を搭載した状態を示す要部断面図（すなわち、封止樹脂部６の図示を省略したＲＦパワーモジュール１の要部断面図）であり、図２８のＢ−Ｂ線の断面にほぼ対応するものである。なお、配線基板３は、複数の絶縁体層１１と、絶縁体層１１間および最上層と最下層の配線層を積層して一体化した多層基板であり、図３２および図３３の断面図には、複数の絶縁体層１１のうちの最上層の絶縁体層１１ａよりも上部が示され、絶縁体層１１ａよりも下の構造は、図示を省略している。
図２９に示されるように、集積受動部品６は、６つの端子（電極）８１を有している。端子８１は、上記バンプ電極１８（バンプ電極６４）に対応するものである。集積受動部品６の６つの端子８１は、入力端子８１ａと、出力端子８１ｂと、４つのグランド端子８１ｃ，８１ｄ，８１ｅ，８１ｆからなる。入力端子８１ａは、上記図２の入力端子１１６に対応し、出力端子８１ｂは、上記図２の出力端子１１７に対応する。グランド端子８１ｃ，８１ｄ，８１ｅ，８１ｆは、上記図２のグランド端子１１８，１１９のいずれかに対応する。ここでは、グランドの強化のため、集積受動部品６に４つのグランド端子８１ｃ，８１ｄ，８１ｅ，８１ｆを設けているが、他の形態として、上記図２のグランド端子１１８，１１９に対応する２つのグランド端子を集積受動部品６に設けることもでき、この場合、集積受動部品６は、上記図２の入力端子１１６、出力端子１１７およびグランド端子１１８，１１９にそれぞれ対応する４つの端子８１を有することになる。
図３０および図３２に示されるように、配線基板３において、絶縁体層１１ａの上面には、例えば銅（Ｃｕ）などを主成分とする導体パターン８２が形成されている。導体パターン８２は、上記導体パターン１２ｂに対応するものである。導体パターン８２は、必要に応じて、絶縁体層１１ａに形成されたビアホール１３内の導体８３を介して、絶縁体層１１ａよりも下層の配線層などに電気的に接続されている。ビアホール１３内の導体８３は、導体パターン８２と同種の導体などにより形成されている。
図３２に示されるように、配線基板３においては、絶縁体層１１ａの上面に、導体パターン８２を覆うように、オーバーコートガラス層（絶縁層）８４が形成されている。なお、上記図９の全体平面図では、オーバーコートガラス層８４は図示を省略している。
オーバーコートガラス層８４は、配線基板３上に搭載する部品（半導体チップ２，４、受動部品５および集積受動部品６）に接続する基板側端子１２ａとなる部分と、位置認識用パターン８９ａ，８９ｂを形成する部分を露出し、それ以外の導体パターン８２を覆うようにパターン化されている。すなわち、オーバーコートガラス層８４は開口部８５を有しており、オーバーコートガラス層８４の開口部８５から基板側端子１２ａとなる部分の導体パターン８２と、位置認識用パターン８９ａ，８９ｂとなる部分の導体パターン８２が露出されている。導体パターン８２をオーバーコートガラス層８４で覆うことにより、基板側端子１２ａおよび位置認識用パターン８９ａ，８９ｂとなる部分以外の導体パターン８２を保護して絶縁することができる。
導体パターン８２のうち、オーバーコートガラス層８４の開口部８５から露出している部分では、その上面（表面）にめっき層８６が形成されている。めっき層８６は、例えば、下層側のニッケル（Ｎｉ）めっき層と、その上の金（Ａｕ）めっき層の積層膜からなる。めっき層８６は、オーバーコートガラス層８４上には形成されておらず、オーバーコートガラス層８４の開口部８５から露出する導体パターン８２上に形成されている。導体パターン８２上にめっき層８６が形成されて、半田接続やワイヤボンディングなどが可能な基板側端子１２ａが形成される。
図３０に示されるように、配線基板３の上面３ａには、集積受動部品６の入力端子８１ａに接続すべき入力信号用電極パターン８２ａ、集積受動部品６の出力端子８１ｂに接続すべき出力信号用電極パターン８２ｂ、集積受動部品６のグランド端子８１ｃ，８１ｄに接続すべきグランド用電極パターン８２ｃ、および集積受動部品６のグランド端子８１ｅ，８１ｆに接続すべきグランド用電極パターン８２ｄが形成されている。これら入力信号用電極パターン８２ａ、出力信号用電極パターン８２ｂ、グランド用電極パターン８２ｃ，８２ｄは、配線基板３の上面３ａの集積受動部品６搭載予定位置近傍に、導体パターン８２によって形成されている。
図３１および図３２に示されるように、入力信号用電極パターン８２ａは、集積受動部品６搭載時に集積受動部品６の入力端子８１ａに対向する領域（ここでは出力信号用電極パターン８２ｂに対向する側の先端部近傍領域）がオーバーコートガラス層８４の開口部８５から露出されて、めっき層８６が表面に形成された端子８８ａとなっている。出力信号用電極パターン８２ｂは、集積受動部品６搭載時に集積受動部品６の出力端子８１ｂに対向する領域（ここでは入力信号用電極パターン８２ａに対向する側の先端部近傍領域）がオーバーコートガラス層８４の開口部８５から露出されて、めっき層８６が表面に形成された端子８８ｂとなっている。グランド用電極パターン８２ｃは、集積受動部品６搭載時に集積受動部品６のグランド端子８１ｃ，８１ｄに対向する領域が、オーバーコートガラス層８４の開口部８５から露出されて、めっき層８６が表面に形成された端子８８ｃ，８８ｄとなっている。グランド用電極パターン８２ｄは、集積受動部品６搭載時に集積受動部品６のグランド端子８１ｅ，８１ｆに対向する領域が、オーバーコートガラス層８４の開口部８５から露出されて、めっき層８６が表面に形成された端子８８ｅ，８８ｆとなっている。これら端子８８ａ〜８８ｆは、上記基板側端子１２ａのうち、集積受動部品６の端子８１（バンプ電極１８）に接続すべき端子に対応する。
更に、本実施の形態では、図３１および図３２に示されるように、グランド用電極パターン８２ｃの一部をオーバーコートガラス層８４の開口部８５ａから露出させて、めっき層８６が表面に形成された位置認識用パターン８９ａを形成し、同様に、グランド用電極パターン８２ｄの一部をオーバーコートガラス層８４の開口部８５ｂから露出させて、めっき層８６が表面に形成された位置認識用パターン８９ｂを形成している。
配線基板３の上面３ａ上に集積受動部品６を実装する際には、図２８および図３３からも分かるように、集積受動部品６の入力端子８１ａを配線基板３の端子８８ａに接続（電気的に接続）し、集積受動部品６の出力端子８１ｂを配線基板３の端子８８ｂに接続（電気的に接続）し、集積受動部品６のグランド端子８１ｃ，８１ｄ，８１ｅ，８１ｆを配線基板３の端子８８ｃ，８８ｄ，８８ｅ，８８ｆにそれぞれ接続（電気的に接続）する。
集積受動部品６の端子８１を半田バンプなどにより形成した場合や、あるいは、配線基板３の端子８８ａ,８８ｂ，８８ｃ，８８ｄ，８８ｅ，８８ｆ上に半田を供給してから配線基板３に集積受動部品６を搭載した場合は、集積受動部品６搭載後の半田リフロー処理により、半田を介して、集積受動部品６の入力端子８１ａ、出力端子８１ｂ、およびグランド８１ｃ，８１ｄ，８１ｅ，８１ｆを、それぞれ、配線基板３の端子８８ａ,８８ｂ，８８ｃ，８８ｄ，８８ｅ，８８ｆに接続（半田接続）することができる。また、集積受動部品６の端子８１を金バンプなどにより形成した場合は、圧着または熱圧着などにより、集積受動部品６の入力端子８１ａ、出力端子８１ｂ、およびグランド８１ｃ，８１ｄ，８１ｅ，８１ｆを、それぞれ、配線基板３の端子８８ａ,８８ｂ，８８ｃ，８８ｄ，８８ｅ，８８ｆに接続することができる。
位置認識用パターン８９ａ，８９ｂは、配線基板３の上面３ａに集積受動部品６を実装した後（半田リフロー処理後）で（すなわち上記図２１の工程の後で）、封止樹脂７を形成する前（すなわち上記図２３の工程の前）に、集積受動部品６（集積受動素子）の位置（実装位置）を認識（確認）するためのパターンである。このため、位置認識用パターン８９ａ，８９ｂは、目視または画像装置などにより認識可能なパターンとされている。配線基板３の上面３ａにおける位置認識用パターン８９ａ，８９ｂには、集積受動部品６の端子８１は接続されない。
図２８および図３３に示されるように、配線基板３の上面３ａに集積受動部品６を実装した状態では、配線基板３の上面３ａにおいて、集積受動部品６の周囲の少なくとも一部に、その集積受動部品６の位置を認識するための位置認識用パターン８９ａ，８９ｂが形成され、位置認識用パターン８９ａ，８９ｂの少なくとも一部の直上には、集積受動部品６が存在していない。このため、配線基板３の上面３ａに集積受動部品６を実装した後（半田リフロー処理の後）で、封止樹脂７を形成する前に、配線基板３の上面３ａを上方から見る（観察する）と、図２８に示されるように、集積受動部品６の周囲に、位置認識用パターン８９ａ，８９ｂが存在するのが認識（確認、観察）できる。集積受動部品６が本来搭載されるべき位置にあれば、配線基板３の上面３ａを上方から見た（観察した）際に、集積受動部品６の周囲（ここでは両側）に位置認識用パターン８９ａ，８９ｂの両方が認識（確認、観察）できるような位置に、位置認識用パターン８９ａ，８９ｂが設けられている。
図３４は、配線基板３上に集積受動部品６を実装した段階（半田リフロー処理を行った後の状態）で、集積受動部品６の位置が、本来搭載されるべき位置からずれている場合を示す要部平面図であり、上記図２８に相当するものである。
図３４に示されるように、もし、集積受動部品６の位置が、本来搭載されるべき位置からずれていると、位置認識用パターン８９ａ，８９ｂの少なくとも一方が、集積受動部品６によって隠れてしまい、配線基板３の上面３ａを上方から見た（観察した）際に、集積受動部品６の周囲に、位置認識用パターン８９ａ，８９ｂの一方を認識できても、位置認識用パターン８９ａ，８９ｂの両方を認識することはできない。
一方、集積受動部品６が本来搭載されるべき位置にあれば、図２８に示されるように、配線基板３の上面３ａを上方から見た（観察した）際に、集積受動部品６の周囲（ここでは両側）に位置認識用パターン８９ａ，８９ｂの両方を認識（確認、観察）することができる。
このため、配線基板３上に集積受動部品６を実装した段階（半田リフロー処理を行った後の状態）で、集積受動部品６の位置が、本来搭載されるべき位置からずれていないかどうかを、位置認識用パターン８９ａ，８９ｂによって確認することができる。従って、集積受動部品の実装工程（図２１の工程段階）の後で、封止樹脂７形成工程（図２３の工程段階）の前に、検査工程を導入し、この検査工程で、配線基板４における集積受動部品６の実装状態を位置認識用パターン８９ａ，８９ｂによって確認して選別し、図２８のように本来搭載されるべき位置に集積受動部品６が実装されたものだけ、次の工程（例えばワイヤボンディング工程または封止樹脂７形成工程）に送ることができる。これにより、集積受動部品６の実装信頼性を向上でき、ＲＦパワーモジュール１の信頼性をより向上することができる。
図３４のように本来搭載されるべき位置に集積受動部品６が実装されなかったものは、不良品として除去するか、あるいは、再度集積受動部品６の実装をやり直す。
これにより、最終的に製造されたＲＦパワーモジュール１では、図２８のように本来搭載されるべき位置に集積受動部品６が実装された状態となり、配線基板３の上面３ａにおいて、集積受動部品６の周囲の少なくとも一部に、位置認識用パターン８９ａ，８９ｂが形成され、位置認識用パターン８９ａ，８９ｂの少なくとも一部の直上には、集積受動部品６が存在していない状態となっている。すなわち、集積受動部品６が搭載された配線基板３を上方から見た際に（但し封止樹脂７は透視または除去した状態とする）、集積受動部品６の周囲の少なくとも一部（ここでは集積受動部品６の両側）に位置認識用パターン８９ａ，８９ｂの両方が形成（配置）され、各位置認識用パターン８９ａ，８９ｂの少なくとも一部の直上には、集積受動部品６が存在していない状態となっている。
また、本実施の形態では、位置認識用パターン８９ａ，８９ｂは、集積受動部品６（集積受動素子）の複数の端子８１ａ,８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ（第３電極）と電気的に接続された配線基板３の上面３ａの複数の端子８８ａ,８８ｂ，８８ｃ，８８ｄ，８８ｅ，８８ｆと同層の導体層（ここでは導体パターン８２およびその上のめっき層８６）により形成されている。このため、端子８８ａ,８８ｂ，８８ｃ，８８ｄ，８８ｅ，８８ｆ形成工程と同じ工程で位置認識用パターン８９ａ，８９ｂを形成することができ、配線基板３に位置認識用パターン８９ａ，８９ｂを設けたことに伴う配線基板３の製造工程数や製造コストの増加を防止できる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、例えば移動体通信装置搭載される電子装置に適用して好適なものである。
本発明の一実施の形態であるＲＦパワーモジュールを構成する増幅回路の回路ブロック図である。 ローパスフィルタの回路構成例を示す回路図である。 本発明の一実施の形態であるＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例の説明図である。 スイッチ回路の回路構成例を示す回路図である。 図４のスイッチ回路に用いられるＨＥＭＴ素子の回路図である。 図５のＨＥＭＴ素子のオン時の等価回路図である。 図５のＨＥＭＴ素子のオフ時の等価回路図である。 スイッチ回路の他の回路構成例を示す回路図である。 本発明の一実施の形態であるＲＦパワーモジュールの構造を示す上面図である。 本発明の一実施の形態であるＲＦパワーモジュールの断面図である。 半導体増幅素子をＬＤＭＯＳＦＥＴにより形成した場合の半導体チップの要部断面図である。 ＨＥＭＴ素子を用いてスイッチ回路を形成した場合の半導体チップの要部断面図である。 図１２の半導体チップの要部平面図である。 本発明の一実施の形態のＲＦパワーモジュールに用いられる集積受動部品の製造工程中の要部断面図である。 図１４に続く集積受動部品の製造工程中における要部断面図である。 図１５に続く集積受動部品の製造工程中における要部断面図である。 図１６に続く集積受動部品の製造工程中における要部断面図である。 図１７に続く集積受動部品の製造工程中における要部断面図である。 図１８に続く集積受動部品の製造工程中における要部断面図である。 本発明の一実施の形態のＲＦパワーモジュールの製造工程中の断面図である。 図２０に続くＲＦパワーモジュールの製造工程中における断面図である。 図２１に続くＲＦパワーモジュールの製造工程中における断面図である。 図２２に続くＲＦパワーモジュールの製造工程中における断面図である。 ローパスフィルタを配線基板に内蔵させた比較例の配線基板の模式的な断面図である。 本発明の一実施の形態であるＲＦパワーモジュール１の上面透視図である。 本発明の一実施の形態のＲＦパワーモジュールにおける半導体チップ近傍の要部平面図である。 比較例のＲＦパワーモジュールにおける半導体チップ近傍の要部平面図である。 本発明の一実施の形態のＲＦパワーモジュールの要部平面図である。 集積受動部品の平面図である。 集積受動部品を搭載する前の配線基板の要部上面図である。 集積受動部品を搭載する前の配線基板の要部上面図である。 集積受動部品を搭載する前の配線基板の要部断面図である。 配線基板の上面に集積受動部品を搭載した状態を示す要部断面図である。 集積受動部品の位置がずれている場合を示す要部平面図である。
符号の説明
１ ＲＦパワーモジュール
２ 半導体チップ
２ａ 電極
２ｂ 裏面電極
３ 配線基板
３ａ 上面
３ｂ 下面
４ 半導体チップ
５ 受動部品
６，６ａ，６ｂ 集積受動部品
７ 封止樹脂
８，９，４０８，４０８ａ ボンディングワイヤ
１１，１１ａ 絶縁体層
１２ａ，７２，４７２，４７２ａ 基板側端子
１２ｂ 導体パターン
１２ｃ 外部接続端子
１２ｄ 基準電位供給用端子
１３，１３ａ ビアホール
１４ａ，１４ｂ 導体層
１５，１６，１７ 半田
１８ バンプ電極
１９ａ 表面
３１ 基板
３２ 絶縁膜
３３ 配線
３４ 容量素子
３４ａ 下部電極
３４ｂ 容量絶縁膜
３４ｃ 上部電極
３５ 絶縁膜
３６ 開口部
３７ 絶縁膜
３８ 開口部
４１ 配線
４３ 絶縁膜
４３ａ 絶縁膜
４４ 開口部
４５ パッド部
５１ シード膜
５３ 配線
５４ ニッケル膜
６１ 絶縁膜
６２ 開口部
６３ 金膜
６４ バンプ電極
７０ インダクタ素子
８１，８１ａ〜８１ｆ 端子
８２ 導体パターン
８２ａ 入力信号用電極パターン
８２ｂ 出力信号用電極パターン
８２ｃ，８２ｄ グランド用電極パターン
８３ 導体
８４ オーバーコートガラス層
８５ 開口部
８６ めっき層
８８ａ〜８８ｆ 端子
８９ａ，８９ｂ 位置認識用パターン
１０２Ａ，１０２Ｂ 電力増幅回路
１０２Ａ１，１０２Ａ２，１０２Ａ３，１０２Ｂ１，１０２Ｂ２，１０２Ｂ３ 増幅段
１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２ 整合回路
１０３ 周辺回路
１０３Ａ 制御回路
１０３Ａ１ 電源制御回路
１０３Ａ２ バイアス電圧生成回路
１０３Ｂ バイアス回路
１０３Ｃ 制御回路
１０４ａ，１０４ｂ，１０４ｃ 入力端子
１０５Ａ，１０５Ｂ 整合回路
１０６，１１０ａ，１１０ｂ 端子
１０７Ａ，１０７Ｂ 整合回路
１０８Ａ，１０８Ｂ ローパスフィルタ
１０９Ａ，１０９Ｂ スイッチ回路
１１１ａ，１１１ｂ，１１１ｃ インダクタ素子
１１２ａ，１１２ｂ，１１２ｃ 容量素子
１１３ 並列共振回路
１１４，１１５ 直列共振回路
１１６ 入力端子
１１７ 出力端子
１１８，１１９ グランド端子
１５２ 回路部
２０１ 半導体基板
２０２ エピタキシャル層
２０３ 溝
２０４ ｐ型打抜き層
２０５ 素子分離領域
２０６ ｐ型ウエル
２０７ ゲート絶縁膜
２０８ ゲート電極
２０９ ｎ−型オフセットドレイン領域
２１０ ｎ−型ソース領域
２１１ サイドウォールスペーサ
２１２ ｎ型オフセットドレイン領域
２１３ ｎ＋型ドレイン領域
２１４ ｎ＋型ソース領域
２１５ ｐ＋型半導体領域
２２１ 絶縁膜
２２２ コンタクトホール
２２３ プラグ
２２４ 配線
２２４ａ ソース電極
２２４ｂ ドレイン電極
２２５ 絶縁膜
２２６ スルーホール
２２７ プラグ
２２８ 配線
２２９ 表面保護膜
２３０ 裏面電極
３０１ 半導体基板
３０２ バッファ層
３０３ 電子供給層
３０４ チャネル層
３０５ 電子供給層
３０６ ショットキー層
３０７ 層間膜
３０８ キャップ層
３０９ 素子分離部
３１０ 酸化シリコン膜
３１３ ソース電極
３１４ ドレイン電極
３１５ 保護膜
３１７ ゲート電極
３１７Ａ ゲートパッド
３１８ 層間絶縁膜
３２１ 配線
３２４ 層間絶縁膜
３３２ 配線
３３４ 表面保護膜
４０３ 配線基板
４１１ 誘電体層
４１２ 配線層
４１２ａ 配線層
４１３ 導体
４１４ 容量
ＡＮＴ アンテナ
ＣＮＴ１，ＣＮＴ２ 切換信号
Ｄ１，Ｄ２，Ｄ３，Ｄ４ ダイオード素子
ＤＰＳ デジタル携帯電話機システム
ＦＬＴ１，ＦＬＴ２ フィルタ
Ｑ１，Ｑ２ ＨＥＭＴ

Claims (20)

  1. 電力増幅回路と前記電力増幅回路の出力が接続されたスイッチ回路を有する電子装置であって、
    配線基板と、
    前記配線基板の主面上に搭載され、前記電力増幅回路を構成するＭＩＳＦＥＴが形成された第１半導体チップと、
    前記配線基板の前記主面上に搭載され、前記スイッチ回路を構成する第２半導体チップと、
    を有することを特徴とする電子装置。
  2. 請求項１記載の電子装置において、
    前記第１半導体チップには、前記スイッチ回路の制御回路が更に形成されていることを特徴とする電子装置。
  3. 請求項１記載の電子装置において、
    前記第２半導体チップには、前記スイッチ回路を構成するＨＥＭＴまたはダイオードが形成されていることを特徴とする電子装置。
  4. 請求項１記載の電子装置において、
    前記電子装置は、移動体通信装置に搭載されることを特徴とする電子装置。
  5. 請求項４記載の電子装置において、
    前記スイッチ回路は、前記移動体通信装置のアンテナスイッチ回路として機能するスイッチ回路であることを特徴とする電子装置。
  6. 請求項１記載の電子装置において、
    前記電子装置は、前記電力増幅回路と前記スイッチ回路の間に電気的に接続されたローパスフィルタ回路を更に有し、
    前記ローパスフィルタ回路は、前記配線基板の前記主面上に搭載された集積受動素子により形成されていることを特徴とする電子装置。
  7. 請求項１記載の電子装置において、
    前記電子装置は、第１および第２系統の前記電力増幅回路と、前記第１および第２系統の前記電力増幅回路の出力にそれぞれ電気的に接続された第１および第２系統の前記スイッチ回路と、前記第１および第２系統の前記電力増幅回路と前記第１および第２系統の前記スイッチ回路の間にそれぞれ電気的に接続された第１および第２系統のローパスフィルタ回路とを有し、
    前記第１および第２系統の前記電力増幅回路を構成するＭＩＳＦＥＴが、前記第１半導体チップに形成され、
    前記第１および第２系統の前記スイッチ回路が、前記第２半導体チップに形成され、
    前記第１および第２系統のローパスフィルタ回路は、それぞれ前記配線基板の前記主面上に搭載された第１および第２集積受動素子により形成されていることを特徴とする電子装置。
  8. 請求項７記載の電子装置において、
    前記第１系統の前記電力増幅回路の送信周波数帯は、０．９ＧＨｚ帯であり、
    前記第２系統の前記電力増幅回路の送信周波数帯は、１．８ＧＨｚ帯であることを特徴とする電子装置。
  9. 請求項７記載の電子装置において、
    前記配線基板の前記主面において、前記第１集積受動素子と前記第２集積受動素子の間に前記第２半導体チップが配置されていることを特徴とする電子装置。
  10. 請求項９記載の電子装置において、
    前記配線基板の前記主面において、前記第１半導体チップの横に前記第２半導体チップが配置されていることを特徴とする電子装置。
  11. 請求項１０記載の電子装置において、
    前記第１半導体チップには、前記スイッチ回路の制御回路が更に形成されており、
    前記配線基板の前記主面において、前記第１半導体チップと前記第２半導体チップが、前記配線基板の導体パターンまたは前記導体パターンとボンディングワイヤを介して、電気的に接続され、
    前記第１半導体チップから前記第２半導体チップに前記スイッチ回路の制御信号が供給されることを特徴とする電子装置。
  12. 請求項７記載の電子装置において、
    前記配線基板の前記主面において、前記第１集積受動素子と前記第２半導体チップの間、および前記第２集積受動素子と前記第２半導体チップの間に、受動部品が配置されていないことを特徴とする電子装置。
  13. 請求項７記載の電子装置において、
    前記配線基板の前記主面において、前記第１集積受動素子と前記第２半導体チップの間、および前記第２集積受動素子と前記第２半導体チップの間が、受動部品を介さず、前記配線基板の導体パターンまたは前記導体パターンとボンディングワイヤを介して、電気的に接続されていることを特徴とする電子装置。
  14. 請求項１記載の電子装置において、
    前記配線基板の導体パターンにより形成されたインダクタ素子を更に有し、
    前記インダクタ素子は、前記電力増幅回路の出力整合回路に用いられていることを特徴とする電子装置。
  15. 請求項７記載の電子装置において、
    前記配線基板の前記主面において、前記第１半導体チップの複数の第１電極と前記配線基板の複数の第２電極とが、複数のボンディングワイヤを介して電気的に接続され、
    前記複数のボンディングワイヤのそれぞれは、接続された前記第２電極とは異なる電位の前記第２電極上を通らないことを特徴とする電子装置。
  16. 請求項１５記載の電子装置において、
    前記配線基板の前記主面において、前記複数の前記第２電極は、前記第１半導体チップの周囲に一列に配列していることを特徴とする電子装置。
  17. 請求項１６記載の電子装置において、
    前記第１半導体チップには、前記スイッチ回路の制御回路が更に形成されていることを特徴とする電子装置。
  18. 電力増幅回路と前記電力増幅回路に電気的に接続されたローパスフィルタ回路を有する電子装置であって、
    配線基板と、
    前記配線基板の主面上に搭載され、前記電力増幅回路を構成する第１半導体チップと、
    前記配線基板の前記主面上に搭載され、前記ローパスフィルタ回路を構成する集積受動素子と、
    を有し、
    前記配線基板の前記主面に、前記集積受動素子の位置を認識するためのパターンが形成されていることを特徴とする電子装置。
  19. 請求項１８記載の電子装置において、
    前記集積受動素子の位置を認識するための前記パターンは、前記集積受動素子の複数の第３電極と電気的に接続された前記配線基板の前記主面の複数の第４電極と同層の導体層により形成されていることを特徴とする電子装置。
  20. 請求項１８記載の電子装置において、
    前記配線基板の前記主面において、前記集積受動素子の周囲の少なくとも一部に前記集積受動素子の位置を認識するための前記パターンが形成され、
    前記集積受動素子の位置を認識するための前記パターンの少なくとも一部の直上には、前記集積受動素子が存在していないことを特徴とする電子装置。
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