JP2011120105A - 半導体装置 - Google Patents

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Abstract

【課題】半導体パッケージ内のＧＮＤパッドが、寄生インダクタンス成分を有する事によるＧＮＤワイヤ間アイソレーション悪化のフィルタ回路に対し寄生成分を考慮した回路とする事で、カットオフ特性を良くしたフィルタ回路の提供。
【解決手段】半導体チップ２０上に形成されたフィルタ回路の入力側にインダクタＬ４を設け、更にインダクタＬ５を介して直列共振回路Ｃ２、Ｌ２を並列接続し、合わせて並列共振回路Ｃ３、Ｌ３を直列接続する事で、並列共振回路は減衰させたい高調波等の周波数成分の通過を阻止する構成となり、カットオフ特性を満足させる。
【選択図】図４

Description

本発明は、半導体装置に係り、特に、フィルタ回路を内蔵する半導体装置に係る。
携帯電話などの無線通信では用途により利用可能な周波数帯域が割り当てられており、帯域外への不要輻射や漏洩電力は規制されている。無線送信機においては電力増幅器（アンプ）により発生する高調波信号が問題となる。このため、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ：低域通過フィルタ）やＢＰＦ（Ｂａｎｄ Ｐａｓｓ Ｆｉｌｔｅｒ：帯域通過フィルタ）などの各種フィルタを用いて高調波信号を除去することが一般的である。
フィルタ回路は、電力増幅器とは別の部品として実装される場合が多い。例えば、個別部品のチップインダクタおよびチップキャパシタを用いて構成する場合や、これらを集積化した多層セラミックの単一部品として構成する場合や、あるいはＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ：表面弾性波）フィルタなどの圧電素子を用いた部品として構成される場合などがある。
他方で移動体端末に対する小型化要求は近年ますます強まっており、部品点数の削減や集積化が進められている。フィルタ部品も、半導体プロセスにより半導体チップ上のスパイラルインダクタやキャパシタにより構成されるＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）や、能動素子と同一半導体チップ上に構成されるＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）としての実装が進められている。
フィルタを半導体チップ上に構成する場合、半導体チップ上の受動素子としてスパイラルインダクタやＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを用い、ＧＮＤ（ＧｒｏｕＮＤ：接地）を必要とする場合は、ワイヤボンディングや半導体チップに設けられたスルーホールを用いて半導体チップを実装するパッケージ内のＧＮＤパッドと接続する。
これらフィルタ部品を単一の半導体チップやパッケージ内に集積化する場合に、ＧＮＤパッドを共有化するとフィルタの信号通過特性が悪化し、高調波信号のリジェクション量が低下する問題が発生する。この問題は増幅器とフィルタ部品を集積化する場合に顕著である。
図１（ａ）〜図１（ｃ）は、フィルタ回路を有する半導体装置と、この半導体装置を実装する実装基板との、従来技術による一般的な実施例について説明するための図である。図１（ａ）は、図１（ｃ）の半導体チップ上にフィルタ回路を有する半導体装置のパッケージ２を実装する、実装基板１の構成について説明するための上面図である。図１（ｂ）は、図１（ａ）の実装基板１の、線Ａ−Ｂにおける断面構造について説明するための断面図である。図１（ｃ）は、図１（ａ）、図１（ｂ）の実装基板１に実装する、半導体チップ上にフィルタ回路を有する半導体装置を含む、半導体パッケージ２の構成について説明するための上面図である。
この実装基板１は、パッケージ実装領域１１と、グランド表面金属パタン１２と、複数の信号用表面金属パタン１３と、実装基板材１４と、複数のスルーホール１５と、グランド裏面金属パタン１６とを具備する。グランド表面金属パタン１２は、実装基板１の表面中央部に配置されている。複数の信号用表面金属パタン１３は、グランド表面金属パタン１２とは非接続であって、グランド表面金属パタン１２の周囲に配置されている。この半導体パッケージ２は、半導体チップ２０と、半導体チップ２０上に構成されたフィルタ回路２１と、モールド樹脂２２と、マウント部２３と、複数のピン２４と、フィルタ出力ピン２４ｄと、複数のボンディングワイヤ２５ｂ、２５ｃ、２５ｄと、複数のボンディングパッド２６ｂ、２６ｃ、２６ｄとを具備する。
実装基板１において、複数のスルーホール１５は実装基板材１４を貫通している。スルーホール１５のそれぞれにおける一方の端部は、グランド表面金属パタン１２に接続されている。スルーホール１５のそれぞれにおける他方の端部は、グランド裏面金属パタン１６に接続されている。
半導体パッケージ２において、複数のボンディングワイヤ２５ｂ〜２５ｄのそれぞれにおける一方の端部は、半導体チップ２０上に形成されたフィルタ回路２１における複数のボンディングパッド２６ｂ〜２６ｄのそれぞれにボンディング接続されている。また、複数のボンディングワイヤ２５ｂ、２５ｃのそれぞれにおける他方の端部は、マウント部２３に接続されており、ボンディングワイヤ２５ｄの他方の端部は、フィルタ出力ピン２４ｄに接続されている。
半導体チップ２０はマウント部２３に実装（マウント）されている。半導体チップ２０がマウントされているマウント部２３と、複数のピン２４、２４ｄとは、金属製リードフレームで形成され、モールド樹脂２２によって固定されている。
半導体パッケージ２は、実装基板１のパッケージ実装領域１１に実装される。半導体パッケージ２におけるマウント部２３および複数のピン２４、２４ｄは、実装基板１におけるグランド表面金属パタン１２および複数の信号用表面金属パタン１３に、それぞれ接続される。
図２は、従来技術による半導体パッケージ２に含まれる半導体チップ２０上に形成されたフィルタ回路２１における、寄生成分を考慮した構成について説明するための等価回路図である。この等価回路は、フィルタ入力端子２９と、フィルタ出力ピン２４ｄと、第１〜第３のボンディングワイヤ２５ｂ〜２５ｄと、第１〜第３のボンディングパッド２６ｂ〜２６ｄと、第１〜第５のインダクタＬ１〜Ｌ５と、第１〜第３のキャパシタＣ１〜Ｃ３と、第１のパス２７と、第２および第３のパス２８ｂ、２８ｃとを具備する。
ボンディングワイヤ２５ｂおよび２５ｃの接続先であるマウント部２３は、理想的なＧＮＤではない。現実的には、各ボンディングワイヤ２５ｂおよび２５ｃと、ＧＮＤとの接続は、実装基板グランド表面金属パタン１２やスルーホール１５を経由している。したがって、これらの経路に対応する第２および第３のパス２８ｂ、２８ｃのそれぞれは、寄生インダクタンス成分を有する。一方、ボンディングワイヤ２５ｂからマウント部２３を経由してボンディングワイヤ２５ｃと接続するパス２７も、寄生インダクタンス成分を有する。
なお、従来例の場合、
パス２７の長さ＜＜パス２８ｂ、２８ｃの長さ
となっており、パス２７、２８ｂ、２８ｃの寄生インダクタンス成分はそれぞれの長さにほぼ比例するため、
パス２７の寄生インダクタンス成分＜＜パス２８ｂ、２８ｃの寄生インダクタンス成分
が成り立っている。なお、パス２８ｂ、２８ｃの寄生インダクタンスはフィルタ回路におけるインダクタンスＬ１〜Ｌ５と比較して十分に小さいため、パス２８ｂ、２８ｃの寄生インダクタンス成分をそれぞれ同程度の値Ｌ＿ＧＮＤとみなせる。同様にパス２７の寄生インダクタンスをＬ＿ＩＳＯとみなせる。
図２における各構成要素同士の接続関係について説明する。フィルタ入力端子２９は、第４のインダクタＬ４における一方の端部に接続されている。第４のインダクタＬ４における他方の端部は、第３のインダクタＬ３における一方の端部と、第１のキャパシタＣ１における一方の端部と、第３のキャパシタＣ３における一方の端部とに接続されている。第１のキャパシタ部Ｃ１における他方の端部は、第１のインダクタＬ１における一方の端部に接続されている。第１のインダクタＬ１における他方の端部は、第１のボンディングパッド２６ｂと、第１のボンディングワイヤ２５ｂにおける一方の端部とに接続されている。第１のボンディングワイヤ２５ｂの他方の端部は、第１のパス２７における一方の端部と、第２のパス２８ｂにおける一方の端部とに接続されている。第２のパス２８ｂの他方の端部は、接地されている。第３のインダクタＬ３における他方の端部は、第３のキャパシタＣ３の他方の端部と、第２のキャパシタＣ２の一方の端部と、第５のインダクタＬ５の一方の端部とに接続されている。第２のキャパシタＣ２の他方の端部は、第２のインダクタＬ２の一方の端部に接続されている。第２のインダクタＬ２における他方の端部は、第２のボンディングパッド２６ｃと、第２のボンディングワイヤ２５ｃにおける一方の端部に接続されている。第２のボンディングワイヤ２５ｃの他方の端部は、第１のパス２７における他方の端部と、第３のパス２８ｃにおける一方の端部とに接続されている。第３のパス２８ｃの他方の端部は、接地されている。第５のインダクタＬ５の他方の端部は、第３のボンディングパッド２６ｄと、第３のボンディングワイヤ２５ｄの一方の端部とに接続されている。第３のボンディングワイヤ２５ｄの他方の端部はフィルタ出力ピン２４ｄと接続されている。
第１、第２のキャパシタＣ１、Ｃ２は、それぞれ第１、第２のインダクタＬ１、Ｌ２と接続されて、それぞれ第１、第２の直列共振回路として動作する。これら２つの共振回路は第１、第２のボンディングワイヤ２５ｂ、２５ｃおよび第２、第３のパス２８ｂ、２８ｃをそれぞれ介して接地される。これら２つの共振回路は、高調波などの特定の減衰させたい周波数成分を通過させて接地する。その結果、フィルタ回路２１は、フィルタ入力端子２９から入力した信号に対して高調波などの特定の周波数成分を減衰、あるいは除去（リジェクション）し、高調波などの特定の周波数成分が減衰した信号をフィルタ出力ピン２４ｄに出力する動作を行う。
第３のキャパシタＣ３は、第３のインダクタＬ３と接続されて、第１の並列共振回路として動作する。この共振回路はフィルタ入力端子２９から第４のインダクタＬ４を介して直列に接続され、第５のインダクタＬ５を介してフィルタ出力ピン２４ｄに直列に接続される。この共振回路は、高調波などの特定の減衰させたい周波数成分が通過することを阻止する。その結果、フィルタ回路２１は、フィルタ入力端子２９から入力した信号に対して高調波などの特定の周波数成分を減衰し、高調波などの特定の周波数成分が減衰した信号をフィルタ出力ピン２４ｄに出力する動作を行う。
図３は従来技術によるフィルタ回路を有する半導体装置における、信号通過特性を計算機シミュレーションした結果のグラフである。入力信号の基本周波数（ｆ０）を２．４５ＧＨｚとし、２倍の高調波（２ｆ０）となる４．９ＧＨｚを通過阻止（リジェクト）するフィルタ回路の信号通過特性（Ｓ２１）を示している。このグラフにおいて横軸はフィルタ回路の入力信号の周波数を表し、縦軸はフィルタの信号通過特性を表す。
このグラフにおいて第１の線Ｓ（２，１）は、寄生インダクタンスＬ＿ＧＮＤおよびＬ＿ＩＳＯを無視した理想的な接地条件におけるフィルタ回路の信号通過特性を表し、このときの２ｆ０のリジェクション量は、入力信号に対する通過信号の比として、マーカｍ１に表される。第２の線Ｓ（４，３）は寄生インダクタンスを含む従来例におけるフィルタ回路特性を表し、同様に２ｆ０のリジェクション量はマーカｍ２に表される。
上記に関連して、特許文献１（特開平２−３４０１４号公報）には、複合半導体装置に係る記載が開示されている。この複合半導体装置では、増幅器の整合回路としてこれら受動素子を同一半導体チップ上に構成している。この例では整合回路としての受動素子を同一チップ上で構成してＭＭＩＣ化している。しかし、オンチップのスパイラルインダクタはＱ値が悪いため、フィルタを構成する場合には損失が問題となる。
また、特許文献２（特開２００２−９３８４５号公報）には、集積化信号フィルタに係る記載が開示されている。この集積化信号フィルタでは、半導体チップ上の受動素子でフィルタを構成している。この集積化信号フィルタは、Ｑ値を改善するために、スパイラルインダクタをワイヤインダクタに置き換えている。
しかしながら、増幅器などの能動素子を同一半導体チップに搭載する場合や、別チップであっても同一パッケージに搭載する場合、ＧＮＤパッドを共有することによりＧＮＤパッドを介した信号の回り込みがしばしば問題となる。
上記に関連して、特許文献３（ＷＯ２００３／０９４２３２号公報）には、半導体装置に係る記載が開示されている。この半導体装置では、低周波ノイズがＧＮＤパッド経由で回り込むことを防止するためパッケージ内のＧＮＤパッドを分離している。
特開平２−３４０１４号公報 特開２００２−９３８４５号公報 ＷＯ２００３／０９４２３２号公報
図３の従来技術によるフィルタ回路を含む半導体装置において寄生インダクタンスを無視する場合マーカｍ１と比べ、寄生インダクタンスを含む場合マーカｍ２は２ｆ０のリジェクション量が少なくなる。
この原因として、ボンディングワイヤ２５ｂ、２５ｃが接続されるマウント部２３が理想的なＧＮＤではなく、実装基板上に搭載されるパッケージ等の部品はスルーホールなどを介して接地され、寄生インダクタンスＬ＿ＧＮＤ成分が付加されるためである。この寄生インダクタンスＬ＿ＧＮＤが、マウント部２３経由でボンディングワイヤ２５ｂ、２５ｃ間の寄生インダクタンスＬ＿ＩＳＯより十分に大きくなることでアイソレーションが悪化し、第１の直列共振回路によりリジェクトされた高調波成分が第２の直列共振回路を経由してフィルタ出力端子２４ｄへ出力されてしまう。また、第１、第２の直列共振回路を経由することにより、高調波成分を阻止する第３の並列共振回路をバイパスするため、いずれの共振回路においてもリジェクション量が少なくなる。
また、従来技術によるフィルタ回路を含む半導体装置において寄生インダクタンスを含む場合、２ｆ０となる周波数ではリジェクション量が少なくなるが、５．７ＧＨｚにリジェクション量が最大の−５０ｄＢとなる極がある。寄生インダクタンス成分を含むことで極となる周波数がずれる場合、設計を最適化することで２ｆ０となる周波数でリジェクション量を最大とすることができる。
しかしながら、パス２７、２８ｂ、２８ｃの寄生インダクタンス成分は、パッケージ内の半導体装置ではなく、実装基板１に形成されたスルーホール１５の長さおよび径などにより変化する。したがって、寄生インダクタンス成分を含めた最適化を行う場合、実装基板のパタンが異なると、フィルタ回路のリジェクション量も変化してしまう。
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明のフィルタ回路は、半導体チップ（２０）上に形成されて、入力端子（２９）と、出力ボンディングパッド（２６ｄ）と、グランドボンディングパッド（２６ｃ）と、並列共振回路（Ｃ３、Ｌ３）と、直列共振回路（Ｃ２、Ｌ２）とを具備する。ここで、入力端子（２９）は、信号を入力する。出力ボンディングパッド（２６ｄ）は、ボンディングワイヤ（２５ｄ）を介して信号を出力する。グランドボンディングパッド（２６ｃ）は、ボンディングワイヤ（２５ｃ）を介して接地される。並列共振回路（Ｃ３、Ｌ３）は、入力ボンディングパッド（２６ａ）および出力ボンディングパッド（２６ｄ）の間に設けられて、かつ、一方の端部が出力ボンディングパッド（２６ｄ）に接続されている。直列共振回路（Ｃ２、Ｌ２）は、入力ボンディングパッド（２６ａ）および並列共振回路（Ｃ３、Ｌ３）の他方の端部の間に一方の端部が設けられて、かつ、他方の端部がグランドボンディングパッド（２６ｃ）に接続されている。直列共振回路（Ｃ２、Ｌ２）は、直列に接続された容量（Ｃ２）およびインダクタ（Ｌ２）を具備する。並列共振回路（Ｃ３、Ｌ３）は、並列に接続された容量（Ｃ３）およびインダクタ（Ｌ３）を具備する。
本発明の半導体装置によれば、フィルタ回路におけるパッケージ出力部側に並列共振の帯域阻止フィルタ回路を設けることによって、ＧＮＤ経由で戻ってくる高調波を阻止することが出来る。
図１（ａ）〜図１（ｃ）は、フィルタ回路を有する半導体装置と、この半導体装置を実装する実装基板との、従来技術または本発明による構成例について説明するための図である。図１（ａ）は、図１（ｃ）の半導体チップ上にフィルタ回路を有する半導体装置のパッケージ２を実装する、実装基板１の構成について説明するための上面図である。図１（ｂ）は、図１（ａ）の実装基板１の、線Ａ−Ｂにおける断面構造について説明するための断面図である。図１（ｃ）は、図１（ａ）、図１（ｂ）の実装基板１に実装する、半導体チップ上にフィルタ回路を有する半導体装置を含む、半導体パッケージ２の構成について説明するための上面図である。 図２は、従来技術による半導体パッケージに含まれるフィルタ回路における、寄生成分を考慮した構成について説明するための等価回路図である。 図３は、従来技術または本発明によるフィルタ回路を有する半導体装置における、信号通過特性を計算機シミュレーションした結果のグラフである。 図４は、本発明の第１の実施形態による半導体パッケージに含まれる半導体チップ上に形成されたフィルタ回路における、寄生成分を考慮した構成について説明するための等価回路図である。 図５は、本発明の第２の実施形態によるフィルタ回路を含む半導体装置において、半導体パッケージに含まれるフィルタ回路における、寄生成分を考慮した構成について説明するための等価回路図である。 図６は、本発明の第３の実施形態によるフィルタ回路を含む半導体装置において、半導体パッケージに含まれるフィルタ回路における、寄生成分を考慮した構成について説明するための等価回路図である。
（第１の実施形態）
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
本発明の実施形態による半導体装置パッケージの全体的な構成は、従来技術として上記に説明した図１（ａ）〜図１（ｃ）と同じであるが、ここで再度説明する。
実装基板１において、複数のスルーホール１５は実装基板材１４を貫通している。スルーホール１５のそれぞれにおける一方の端部は、グランド表面金属パタン１２に接続されている。スルーホール１５のそれぞれにおける他方の端部は、グランド裏面金属パタン１６に接続されている。
半導体パッケージ２において、複数のボンディングワイヤ２５ｂ〜２５ｄのそれぞれにおける一方の端部は、半導体チップ２０上に形成されたフィルタ回路２１における複数のボンディングパッド２６ｂ〜２６ｄのそれぞれにボンディング接続されている。また、複数のボンディングワイヤ２５ｂ、２５ｃのそれぞれにおける他方の端部は、マウント部２３に接続されており、ボンディングワイヤ２５ｄの他方の端部は、フィルタ出力ピン２４ｄに接続されている。
半導体チップ２０はマウント部２３に実装（マウント）されている。半導体チップ２０がマウントされているマウント部２３と、複数のピン２４、２４ｂとは、モールド樹脂２２によって固定されている。
半導体パッケージ２は、実装基板１のパッケージ実装領域１１に実装される。半導体パッケージ２におけるマウント部２３および複数のピン２４、２４ｂは、実装基板１におけるグランド表面金属パタン１２および複数の信号用表面金属パタン１３に、それぞれ接続される。
図４は、本発明の第１の実施形態による半導体パッケージ２に含まれる半導体チップ２０上に形成されたフィルタ回路２１における、寄生成分を考慮した構成について説明するための等価回路図である。この等価回路は、フィルタ入力端子２９と、フィルタ出力ピン２４ｄと、第１〜第３のボンディングワイヤ２５ｂ〜２５ｄと、第１〜第３のボンディングパッド２６ｂ〜２６ｄと、第２〜第５のインダクタＬ２〜Ｌ５と、第１〜第３のキャパシタＣ１〜Ｃ３と、第１のパス２７と、第２および第３のパス２８ｂ、２８ｃとを具備する。
ボンディングワイヤ２５ｂおよび２５ｃの接続先であるマウント部２３は、理想的なＧＮＤではない。現実的には、各ボンディングワイヤ２５ｂおよび２５ｃと、ＧＮＤとの接続は、実装基板グランド表面金属パタン１２やスルーホール１５を経由している。したがって、これらの経由に対応する第２および第３のパス２８ｂ、２８ｃのそれぞれは、寄生インダクタンス成分を有する。一方、ボンディングワイヤ２５ｂからマウント部２３を経由してボンディングワイヤ２５ｃと接続するパス２７も、寄生インダクタンス成分を有する。
なお、本実施形態の場合、
パス２７の長さ＜＜パス２８ｂ、２８ｃの長さ
となっており、パス２７、２８ｂ、２８ｃの寄生インダクタンス成分はそれぞれの長さにほぼ比例するため、
パス２７の寄生インダクタンス成分＜＜パス２８ｂ、２８ｃの寄生インダクタンス成分
が成り立っている。なお、パス２８ｂ、２８ｃの寄生インダクタンスはフィルタ回路におけるインダクタＬ２〜Ｌ５のインダクタンスと比較して十分に小さいため、パス２８ｂ、２８ｃの寄生インダクタンス成分をそれぞれ同程度の値Ｌ＿ＧＮＤとみなせる。同様にパス２７の寄生インダクタンスをＬ＿ＩＳＯとみなせる。
図４における各構成要素同士の接続関係について説明する。フィルタ入力端子２９は、第４のインダクタＬ４における一方の端部に接続されている。第４のインダクタＬ４における他方の端部は、第５のインダクタＬ５における一方の端部と、第１のキャパシタＣ１における一方の端部とに接続されている。第１のキャパシタ部Ｃ１における他方の端部は、第１のボンディングパッド２６ｂと、第１のボンディングワイヤ２５ｂにおける一方の端部に接続されている。第１のボンディングワイヤ２５ｂの他方の端部は、第１のパス２７における一方の端部と、第２のパス２８ｂにおける一方の端部とに接続されている。第２のパス２８ｂの他方の端部は、接地されている。第５のインダクタＬ５における他方の端部は、第２のキャパシタＣ２の一方の端部と、第３のキャパシタＣ３の一方の端部と、第３のインダクタＬ３の一方の端部とに接続されている。第２のキャパシタＣ２の他方の端部は、第２のインダクタＬ２の一方の端部と接続されている。第２のインダクタＬ２の他方の端部は、第２のボンディングパッド２６ｃと、第２のボンディングワイヤ２５ｃにおける一方の端部に接続されている。第２のボンディングワイヤ２５ｃの他方の端部は、第１のパス２７における他方の端部と、第３のパス２８ｃにおける一方の端部とに接続されている。第３のパス２８ｃの他方の端部は、接地されている。第３のインダクタＬ３の他方の端部は、第３のキャパシタＣ３の他方の端部と、第３のボンディングパッド２６ｄと、第３のボンディングワイヤ２５ｄの一方の端部とに接続されている。第３のボンディングワイヤ２５ｄの他方の端部はフィルタ出力ピン２４ｄと接続されている。
第２のキャパシタＣ２は、第２のインダクタＬ２と接続されて、直列共振回路として動作する。この共振回路はボンディングワイヤ２５ｃおよびパス２８ｃを介して接地される。この共振回路は、高調波などの特定の減衰させたい周波数成分を通過させて接地する。その結果、フィルタ回路２１は、フィルタ入力端子２９から入力した信号に対して高調波などの特定の周波数成分を減衰、あるいは除去（リジェクション）し、高調波などの特定の周波数成分が減衰した信号をフィルタ出力ピン２４ｄに出力する動作を行う。
第３のキャパシタＣ３は、第３のインダクタＬ３と接続されて、第１の並列共振回路として動作する。この共振回路はフィルタ入力端子２９から第４のインダクタＬ４および第５のインダクタＬ５を介して直列に接続され、フィルタ出力ピン２４ｄに直列に接続される。この共振回路は、高調波などの特定の減衰させたい周波数成分が通過することを阻止する。その結果、フィルタ回路２１は、フィルタ入力端子２９から入力した信号に対して高調波などの特定の周波数成分を減衰し、高調波などの特定の周波数成分が減衰した信号をフィルタ出力ピン２４ｄに出力する動作を行う。
ここで、図４における複数のボンディングワイヤ２５ｂ、２５ｃは、図１において半導体チップ２０とマウント部２３とを接続する複数のボンディングワイヤ２５ｂ、２５ｃに対応する。図４における第１のパス２７の寄生インダクタンスＬ＿ＩＳＯは、図１におけるマウント部２３上のパス２７に対応する。図４における第２、第３のパス２８ｂ、２８ｃの寄生インダクタンスＬ＿ＧＮＤは、図１における複数のスルーホール１５に対応する。図４において第２、第３のパス２８ｂ、２８ｃを接地するグランドは、図１におけるグランド裏面金属パタン１６に対応する。その他、図４における複数のコンデンサＣ１〜Ｃ３およびインダクタＬ２〜５に対応する構成要素は、図１における半導体チップ２０に内蔵されている。
なお、フィルタ出力ピン２４ｄは、半導体パッケージの信号出力部である。したがって、本実施形態によるフィルタ回路における、信号が通過する経路のうち、半導体パッケージの信号出力部と接続される位置に第１の並列共振回路が配置され、フィルタ出力ピン２４ｄには第１の並列共振回路のみが直列に接続される。
図１に示して上記に説明したとおり、本実施形態による半導体装置では、スルーホール１５がインダクタンス成分を有するため、グランド表面金属パタン１２およびこの上にマウントされるリードフレーム（マウントエリア）は、これらの寄生インダクタンス成分を介して本来のＧＮＤとなるグランド裏面金属パタン１６と接続されている。
また、グランド表面金属パタン１２およびこの上にマウントされるリードフレーム（マウントエリア）を共有するフィルタ回路においてＧＮＤワイヤ間に寄生インダクタンスＬ＿ＩＳＯが生じる。
表１は、本発明による電子装置のフィルタ回路の信号通過特性における２倍の高調波（２ｆ０）リジェクション量を計算機シミュレーションにより求めた結果について説明するための表である。ボンディングワイヤ２５ｂ、２５ｃ（ＧＮＤワイヤ）が接続するマウント部２３を基点として、パス２７および２８ｂ、２８ｃを経由してＧＮＤとなるグランド裏面金属パタン１６へ至るまでの寄生インダクタンス成分の変更に応じた信号通過特性の変化を示している。
Figure 2011120105
図３は、従来例および本発明による電子装置のフィルタ回路における信号通過特性の計算機シミュレーションを行った結果について説明するためのグラフである。入力信号の基本周波数（ｆ０）を２．４５ＧＨｚとし、２倍の高調波（２ｆ０）となる４．９ＧＨｚを通過阻止（リジェクト）するフィルタ回路の信号通過特性（Ｓ２１）を示している。このグラフにおいて、横軸はフィルタ回路における入力信号の周波数を表し、縦軸はフィルタ回路の信号通過特性を表す。図３に描かれた４本のグラフは、表１の項目「図３中の表記」におけるＳ（２，１）からＳ（１０，９）にそれぞれ対応し、２ｆ０のリジェクション量は入力信号に対する通過信号の比としてマーカｍ１〜ｍ６に表され、値が小さいほどリジェクション量が大きいことを示す。
パス２８ｂ、２８ｃにおける寄生インダクタンスＬ＿ＧＮＤは、スルーホールの条件などによって変化する。表１におけるＬ＿ＧＮＤとしては、基板厚を０．２ｍｍとし、スルーホール半径をφ０．２ｍｍとし、メッキ厚を１７μｍとした場合の電磁界シミュレーション結果を用いている。この電磁界シミュレーション結果において、１穴あたりのインダクタンスは０．０６ｎＨであった。そこで、表１ではＬ＿ＧＮＤ＝０．０６ｎＨとし、バス２７における寄生インダクタンスＬ＿ＩＳＯをＬ＿ＧＮＤとの比率で表現した。
フィルタ回路は、寄生インダクタンス成分を含まない理想的な値、すなわちＬ＿ＧＮＤ／Ｉ＿ＩＳＯが無限大である場合を示すマーカｍ１には、十分なリジェクション量が得られるが、寄生インダクタンス成分を含み、Ｌ＿ＧＮＤ／Ｉ＿ＩＳＯが０．０８となる従来例の場合を示すマーカｍ２においてリジェクション量が低下する。
従来例の場合、寄生インダクタンスＬ＿ＧＮＤがＬ＿ＩＳＯより十分に大きくなることで、第１の直列共振回路と第２の直列共振回路との間のアイソレーションが悪化することにより、第１の直列共振回路によりリジェクトされた高調波成分が第２の直列共振回路を経由してフィルタ出力端子へ出力されてしまう。また、第１、第２の直列共振回路を経由することにより、高調波成分を阻止する第３の並列共振回路をバイパスし、高調波成分が信号線に戻るための経路としても機能するため、いずれの共振回路においてもリジェクション量が少なくなる。
図４に示される本発明による第１の実施形態では、第１の並列共振回路は、高周波の帯域を阻止するためのフィルタ回路部として動作する。本発明では、半導体装置の出力部にこの並列共振の帯域阻止フィルタを配置することによって、接地要素である直列共振回路を経由してＧＮＤから戻って来た高調波成分を遮断する。この構成により、本発明の半導体装置では、グランド表面金属パタン１２およびこの上にマウントされるリードフレーム（マウントエリア）の接地性を悪化させる寄生インダクタンスによらず、高調波のリジェクション量を確保できる。
また、従来例の場合、リジェクション量が最大となる周波数が寄生インダクタンスによって２ｆ０の周波数から外れてしまい、リジェクション量が寄生インダクタンスに影響される。本発明による第１の実施形態では第１の並列共振回路により２ｆ０をリジェクトする共振周波数が決定される。この共振周波数は寄生インダクタンスＬ＿ＧＮＤおよびＬ＿ＩＳＯによらないため、寄生インダクタンスに影響されない。
本発明による第１の実施形態では、寄生インダクタンス成分を含むＬ＿ＧＮＤ／Ｌ＿ＩＳＯが０．０８となる場合マーカｍ３における２ｆ０のリジェクション量が−５８．０ｄＢとなり、同様の寄生インダクタンス成分を含む従来例よりリジェクション量が２６．４ｄＢ増加している。
（第２の実施形態）
図５は、本発明の第２の実施形態によるフィルタ回路を含む半導体装置において、半導体パッケージ２に含まれるフィルタ回路２１における、寄生成分を考慮した構成について説明するための等価回路図である。
本実施形態によるフィルタ回路を含む半導体装置と本発明の第１の実施形態との違いは、第１のキャパシタＣ１と、ボンディングパッド２６ｂと、ボンディングワイヤ２５ｂを経由する第１の接地経路にある。すなわち、本発明の第１の実施形態によるフィルタ回路を含む半導体装置では、第１の接地経路は第１のキャパシタＣ１と、ボンディングパッド２６ｂと、ボンディングワイヤ２５ｂで構成されている。しかし、本実施形態による半導体装置では、第１の接地経路は第１のキャパシタＣ１と、第１のインダクタＬ１と、ボンディングパッド２６ｂと、ボンディングワイヤ２５ｂで構成されている。
本実施形態による第１の接地経路は、第１の直列共振回路を構成し、２ｆ０を阻止するよう設計される。
本実施形態によるフィルタ回路を含む半導体装置のその他の構成は、本発明の第１の実施形態と同じであるので、その詳細な説明を省略する。
図３は、従来例および本発明による電子装置のフィルタ回路における信号通過特性の計算機シミュレーションを行った結果について説明するためのグラフである。本実施形態によるフィルタ回路の信号通過特性では、寄生インダクタンス成分を含むＬ＿ＧＮＤ／Ｌ＿ＩＳＯが０．０８となる場合における２ｆ０のリジェクション量はマーカｍ４において−５１．７ｄＢとなり、同様の寄生インダクタンス成分を含む従来例よりリジェクション量が１０．１ｄＢ増加している。
第１の実施形態と比較して、２ｆ０を除去する直列共振回路が増加しているにもかかわらずリジェクション量が低下しているが、これは寄生インダクタンス成分が存在することによりパス２７を経由して高調波成分が信号線に戻る影響が大きくなるためである。表１には、パス２７の寄生インダクタンス成分Ｌ＿ＩＳＯを無限大とした場合のリジェクション量を、実施形態１および本実施形態において比較した例が示される。Ｌ＿ＩＳＯが無限大の場合は、実施形態１と比較して、本実施形態のリジェクション量は２１ｄＢ増加している。
（第３の実施形態）
図６は、本発明の第３の実施形態によるフィルタ回路を含む半導体装置において、半導体パッケージ２に含まれるフィルタ回路２１における、寄生成分を考慮した構成について説明するための等価回路図である。
本実施形態によるフィルタ回路を含む半導体装置と本発明の第２の実施形態との違いは、フィルタ回路２１における第１の並列共振回路部にある。すなわち、本発明の第１の実施形態によるフィルタ回路を含む半導体装置では、第１の並列共振回路部がインダクタＬ３とキャパシタＣ３を並列に配置することで構成されている。しかし、本実施形態による半導体装置では、第１の並列共振回路部と、インダクタＬ６とキャパシタＣ６による並列回路で構成される第２の並列共振回路部を直列に配置している。
本実施形態による第１の並列共振回路部は、２ｆ０を阻止するよう設計され、第２の並列共振回路部は３ｆ０を阻止するように設計される。
本実施形態によるフィルタ回路を含む半導体装置のその他の構成は、本発明の第１の実施形態と同じであるので、その詳細な説明を省略する。
図３は、従来例および本発明による電子装置のフィルタ回路における信号通過特性の計算機シミュレーションを行った結果について説明するためのグラフである。本実施形態によるフィルタ回路の信号通過特性では、寄生インダクタンス成分を含むＬ＿ＧＮＤ／Ｌ＿ＩＳＯが０．０８となる場合における２ｆ０のリジェクション量はマーカｍ５において−４１．８ｄＢとなり、同様の寄生インダクタンス成分を含む従来例よりリジェクション量が１０．２ｄＢ増加している。さらに、３ｆ０の帯域に対応するマーカｍ６においても−３３．４ｄＢのリジェクション量が得られており、複数の高調波成分を除去することが可能となる。
１：実装基板
１１：パッケージ実装領域
１２：グランド表面金属パタン
１３：信号用表面金属パタン
１３ａ：フィルタ出力用表面金属パタン
１４：実装基板材
１５：スルーホール
１６：グランド裏面金属パタン
２：半導体パッケージ
２０：半導体チップ
２１：フィルタ回路
２２：モールド樹脂
２３：マウント部
２４：ピン
２４ｄ：フィルタ出力ピン
２５ｂ〜２５ｄ：ボンディングワイヤ
２６ｂ〜２６ｄ：ボンディングパッド
２７：寄生インダクタンス（Ｌ＿ＩＳＯ）に対応するパス
２８ｂ、２８ｃ：寄生インダクタンス（Ｌ＿ＧＮＤ）に対応するパス
２９ フィルタ入力端子
Ｃ１〜Ｃ３、Ｃ６：キャパシタ
ＧＮＤ：グランド
Ｌ１〜Ｌ６：インダクタ
Ｌ＿ＧＮＤ：寄生インダクタンス
Ｌ＿ＩＳＯ：寄生インダクタンス

Claims (9)

  1. 半導体チップ上に形成されて、
    信号を入力する入力端子と、
    ボンディングワイヤを介して信号を出力する出力ボンディングパッドと、
    ボンディングワイヤを介して接地されるグランドボンディングパッドと、
    前記入力端子および前記出力ボンディングパッドの間に設けられて、かつ、一方の端部が前記出力ボンディングパッドに接続された並列共振回路と、
    前記入力端子および前記並列共振回路の他方の端部の間に一方の端部が設けられて、かつ、他方の端部が前記グランドボンディングパッドに接続された直列共振回路と
    を具備し、
    前記直列共振回路は、
    直列に接続された容量およびインダクタ
    を具備し、
    前記並列共振回路は、
    並列に接続された容量およびインダクタ
    を具備する
    フィルタ回路。
  2. 請求項１に記載のフィルタ回路において、
    別のグランドボンディングパッドと、
    前記フィルタ入力端子および前記直列共振回路の前記一方の端部の間に一方の端部が設けられて、かつ、他方の端部が前記別のグランドボンディングパッドに接続された別の直列共振回路と、
    をさらに具備し、
    前記別の直列共振回路は、
    直列に接続された容量およびインダクタ
    を具備する
    フィルタ回路。
  3. 請求項２に記載のフィルタ回路において、
    前記直列共振回路の前記一方の端部および前記別の直列共振回路の前記一方の端部の間に接続されたインダクタ
    をさらに具備する
    フィルタ回路。
  4. 請求項１〜３のいずれかに記載のフィルタ回路において、
    前記直列共振回路の前記一方の端部および前記並列共振回路の前記一方の端部の間に設けられた別の並列共振回路
    をさらに具備し、
    前記別の並列共振回路は、
    並列に接続された容量およびインダクタ
    を具備する
    フィルタ回路。
  5. 請求項１〜４のいずれかに記載のフィルタ回路において、
    前記直列共振回路に含まれる前記容量および前記インダクタの組み合わせは、前記出力ボンディングパッドへの出力を阻止したい所望の周波数に応じて設定されており、
    前記並列共振回路に含まれる前記容量および前記インダクタの組み合わせは、前記出力ボンディングパッドへの出力を阻止したい所望の周波数に応じて設定されている
    フィルタ回路。
  6. 請求項１〜５のいずれかに記載のフィルタ回路を形成された前記半導体チップと、
    前記半導体チップを搭載し、ボンディングワイヤを介して前記グランドボンディングパッドに接続されるマウント部と、
    ボンディングワイヤを介して前記出力ボンディングパッドに接続されるフィルタ出力ピンと
    を具備する
    半導体パッケージ。
  7. 請求項６に記載の半導体パッケージを搭載する実装基板であって、
    前記マウント部に接続されるグランド表面金属パタンと、
    前記フィルタ入力ピンおよび前記フィルタ出力ピンに接続される複数の信号用表面金属パタンと、
    前記グランド表面金属パタンに接続されたグランド裏面金属パタンと、
    前記グランド表面金属パタンおよび前記グランド裏面金属パタンを接続する接続部と
    を具備する
    実装基板。
  8. 請求項７に記載の実装基板において、
    前記接続部は、
    前記グランド表面金属パタンおよび前記グランド裏面金属パタンとの間に設けられたスルーホール
    を具備する
    実装基板。
  9. 請求項７または８に記載の実装基板と、
    前記実装基板に搭載された請求項７に記載の半導体パッケージと
    を具備する
    半導体装置。
JP2009276848A 2009-12-04 2009-12-04 半導体装置 Pending JP2011120105A (ja)

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