JP2007243797A - 平衡不平衡変換回路 - Google Patents

Abstract

【課題】２個のチップインダクタとチップコンデンサを用い、それらを回路基板上に接続配置する際、素子間の相互電磁結合が少く、素子間の接続部分を最短にした平衡不平衡変換回路を提供する。
【解決手段】入力端子１と第１出力端子２（１）間に接続される第１のチップインダクタ３、第１出力端子２（１）と接地間に接続される第１のチップコンデンサ４、入力端子１と第２出力端子２（２）間に接続される第２のチップコンデンサ５、第２出力端子２（２）と接地間に接続される第２のチップインダクタ６を備え、第１、第２のチップインダクタ３、６及び第１、第２のチップコンデンサ４、５は、対応する各辺を所定間隔を保って平行状態に、接続されるチップインダクタとチップコンデンサとを隣接させて近接配置し、第１のチップコンデンサ４と第２のチップインダクタ６の各接地点を同一接地ランドに共通接続した。
【選択図】図２

Description

本発明は、平衡不平衡変換回路に係り、特に、２個のインダクタと２個のキャパシタを用いた集中定数型バルン回路を回路基板上に形成する場合、それらの配置状態を選ぶことにより良好な特性が得られるようにした平衡不平衡変換回路に関する。

従来、無線ＬＡＮ等においては、平衡回路を不平衡回路に変換したり、不平衡回路を平衡回路に変換したりする場合に、小型化された平衡不平衡変換回路、例えば、特開２００４−３３６６２３号公報に開示されているような積層型チップバルン回路が用いられることが多い。かかる積層型チップバルン回路は、インダクタ素子としてストリップラインを用い、それによりインダクタ素子の占有部分を小さくし、全体的なバルン回路の容積を小さくしているものであるが、それでもバルン回路は２．０×１，２５×１．０ｍｍの容積を有するものであり、最も小さく形成しても１．６×０．８×０．６ｍｍの容積を有するものであった。一方、携帯電話等の携帯用機器に用いられるバルン回路は、そのような容積の有するものでは不十分であって、より小型化されたバルン回路が要望されている。

ところで、代表的なバルン回路としては、これまで２個の集中定数型インダクタ素子と２個の集中定数型キャパシタ素子からなる集中定数型ＬＣバルン回路（ラティス型バルン）が知られている。この集中定数型ＬＣバルン回路を構成する部品（ＬまたはＣの個別素子）は、最近の部品の小型化によって０．６×０．３×０．３ｍｍの容積を有する超小型化されたものも出回るようになっており、これを使用すれば積層型チップバルン回路より小型化及び薄型化が構成可能となる。

この集中定数型ＬＣバルン回路を、周波数が２．４ＧＨｚ帯または５．０ＧＨｚ帯の領域で使用する場合には、その特性インピーダンスが５０／１００Ωであれば、それぞれ使用されるインダクタ素子のインダクタンス値（Ｌ）及びキャパシタ素子のキャパシタンス値（Ｃ）は、２．４ＧＨｚ帯のときに、Ｌ＝４．５９ｎＨ、Ｃ＝０．９２ｐＦ程度に、５．０ＧＨｚ帯のときに、Ｌ＝２．１４ｎＨ、Ｃ＝０．４３ｐＦ程度になり、それぞれかなり小さい値のものが要求される。

また、かかる集中定数型ＬＣバルン回路を回路基板上に形成する場合には、２個の集中定数型インダクタ素子と２個の集中定数型キャパシタ素子を回路基板上に接続配置する必要があるが、これらの素子を相互接続する接続部分の長さが長くなったり、これらの素子を相互接続する接続部分の長さが互いに異なったりすると、これらの素子のインダクタンス値やキャパシタンス値がかなり小さいために、接続部分の残留インダクタンスが加わってこれらの素子の実効インダクタンス値が変わってしまったり、２個の集中定数型インダクタ素子のインダクタンス値のバランスが崩れたりして、所望の伝送特性を得ることができなくなる。

一方、接続部分の残留インダクタンスを減少させるために、２個の集中定数型インダクタ素子及び２個の集中定数型キャパシタ素子の配置間隔を極端に狭めると、２個の集中定数型インダクタ素子間に不所望な電磁結合が発生し、特に、２個の集中定数型インダクタ素子を平行状態に近接配置すると、それらの間に誘導インダクタンスが発生し、２個の集中定数型インダクタ素子の実効インダクタンスが変化し、所望の伝送特性を得ることができなくなる。
特開２００４−３３６６２３号

前記特開２００４−３３６６２３号に開示のバラン回路は、インダクタンス素子をストリップラインで構成したチップ型のものであるため、ある程度の小型化を達成することができるが、最近のバラン回路に要求される小型化の要件を満たすまでにはいたっていない。一方で、それぞれ小型化された集中定数型インダクタ素子及び集中定数型キャパシタ素子を用いて構成した集中定数型ＬＣバラン回路も既に提案されているが、この提案による集中定数型ＬＣバラン回路は、小型化を達成するために、集中定数型インダクタ素子及び集中定数型キャパシタ素子をできるだけ近接配置しているため、素子間、特に集中定数型インダクタ素子間に不所望な電磁結合が生じ、それにより集中定数型インダクタ素子の実効インダクタンスが変化し、所望の伝送特性を得ることができなくなることがある。

本発明は、このような技術的背景に鑑みてなされたもので、その目的は、それぞれ２個のチップインダクタ及びチップコンデンサを用い、それらの素子を回路基板上に接続配置する際に、素子間の相互電磁結合が少なく、素子間の接続部分を最短にした平衡不平衡変換回路を提供することにある。

前記目的を達成するために、本発明による平衡不平衡変換回路は、不平衡信号が入力される入力端子と、平衡信号が出力される第１及び第２出力端子と、入力端子と前記第１出力端子との間に接続される第１のチップインダクタと、第１出力端子と接地点間に接続される第１のチップコンデンサと、入力端子と第２出力端子との間に接続される第２のチップコンデンサと、第２出力端子と接地点間に接続される第２のチップインダクタとを備え、第１及び第２のチップインダクタ及び第１及び第２のチップコンデンサは、回路基板の一方の面に載置されるもので、第１及び第２のチップインダクタ及び第１及び第２のチップコンデンサは、それぞれ対応する各辺を所定間隔を保って平行状態に、しかも、接続されるチップインダクタとチップコンデンサとが隣接するように近接配置し、第１のチップコンデンサ及び第２のチップインダクタの各接地点は、回路基板上の同一の接地ランドに共通接続している第１の構成手段を具備する。

この場合、第１の構成手段において、第１及び第２のチップインダクタは、それらの一つの長辺を対向した状態で所定間隔を保って平行配置し、第１及び第２のチップコンデンサは、第１及び第２のチップインダクタの一つの長辺間に、それらの一つの長辺を対向した状態で所定間隔を保ち、かつ、第１及び第２のチップインダクタの一つの長辺と第１及び第２のチップコンデンサの一つの長辺とが垂直状態になるように近接配置する構成にすることが好ましい。

この他に、第１の構成手段において、第１及び第２のチップインダクタ及び第１及び第２のチップコンデンサは、それらの長辺が同方向を向き、全体が長方形状になるように配置するとともに、接続される第１のチップインダクタの長辺と第１のチップコンデンサの長辺とを隣接配置し、接続される第２のチップインダクタの長辺と第２のチップコンデンサの長辺とを隣接配置する構成にすることが好ましい。

また、前記目的を達成するために、本発明による平衡不平衡変換回路は、不平衡信号が入力される入力端子と、平衡信号が出力される第１及び第２出力端子と、入力端子と第１出力端子との間に接続された第１のチップインダクタと、第１出力端子と接地点間に接続された第１のチップコンデンサと、入力端子と第２出力端子との間に接続された第２のチップコンデンサと、第２出力端子と接地点間に接続された第２のチップインダクタとを備え、第１のチップインダクタと第１のチップコンデンサは、回路基板の一方の面に所定間隔を保って平行配置し、第２のチップインダクタと第２のチップコンデンサは、回路基板の他方の面の第１のチップインダクタと第１のチップコンデンサの配置領域に対応する領域に所定間隔を保って平行配置し、第１のチップコンデンサと第２のチップインダクタの各接地点は、回路基板の一方の面と他方の面とを貫通するスルーホールを通して導電接続している第２の構成手段を具備する。

この場合、前記第２の構成手段において、回路基板は、接地パターンとなる内側層を有し、この接地パターンは、少なくとも、第１のチップインダクタ及び第１のチップコンデンサの配置領域と、第２のチップインダクタ及び第２のチップコンデンサの配置領域に向い合った位置に形成され、回路基板の一方の面と他方の面とを貫通するスルーホールは、この接地パターンに導電接続する構成にすることが好ましい。

以上のように、請求項１乃至３に係る平衡不平衡変換回路によれば、インダクタ素子として小型のチップインダクタを、キャパシタ素子として小型のチップコンデンサを用いており、それらの小型素子を回路基板上に接続配置して平衡不平衡変換回路を構成することにより平衡不平衡変換回路の全体構成を小型にすることができるとともに、それらの素子の接続配置時に、比較的電磁結合が生じ易い第１及び第２のチップインダクタをできるだけ離間させ、それらの間の電磁結合が生じ難い接続配置状態にしたので、小型で、薄型形状の性能の高い平衡不平衡変換回路が得られるという効果がある。

また、請求項４乃至５に係る平衡不平衡変換回路によれば、インダクタ素子として小型のチップインダクタを、キャパシタ素子として小型のチップコンデンサを用いており、それらの小型素子を回路基板の両面上に分割した接続配置にして平衡不平衡変換回路を構成することにより、平衡不平衡変換回路の全体構成を小型にすることができるとともに、それらの素子の接続配置時に、比較的電磁結合が生じ易い第１及び第２のチップインダクタを回路基板の一方の面及び他方の面に分けて配置し、それらの間の電磁結合が殆んど生じない接続配置状態にしているので、小型で、薄型形状であり、より性能が高い平衡不平衡変換回路が得られるという効果がある。

以下、本発明の実施の形態を図面を参照して説明する。

図１は、本発明による平衡不平衡変換回路を構成するバルン回路を示す回路図である。

図１に示されるように、この平衡不平衡変換回路（バルン回路）は、不平衡信号が入力される入力端子１と、平衡信号が出力される第１及び第２出力端子２（１）、２（２）と、第１のチップインダクタ３（記号Ｌ１）と、第１のチップコンデンサ４（記号Ｃ１）と、第２のチップコンデンサ５（記号Ｃ２）と、第２のチップインダクタ６（記号Ｌ２）とからなっている。そして、入力端子１と第１出力端子２（１）との間には第１のチップインダクタ３が接続され、第１出力端子２（１）と接地点間には第１のチップコンデンサ４が接続される。また、入力端子１と第２出力端子２（２）との間には第２のチップコンデンサ５が接続され、第２出力端子２（２）と接地点間には第２のチップインダクタ６が接続される。

前記構成による平衡不平衡変換回路（バルン回路）は、第１のチップインダクタ３と第１のチップコンデンサ４とからなる回路部分がローパスフィルタ（ＬＰＦ）を構成し、第２のチップコンデンサ５と第２のチップインダクタ６とからなる回路部分がハイパスフィルタ（ＨＰＦ）を構成している。そして、入力端子１に不平衡信号が入力されると、第１及び第２出力端子２（１）、２（２）間から平衡信号が出力されるものであって、その具体的動作は、よく知られているものであるので、ここではこの平衡不平衡変換回路（バルン回路）の動作についての説明は省略する。

次に、図２は、この平衡不平衡変換回路の第１の実施の形態に係るもので、それぞれ２個のチップインダクタ及びチップコンデンサを回路基板上に接続配置した第１の例を示す接続配置図である。なお、図２において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。

図２に示されるように、この第１の例は、平衡不平衡変換回路は、回路基板（図示なし）上に形成配置されるもので、入力端子１と、第１及び第２出力端子２（１）、２（２）と、第１のチップインダクタ３（記号Ｌ１）と、第１のチップコンデンサ４（記号Ｃ１）と、第２のチップコンデンサ５（記号Ｃ２）と、第２のチップインダクタ６（記号Ｌ２）と、第１乃至第３接続部分７（１）、７（２）、７（３）と、接地ランドを含む接続部分８とからなっている。

そして、第１のチップインダクタ３と第２のチップインダクタ６は、それらの一方の長辺が対向するように所定間隔を保った状態で平行配置し、第１及び第２のチップコンデンサ４、５は、平行配置した第１及び第２のチップインダクタ３、６の間に、一方の長辺を対向させた状態で所定間隔を保って平行に隣接配置し、かつ、第１及び第２のチップインダクタ３、６の長辺と第１及び第２のチップコンデンサ４、５の長辺とが互いに垂直状態になるように配置している。

また、第１のチップインダクタ３の一端と第２のチップコンデンサ５の一端との間には第１接続部分７（１）が接続配置され、第１のチップインダクタ３の他端と第１のチップコンデンサ４の一端との間には第２接続部分７（２）が接続配置され、第２のチップコンデンサ５の他端と第２のチップインダクタ６の一端との間には第３接続部分７（３）が接続配置され、第１のチップコンデンサ４の他端と第２のチップインダクタ６の他端との間には接地ランドを含む接続部分８が接続配置される。さらに、入力端子１は第１接続部分７（１）に接続され、第１出力端子２（１）は第２接続部分７（２）に接続され、第２出力端子２（２）は第３接続部分７（３）に接続されている。なお、接地ランドを含む接続部分８は接地ランドを通して接地接続される。

前記構成による第１例の平衡不平衡変換回路は、第１のチップインダクタ３と第２のチップインダクタ６とを配置する際に、第１のチップコンデンサ４と第２のチップコンデンサ５とを間に介した状態で、比較的離れた位置に配置されるので、第１のチップインダクタ３と第２のチップインダクタ６との間に生じ易い電磁結合を少なくすることができるだけでなく、素子間を接続する第１乃至第３接続部分７（１）乃至７（３）の長さを最短にし、第１乃至第３接続部分７（１）乃至７（３）に残留インダクタが生じるのを防ぐことができ、それにより高性能のバルン回路を得ることができる。

次いで、図３は、この平衡不平衡変換回路の同じ第１の実施の形態に係るもので、それぞれ２個のチップインダクタ及びチップコンデンサを回路基板上に接続配置した第２の例を示す接続配置図である。なお、図３において、図１に示された構成要素と同じ構成要素については同じ符号を付けている。

図３に示されるように、この第２の例の平衡不平衡変換回路は、回路基板（図示なし）上に形成配置されるもので、入力端子１と、第１及び第２出力端子２（１）、２（２）と、第１のチップインダクタ３（記号Ｌ１）と、第１のチップコンデンサ４（記号Ｃ１）と、第２のチップコンデンサ５（記号Ｃ２）と、第２のチップインダクタ６（記号Ｌ２）と、第１乃至第３接続部分７（１）、７（２）、７（３）と、接地ランドを含む接続部分８とからなっている。

そして、第１のチップインダクタ３と第１のチップコンデンサ４は、それらの一方の長辺が対向するように所定間隔を保った状態で横方向に平行配置され、同じように、第２のチップコンデンサ５と第２のチップインダクタ６は、それらの一方の長辺が対向するように所定間隔を保った状態横方向に平行配置される。また、第１のチップインダクタ３と第２のチップコンデンサ５は、それらの一方の短辺が対向するように所定間隔を保った状態で縦方向に縦続配置され、同じように、第１のチップコンデンサ４と第２のチップインダクタ６は、それらの一方の短辺が対向するように所定間隔を保った状態で縦方向に縦続配置され、それにより第１及び第２のチップインダクタ３、６と第１及び第２のチップコンデンサ４５の配置形状は全体的に長方形状になっている。

この場合も、第１のチップインダクタ３の一端と第２のチップコンデンサ５の一端との間には第１接続部分７（１）が接続配置され、第１のチップインダクタ３の他端と第１のチップコンデンサ４の一端との間には第２接続部分７（２）が接続配置され、第２のチップコンデンサ５の他端と第２のチップインダクタ６の一端との間には第３接続部分７（３）が接続配置され、第１のチップコンデンサ４の他端と第２のチップインダクタ６の他端との間には接地ランドを含む接続部分８が接続配置される。さらに、入力端子１は第１接続部分７（１）に接続され、第１出力端子２（１）は第２接続部分７（２）に接続され、第２出力端子２（２）は第３接続部分７（３）に接続されている。なお、接地ランドを含む接続部分８は接地ランドを通して接地接続される。

前記構成による第２の例の平衡不平衡変換回路は、前記第２の例と同様に、第１のチップインダクタ３と第２のチップインダクタ６とを配置する際に、それらを長手方向にずれた状態に配置するとともに、第１及び第２のチップコンデンサ４、５をそのずれた長さ部分のところに配置させるようにし、第１のチップインダクタ３と第２のチップインダクタ６とを比較的離れた位置に配置するようにしているので、第１のチップインダクタ３と第２のチップインダクタ６との間に生じ易い電磁結合を少なくすることができるだけでなく、素子間を接続する第１乃至第３接続部分７（１）乃至７（３）の長さを最短にし、第１乃至第３接続部分７（１）乃至７（３）に残留インダクタが生じるのを防ぐことができ、それにより高性能のバルン回路を得ることができる。

続く、図４は、本発明による平衡不平衡変換回路の第２の実施の形態を示す構成図であって、（ａ）は回路基板上の部品配置状態を示す上面図であり、（ｂ）はその横断部分を示す断面図である。なお、図４（ａ）、（ｂ）において、図１に図示された構成要素と同じ構成要素については同じ符号を付けている。

図４（ａ）、（ｂ）に示されるように、この第２の実施の形態による平衡不平衡変換回路は、接地パターンを構成する内側層１０を有する回路基板９の一方の面及び他方の面上に形成配置されるもので、回路基板９の一方の面には、入力端子１と、第１及び第２出力端子２（１）、２（２）と、第１のチップインダクタ３（記号Ｌ１）と、第１のチップコンデンサ４（記号Ｃ１）と、第１及び第２接続部分７（１）、７（２）と、接地ランドを含む接続部分８とが設けられ、その他方の面には、第２のチップコンデンサ５（記号Ｃ２）と、第２のチップインダクタ６（記号Ｌ２）と、第３接続部分２７（３）とが設けられている。

この他に、回路基板９の一方の面と他方の面との間には、第１乃至第３スルーホール１１（１）乃至１１（３）が形成され、この中の第１スルーホール１１（１）は、第１接続部分７（１）と第２のチップコンデンサ５の一端とを導電接続するものであり、第２スルーホール１１（２）は、第２出力端子２（２）と第３接続部分７（３）とを導電接続するものであり、第３スルーホール１１（３）は、接地ランドを含む接続部分８と接地パターン１０と第２のチップインダクタ６の他端とを導電接続するものである。

この場合、第１のチップインダクタ３の一端には第１接続部分７（１）が接続配置され、この第１接続部分７（１）は直接入力端子１に接続されるとともに、第１スルーホール１１（１）を通して第２のチップコンデンサ５の一端に接続される。第１のチップインダクタ３の他端と第１のチップコンデンサ４の一端との間には第２接続部分７（２）が接続配置される。第２のチップコンデンサ５の他端と第２のチップインダクタ６の一端との間には第３接続部分７（３）が接続配置され、この第３接続部分７（３）は第２スルーホール１１（２）を通して第２出力端子２（２）に接続される。第１のチップコンデンサ４の他端には接地ランドを含む接続部分８が接続配置され、この接地ランドを含む接続部分８は接地パターン１０と第２のチップインダクタ６の他端とに接続される。

前記構成による第２の実施の形態による平衡不平衡変換回路は、第１のチップインダクタ３と第２のチップインダクタ６とを配置する際に、それらを回路基板９の一方の面及び他方の面にそれぞれ配置するとともに、回路基板９の一方の面には第１のチップインダクタ３と第１のチップコンデンサ４とを平行に配置し、他方の面には第２のチップインダクタ６と第２のチップコンデンサ５とを平行に配置したので、第１のチップインダクタ３と第２のチップインダクタ６とを電磁結合に対してその影響を受けない位置に配置できるようになり、第１のチップインダクタ３と第２のチップインダクタ６との間に生じ易い電磁結合をなくすことができるだけでなく、素子間を接続する第１乃至第３接続部分７（１）乃至７（３）の長さを最短にし、かつ、必要部分を第１乃至第３スルーホール１１（１）乃至１１（３）を通して接続するようにしたので、接続部分７（１）乃至７（３）等に残留インダクタが生じるのを防ぐことができ、それによりより高性能のバルン回路を得ることができる。

この第２の実施の形態においては、回路基板９として接地パターン１０を形成する内側層を有するものを用いているが、本発明による回路基板９は、このような接地パターン１０を形成する内側層を具備するものに限られるものではなく、接地パターン１０を形成する内側層を有しない回路基板９を用いてもほぼ同様な機能を達成させることができる。

本発明による平衡不平衡変換回路を構成するバルン回路を示す回路図である。 この平衡不平衡変換回路の第１の実施の形態に係るもので、それぞれ２個のチップインダクタ及びチップコンデンサを回路基板上に接続配置した第１の例を示す接続配置図である。 この平衡不平衡変換回路の第１の実施の形態に係るもので、それぞれ２個のチップインダクタ及びチップコンデンサを回路基板上に接続配置した第２の例を示す接続配置図である。 本発明による平衡不平衡変換回路の第２の実施の形態を示す構成図であって、回路基板上の部品配置状態を示す上面図及びその横断部分を示す断面図である。

符号の説明

１ 入力端子
２（１） 第１出力端子
２（２） 第２出力端子
３ 第１のチップインダクタ（Ｌ１）
４ 第１のチップコンデンサ（Ｃ１）
５ 第２のチップコンデンサ（Ｃ２）
６ 第２のチップインダクタ（Ｌ２）
７（１） 第１接続部分
７（２） 第２接続部分
７（３） 第３接続部分
８ 接地ランドを含む接続部分
９ 回路基板
１０ 接地パターン
１１（１） 第１スルーホール
１１（２） 第２スルーホール
１１（３） 第３スルーホール

Claims (5)

1. 不平衡信号が入力される入力端子と、平衡信号が出力される第１及び第２出力端子と、前記入力端子と前記第１出力端子との間に接続される第１のチップインダクタと、前記第１出力端子と接地点間に接続される第１のチップコンデンサと、前記入力端子と前記第２出力端子との間に接続される第２のチップコンデンサと、前記第２出力端子と接地点間に接続される第２のチップインダクタとを備え、前記第１及び第２のチップインダクタ及び前記第１及び第２のチップコンデンサは、回路基板の一方の面に載置されるもので、前記第１及び第２のチップインダクタ及び前記第１及び第２のチップコンデンサは、それぞれ対応する各辺を所定間隔を保って平行状態に、しかも、接続されるチップインダクタとチップコンデンサとが隣接するように近接配置し、前記第１のチップコンデンサ及び前記第２のチップインダクタの各接地点は、前記回路基板上の同一の接地ランドに共通接続していることを特徴とする平衡不平衡変換回路。
2. 前記第１及び第２のチップインダクタは、それらの一つの長辺を対向した状態で所定間隔を保って平行配置し、前記第１及び第２のチップコンデンサは、前記第１及び第２のチップインダクタの前記一つの長辺間に、それらの一つの長辺を対向した状態で所定間隔を保ち、かつ、前記第１及び第２のチップインダクタの前記一つの長辺と前記第１及び第２のチップコンデンサの前記一つの長辺とが垂直状態になるように近接配置していることを特徴とする請求項１に記載の平衡不平衡変換回路。
3. 前記第１及び第２のチップインダクタ及び前記第１及び第２のチップコンデンサは、それらの長辺が同方向を向き、全体が長方形状になるように配置するとともに、接続される前記第１のチップインダクタの長辺と前記第１のチップコンデンサの長辺とを隣接配置し、接続される前記第２のチップインダクタの長辺と前記第２のチップコンデンサの長辺とを隣接配置していることを特徴とする請求項１に記載の平衡不平衡変換回路。
4. 不平衡信号が入力される入力端子と、平衡信号が出力される第１及び第２出力端子と、前記入力端子と前記第１出力端子との間に接続された第１のチップインダクタと、前記第１出力端子と接地点間に接続された第１のチップコンデンサと、前記入力端子と前記第２出力端子との間に接続された第２のチップコンデンサと、前記第２出力端子と接地点間に接続された第２のチップインダクタとを備え、前記第１のチップインダクタと前記第１のチップコンデンサは、回路基板の一方の面に所定間隔を保って平行配置し、前記第２のチップインダクタと前記第２のチップコンデンサは、前記回路基板の他方の面の前記第１のチップインダクタと前記第１のチップコンデンサの配置領域に対応する領域に所定間隔を保って平行配置し、前記第１のチップコンデンサと前記第２のチップインダクタの各接地点は、前記回路基板の一方の面と他方の面とを貫通するスルーホールを通して導電接続していることを特徴とする平衡不平衡変換回路。
5. 前記回路基板は、接地パターンとなる内側層を有し、この接地パターンは、少なくとも、前記第１のチップインダクタ及び前記第１のチップコンデンサの配置領域と、前記第２のチップインダクタ及び前記第２のチップコンデンサの配置領域に向い合った位置に形成され、前記回路基板の一方の面と他方の面とを貫通するスルーホールは、この接地パターンに導電接続していることを特徴とする請求項４に記載の平衡不平衡変換回路。
   

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