KR100733101B1 - 분파기 - Google Patents

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후지쓰 메디아 데바이스 가부시키가이샤
후지쯔 가부시끼가이샤
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Abstract

저손실화, 고억압화 및 소형화가 가능한 분파기를 제공하는 것이다. 본 발명은 공진 단자(Ant)에 접속된 제1 필터(10)와, 상기 공통 단자(Ant)에 접속된 제2 필터(20)와, 상기 제1 필터(10) 및 상기 제2 필터(20) 중 적어도 한쪽과 그라운드 사이에 접속된 부가 인덕터(L10, L20)와, 상기 공통 단자(Ant)와 상기 그라운드 사이에 접속된 정합용 인덕터(L30)와, 상기 공통 단자(Ant)와 상기 제1 필터(10) 및 상기 제2 필터(20) 중 적어도 한쪽과의 사이에 접속된 캐패시터(C2)를 갖는 정합 회로(32)를 갖는 분파기이다.
필터, 공통 단자, 인덕터, 캐패시터, 병렬 공진자, 직렬 공진자

Description

분파기{DUPLEXER}
도 1은 분파기의 구성을 설명하기 위한 도면.
도 2는 종래예 1에 따른 분파기의 구성을 도시하는 도면.
도 3은 종래예 2에 따른 분파기의 구성을 도시하는 도면.
도 4는 종래예 3에 따른 분파기의 구성을 도시하는 도면.
도 5는 실시예 1에 따른 분파기의 구성을 도시하는 도면.
도 6은 실시예 1에 따른 분파기의 회로 구성도.
도 7의 (a)는 종래예 1에 따른 분파기의 집적화 수동 소자의 상시도, 도 7의 (b)는 MIM 캐패시터의 단면도.
도 8은 비교예 1에 따른 분파기의 회로 구성도.
도 9의 (a)는 실시예 1 및 비교예 1에 따른 분파기의 통과 특성을 도시하는 도면, 도 9의 (b)는 확대도.
도 10은 제1 필터의 공통 단자로부터 본 임피던스를 도시하는 도면으로서, 도 10의 (a)는 측정한 필터의 구성을 도시하는 도면, 도 10의 (b)은 스미스차트.
도 11은 제2 필터의 공통 단자로부터 본 임피던스를 도시하는 도면으로서, 도 11의 (a)는 측정한 필터의 구성을 도시하는 도면, 도 11의 (b)는 스미스차트.
도 12는 실시예 1의 변형예 1에 따른 분파기의 구성을 도시하는 도면.
도 13은 실시예 1의 변형예 1에 따른 분파기의 집적화 수동 소자의 상시도.
도 14는 실시예 2에 따른 분파기의 적층 패키지를 도시하는 도면으로서, 도 14의 (a)는 단면 모식도, 도 14의 (b)는 제1층의 상시도, 도 14의 (c)는 제2층의 상시도, 도 14의 (d)는 제3층의 상시도, 도 14의 (e)는 제4층의 상시도, 도 14의 (f)는 제4층의 저면의 상방으로부터의 투시도.
도 15는 실시예 3에 따른 분파기의 회로 구성도.
도 16은 실시예 3에 따른 분파기의 제1 필터 및 캐패시터를 형성한 칩의 상시도.
도 17의 (a)는 실시예 3 및 비교예 1에 따른 분파기의 통과 특성을 도시하는 도면, 도 17의 (b)는 확대도.
도 18은 실시예 3의 변형예 1에 따른 분파기의 제1 필터 및 캐패시터를 형성한 칩의 상시도.
도 19는 실시예 4에 따른 분파기의 회로 구성도.
도 20은 실시예 4에 따른 분파기의 제1 필터 및 캐패시터를 형성한 칩의 상시도.
<도면의 주요부분에 대한 부호의 설명>
10 : 제1 필터
12, 14, 16, 18 : 칩
20 : 제2 필터
22 : 칩
30, 30a, 30b : 정합 회로
32, 33, 34, 38 : 정합 회로
42, 44, 44a, 44b : 집적화 수동 소자
60 : 기판
61 : 배선
62 : MIM 캐패시터
64 : 스파이럴 코일 인덕터
70, 70a : 기판
72 : 압전 박막 공진자
74 : 상부 전극막
75 : 하부 전극막
76 : 멤브레인 영역
77, 78, 79 : 패드
80 : 압전 기판
83, 89 : 탄성 표면파 공진자
84 : 배선
85, 87, 88 : 패드
100 : 적층 패키지
101, 102, 103, 104 : 층
105 : 제4층의 저면
109 : 다이 어태치면
112, 113, 114, 115, 131 : 선로 패턴
120, 121, 122, 123, 124, 125, 133 : 비아
130 : 범프 패드
132 : 사이드 캐스터레이션
Ant : 공통 단자
T1 : 제1 단자
T2 : 제2 단자
C1, C2 : 캐패시터
L30 : 정합용 인덕터
L10, L11, L20, L21, L22 : 부가 인덕터
S11, S12, S13 : 직렬 공진자
S21, S22, S23 : 직렬 공진자
P11, P12, P13 : 병렬 공진자
P21, P22, P23, P24 : 병렬 공진자
AntF, T1F, T2F, GndF: 풋 패턴
IDT : 인터디지털 트랜스듀서
R0 : 반사기
[특허 문헌1] 일본 특허 제3246906호 공보
[특허 문헌2] 일본 특개 2004-343735호 공보
[특허 문헌3] 일본 특개평 10-313229호 공보
[특허 문헌4] 국제 공개 제2003/001668호 팜플렛
[특허 문헌5] 일본 특개 05-183380호 공보
본 발명은 분파기에 관한 것으로, 특히 정합 회로를 갖는 분파기에 관한 것이다.
최근, 이동체 통신 시스템의 발전에 수반하여 휴대 전화, 휴대 정보 단말기 등이 급속히 보급되고 있다. 예를 들면, 휴대 전화 단말기에서는, 800㎒∼1.0㎓대 및 1.5㎓∼2.0㎓대라고 하는 고주파대가 사용되고 있다. 이들 이동 통신 시스템용의 기기에는, 공진자를 이용한 분파기가 이용되고 있으며, 분파기의 소형화, 저손실, 고억압 특성이 요구되고 있다.
도 1을 이용하여 분파기에 대해서 설명한다. 분파기는 2개의 밴드 패스 필터를 이용하여, 제1 필터(10)를 제1 단자 T1과 공통 단자 Ant 사이, 제2 필터(20)를 제2 단자 T2와 공통 단자 Ant 사이에 설치한다. 공통 단자 Ant와 제1 필터(10) 또는 제2 필터(20) 사이에는 정합 회로(30)가 설치된다. 여기서, 제2 필터(20)는 제1 필터(10)보다 고주파측에 통과 대역이 있다. 예를 들면 휴대 전화 단말기에 사용하는 경우에는, 제1 필터(10)가 송신 대역을 통과 대역으로 하는 송신용 필터, 제2 필터(20)가 수신 대역을 통과 대역으로 하는 수신용 필터, 공통 단자가 안테나에 접속하는 안테나 단자에 상당한다. 이하, 제1 필터(10)가 송신용 필터, 제2 필터(20)가 수신용 필터인 경우를 예로 들어 설명한다.
이상의 구성에 의해, 송신 신호는 제1 단자 T1(송신 단자)로부터 입력되고, 제1 필터(10)를 통과하여 공통 단자 Ant로부터 출력된다. 한편, 수신 신호는 공통 단자 Ant로부터 입력되고, 제2 필터(20)를 통과하여 제2 단자 T2(수신 단자)로부터 출력된다. 분파기의 특성으로서는, 송신 신호가 제1 단자 T1로부터 공통 단자 Ant로 통과할 때의 삽입 손실의 저멸, 제1 필터(10)의 수신 대역(제2 필터의 통과 대역)에서의 감쇠량의 확보(고억압화)가 요구된다. 제2 필터(20)에 대해서도 마찬가지이다. 또한, 저가격화, 실장 밀도의 저감을 위해서, 분파기의 소형화가 요구되고 있다.
다음으로, 정합 회로(30)의 기능에 대해서 설명한다. 정합 회로(30)는 제1 단자 T1로부터 입력받은 송신 신호가 제2 필터(20)에 침입하는 것을 억제하고, 공통 단자 Ant로부터 출력시키는 기능을 갖는다. 일반적으로, 송신 대역에서는, 공통 단자 Ant로부터 제2 필터(20)를 본 임피던스는 무한대로 되지 않는다. 따라서, 송신 신호의 일부는 제2 필터(20)에 침입하게 된다. 따라서, 정합 회로(30)에 의해 공통 단자 Ant로부터 제2 필터(20)를 본 송신 대역에서의 임피던스를 거의 무한대로 변환한다. 이에 의해, 송신 신호가 제2 필터(20)에 침입하는 것을 억제할 수 있다. 따라서, 제1 필터(10)의 삽입 손실을 저멸할 수 있다. 마찬가지로, 수신 신호의 전력이 제1 필터(10)에 침입하는 것을 억제하여 제2 필터(20)의 삽입 손실 을 저감할 수도 있다.
분파기의 소형화, 저손실화를 위해 다양한 정합 회로가 개시되어 있다. 도 2를 참조로, 특허 문헌1에는, 제2 필터(20)(수신용 필터)와 공통 단자 Ant 사이에 정합 회로(30a)로서 이상기를 설치한 분파기(종래예 1)가 개시되어 있다. 도 3과 같이, 제1 필터(10) 및 제2 필터(20)와 공통 단자 Ant 사이 각각에 정합 회로(30a 및 30b)로서 이상기를 설치한 분파기(종래예 2)가 알려져 있다. 도 4를 참조로, 특허 문헌2에는, 공통 단자 Ant와 그라운드 사이에 정합용 인덕터 L30을 접속한 분파기(종래예 3)가 개시되어 있다. 또한, 특허 문헌3에는, 종래예 3 외에, 제1 필터(10) 및 제2 필터(20)를 탄성 표면파 공진자의 인터디지털 트랜스듀서의 설계를 변경하는 기술(종래예 4)이 개시되어 있다. 특허 문헌4에는, 종래예 3 외에, 한쪽의 필터와 공통 단자 사이에 캐패시터를 접속한 분파기(종래예 5)가 개시되어 있다.
한편, 특허 문헌5에는, 래더형 필터와 그라운드 사이에 부가 인덕터를 접속하는 필터(종래예 6)가 개시되어 있다.
종래예 1에 따르면, 한쪽의 필터에 정합 회로(30a)를 설치하고 있기 때문에 소형이며 저손실의 분파기를 제공할 수 있다. 특히, 예를 들면 북미의 800㎒대 CDMA 방식(송신 대역: 824∼849㎒, 수신 대역: 869∼894㎒)이나 1.9㎓대 CDMA 방식(송신 대역: 1850∼1910㎒, 수신 대역: 1930∼1990㎒)과 같이 송신 대역과 수신 대역의 주파수 간격이 작은(20㎒) 경우에는 양호한 저손실 특성이 얻어진다. 그러 나, 예를 들면, W-CDMA 방식(송신 대역: 1920∼1980㎒, 수신 대역: 2110∼2170㎒)과 같이 송신 대역과 수신 대역의 주파수 간격이 130㎒로 큰 경우, 저손실의 특성은 얻어지지 않는다. 종래예 2와 같이, 양방의 필터에 정합 회로(30a 및 30b)를 설치함으로써, 송신 대역과 수신 대역의 주파수 간격이 큰 경우에도, 양호한 저손실 특성이 얻어진다. 그러나, 정합 회로가 2개 필요하게 되어 소형화가 어렵다.
종래예 3은 공통 단자 Ant에 정합용 인덕터 L30을 부가하는 구성으로서, 소형화할 수 있다. 그러나, 제1 필터(10) 및 제2 필터(20)의 저손실화가 충분하지는 않다. 이것은, 제1 필터(10) 및 제2 필터(20) 양방과 정합을 취하는 것이 어렵기 때문이다. 종래예 4는 그 개선을 위해서, 제1 필터(10) 및 제2 필터(20)를 탄성 표면파 공진자의 인터디지털 트랜스듀서의 설계를 변경하는 분파기이다. 그러나, 설계가 복잡해진다.
한편, 종래예 6을 분파기에 적용한 경우, 부가 인덕터와 정합 회로를 동일한 패키지에 실장하게 되어 분파기의 소형화가 어렵다. 또한, 소형화한 경우에도, 패키지 내에서의 배선 등의 고밀도화에 수반하여, 부가 인덕터와 정합 회로 등이 인접하면 배선간의 크로스 토크가 발생하여, 고억압화가 어려워지게 된다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 저손실화, 고억압화 및 소형화가 가능한 분파기를 제공하는 것을 목적으로 한다.
본 발명은, 공통 단자에 접속된 제1 필터와, 상기 공통 단자에 접속된 제2 필터와, 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽과 그라운드 사이에 접속 된 부가 인덕터와, 상기 공통 단자와 상기 그라운드 사이에 접속된 정합용 인덕터와, 상기 공통 단자와 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽과의 사이에 접속된 캐패시터를 구비하는 것을 특징으로 하는 분파기이다. 본 발명에 따르면, 상대 대역의 고억압화, 통과 대역의 저손실화 및 소형화가 가능한 분파기를 제공할 수 있다.
본 발명은, 상기 부가 인덕터가 접속된 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은, 병렬 공진자 및 직렬 공진자를 갖는 래더형 필터이며, 상기 부가 인덕터는 상기 병렬 공진자와 상기 그라운드 사이에 접속되는 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 상대 대역의 고억압화, 통과 대역의 저손실화 및 소형화가 가능한 분파기를 제공할 수 있다.
본 발명은, 상기 부가 인덕터는, 복수의 상기 병렬 공진자의 모두와 상기 그라운드 사이에 접속되는 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 상대 대역의 한층 더한 고억압화가 가능해진다.
본 발명은, 상기 캐패시터는 상기 제1 필터 및 상기 제2 필터가 형성된 기판과는 다른 기판 상에 형성되는 것을 특징으로 하는 분파기로 할 수 있다.
본 발명은, 상기 부가 인덕터 및 상기 정합용 인덕터 중 적어도 한쪽은, 상기 캐패시터와 동일 기판 상에 형성되는 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 실장 면적의 축소화가 가능해져 분파기의 소형화가 가능해진다.
본 발명은, 상기 병렬 공진자 및 상기 직렬 공진자는 표면 탄성파 공진자 및 압전 박막 공진자 중 어느 한쪽인 것을 특징으로 하는 분파기로 할 수 있다.
본 발명은, 상기 병렬 공진자 및 상기 직렬 공진자는 표면 탄성파 공진자 및 압전 박막 공진자 중 적어도 한쪽이며, 상기 캐패시터는, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서 및 압전 박막 공진자 중 적어도 한쪽인 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 실장 면적의 축소화가 가능해져 분파기의 소형화가 가능해진다.
본 발명은, 상기 병렬 공진자 및 상기 직렬 공진자는, 표면 탄성파 공진자이며, 상기 캐패시터는, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서인 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 캐패시터로서 탄성 표면파 IDT를 이용함으로써 탄성 표면파 IDT의 공진 주파수를 용이하게 설정할 수 있고, 탄성 표면파 공진자를 이용한 래더형 필터를 이용함으로써, 제조 공정을 간략화할 수 있다.
본 발명은, 상기 병렬 공진자 및 상기 직렬 공진자는 압전 박막 공진자이며, 상기 캐패시터는, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서인 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 압전 박막 공진자를 이용한 래더형 필터를 이용함으로써 필터 특성은 향상되고, 캐패시터는 탄성 표면파 IDT를 이용함으로써 탄성 표면파 IDT의 공진 주파수를 용이하게 설정할 수 있다.
본 발명은, 상기 탄성 표면파 인터디지털 트랜스듀서 및 상기 압전 박막 공진자 중 적어도 한쪽의 공진 주파수는, 상기 병렬 공진자 및 상기 직렬 공진자를 갖는 상기 래더형 필터의 통과 대역 외인 것을 특징으로 하는 분파기로 할 수 있 다. 본 발명에 따르면, 반공진점을 필터의 통과 대역 외로 함으로써, 통과 대역 외의 감쇠량을 한층 더 크게 할 수 있다.
본 발명은, 상기 부가 인덕터 및 상기 정합용 인덕터 중 적어도 한쪽은, 상기 제1 필터가 형성된 칩 및 상기 제2 필터가 형성된 칩이 실장된 패키지에 설치되는 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 저손실의 분파기를 얻을 수 있다.
본 발명은, 상기 패키지는 적층 패키지이며, 상기 부가 인덕터 및 상기 정합용 인덕터 중 적어도 한쪽은 상기 적층 패키지가 갖는 층에 형성된 선로 패턴인 것을 특징으로 하는 분파기로 할 수 있다. 본 발명에 따르면, 패키지 내에 간단하게 인덕터를 형성할 수 있다.
이하, 본 발명에 따른 실시예로서, W-CDMA 방식(송신 대역: 1920∼1980㎒, 수신 대역: 2110∼2170㎒)에 이용하는 분파기로서, 제1 필터(10)를 송신용 필터에, 제2 필터를 수신용 필터에 사용하는 경우를 예로 들어 설명한다.
(실시예 1)
도 5는 실시예 1에 따른 분파기의 구성을 도시하는 도면, 도 6은 실시예 1에 따른 분파기의 회로 구성도이다. 도 5를 참조로, 실시예 1에 따른 분파기(50)는, 공진 단자 Ant와 제1 단자 T1 사이에 접속된 제1 필터(10)와, 공통 단자 Ant와 제2 단자 T2 사이에 접속된 제2 필터(20)를 갖는다. 제1 필터(10) 및 제2 필터(20)와 그라운드 사이에는 부가 인덕터 L10 및 L20이 접속된다. 또한, 분파기(50)는, 공통 단자 Ant와 그라운드 사이에 접속된 정합용 인덕터 L30과, 공통 단자 Ant와 제2 필터(20) 사이에 접속된 캐패시터 C2를 갖는 정합 회로(32)를 갖는다.
도 6을 참조로, 제1 필터(10)는 압전 박막 공진자인 직렬 공진자 S11 내지 S13 및 병렬 공진자 P11 내지 P13을 갖는 래더형 필터이다. 직렬 공진자 S11 내지 S13이 공통 단자 Ant와 제1 단자 T1 사이에 직렬로 접속되어 있다. 병렬 공진자 P11은 직렬 공진자 S11과 S12 사이에, 병렬 공진자 P12는 직렬 공진자 S12와 S13 사이에, 병렬 공진자 P13은 직렬 공진자 S13과 제1 단자 T1 사이에, 각각 접속된다. 그리고, 병렬 공진자 P11 내지 P13과 그라운드 사이에, 부가 인덕터 L11(0.8nH)이 접속된다. 직렬 공진자 S11 내지 S13 및 병렬 공진자 P11 내지 P13은 동일한 기판(칩(12)) 상에 형성되어 있다.
제2 필터(20)는 압전 박막 공진자인 직렬 공진자 S21 내지 S23 및 병렬 공진자 P21 내지 P24를 갖는 래더형 필터이다. 직렬 공진자 S21 내지 S23이 공통 단자 Ant와 제2 단자 T2 사이에 직렬로 접속되어 있다. 병렬 공진자 P21 및 P22는 직렬 공진자 S21과 S22 사이에 병렬로, 병렬 공진자 P23은 직렬 공진자 S22와 S23 사이에, 병렬 공진자 P24는 직렬 공진자 S23과 제2 단자 T2 사이에, 각각 접속된다. 그리고, 병렬 공진자 P21 및 P22와 그라운드 사이에 부가 인덕터 L21(1.1nH)이, 병렬 공진자 P23 및 P24와 그라운드 사이에 부가 인덕터 L22(1.1nH)가 접속된다. 직렬 공진자 S21 내지 S23 및 병렬 공진자 P21 내지 P24는 동일한 기판(칩(22)) 상에 형성되어 있다.
정합 회로(32)의 정합용 인덕터 L30의 인덕턴스는 2.5nH, 캐패시터 C2의 캐퍼시턴스는 4.0pF이며, 집적화 수동 소자 IPD(42)로서 1개의 칩에 형성되어 있다. 도 7의 (a)를 참조로, IPD(42)는, 기판(60)(예를 들면 실리콘 기판, 석영 기판) 상에 MIM 캐패시터(62)와 스파이럴 코일로 이루어지는 인덕터(64)가 형성되어 있다. 도 7의 (b)는 MIM 캐패시터(62)의 단면도이다. MIM 캐패시터(62)는, 기판(60) 상에 예를 들면 알루미늄 또는 구리의 하부 전극막(62a), 예를 들면 산화 실리콘막의 유전막(62b), 예를 들면 알루미늄 또는 구리의 상부 전극막(62c)이 적층하여 형성된다. 인덕터(64)는 예를 들면 알루미늄 또는 구리의 배선에 의해 형성된다. 공통 단자 Ant에 접속되는 패드(66), 그라운드에 접속되는 패드(68) 및 제2 필터(20)에 접속되는 패드(69)가 설치되고, 패드(66, 68, 69), MIM 캐패시터 및 인덕터(64)는 알루미늄 또는 구리의 배선(61)에 의해 접속된다.
칩(12, 22) 및 IPD(42)는, 후에 설명하는 실시예 2와 마찬가지로, 3㎜×3㎜의 적층 패키지에 실장된다. 부가 인덕터 L11, L21 및 L22는, 실시예 2에서 정합용 인덕터 L30을 적층 패키지 내에 형성하는 동일한 방법으로 적층 패키지에 형성된다.
실시예 1에 따른 분파기(50)와 도 8에 도시한 비교예에 따른 분파기(51)의 통과 특성을 측정했다. 도 8을 참조로, 비교예에 따른 분파기(51)는, 실시예 1에 따른 분파기(50)의 정합 회로(32)의 캐패시터 C2가 없고, 정합 회로(38)는 공통 단자 Ant와 그라운드 사이에 설치된 정합용 인덕터 L30이다.
도 9의 (a)는 실시예 1에 따른 분파기(50) 및 비교예 1에 따른 분파기(51)의 통과 특성을 도시하는 도면이고, 도 9의 (b)는 그 통과 대역 부근의 확대도이다. 제1 및 제2 필터(10, 20)의 통과 대역이 인접하고, 통과 대역의 한쪽의 상승의 적 어도 일부와 다른 쪽의 하강의 적어도 일부가, 서로 겹쳐져 있다. 그리고, 도 9의 (a)의 화살표로 나타낸 바와 같이, 실시예 1에서는 제1 필터(10)의 통과 대역에서의 제2 필터(20)의 감쇠량이 커지게 되어, 고억압화되어 있다. 또한, 도 9의 (b)의 화살표로 나타낸 바와 같이, 실시예 1에서는 제1 필터(10)의 통과 대역에서의 손실이 저감되어 있다. 이와 같이, 실시예 1에서, 고억압화 및 저손실화를 실현할 수 있었던 것은, 정합 회로(32)를 이용함으로써, 공통 단자로부터 본 제1 필터(10) 및 제2 필터(20) 양방의 정합 상태가 양호한 것에 기인하고 있다.
이하, 비교예 1과 같은 구성에서는, 제1 필터(10) 및 제2 필터(20) 양방과 정합을 취하는 것이 어려운 이유에 대해서 설명한다. 도 10의 (b)는, 도 10의 (a)와 같이 정합 회로 및 제2 필터(20)가 접속되어 있지 않을 때의 공통 단자 Ant로부터 제1 필터(10)를 보았을 때의 임피던스 특성을 나타내는 스미스차트이다. 중심 부근의 굵은 선이 제1 필터(10)의 통과 대역 A1, 하측의 굵은 선이 제2 필터(20)의 통과 대역 A2를 나타낸다. 한편, 도 11의 (b)는, 도 11의 (a)와 같이 정합 회로 및 제1 필터(10)가 접속되어 있지 않을 때의 공통 단자 Ant로부터 제2 필터(20)를 보았을 때의 임피던스 특성을 나타내는 스미스차트이다. 중심 부근의 굵은 선이 제2 필터(20)의 통과 대역 B2, 하측의 굵은 선이 제1 필터(10)의 통과 대역 B1을 나타낸다.
제1 필터(10)와 제2 필터(20)를 접속하여 분파기로 했을 경우, 제1 필터(10)의 통과 대역 임피던스는, A1과 B1의 합성, 제2 필터(20)의 통과 대역 임피던스는, A2와 B2의 합성으로 된다. 제1 필터(10) 및 제2 필터(20) 각각의 통과 대역의 임 피던스 A1 및 B2는 양방 모두 스미스차트의 중심 부근에서 50Ω이다. 한편, 상대 필터의 통과 대역의 임피던스 A2 및 B1은 위상이 서로 다르다. 이 때문에, 제1 및 제2 필터(10, 20)에 대하여 공통의 정합용 인덕터 L30을 부가한 비교예 1에서는, 제1 필터(10)의 통과 대역 및 제2 필터(20)의 통과 대역의 양방의 정합 조건을 만족시키는 것은 어렵다.
따라서, 실시예 1과 같이, 정합용 인덕터 L30 외에 제2 필터(20)에 캐패시터 C2를 부가함으로써, 제1 필터(10)의 통과 대역 및 제2 필터(20)의 통과 대역의 양방을 독립적으로 정합시킬 수 있다. 따라서, 양 통과 대역의 정합 조건을 만족시킬 수 있다. 또한, 정합 회로(32)는 정합용 인덕터 L30 및 캐패시터 C2에 의해 구성되어 있기 때문에, 분파기(50)의 소형화가 가능하다. 또한, 도 12에 도시하는 변형예 1과 같이, 캐패시터 C2 외에 공통 단자 Ant와 제1 필터(10) 사이에 캐패시터 C1을 접속하여 정합 회로(33)로 하여도 된다. 정합 회로(33)에서도, 캐패시터 C1 및 C2의 값을 선택함으로써, 제1 필터(10)의 통과 대역 및 제2 필터(20)의 통과 대역의 양방의 정합 조건을 만족시킬 수 있다. 또한, 제2 필터(20)에는 캐패시터 C2를 부가하지 않고, 제1 필터(10)에 캐패시터 C1을 부가할 수도 있다.
이상과 같이, 실시예 1에 따르면, 부가 인덕터 L11, L21 및 L22를 접속하여, 고억압화를 도모한 경우에 있어서, 정합 회로(32)를 설치함으로써, 송신 대역과 수신 대역의 주파수 간격이 130㎒로 떨어져 있을 경우에도 통과 대역의 저손실화가 가능해진다. 게다가, 정합 회로(32)는 정합용 인덕터 L30 및 캐패시터 C1, C2로 형성되는 단순한 구조이기 때문에, 소형화가 가능해진다. 또한, 단순한 구조 때문 에, 동일한 패키지에 부가 인덕터 L11, L21 및 L22와 정합 회로(32)를 실장했을 경우에도, 배선간의 크로스 토크를 억제할 수 있다. 따라서, 고억압화가 방해받는 일도 없다. 특히, 제1 필터 및 제2 필터(20)가 래더형 필터인 경우에는, 상대 대역에 감쇠극을 형성할 수 있어, 상대 대역의 한층 고억압화가 가능해진다. 부가 인덕터 L11, L21 및 L22는, 제1 필터(10) 및 제2 필터(20) 중 적어도 한쪽에 부가되어 있으면, 부가된 필터는 그 효과를 발휘할 수 있다.
또한, 부가 인덕터 L11, L21 및 L22는, 제1 필터(10) 및 제2 필터(20) 중 적어도 한쪽의 필터의 복수의 병렬 공진자의 모두와 그라운드 사이에 접속될 수 있다. 이에 의해, 상대 대역에 형성하는 감쇠극의 감쇠량을 크게 할 수 있어, 상대 대역의 한층 더한 고억압화가 가능해진다.
실시예 1에서는, 캐패시터 C2 및 정합용 인덕터 L30을 기판(60)에 집적화하여, IPD(42)로 하고 있지만, 도 13에 도시하는 변형예 2와 같이, IPD에는 정합용 인덕터 L30은 형성하지 않고, 캐패시터 C2를 기판(60)에 형성하여 IPD(44)로 해도 된다. 도 13을 참조로, 도 7의 (a)와 마찬가지로, 기판(60) 상에 MIM 캐패시터(62), 패드(66, 69) 및 배선(61)이 형성되어 있다. 변형예 2에서는, 정합용 인덕터 L30은 실시예 2와 마찬가지로, 적층 패키지 내에 형성한다. 이와 같이, 캐패시터 C1 또는 C2는 제1 필터(10) 및 제2 필터(20)가 형성된 기판과는 다른 기판 상에 형성할 수 있다. 또한, 부가 인덕터 L11, L21 및 L22의 일부 또는 전부를 기판(60) 상에 형성해도 된다. 이와 같이, 부가 인덕터 L11, L21 및 L22 및 정합용 인덕터 L30 중 적어도 하나는, 캐패시터 C1 또는 C2와 동일 기판 상에 형성할 수 있다. 이상과 같은 집적화 수동 소자 IPD를 이용함으로써, 실장 면적의 축소화가 가능해져 분파기의 소형화가 가능해진다.
(실시예 2)
실시예 2는, 캐패시터를 IPD로 형성하고, 정합용 인덕터는 적층 패키지 내에 형성한 예이다. 도 12와 같이, 정합 회로(33)는, 정합용 인덕터 L30 외에 공통 단자 Ant와 제1 필터(10) 및 제2 필터(20) 사이에 각각 캐패시터 C1, C2를 설치하고 있다. 캐패시터 C1 및 C2는 각각 도 13과 마찬가지로, IPD로서 형성되어 있다.
도 14는, 실시예 2에 따른 분파기의 적층 패키지(100)를 도시한 도면이다. 도 14의 (a)는 적층 패키지(100)의 단면 모식도이다. 적층 패키지(100)는, 3㎜×3㎜의 패키지이며, 세라믹(108)이 적층되어 있다. 다이 어태치면(109)에 칩이 실장되는 층이 제1층(101)이고, 이하 제2층(102), 제3층(103), 제4층(104)이 형성되어 있다. 제4층의 저면(105)에는 풋 패턴이 형성되고, 풋 패턴보다 외부에 신호 및 전원이 입출력된다. 각 층에는 도체가 매립된 비아(106) 및 도체 패턴(107)이 형성되어 있으며, 비아(106) 및 도체 패턴(107)에 의해 칩과 풋 패턴이 전기적으로 접속된다. 부가 인덕터의 구성은 정합용 인덕터 L30의 구성과 마찬가지이므로, 도시하지 않고 설명을 생략한다.
도 14의 (b)는 제1층(101)의 상면(다이 어태치면)을 도시하는 도면이다. 제1 필터(10)가 형성된 칩(12), 제2 필터(20)가 형성된 칩(22), 캐패시터 C1이 형성된 IPD(44a) 및 캐패시터 C2가 형성된 IPD(44b)가 탑재되는 위치를 점선으로 나타냈다. 각 칩은 범프(도시 생략)를 이용하여 다이 어태치면에 실장된다. 제1 층(101)에는 도체로 형성된 선로 패턴(131), 범프 패드(130), 도체로 매립된 비아(133)가 형성되어 있다. 제1 단자 T1은 범프 패드(130a)를 통해서, 제2 단자 T2는, 범프 패드(130b)를 통해서, 각각 선로 패턴 T1L, T2L에 접속되고, 각각, 비아(133a, 133b)를 통해서 제4층(104)의 저면(105)에 형성된 제1 단자 풋 패턴 T1F 및 제2 단자 풋 패턴 T2F에 접속된다. 각 그라운드 단자는, 단자에 가까운 비아(133) 또는 사이드 캐스터레이션(132)을 통해 저면(105)에 형성된 그라운드 풋 패턴 GndF에 접속된다. IPD(44a 및 44b)의 공통 단자 Ant는 선로 패턴 AntL에 접속되어 비아(120)에 접속한다.
도 14의 (c)는 제2층(102)의 상면을 도시하는 도면이다. 또한, 도 14의 (c) 내지 도 14의 (d)에는 비아(133, 133a, 133b)는 도시하고 있지 않다. 제1층(101)의 비아(120)는 제2층(102)의 비아(120)에 접속하고, 비아(120)는 선로 패턴(113)에 의해 비아(125)에 접속한다. 비아(125)는 제4층(104)의 저면(105)의 공통 풋 패턴 AntF에 접속한다. 비아(120)는 선로 패턴(112)에 의해 비아(121)에 접속한다. 비아(121)는 제3층(103)에 접속한다.
도 14의 (d)는 제3층(103)의 상면을 도시하는 도면이다. 비아(121)는 선로 패턴(114)에 의해 비아(122)에 접속한다. 비아(122)는 제4층(104)에 접속한다. 도 14의 (e)는 제4층(104)의 상면을 도시하는 도면이다. 비아(122)는 선로 패턴(115)에 의해 비아(123)에 접속한다. 비아(123)는 제4층(104)의 저면(105)에 접속한다.
도 14의 (f)는 제4층(104)의 저면(105)을 위로부터 투시한 도면이다. 공통 풋 패턴 AntF, 제1 단자 풋 패턴 T1F, 제2 단자 풋 패턴 T2F 및 그라운드 풋 패턴 GndF가 형성되어 있다. 비아(123)는 그라운드 풋 패턴 GndF에 접속한다. 이에 의해, 공통 단자와 그라운드 사이에 접속하는 정합용 인덕터가 선로 패턴(112, 114 및 115) 및 비아(121, 122 및 123)에 의해 형성된다.
이상과 같이, 부가 인덕터 및 정합용 인덕터 중 적어도 한쪽을, 칩(12 및 14)이 실장된 패키지에 설치할 수 있다. 인덕터를 패키지의 세라믹 재료, 도전 재료를 사용하여 형성함으로써 Q가 큰 인덕터를 형성할 수 있다. 따라서, 저손실의 분파기를 얻을 수 있다.
또한, 패키지로서 적층 패키지(100)를 이용하고, 부가 인덕터 및 정합용 인덕터 중 적어도 한쪽을 적층 패키지(100)가 갖는 층(102 내지 104)에 형성된 선로 패턴으로 형성할 수 있다. 이에 의해, 패키지 내에 간단하게 인덕터를 형성할 수 있다.
(실시예 3)
실시예 3은 정합 회로(33)의 캐패시터를 압전 박막 공진자로 한 예이다. 도 15는 실시예 3에 따른 분파기(52)의 회로 구성도이다. 실시예 3에서는, 제1 필터(10)가 형성된 칩(14) 상에 정합 회로(33)의 캐패시터로서 압전 박막 공진자(72)가 형성되어 있다. 또한, 제1 필터(10)에 병렬 공진자 P13이 형성되어 있지 않다. 부가 인덕턴스 L11, L21 및 L22의 인덕턴스는, 각각 1.2nH, 1.2nH 및 1.1nH이다. 그 밖의 구성은 실시예 1의 도 6과 동일하며, 동일 부재는 동일 부호를 붙이고 설명을 생략한다.
도 16은 실시예 3의 칩(14)의 상시도이다. 기판(70)(예를 들면 실리콘 기판) 상에, 하부 전극막(75), 질화 알루미늄 압전막(도시 생략), 상부 전극막(74)이 형성되어 있다. 하부 전극막(75), 압전막 및 상부 전극막(74)이 겹치는 영역이 멤브레인 영역(76)이며, 멤브레인 영역 아래의 기판(70)에는 공극(도시 생략)이 형성되어 있다. P11, P12, S11, S12 및 S13은 각 공진자의 멤브레인 영역을 나타낸다. 각 멤브레인 영역은 서로 하부 전극막(75) 또는 상부 전극막(74)을 이용하여 접속되어 있다. 제1 단자 T1에 접속하는 패드(79)는 하부 전극막, 그라운드에 접속하는 패드(77)는 상부 전극막으로 형성된다. 직렬 공진자 S11과 공통 단자 Ant에 접속하는 패드(78) 사이에는 캐패시터 C1로서 압전 박막 공진자(72)가 형성된다. 이 때, 압전 박막 공진자(72)의 공진 주파수는, 제1 필터(10)의 통과 대역 외로 하는 것이 바람직하다.
실시예 3에 따른 분파기(52) 및 앞의 비교예 1의 통과 특성을 측정했다. 도 17의 (a)는 실시예 3에 따른 분파기(52) 및 비교예 1에 따른 분파기(51)의 통과 특성을 도시하는 도면이고, 도 17의 (b)는 그 통과 대역 부근의 확대도이다. 도 17의 (a)의 좌측의 화살표, 도 17의 (b)의 화살표로 나타낸 바와 같이, 실시예 3은 실시예 1과 마찬가지로, 제1 필터(10)의 통과 대역(상대 대역)에서의 제2 필터(20)의 감쇠량이 커지게 되어, 고억압화되어 있다. 또한, 제1 필터(10)의 통과 대역에서의 손실이 저감되어 있다. 또한, 도 17의 (a)의 우측의 화살표와 같이 제2 필터(20)의 통과 대역 외의 고주파측에서도 제1 필터(10)의 감쇠량이 크게 되어 있다. 이것은, 압전 박막 공진자(72)의 반공진점이 존재하기 때문이다.
도 18에 도시하는 변형예 1과 같이, 제1 필터(10) 및 캐패시터 C1을 탄성 표면파 공진자로 형성할 수도 있다. 도 18은, 제1 필터(10) 및 캐패시터 C1을 탄성 표면파 공진자로 형성한 칩(18)의 상시도이다. 도면에서 흑부는 압전 기판(80) 상에 형성된 알루미늄 등의 패턴이다. 압전 기판(80) 상에, 탄성 표면파 공진자 S11', S12', S13', P11' 및 P12'로 이루어지는 제1 필터(10a)가 형성된다. 각 탄성 표면파 공진자는 인터디지털 트랜스듀서 IDT와 그 양측에 설치된 반사기 R0으로 구성된다. 제1 단자 T1에 접속되는 패드(85), 그라운드에 접속되는 패드(87) 및 공통 단자 Ant에 접속되는 패드(88)가 형성된다. 패드(88)와 공진자 S11' 사이에 캐패시터 C1로서, 탄성 표면파 공진자(89)가 형성된다. 탄성 표면파 공진자(89)의 탄성 표면파 인터디지털 트랜스듀서의 전극 핑거의 간격은 래더형 필터를 구성하는 탄성 표면파 공진자의 전극 핑거의 간격과는 다르게 형성되어 있다. 이에 의해, 탄성 표면파 공진자(89)의 공진 주파수를 래더형 필터의 통과 대역 외로 하고 있다. 탄성 표면파 공진자(89) 대신에, 반사기를 설치하지 않고 탄성 표면파 인터디지털 트랜스듀서로 하여도 된다.
(실시예 4)
실시예 4는 제1 필터(10)는 압전 박막 공진자를 이용한 래더형 필터로 구성하고, 정합 회로(33)의 캐패시터 C1을 탄성 표면파 공진자(83)로 구성한 예이다. 도 19는 실시예 4에 따른 분파기(54)의 회로 구성도로서, 도 15와 동일 부재는 동일 부호를 붙이고 설명을 생략한다. 실시예 4에서는, 제1 필터(10)가 형성된 칩(16)에 정합 회로(33)의 캐패시터로서 탄성 표면파 공진자(83)가 형성된다. 도 20은 제1 필터(10) 및 탄성 표면파 공진자(83)가 형성된 칩(16)의 상시도이다. 압전 기판(70a) 상에 압전 박막 공진자로 이루어지는 제1 필터(10)와 탄성 표면파 공진자(83)가 형성되어 있다. 제1 필터(10)의 구성은 도 16과 동일하므로 설명을 생략한다. 탄성 표면파 공진자(83)는 탄성 표면파 인터디지털 트랜스듀서 IDT1과 그 양측에 설치된 반사기 R1로 구성된다.
실시예 3 및 실시예 4와 같이, 제1 필터(10) 또는 제2 필터(20)를 구성하는 병렬 공진자 및 직렬 공진자는, 표면 탄성파 공진자 또는 압전 박막 공진자이며, 정합 회로를 구성하는 캐패시터 C1 및 C2 중 적어도 한쪽을, 상기 병렬 공진자 및 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서 또는 압전 박막 공진자로 할 수 있다. 이에 의해, 실장 밀도를 저감할 수 있다.
또한, 상기 병렬 공진자 및 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서 또는 압전 박막 공진자의 공진 주파수는, 상기 병렬 공진자 및 상기 직렬 공진자를 갖는 필터의 통과 대역 외로 하는 것이 바람직하다. 이에 의해, 반공진점을 필터의 통과 대역 외로 함으로써, 통과 대역 외의 감쇠량을 한층 더 크게 할 수 있다.
정합 회로의 캐패시터는 상기 병렬 공진자 및 직렬 공진자와 동일한 기판 상에 형성되는 탄성 표면파 인터디지털 트랜스듀서인 것이 바람직하다. 압전 박막 공진자의 공진 주파수를 변화시키기 위해서는 압전막의 막 두께를 변화시키는 등 제조 공정이 복잡해지지만, 탄성 표면파 IDT의 공진 주파수를 변화시키기 위해서는 전극 핑거의 주기를 변화시킴으로써 간단하게 행할 수 있기 때문이다.
따라서, 실시예 3의 변형예 1과 같이, 제1 필터(10) 또는 제2 필터(20)를 구성하는 병렬 공진자 및 직렬 공진자를 표면 탄성파 공진자로 하고, 캐패시터 C1 및 C2 중 적어도 한쪽을, 병렬 공진자 및 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서로 함으로써, 제조 공정을 간략화할 수 있다.
한편, 실시예 4와 같이, 제1 필터(10) 또는 제2 필터(20)를 구성하는 병렬 공진자 및 직렬 공진자는 압전 박막 공진자이며, 정합 회로를 구성하는 캐패시터 C1 및 C2 중 적어도 한쪽을, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서로 할 수 있다. 실시예 4에 따르면, 압전 박막 공진자를 이용한 래더형 필터를 이용함으로써 필터 특성이 향상되고, 캐패시터는 탄성 표면파 IDT를 이용함으로써 탄성 표면파 IDT의 공진 주파수를 용이하게 설정할 수 있다.
실시예 1 내지 실시예 4에서는, 송신 대역이 1920∼1980㎒, 수신 대역이 2110∼2170㎒인 경우에 이용하는 분파기를 예로 들어 설명했지만, 이 주파수에 한정되는 것은 아니다.
이상, 본 발명의 실시예에 대해서 상술했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니라, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
본 발명에 따르면, 저손실화, 고억압화 및 소형화가 가능한 분파기를 제공할 수 있다.

Claims (12)

  1. 공통 단자에 접속된 제1 필터와,
    상기 공통 단자에 접속된 제2 필터와,
    상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽과 그라운드 사이에 접속된 부가 인덕터와,
    상기 공통 단자와 상기 그라운드 사이에 접속된 정합용 인덕터와,
    상기 공통 단자와 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽과의 사이에 접속된 캐패시터
    를 구비하는 것을 특징으로 하는 분파기.
  2. 제1항에 있어서,
    상기 부가 인덕터가 접속된 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은, 병렬 공진자 및 직렬 공진자를 갖는 래더형 필터이고,
    상기 부가 인덕터는 상기 병렬 공진자와 상기 그라운드 사이에 접속되는 것을 특징으로 하는 분파기.
  3. 제2항에 있어서,
    상기 부가 인덕터는, 복수의 상기 병렬 공진자의 모두와 상기 그라운드 사이에 접속되는 것을 특징으로 하는 분파기.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 캐패시터는 상기 제1 필터 및 상기 제2 필터가 형성된 기판과는 다른 기판 상에 형성되는 것을 특징으로 하는 분파기.
  5. 제4항에 있어서,
    상기 부가 인덕터 및 상기 정합용 인덕터 중 적어도 한쪽은, 상기 캐패시터와 동일 기판 상에 형성되는 것을 특징으로 하는 분파기.
  6. 제2항 또는 제3항에 있어서,
    상기 병렬 공진자 및 상기 직렬 공진자는 표면 탄성파 공진자 및 압전 박막 공진자 중 어느 한쪽인 것을 특징으로 하는 분파기.
  7. 제6항에 있어서,
    상기 병렬 공진자 및 상기 직렬 공진자는, 표면 탄성파 공진자 및 압전 박막 공진자 중 적어도 한쪽이고,
    상기 캐패시터는, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서 및 압전 박막 공진자 중 적어도 한쪽인 것을 특징으로 하는 분파기.
  8. 제7항에 있어서,
    상기 병렬 공진자 및 상기 직렬 공진자는 표면 탄성파 공진자이고,
    상기 캐패시터는, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서인 것을 특징으로 하는 분파기.
  9. 제7항에 있어서,
    상기 병렬 공진자 및 상기 직렬 공진자는 압전 박막 공진자이고,
    상기 캐패시터는, 상기 병렬 공진자 및 상기 직렬 공진자와 동일한 기판 상에 형성된 탄성 표면파 인터디지털 트랜스듀서인 것을 특징으로 하는 분파기.
  10. 제6항에 있어서,
    상기 탄성 표면파 인터디지털 트랜스듀서 및 상기 압전 박막 공진자 중 적어도 한쪽의 공진 주파수는, 상기 병렬 공진자 및 상기 직렬 공진자를 갖는 상기 래더형 필터의 통과 대역 외인 것을 특징으로 하는 분파기.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 부가 인덕터 및 상기 정합용 인덕터 중 적어도 한쪽은, 상기 제1 필터가 형성된 칩 및 상기 제2 필터가 형성된 칩이 실장된 패키지에 설치되는 것을 특징으로 하는 분파기.
  12. 제11항에 있어서,
    상기 패키지는 적층 패키지이고, 상기 부가 인덕터 및 상기 정합용 인덕터 중 적어도 한쪽은 상기 적층 패키지가 갖는 층에 형성된 선로 패턴인 것을 특징으로 하는 분파기.
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