KR100880490B1 - 분파기 - Google Patents

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마사노리 우에다
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Abstract

방해파에 기인한 비선형 응답의 발생을 억제하는 것이 가능한 분파기를 제공하는 것을 과제로 한다. 본 발명은, 안테나 단자(Ant)와, 안테나 단자와 접속된 제1 필터(10)와, 제1 필터보다 고주파측에 통과 대역을 갖고 안테나 단자와 접속된 제2 필터(20)와, 제2 필터와 안테나 단자 사이에 접속되고 병렬로 접속된 제1 인덕터(L1)와 제1 캐패시터(C1)를 포함하는 공진 회로(40)를 구비하고, 제1 필터의 통과 영역 주파수를 f1Low∼f1High, 제2 필터의 통과 대역을 f2Low∼f2High, 공진 회로의 공진 주파수를 fr로 하였을 때, fr은, fr=(f2Low∼f2High)±(f1Low∼f1High) 또는 fr=2(f1Low∼f1High)±(f2Low∼f2High)의 범위인 것을 특징으로 하는 분파기이다.
안테나, 필터, 방해파, 제1 필터, 제2 필터, 통과 대역, 인턱터, 공진 주파수

Description

분파기{DUPLEXER}
도 1은 비선형에 의한 고차 성분에 대하여 설명하기 위한 도면.
도 2는 분파기에 방해파가 입력한 경우의 도면.
도 3은 실시예1에 따른 분파기의 블록도.
도 4는 실시예1에 따른 분파기의 등가 회로를 도시하는 도면.
도 5의 (a)는 직렬 공진기에 병렬로 제3 인덕터를 설치한 등가 회로도, 도 5의 (b)는 그 통과 특성을 도시하는 도면.
도 6의 (a)는 병렬 공진기와 그라운드 사이에 제4 인덕터를 설치한 등가 회로도, 도 6의 (b)는 그 통과 특성을 도시하는 도면.
도 7은 비교예에 따른 분파기의 등가 회로를 도시하는 도면.
도 8의 (a)는 실시예1 및 비교예의 제1 필터의 통과 특성이며, 도 8의 (b)는 통과 대역의 확대도.
도 9의 (a)는 실시예1 및 비교예의 제2 필터의 통과 특성이며, 도 9의 (b)는 통과 대역의 확대도.
도 10의 (a)는 방해파의 주파수가 f2±f1일 때의 방해파의 강도와 상호 변조 레벨을 도시하는 도면, 도 10의 (b)는 방해파의 주파수가 2f1±f2일 때의 방해파의 강도와 상호 변조 레벨을 도시하는 도면.
도 11은 공진 회로를 2개 설치한 경우의 분파기의 예.
도 12의 (a) 내지 도 12의 (g)는 공진 회로의 다른 예를 도시하는 도면.
도 13은 제2 인덕터의 기능을 설명하기 위한 도면.
도 14는 정합 회로에 제2 캐패시터를 설치한 경우의 도면.
도 15의 (a)는 집적 수동 소자 칩의 평면도이며, 도 15의 (b)는 MIM 캐패시터의 단면 모식도.
도 16은 도 11의 분파기의 집적 수동 소자 칩의 평면도.
도 17은 집적 수동 소자 칩의 다른 예의 평면도.
도 18의 (a)는 제1 필터 칩의 평면도, 도 18의 (b)는 도 18의 (a)의 A-A 단면도.
도 19의 (a)는 제2 필터 칩의 평면도, 도 19의 (b)는 도 19의 (a)의 B-B 단면도.
도 20의 (a)는 실시예2의 상시도, 도 20의 (b)는 도 20의 (a)의 C-C 단면도.
도 21의 (a) 내지 도 21의 (c)는 패키지의 각층을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 필터
11 : 제1 필터 칩
20 : 제2 필터
21 : 제2 필터 칩
30 : 정합 회로
40 : 공진 회로
60 : 집적 수동 소자 칩
L1 : 제1 인덕터
C1 : 제1 캐패시터
LL2 : 제2 인덕터
CC2 : 제2 캐패시터
LT1, LT2 : 제3 인덕터
LG1, LG2 : 제4 인덕터
Ant : 안테나 단자
[특허 문헌1] 일본 특개 2003-332885호 공보
[특허 문헌2] 일본 특개 평10-313229호 공보
본 발명은 분파기에 관한 것으로, 특히 안테나 단자에 공진 회로를 설치한 분파기에 관한 것이다.
최근에, 압전 재료를 이용한 탄성 표면파(SAW)나 벌크 탄성파(BAW)를 이용한 공진기를 복수 조합하는 것에 의해 특정한 주파수대의 전기 신호만을 통과시키는 특징을 갖는 고주파 통신용의 필터가 개발되어 있다. SAW나 BAW를 이용한 필터 부품은, 다른 유전체 필터나 세라믹 필터에 비하여 외형 사이즈가 작고, 또한 급준한 롤 오프 특성을 갖기 때문에, 소형으로서, 좁은 비대역폭이 요구되는 휴대 전화 등의 이동체 통신 부품에 적합하다. SAW, BAW의 필터를 이용한 응용 부품으로서, 분파기가 있다. 분파기는, 송수신 기능을 갖고 송신과 수신 신호의 주파수가 서로 다른 무선 장치에서 이용된다. 이러한 SAW나 BAW를 이용한 필터의 구성으로서 직렬 공진기와 병렬 공진기를 사다리 형상으로 연결하는 래더형 필터가 있다. 래더형 필터는 사다리형으로 조합하는 단수나, 직렬 공진기와 병렬 공진기의 용량비를 바꾸는 것만으로, 삽입 손실, 대역외 억압도 등을 용이하게 변화시킬 수 있고, 설계의 수순도 간편하기 때문에 자주 이용되고 있다.
특허 문헌1의 도 1에 개시에는, 제1 필터, 제2 필터, 정합 회로를 갖는 분파기에 있어서, 제1 필터 및 제2 필터의 직렬 공진기에 인덕터가 접속된 분파기가 개시되어 있다. 특허 문헌2의 도 2에는, 제1 필터와 제2 필터와, 정합 회로로서 안테나 단자와 그라운드 사이에 인덕터를 접속한 분파기가 개시되어 있다.
이동체 통신이나 고주파 무선 통신에서 이용되는 분파기의 과제로서, 상호 변조 왜곡(IMD : Inter Modulation Distortion)이나 혼변조 왜곡(CMD : Cross Modulation Distortion)이 있다. 이들은, 공진기의 구조나 재료의 비선형성에 기인하는 현상이다. 2개 이상의 주파수가 서로 다른 신호(예를 들면, 송신 신호와 방해파)가 입력되면, 2개의 주파수의 신호의 비선형 응답에 기인하여, 수신 주파수 의 신호가 발생하게 되는 경우가 있다. 그렇게 하면, 수신 필터를 통과하여, 노이즈로서 관측되게 된다.
본 발명은, 상기 과제를 감안하여, 방해파에 기인한 비선형 응답의 발생을 억제하는 것이 가능한 분파기를 제공하는 것을 목적으로 한다.
본 발명은, 안테나 단자와, 상기 안테나 단자와 접속된 제1 필터와, 상기 제1 필터보다 고주파측에 통과 대역을 갖고 상기 안테나 단자와 접속된 제2 필터와, 제2 필터와 상기 안테나 단자 사이에 접속되고, 병렬로 접속된 제1 인덕터와 제1 캐패시터를 포함하는 공진 회로를 구비하고, 상기 제1 필터의 통과 영역 주파수를 f1Low∼f1High, 상기 제2 필터의 통과 대역을 f2Low∼f2High, 상기 공진 회로의 공진 주파수를 fr로 하였을 때, fr은, fr=(f2Low∼f2High)±(f1Low∼f1High) 또는 fr=2(f1Low∼f1High)±(f2Low∼f2High)의 범위인 것을 특징으로 하는 분파기이다. 본 발명에 따르면, 방해파의 주파수의 신호가 제2 필터에 입력되는 것을 억제하여, 비선형 응답의 발생을 억제할 수 있다.
본 발명은, 안테나 단자와, 상기 안테나 단자와 접속된 제1 필터와, 상기 제1 필터보다 고주파측에 통과 대역을 갖고 상기 안테나 단자와 접속된 제2 필터와, 상기 제2 필터와 상기 안테나 단자 사이에 접속되고, 병렬로 접속된 제1 인덕터와 제1 캐패시터를 포함하는 공진 회로를 구비하고, 상기 제1 필터의 통과 영역 주파수를 f1Low∼f1High, 상기 제2 필터의 통과 대역을 f2Low∼f2High, 상기 공진 회로의 공진 주파수를 fr로 하였을 때, fr은, fr=2(f1Low∼f1High), fr=2(f2Low∼f2High), fr=3(f1Low∼f1High) 또는 fr=3(f2Low∼f2High)의 범위인 것을 특징으로 하는 분파기이다. 본 발명에 따르면, 방해파의 주파수 근방의 2배파, 3배파의 신호가 제2 필터에 입력되는 것을 억제하여, 비선형 응답의 발생을 억제할 수 있다.
상기 구성에서, 상기 공진 회로와 상기 제2 필터 사이에, 그라운드에 접속된 제2 인덕터를 구비하는 구성으로 할 수 있다. 이 구성에 따르면, 제2 인덕터를 통하여, DC 근방의 방해파의 신호가 그라운드에 흐르기 때문에, 보다 선형성이 높은 분파기를 실현할 수 있다.
상기 구성에서, 상기 공진 회로와 상기 제2 필터 사이에, 직렬로 제2 캐패시터를 구비하는 구성으로 할 수 있다. 이 구성에 따르면, DC 근방의 방해파의 신호가 제2 캐패시터에 의해 차단되기 때문에, 보다 선형성이 높은 분파기를 실현할 수 있다.
상기 구성에서, 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은 래더형 필터이며, 그 래더형 필터의 직렬 공진기에는 병렬로 제3 인덕터가 설치되어 있는 구성으로 할 수 있다. 이 구성에 따르면, 상대 대역의 억압을 개선하고 또한 비선형 응답을 향상시킬 수 있다.
상기 구성에서, 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은 래더형 필터이며, 상기 래더형 필터의 병렬 공진기와 그라운드에 직렬로 제4 인덕터가 설치되어 있는 구성으로 할 수 있다. 이 구성에 따르면, 상대 대역의 억압을 개선하 고 또한 비선형 응답을 향상시킬 수 있다.
상기 구성에서, 상기 제1 인덕터 및 상기 제1 캐패시터는 동일한 칩 상에 형성되어 있는 구성으로 할 수 있다. 이 구성에 따르면, 소형화, 고Q화가 가능하게 된다.
상기 구성에서, 상기 공진 회로 및 상기 제2 인덕터 또는 상기 제2 캐패시터는 동일 칩 상에 형성되어 있는 구성으로 할 수 있다. 이 구성에 따르면, 소형화, 고Q화가 가능하게 된다.
상기 구성에서, 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은 래더형 필터인 구성으로 할 수 있다. 이 구성에 따르면, 외부 인덕터의 부여나 단수, 공진기 용량의 조정에 의해 삽입 손실이나 감쇠량의 설계가 용이해진다.
상기 구성에서, 상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은, 압전 박막 공진기, 탄성 표면파 공진기 및 탄성 경계파 공진기 중 어느 하나를 포함하는 구성으로 할 수 있다.
상기 구성에서, 상기 제1 필터의 공진기, 상기 제2 필터의 공진기 및 상기 공진 회로는 칩 상에 형성되고, 실장부에 페이스다운 실장되어 있는 구성으로 할 수 있다. 이 구성에 따르면, 소형화가 가능하게 된다.
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
[실시예1]
도 1은 비선형에 의한 고차 성분에 대하여 설명하기 위한 도면이다. 횡축은 주파수, 종축은 주파수 성분의 신호 강도를 나타내고 있다. 주파수 f1, f2의 2개의 신호 X=A1COS(2πf1·t), A2COS(2πf2·t)가 임의의 소자에 입력된 경우, 선형성이 좋은 소자이면, 출력은,
y=ax=a{A1COS(2πf1·t)+A2COS(2πf2·t)}
의 신호로 된다. 여기에서,
A1, A2는 f1, f2의 신호의 강도, a는 상수, t는 시간이다.
그러나, 선형성이 좋지 않은 경우의 출력은,
Figure 112007044326549-pat00001
로, 2차, 3차의 성분이 나타나게 된다.
여기에서, 3차의 항까지 고려하면
Figure 112007044326549-pat00002
로 된다. 여기에서,
A0=(b/2)A1 2+(b/2)A2 2
B1=aA1+(3/4)cA1 3+(2/3)cA1A2 2
B2=aA2+(3/4)cA2 3+(2/3)cA2A1 2
C1=(b/2)A1 2, C2=(b/2)A2 2,
D1=(c/4)A1 3, D2=(c/4)A2 3
E1=E2=bA1A2, F1=F2=(3/2)cA1 2A2, G1=G2=(3/2)cA1A2 2
이다. 이상으로부터, 도 1의 경우, 수학식 2로부터 비선형의 고차 성분으로서, 2f1, 2f2, 3f1, 3f2, f2-f1, f1+f2, 2f1-f2, 2f1+f2, f1-2f2, f1+2f2와 같은 주파수 성분 이 발생한다.
도 2는 분파기의 경우를 상정하고 있다. 송신 주파수를 fa, 수신 주파수를 fb로 한 때, fa의 신호와 동시에 fb-fa, fb+fa, 2fa-fb 또는 2fa+fb의 주파수의 신호가 안테나 단자로부터 입력되면, 이들 신호와 fa의 송신 신호의 비선형 응답에 의해, fb의 신호가 나타난다. 즉, 수신 주파수와 동일한 fb의 주파수의 신호가 발생하여, 노이즈로 된다. fb±fa, 2fa±fb를 방해파로 부른다. 또한, 방해파 fb+fa 2fa+fb의 근방에는 송신 주파수, 수신 주파수의 2배파 2fa, 2fb, 3배파 3fa, 3fb도 발생한다. 2배파, 3배파의 주파수는 방해파의 주파수에 가깝기 때문에, 수신 주파수에 비선형 응답의 노이즈를 발생시킨다.
실시예1에서는, 상기한 바와 같은 방해파 또는 2배파, 3배파를 억제하는 것을 목적으로 한다. 도 3은 실시예1에 따른 분파기의 블록도이다. 실시예1은 W-CDMA(Wide Band Code Division Multiple Access)대의 분파기이다. 제1 필터(10)는 송신 대역 1920∼1980㎒의 송신 필터, 제2 필터(20)는 수신 대역 2110∼2170㎒의 수신 필터이다. 도 3을 참조하여, 안테나 단자 Ant와 제1 단자 T1 사이에 접속된 제1 필터(10)와, 제1 필터(10)보다 고주파측에 통과 대역을 갖고, 안테나 단자 Ant와 제2 단자 T2 사이에 접속된 제2 필터(20)가 설치되어 있다. 제1 필터(10) 및 제2 필터(20)와 안테나 단자 Ant 사이에는 정합 회로(30) 및 공진 회로(40)가 접속되어 있다. 공진 회로(40)는, 제2 필터(20)와 안테나 단자 Ant 사이에 접속되고 병렬로 접속된 제1 인덕터 L1과 제1 캐패시터 C1을 포함한다.
일반적으로는, 실시예1과 같이, 통과 대역이 낮은 제1 필터(10)는 송신 필터이며, 통과 대역이 높은 제2 필터(20)는 수신 필터이다. 정합 회로(30)의 기능에 대하여 설명한다. 정합 회로(30)는, 송신 신호의 주파수대에서, 안테나 단자로부터 본 제2 필터(20)의 임피던스가 되도록이면 크게 되도록 하기 위해 사용된다. 이에 의해, 제1 단자 T1으로부터 입력된 송신 신호의 전력이 제2 필터(20)에 침입하는 것을 억제할 수 있다. 공진 회로(40)는 공진 주파수가 방해파의 주파수로 되도록 설정된다. 이에 의해, 안테나 단자 Ant에 입력된 방해파가 제2 필터(20)에 도달하는 것을 억제할 수 있다.
도 4는 실시예1의 등가 회로를 도시하는 도면이다. 제1 필터(10)는 직렬 공진기 S11 내지 S13, 병렬 공진기 P11, P12를 갖는 래더형 필터이다. 가장 안테나 단자 Ant측의 직렬 공진기 S11에 병렬로 제3 인덕터 LT1가, 병렬 공진기 P11 및 P12의 공통 노드와 그라운드 사이에 제4 인덕터 LG1가 접속되어 있다. 제2 필터(20)는 마찬가지로, 직렬 공진기 S21 내지 S24, 병렬 공진기 P21 및 P22를 갖는 래더형 필터이며, 제3 인덕터 LT2 및 제4 인덕터 LG2를 갖고 있다. 정합 회로(30)는, 제1 필터(10)와 제2 필터(20)의 공통의 노드와 그라운드 사이에 10nH의 제2 인덕터 LL2를 갖고 있다. 공진 회로(40)는 3pF의 제1 캐패시터 C1과 0.5nH의 제1 인덕터 L1이 병렬로 접속되어 있다. 공진 회로(40)는 4109㎒의 공진 주파수를 갖는다. 이것은, 송신 대역 fa와 수신 대역 fb로 한 때의 방해파 fa+fb인 4030∼4150㎒ 에 상당하는 주파수이다. 공진 회로(40)는 4109㎒부근의 임피던스를 크게 하여, 이 주파수의 신호를 차단할 수 있다.
도 5의 (a) 및 도 5의 (b)는 제1 필터(10) 및 제2 필터(20)의 제3 인덕터 LT1 및 LT2의 기능을 설명하는 도면이다. 도 5의 (a)와 같이 직렬 공진기 S1에 병렬로 제3 인덕터 LT를 접속하면, 도 5의 (b)와 같이, 직렬 공진기 S1의 공진점의 전후에 반공진점을 설정할 수 있다. 도 6의 (a) 및 도 6의 (b)는 제1 필터(10) 및 제2 필터(20)의 제4 인덕터 LG1 및 LG2의 기능을 설명하는 도면이다. 도 6의 (a)와 같이 병렬 공진기 P1에 직렬의 제4 인덕터 LG를 접속하면, 도 6의 (b)와 같이, 병렬 공진기 P1의 반공진점의 전후에 감쇠극을 설정할 수 있다. 제3 인덕터 LT와 제4 인덕터 LG를 양방 설치함으로써, 도 5의 (b)의 반공진점과 도 6의 (b)의 감쇠극을 중첩할 수 있다. 이에 의해, 상대 대역의 감쇠량을 크게 할 수 있다. 즉 상대 대역에 의한 억압 특성을 개선할 수 있다.
도 7은 비교예에 따른 분파기의 등가 회로를 도시하는 도면이다. 공진 회로(40)는 설치하지 않고, 정합 회로(30)로서, 7nH의 제2 인덕터 LL2를 이용하고 있다. 그 밖의 구성은 실시예1과 동일하고 설명을 생략한다.
도 8의 (a)는 실시예1 및 비교예에 따른 분파기의 제1 필터(10)의 통과 특성을 도시하는 도면이며, 도 8의 (b)는 제1 필터(10)의 통과 대역(송신 대역)의 확대도이다. 도 9의 (a), 도 9의 (b)는 제2 필터(20)의 통과 특성, 제2 필터(20)의 통과 대역(수신 대역)의 확대도이다. 도 8의 (a), 도 9의 (a)로부터, 실시예1은, 공진 회로(40)의 공진 주파수(방해파의 주파수)에서 감쇠량이 커져 있다. 또한, 도 8의 (b) 및 도 9의 (b)로부터, 통과 대역에서의 통과 특성은 실시예1과 비교예에서 거의 동일하다. 이와 같이, 통과 대역의 손실을 수반하지 않고, 방해파의 주파수에서의 감쇠량을 크게 할 수 있다.
fa+fb의 방해파에서의 감쇠량이 커지는 것은, 전술한 수학식 1의 A2가 작아지는 것에 상당한다. 따라서, E1=E2=bA1A2로부터, E1, E2가 작아진다. 따라서, (수학식 2)의 {E1COS(2π(f1-f2)·t)+E2COS(2π(f1+f2)·t)}의 항이 작아진다. 이것은 상호 변조(IMD) 레벨을 저감할 수 있는 것을 나타내고 있다. 도 10의 (a)는 이것을 설명하는 도면이다. 방해파의 주파수가 f2-f1, f2+f1일 때, 상호 변조 레벨 E1, E2는 A1·A2에 비례하기 때문에, A2가 A2"로부터 A2'로 저감함으로써, 상호 변조 레벨도 저감한다. 도 10의 (b)로부터, 마찬가지로 방해파의 주파수가 2f1-f2, 2f1+f2일 때, 상호 변조 레벨 F1, F2는 A1 2·A2에 비례하기 때문에 A2가 A2"로부터 A2'로 저감함으로써, 상호 변조 레벨도 저감한다. 이와 같이, 방해파의 주파수에서의 감쇠량을 크게 함으로써, 분파기의 IMD를 개선할 수 있다.
이상과 같이, 실시예1에 따르면, 제1 필터(10)의 통과 영역 주파수를 f1Low∼f1High, 제2 필터(20)의 통과 대역을 f2Low∼f2High로 한 때, 공진 회로(40)의 공진 주파수 fr의 범위를,
fr=(f2Low∼f2High)±(f1Low∼f1High)
또는,
fr=2(f1Low∼f1High)±(f2Low∼f2High)
로 함으로써, 방해파의 주파수에서의 감쇠량을 크게 할 수 있다. 이에 의해, 방해파에 기인한 비선형 응답의 발생을 억제할 수 있다. 따라서, 비선형 응답에 의해 발생한 신호가 수신 필터인 제2 필터(20)를 통과하여 노이즈로서 출력되는 것을 억제할 수 있다.
또한, 공진 회로(40)의 공진 주파수 fr을 제1 필터(10) 또는 제2 필터(20)의 2배파 또는 3배파의 주파수로 할 수도 있다. 즉, fr=2(f1Low∼f1High), fr=2(f2Low∼f2High), fr=3(f1Low∼f1High) 또는 fr=3(f2Low∼f2High)로 할 수 있다.
실시예1은, 공진 회로(40)를 1개 설치한 예이었지만, 도 11과 같이, 공진 회로(41, 42)를 2개 이상 설치하여, 복수의 방해파의 주파수를 감쇠시킬 수도 있다.
또한, 공진 회로(40)로서는, 도 12의 (a) 내지 도 12의 (g)와 같이, 제1 인덕터와 제1 캐패시터를 각각 1개 또는 복수 병렬로 접속하고, 방해파의 주파수에서의 임피던스를 크게 할 수 있으면, 임의의 회로를 선택할 수 있다.
또한, 공진 회로(40)와 제1 필터(10) 및 제2 필터(20) 사이에, 그라운드에 접속된 제2 인덕터 LL2를 설치하고 있다. 도 13의 화살표와 같이, 제2 인덕터 LL2를 통하여, DC 근방의 방해파의 신호가 그라운드에 흐른다. 고주파측의 방해파를 공진 회로(40)에서 저감하고, 저주파측의 방해파를 제2 인덕터 LL2에서 저감할 수 있기 때문에, 보다 선형성이 높은 분파기를 실현할 수 있다.
또한, 도 14와 같이, 공진 회로(40)와 제1 필터(10) 및 제2 필터(20) 사이에, 직렬로 제2 캐패시터 CC2를 설치하고 있다. 이에 의해, 화살표와 같이, DC 근방의 방해파의 신호가 제2 캐패시터 CC2에 의해 차단되기 때문에, 도 13의 분파기와 마찬가지로, 보다 선형성이 높은 분파기를 실현할 수 있다.
제1 필터(10) 및 제2 필터(20)는 래더형 필터에는 한정되지 않는, 그 밖의 필터이어도 된다. 그러나, 제1 필터(10) 및 제2 필터(20) 중 적어도 한쪽을 래더형 필터로 하고, 래더형 필터의 직렬 공진기에는 병렬로 제3 인덕터를 설치할 수도 있다. 또한, 제1 필터(10) 및 제2 필터(20) 중 적어도 한쪽을 래더형 필터로 하고, 래더형 필터의 병렬 공진기와 그라운드에 직렬로 제4 인덕터를 설치할 수도 있다. 이에 의해, 도 5의 (b), 도 6의 (b)와 같이, 상대 대역의 억압 특성을 개선할 수 있다. 그러나, 제3 인덕터 LT 또는 제4 인덕터 LG를 설치함으로써, 광대역에서의 감쇠량은 악화하게 된다. 따라서, 방해파에 기인한 비선형 응답이 악화한다. 따라서, 공진 회로(40)를 설치함으로써 상대 대역의 억압을 개선하고 또한 비선형 응답을 향상시킬 수 있다.
제3 인덕터 LT는 래더형 필터의 어느 직렬 공진기에 설치해도 되지만, 가장 안테나 단자 Ant측의 직렬 공진기 S11, S21에 설치하는 것이 바람직하다. 이에 의해, 정합 회로로서의 기능을 가질 수가 있어, 정합 회로(30)의 구성을 간략화할 수 있다. 제4 인덕터 LG는 각 병렬 공진기 각각에 설치해도 되지만, 병렬 공진기의 공통 노드와 그라운드 사이에 설치하는 것이 바람직하다. 제4 인덕터 LG는 인덕턴스가 크기 때문에, 분파기가 대형화하기 쉽지만, 제4 인덕터 LG를 각 병렬 공진기 에 공통으로 설치함으로써 분파기의 소형화가 가능하게 된다.
또한, 제1 필터(10) 및 제2 필터(20) 중 적어도 한쪽을 래더형 필터로 함으로써, 외부 인덕터의 부여나 단수, 공진기 용량의 조정을 행함으로써 삽입 손실이나 감쇠량의 설계가 용이해진다.
[실시예2]
실시예2는, 실시예1에 따른 분파기를 패키지에 실장한 예이다. 도 15의 (a)는 예를 들면 석영으로 이루어지는 기판(50) 상에 공진 회로(40), 정합 회로(30), 제3 인덕터 LT1, LT2를 형성한 집적 수동 소자 칩(60)의 평면도이다. 제1 인덕터 L1, 제2 인덕터 LL2, 제3 인덕터 LT1 및 LT2는, 기판(50) 상에 형성된 예를 들면 구리 등의 금속 배선으로 이루어지는데 스파이럴 인덕터에 의해 형성되어 있다. 도 15의 (b)는, 제1 캐패시터 C1의 단면 모식도이다. 제1 캐패시터 C1은, 기판(50) 상에 하부 전극(62), 예를 들면 질화 실리콘 막 등의 유전막(64), 상부 전극(66)로 이루어지는 MIM 캐패시터(54)에 의해 형성되어 있다. 상부 전극(66)은, 예를 들면 구리 등의 배선(68)에 의해 패드(56)에 접속되어 있다. 도 15의 (a)를 참조하여, 이들 인덕터, 캐패시터는 패드(56)에 접속되어, 땜납 또는 금 등의 범프(58)에 접속된다.
도 16은 도 11의 공진 회로(41, 42)를 2개 설치한 경우의 집적 수동 소자 칩(60a)의 평면도이다. 공진 회로(41)로서 스파이럴 인덕터(52)로 이루어지는 제1 인덕터 L1과 MIM 캐패시터(54)로 이루어지는 제1 캐패시터 C1이 병렬로 접속되고, 공진 회로(42)로서 스파이럴 인덕터(52)로 이루어지는 제1 인덕터 L2과 MIM 캐패시 터(54)로 이루어지는 제1 캐패시터 C2가 병렬로 접속되어 있다. 그 밖의 구성은 도 15의 (a)와 동일하여 설명을 생략한다.
도 17은 공진 회로(40)의 제1 인덕터 L1과 정합 회로(30)의 제2 인덕터 LL2를 동일한 스파이럴 인덕터(52b)의 일부를 이용하여 구성하고 있다. 그 밖의 구성은 도 15과 동일하여 설명을 생략한다. 이에 의해, 개별로 인덕터를 설치할 필요가 없어, 칩 사이즈를 축소할 수 있다.
도 18의 (a)는, 제1 필터(10)를 구성하는 제1 필터 칩(11)의 평면도(하부 전극(82)은 압전막(84)을 투과하여 도시하고 있음), 도 18의 (b)는 도 18의 (a)의 A-A 단면도이다. 공진기는 BAW인 FBAR(Film Bulk Acoustic Resonator)을 이용하고 있다. 예를 들면 실리콘으로 이루어지는 기판(80) 상에, 예를 들면 루테늄(Ru)로 이루어지는 하부 전극(82), 예를 들면 질화 알루미늄(AlN) 또는 산화 아연(ZnO) 등으로 이루어지는 압전막(84), Ru로 이루어지는 상부 전극(86)이 형성되어 있다. 압전막(84)을 사이에 두고 상부 전극(86)과 하부 전극(82)이 대향하는 영역(90)이 공진부이다. 영역(90) 하의 기판(80)에는 공극(88)이 형성되어 있다. 직렬 공진기(S11 내지 S13) 및 병렬 공진기 P11 및 P12가 형성되어 있다. 상부 전극(86), 하부 전극(82)에서 형성되는 패드에는 범프(58)가 형성되어 있다.
도 19의 (a) 및 도 19의 (b)는 제2 필터(20)를 구성하는 제2 필터 칩(21)의 평면도, 도 19의 (a)의 B-B 단면도이다. 제1 필터 칩(11)과 마찬가지로, 직렬 공진기 S21 내지 S24 및 병렬 공진기 P21 및 P22가 형성되어 있다. 제1 필터(10) 및 제2 필터(20)의 통과 주파수는, 압전막(84)의 막 두께로 결정된다. 이 때문에, 제 1 필터 칩(11)과 제2 필터 칩(21)에서는 압전막(84)의 막 두께가 서로 다르다.
도 20의 (a) 및 도 20의 (b)는 분파기가 실장된 패키지(100)를 도시하는 도면이다. 도 20의 (a)는 캡(110)을 벗긴 상시도이다. 집적 수동 소자 칩(60), 제1 필터 칩(11) 및 제2 필터 칩(21)은, 패키지(100)의 다이 어태치층(104)의 표면에 페이스다운 실장되어 있다. 도 20의 (b)를 참조하여, 패키지(100)는, 베이스층(102), 다이 어태치층(104), 캐비티층(106), 캡 탑재층(108)으로 이루어진다. 각 층은 세라믹으로 이루어지는 층이다. 집적 수동 소자 칩(60), 제1 필터 칩(11) 및 제2 필터 칩(21)은, 범프(58)를 이용하여 다이 어태치층(104)의 표면에 실장되어 있다. 캡 탑재층(108) 상에는 도전성의 캡(110)이 실장되어 있다.
도 21의 (a) 내지 도 21의 (c)는, 각각 다이 어태치층(104)의 표면, 베이스층(102)의 표면, 베이스층(102)의 이면을 표면으로부터 투시한 도면이다. 도 21의 (a)를 참조하여, 다이 어태치층(104)의 표면의 집적 수동 소자 칩(60), 제1 필터 칩(11) 및 제2 필터 칩(21)이 실장되어야 할 영역을 점선으로 나타냈다. 다이 어태치층(104)의 표면에는, 범프 패드(94), 선로 패턴(96), 도전성 재료를 매립한 비아(92) 등의 도전성 패턴이 형성되어 있다. 범프 패드(94)에는 각 칩(60, 11, 21)의 범프가 접속된다. 선로 패턴(96)은 범프 패드(94)나 비아(92) 간을 접속하는 패턴이다. 또한, 제4 인덕터 LG1, LG2로서도 기능한다. 비아(92)는 다이 어태치층(104) 또는 베이스층(102)을 관통하여 도전성 재료가 매립되어 있어, 각 층을 접속한다.
도 21의 (b)를 참조하여, 베이스층(102)의 표면에는 비아(92) 및 선로 패 턴(96)이 형성되어 있다. 도 21의 (c)를 참조하여, 베이스층(102)의 이면에는 안테나 단자 Ant, 제1 단자 T1, 제2 단자 T2, 그라운드 단자 Gnd로서 기능하는 도전성의 후드 패드(98)가 형성되어 있다.
실시예2에 따르면, 이러한 구성에 의해, 실시예1에 따른 분파기를 패키지에 실장할 수 있다. 도 14와 같이, 공진 회로(40)의 제1 인덕터 L1 및 제2 캐패시터 C1은 동일 칩 상에 형성된 스파이럴 인덕터(52)나 MIM 캐패시터(54)로 구성되어 있다. 이에 의해, 예를 들면 패키지(100) 내에 공진 회로(40)를 형성하는 것에 대해, 다른 배선과 공간으로 이격할 수 있기 때문에 전자적 손실이 작고 고Q화할 수 있다.
또한, 공진 회로(40) 외에 제2 인덕터 LL2 또는 제2 캐패시터 CC2 등의 정합 회로(30)를 동일 칩 상에 형성된 스파이럴 인덕터(52)나 MIM 캐패시터(54) 등의 집중 회로 상수로부터 구성할 수도 있다. 이에 의해, 고Q의 인덕터 및 캐패시터를 이용할 수 있기 때문에 정합 회로의 손실을 억제할 수 있다.
실시예는, 제1 필터(10) 및 제2 필터(20)가 압전 박막 공진기를 포함하는 예이었지만, 제1 필터(10) 및 제2 필터(20) 중 적어도 한쪽은 탄성 표면파 공진기 또는 탄성 경계파 공진기를 포함하는 구성으로 할 수도 있다.
또한, 제1 필터(10)의 공진기, 제2 필터(20)의 공진기 및 공진 회로(40)는 칩(11, 21, 60) 상에 형성되고, 패키지(100)(실장부)에 페이스다운 실장되어 있다. 이에 의해, 패키지(100)에 와이어용의 패드를 설치할 필요가 없어 소형화가 가능하게 된다.
이상, 본 발명의 실시예에 대하여 상술했지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 여러 가지의 변형·변경이 가능하다.
본 발명에 따르면, 방해파에 기인한 비선형 응답의 발생을 억제하는 것이 가능한 분파기를 제공할 수 있다.

Claims (11)

  1. 안테나 단자와,
    상기 안테나 단자와 접속된 제1 필터와,
    상기 제1 필터보다 고주파측에 통과 대역을 갖고 상기 안테나 단자와 접속된 제2 필터와,
    상기 제1 필터 및 상기 제2 필터와 상기 안테나 단자 사이에 접속되고, 병렬로 접속된 제1 인덕터와 제1 캐패시터를 포함하는 공진 회로
    를 구비하고,
    상기 제1 필터의 통과 영역 주파수를 f1Low∼f1High, 상기 제2 필터의 통과 대역을 f2Low∼f2High, 상기 공진 회로의 공진 주파수를 fr로 하였을 때, fr은,
    fr=(f2Low∼f2High)±(f1Low∼f1High)
    또는
    fr=2(f1Low∼f1High)±(f2Low∼f2High)
    인 것을 특징으로 하는 분파기.
  2. 안테나 단자와,
    상기 안테나 단자와 접속된 제1 필터와,
    상기 제1 필터보다 고주파측에 통과 대역을 갖고 상기 안테나 단자와 접속된 제2 필터와,
    상기 제1 필터 및 상기 제2 필터와 상기 안테나 단자 사이에 접속되고, 병렬로 접속된 제1 인덕터와 제1 캐패시터를 포함하는 공진 회로
    를 구비하고,
    상기 제1 필터의 통과 영역 주파수를 f1Low∼f1High, 상기 제2 필터의 통과 대역을 f2Low∼f2High, 상기 공진 회로의 공진 주파수를 fr로 하였을 때, fr은,
    fr=2(f1Low∼f1High), fr=2(f2Low∼f2High), fr=3(f1Low∼f1High) 또는 fr=3(f2Low∼f2High)
    인 것을 특징으로 하는 분파기.
  3. 제1항 또는 제2항에 있어서,
    상기 공진 회로와 상기 제2 필터 사이에, 그라운드에 접속된 제2 인덕터를 구비하는 것을 특징으로 하는 분파기.
  4. 제3항에 있어서,
    상기 공진 회로와 상기 제2 필터 사이에, 직렬로 제2 캐패시터를 구비하는 것을 특징으로 하는 분파기.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은 래더형 필터이며, 그 래더형 필터의 직렬 공진기에는 병렬로 제3 인덕터가 설치되어 있는 것을 특징으로 하는 분파기.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은 래더형 필터이며, 상기 래더형 필터의 병렬 공진기와 그라운드에 직렬로 제4 인덕터가 설치되어 있는 것을 특징으로 하는 분파기.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 인덕터 및 상기 제1 캐패시터는 동일한 칩 상에 형성되어 있는 것을 특징으로 하는 분파기.
  8. 제4항에 있어서,
    상기 공진 회로 및 상기 제2 인덕터 또는 상기 제2 캐패시터는 동일 칩 상에 형성되어 있는 것을 특징으로 하는 분파기.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은 래더형 필터인 것을 특징으로 하는 분파기.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 필터 및 상기 제2 필터 중 적어도 한쪽은, 압전 박막 공진기, 탄성 표면파 공진기 및 탄성 경계파 공진기 중 어느 하나를 포함하는 것을 특징으로 하는 분파기.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 필터의 공진기, 상기 제2 필터의 공진기 및 상기 공진 회로는 칩 상에 형성되고, 실장부에 페이스다운 실장되어 있는 것을 특징으로 하는 분파기.
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