JP7272426B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路及び電源スイッチ回路が含まれる。
電源スイッチ回路は、例えば供給されるＶＤＤの電位の電源線と論理回路のトランジスタにＶＶＤＤの電源を供給する電源線との間に設けられ、当該トランジスタへのＶＶＤＤの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
近年では、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）とよばれる素子が知られている。ＣＦＥＴでは、ｎチャネルＦＥＴとｐチャネルＦＥＴとが基板上に積層される。ＣＦＥＴは半導体装置の微細化に好適である。
特開２０１６－１６５２号公報 米国特許出願公開第２０１７／０３３１４７２号明細書 国際公開第２０１７／２０８８８８号 米国特許第９５７０３９５号明細書 米国特許第９８３７４１４号明細書 米国特許出願公開第２０１７／００４０３２１号明細書 米国特許第９１２９８２９号明細書 特開２０１８－２６５６５号公報
2018 Symposium on VLSI Technology Digest of Technical Papers, P141-P142 2018 Symposium on VLSI Technology Digest of Technical Papers, P147-148
これまでのところ、電源スイッチ回路を含む半導体装置にＣＦＥＴを用いる場合の具体的な構成について、詳細な検討はされていない。
本発明の目的は、ＣＦＥＴを含む電源スイッチ回路を実現することができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、第１電源線と、第２電源線と、第１接地線と、前記第１電源線と前記第２電源線との間に設けられたスイッチ回路と、前記第１接地線と前記第１電源線との間に設けられたスイッチ制御回路と、を有する。前記スイッチ回路は、第１導電型の第１トランジスタと、前記第１トランジスタ上に形成され、前記第１導電型の第２トランジスタと、を有する。前記第１トランジスタの第１ゲート電極は、前記第２トランジスタの第２ゲート電極と接続される。前記スイッチ制御回路は、第２導電型の第３トランジスタと、前記第３トランジスタ上に形成され、前記第２導電型とは異なる第３導電型の第４トランジスタと、を有する。前記第３トランジスタの第３ゲート電極は、前記第４トランジスタの第４ゲート電極に接続される。半導体装置は、前記第３トランジスタの出力及び前記第４トランジスタの出力と、前記第１ゲート電極及び前記第２ゲート電極とを電気的に接続する信号線を有する。
開示の技術によれば、ＣＦＥＴを含む電源スイッチ回路を実現することができる。
図１は、第１の実施形態に係る半導体装置のレイアウトを示す図である。 図２は、第１の実施形態に係る半導体装置に含まれる電源スイッチ回路の構成を示す回路図である。 図３は、第１の実施形態に係る半導体装置に含まれるバッファの構成を示す回路図である。 図４は、第１の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図５は、第１の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図６は、第１の実施形態におけるスタンダードセル領域を示す断面図（その１）である。 図７は、第１の実施形態におけるスタンダードセル領域を示す断面図（その２）である。 図８は、第１の実施形態におけるスタンダードセル領域を示す断面図（その３）である。 図９は、第１の実施形態におけるスタンダードセル領域を示す断面図（その４）である。 図１０は、第１の実施形態におけるスタンダードセル領域を示す断面図（その５）である。 図１１は、第１の実施形態におけるスタンダードセル領域を示す断面図（その６）である。 図１２は、第１の実施形態におけるスタンダードセル領域を示す断面図（その７）である。 図１３は、第１の実施形態の第１の変形例におけるスタンダードセル領域を示す断面図（その１）である。 図１４は、第１の実施形態の第１の変形例におけるスタンダードセル領域を示す断面図（その２）である。 図１５は、第１の実施形態の第１の変形例におけるスタンダードセル領域を示す断面図（その３）である。 図１６は、第１の実施形態の第２の変形例におけるスタンダードセル領域の平面構成を示す模式図である。 図１７は、第１の実施形態の第２の変形例におけるスタンダードセル領域を示す断面図である。 図１８は、第１の実施形態の第３の変形例におけるスイッチトランジスタの平面構成を示す模式図（その１）である。 図１９は、第１の実施形態の第３の変形例におけるスイッチトランジスタの平面構成を示す模式図（その２）である。 図２０は、第１の実施形態の第４の変形例におけるスイッチトランジスタの平面構成を示す模式図（その１）である。 図２１は、第１の実施形態の第４の変形例におけるスイッチトランジスタの平面構成を示す模式図（その２）である。 図２２は、第１の実施形態の第５の変形例におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図２３は、第１の実施形態の第５の変形例におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図２４は、第２の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図２５は、第２の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図２６は、第２の実施形態におけるスタンダードセル領域を示す断面図（その１）である。 図２７は、第２の実施形態におけるスタンダードセル領域を示す断面図（その２）である。 図２８は、第３の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図２９は、第３の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図３０は、第３の実施形態の第１の変形例におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図３１は、第３の実施形態の第１の変形例におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図３２は、第３の実施形態の第２の変形例におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図３３は、第３の実施形態の第２の変形例におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図３４は、第４の実施形態における電源スイッチ回路の構成を示す回路図である。 図３５は、第４の実施形態に係る半導体装置に含まれるバッファの構成を示す回路図である。 図３６は、第４の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図３７は、第４の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図３８は、第４の実施形態におけるスタンダードセル領域を示す断面図である。 図３９は、第５の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図４０は、第５の実施形態におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図４１は、第５の実施形態におけるスタンダードセル領域を示す断面図である。 図４２は、第５の実施形態の第１の変形例におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図４３は、第５の実施形態の第１の変形例におけるスタンダードセル領域の平面構成を示す模式図（その２）である。 図４４は、第５の実施形態の第２の変形例におけるスタンダードセル領域の平面構成を示す模式図（その１）である。 図４５は、第５の実施形態の第２の変形例におけるスタンダードセル領域の平面構成を示す模式図（その２）である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置のレイアウトを示す図である。図２は、第１の実施形態に係る半導体装置に含まれる電源スイッチ回路の構成を示す回路図である。
図１に示すように、第１の実施形態に係る半導体装置１は、複数のスタンダードセル領域１０及びその周辺に配置された入出力（Ｉ／Ｏ）セル領域２０を含む。なお、スタンダードセル領域１０の配置数は１でも良いし、３以上であっても良い。スタンダードセル領域１０は、図２に示すように、スタンダードセル１２０及び電源スイッチ回路１１０を含む。スタンダードセル１２０は、例えば、ＮＡＮＤ回路、インバータ回路等の各種論理回路を含む。スタンダードセル領域１０には、スタンダードセル１２０に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＶＤＤ配線が配置されている。スタンダードセル領域１０には、外部から電源スイッチ回路１１０に電源電位を供給するＶＤＤ配線も配置されている。ＶＳＳ配線は接地線と呼ばれることもあり、ＶＶＤＤ配線およびＶＤＤ配線はそれぞれ電源線とも呼ばれることがある。
図２に示すように、電源スイッチ回路１１０は、スイッチトランジスタ１１１及び１１２と、電源スイッチ制御回路１１３とを含む。スイッチトランジスタ１１１及び１１２は、例えばＰチャネルＭＯＳトランジスタであり、ＶＤＤ配線とＶＶＤＤ配線との間に接続されている。スイッチトランジスタ１１１のゲートはスイッチトランジスタ１１２のゲートに接続されている。電源スイッチ制御回路１１３は、スイッチトランジスタ１１１のゲート及びスイッチトランジスタ１１２のゲートに接続され、スイッチトランジスタ１１１及び１１２の動作を制御する。電源スイッチ制御回路１１３によりスイッチトランジスタ１１１及び１１２のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。電源スイッチ制御回路１１３は、例えばバッファを含む。
次に、電源スイッチ制御回路１１３に用いられるバッファの構成について説明する。図３は、バッファの構成を示す回路図である。
図３に示すように、電源スイッチ制御回路１１３に用いられるバッファ１３００は、インバータ１３１０及び１３２０を有する。インバータ１３１０に入力信号ＩＮが入力され、インバータ１３１０の出力がスイッチトランジスタ１１１のゲートと、スイッチトランジスタ１１２のゲートと、インバータ１３２０とに入力され、インバータ１３２０から出力信号ＯＵＴが出力される。インバータ１３１０は、１対のＰチャネルＭＯＳトランジスタ１３１１Ｐ及びＮチャネルＭＯＳトランジスタ１３１１Ｎを含む。インバータ１３２０は、１対のＰチャネルＭＯＳトランジスタ１３２１Ｐ及びＮチャネルＭＯＳトランジスタ１３２１Ｎを含む。なお、インバータ１３１０及び１３２０の構成は一例であり、例えば、インバータ１３１０及び１３２０に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。また、スイッチトランジスタ１１１のゲート及びスイッチトランジスタ１１２のゲートには、インバータ１３１０への入力信号ＩＮやインバータ１３２０からの出力信号ＯＵＴが入力されてもよい。
スイッチトランジスタ１１２はスイッチトランジスタ１１１上に形成されている。インバータ１３１０では、ＰチャネルＭＯＳトランジスタ１３１１ＰはＮチャネルＭＯＳトランジスタ１３１１Ｎ上に形成されている。インバータ１３２０では、ＰチャネルＭＯＳトランジスタ１３２１ＰはＮチャネルＭＯＳトランジスタ１３２１Ｎ上に形成されている。
図４及び図５は、第１の実施形態におけるスタンダードセル領域１０の平面構成を示す模式図である。図４は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図５は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１２とのレイアウトを示す。図４及び図５の両方に示す構造物を除き、図５に示す構造物は、図４に示す構造物の上方に位置する。図６～図１２は、第１の実施形態におけるスタンダードセル領域１０を示す断面図である。図６は、図４及び図５中のＸ１１－Ｘ２１線に沿った断面図に相当する。図７は、図４及び図５中のＹ１１－Ｙ２１線に沿った断面図に相当する。図８は、図４及び図５中のＹ１２－Ｙ２２線に沿った断面図に相当する。図９は、図４及び図５中のＹ１３－Ｙ２３線に沿った断面図に相当する。図１０は、図４及び図５中のＹ１４－Ｙ２４線に沿った断面図に相当する。図１１は、図４及び図５中のＹ１５－Ｙ２５線に沿った断面図に相当する。図１２は、図４及び図５中のＹ１６－Ｙ２６線に沿った断面図に相当する。
図６～図１２に示すように、基板１０１の表面に素子分離膜１０２が形成されている。素子分離膜１０２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。基板１０１及び素子分離膜１０２にＸ方向に延びる複数の溝が形成され、これら溝内に絶縁膜１０４を介して電源線９１０及び９２０が形成されている。例えば、電源線９１０及び９２０の表面は絶縁膜１０３により覆われている。例えば、素子分離膜１０２の表面及び絶縁膜１０３の表面は基板１０１の表面と面一であっても良いし、面一でなくても良い。このような構造の電源線９１０及び９２０は、ＢＰＲ（Buried Power Rail）とよばれることがある。例えば、電源線９１０はＶＶＤＤ配線に相当し、電源線９２０はＶＳＳ配線に相当する。
図６等に示すように、電源線９１０と電源線９２０との間で素子分離膜１０２から露出した基板１０１上に、Ｘ方向に延び、Ｚ方向に立ち上がるフィン１８１及び１８２が形成されている。フィン１８１はＮチャネルＭＯＳトランジスタ１３１１Ｎ及びＮチャネルＭＯＳトランジスタ１３２１Ｎにわたって形成され、フィン１８２はスイッチトランジスタ１１１に形成されている。
フィン１８１は、Ｎ型領域１８１ＮＡと、Ｎ型領域１８１ＮＣと、Ｎ型領域１８１ＮＡとＮ型領域１８１ＮＣとの間のＮ型領域１８１ＮＢとを含む。Ｎ型領域１８１ＮＡは、ＮチャネルＭＯＳトランジスタ１３１１Ｎのドレインとなる。Ｎ型領域１８１ＮＣは、ＮチャネルＭＯＳトランジスタ１３２１Ｎのドレインとなる。Ｎ型領域１８１ＮＢは、ＮチャネルＭＯＳトランジスタ１３１１Ｎのソース及びＮチャネルＭＯＳトランジスタ１３２１Ｎのソースとなる。フィン１８１の、Ｎ型領域１８１ＮＡとＮ型領域１８１ＮＢとの間の部分がＮチャネルＭＯＳトランジスタ１３１１Ｎのチャネル１８１Ｃとなる。フィン１８１の、Ｎ型領域１８１ＮＢとＮ型領域１８１ＮＣとの間の部分がＮチャネルＭＯＳトランジスタ１３２１Ｎのチャネル１８１Ｃとなる。
フィン１８２は、交互に配置されたＰ型領域１８２ＰＡと、Ｐ型領域１８２ＰＢとを含む。Ｐ型領域１８２ＰＡは、スイッチトランジスタ１１１のドレインとなる。Ｐ型領域１８２ＰＢは、スイッチトランジスタ１１１のソースとなる。フィン１８２の、Ｐ型領域１８２ＰＡとＰ型領域１８２ＰＢとの間の部分がスイッチトランジスタ１１１のチャネル１８２Ｃとなる。なお、フィン１８１及び１８２は、それぞれ１つのみ配置されているが、例えばそれぞれがＹ方向に複数本配置されるものとしてもよい。これは他の実施形態や変形例においても同様に本数を変更してもよい。
図４等に示すように、Ｎ型領域１８１ＮＡからＹ方向に延びるローカル配線１９１ＢＡと、Ｎ型領域１８１ＮＢからＹ方向に延びるローカル配線１９１ＢＢと、Ｎ型領域１８１ＮＣからＹ方向に延びるローカル配線１９１ＢＣとが、絶縁膜１０５を介して素子分離膜１０２上に形成されている。ローカル配線１９１ＢＡ及び１９１ＢＢは、電源線９２０の上方まで延びる。ローカル配線１９１ＢＣは、電源線９１０の上方まで延びる。
図８に示すように、ローカル配線１９１ＢＢと電源線９２０との間で、絶縁膜１０３にコンタクトホール５１１Ｂが形成されている。ローカル配線１９１ＢＢはコンタクトホール５１１Ｂ内の導電体を通じて電源線９２０に接続されている。ローカル配線１９１ＢＢは、電源線９２０とＮ型領域１８１ＮＢとを電気的に接続する。
図４等に示すように、Ｐ型領域１８２ＰＡからＹ方向に延びるローカル配線１９２ＢＡと、Ｐ型領域１８２ＰＢからＹ方向に延びるローカル配線１９２ＢＢとが、絶縁膜１０５を介して素子分離膜１０２上に形成されている。ローカル配線１９２ＢＡは、電源線９１０の上方まで延びる。ローカル配線１９２ＢＢは、電源線９２０の上方まで延びる。
図１０に示すように、ローカル配線１９２ＢＡと電源線９１０との間で、絶縁膜１０３にコンタクトホール５１２Ａが形成されている。ローカル配線１９２ＢＡはコンタクトホール５１２Ａ内の導電体を通じて電源線９１０に接続されている。ローカル配線１９２ＢＡは、電源線９１０とＰ型領域１８２ＰＡとを電気的に接続する。
ローカル配線１９１ＢＡ、１９１ＢＢ、１９１ＢＣ、１９２ＢＡ及び１９２ＢＢ上に絶縁膜１０６が形成されている。
図５等に示すように、絶縁膜１０６を介して、ローカル配線１９１ＢＡ上にローカル配線２９１ＴＡが形成され、ローカル配線１９１ＢＢ上にローカル配線２９１ＴＢが形成され、ローカル配線１９１ＢＣ上にローカル配線２９１ＴＣが形成されている。
図７に示すように、電源線９２０の上方で、ローカル配線２９１ＴＡとローカル配線１９１ＢＡとの間で絶縁膜１０６にコンタクトホール５２１Ａが形成されている。ローカル配線２９１ＴＡとローカル配線１９１ＢＡとは、コンタクトホール５２１Ａ内の導電体を通じて互いに電気的に接続されている。
図９に示すように、電源線９１０の上方で、ローカル配線２９１ＴＣとローカル配線１９１ＢＣとの間で絶縁膜１０６にコンタクトホール５２１Ｃが形成されている。ローカル配線２９１ＴＣとローカル配線１９１ＢＣとは、コンタクトホール５２１Ｃ内の導電体を通じて互いに電気的に接続されている。
図８に示すように、ローカル配線２９１ＴＢとローカル配線１９１ＢＢとは、絶縁膜１０６により互いに電気的に絶縁分離されている。
図５等に示すように、絶縁膜１０６を介して、ローカル配線１９２ＢＡ上にローカル配線２９２ＴＡが形成され、ローカル配線１９２ＢＢ上にローカル配線２９２ＴＢが形成されている。図１０に示すように、電源線９１０の上方で、ローカル配線２９２ＴＡとローカル配線１９２ＢＡとの間で絶縁膜１０６にコンタクトホール５２２Ａが形成されている。ローカル配線２９２ＴＡとローカル配線１９２ＢＡとは、コンタクトホール５２２Ａ内の導電体を通じて互いに電気的に接続されている。
図１１に示すように、Ｐ型領域１８２ＰＢの上方で、ローカル配線２９２ＴＢとローカル配線１９２ＢＢとの間で絶縁膜１０６にコンタクトホール５２２Ｂが形成されている。ローカル配線２９２ＴＢとローカル配線１９２ＢＢとは、コンタクトホール５２２Ｂ内の導電体を通じて互いに電気的に接続されている。
図５及び図６に示すように、フィン１８１の上方に、Ｘ方向に延び、ローカル配線２９１ＴＡ、２９１ＴＢ及び２９１ＴＣと平面視で重なって配置される半導体領域２８１が設けられている。フィン１８２の上方に、Ｘ方向に延び、ローカル配線２９２ＴＡ及びローカル配線２９２ＴＢと平面視で重なって配置される半導体領域２８２が設けられている。なお、半導体領域２８１及び２８２は、それぞれ１つのみ配置されているが、例えばそれぞれがＹ方向に複数本配置されるものとしてもよい。これは他の実施形態や変形例においても同様に本数を変更してもよい。
図６等に示すように、半導体領域２８１は、Ｐ型領域２８１ＰＡと、Ｐ型領域２８１ＰＣと、Ｐ型領域２８１ＰＡとＰ型領域２８１ＰＣとの間のＰ型領域２８１ＰＢを含む。Ｐ型領域２８１ＰＡは、ＰチャネルＭＯＳトランジスタ１３１１Ｐのドレインとなる。Ｐ型領域２８１ＰＣは、ＰチャネルＭＯＳトランジスタ１３２１Ｐのドレインとなる。Ｐ型領域２８１ＰＢは、ＰチャネルＭＯＳトランジスタ１３１１Ｐのソース及びＰチャネルＭＯＳトランジスタ１３２１Ｐのソースとなる。半導体領域２８１の、Ｐ型領域２８１ＰＡとＰ型領域２８１ＰＢとの間の部分がＰチャネルＭＯＳトランジスタ１３１１Ｐのチャネル２８１Ｃとなる。半導体領域２８１の、Ｐ型領域２８１ＰＢとＰ型領域２８１ＰＣとの間の部分がＰチャネルＭＯＳトランジスタ１３２１Ｐのチャネル２８１Ｃとなる。
半導体領域２８２は、交互に配置されたＰ型領域２８２ＰＡと、Ｐ型領域２８２ＰＢとを含む。Ｐ型領域２８２ＰＡは、スイッチトランジスタ１１２のドレインとなる。Ｐ型領域２８２ＰＢは、スイッチトランジスタ１１２のソースとなる。半導体領域２８２の、Ｐ型領域２８２ＰＡとＰ型領域２８２ＰＢとの間の部分がスイッチトランジスタ１１２のチャネル２８２Ｃとなる。
図４～図６等に示すように、ローカル配線１９１ＢＡ及びローカル配線２９１ＴＡの積層体と、ローカル配線１９１ＢＢ及びローカル配線２９１ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及びＰチャネルＭＯＳトランジスタ１３１１Ｐに共通のゲート電極１３１が形成されている。ローカル配線１９１ＢＣ及びローカル配線２９１ＴＣの積層体と、ローカル配線１９１ＢＢ及びローカル配線２９１ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ１３２１Ｎ及びＰチャネルＭＯＳトランジスタ１３２１Ｐに共通のゲート電極１３２が形成されている。ローカル配線１９２ＢＡ及びローカル配線２９２ＴＡの積層体と、ローカル配線１９２ＢＢ及びローカル配線２９２ＴＢの積層体との間に、スイッチトランジスタ１１１及びスイッチトランジスタ１１２に共通のゲート電極１３３が形成されている。
ゲート電極１３３とフィン１８２との間、及びゲート電極１３３と半導体領域２８２との間に、ゲート絶縁膜１３５が形成されている。ゲート電極１３１とフィン１８１との間、ゲート電極１３１とフィン１８２との間、ゲート電極１３２とフィン１８１との間、及びゲート電極１３２とフィン１８２との間にもゲート絶縁膜１３５が形成されている。
図６等に示すように、基板１０１及び素子分離膜１０２の上方に絶縁膜１５１が形成されている。ローカル配線１９１ＢＡ、１９１ＢＢ、１９１ＢＣ、１９２ＢＡ、１９２ＢＢ、２９１ＴＡ、２９１ＴＢ、２９１ＴＣ、２９２ＴＡ及び２９２ＴＢと、ゲート電極１３１～１３３とは絶縁膜１５１に埋め込まれている。また、図８に示すように、平面視で、ローカル配線２９１ＴＢは、ローカル配線１９１ＢＢの電源線９２０側の端部までは達しておらず、ローカル配線２９１ＴＢの電源線９２０側の端部とローカル配線１９１ＢＢの電源線９２０側の端部との間では、絶縁膜１０６上に絶縁膜１５２が形成されている。
絶縁膜１５１及び１５２と、ローカル配線２９１ＴＡ、２９１ＴＢ、２９１ＴＣ、２９２ＴＡ及び２９２ＴＢと、ゲート電極１３１～１３３との上に絶縁膜１５３が形成され、絶縁膜１５３の上に絶縁膜１５４が形成されている。
図５及び図８に示すように、絶縁膜１５３のＮ型領域１８１ＮＢ及びＰ型領域２８１ＰＢの上方に、ローカル配線２９１ＴＢに達するコンタクトホール５３１Ｂが形成されている。図５及び図９に示すように、絶縁膜１５３の電源線９１０の上方に、ローカル配線２９１ＴＣに達するコンタクトホール５３１Ｃが形成されている。図５に示すように、絶縁膜１５３の電源線９１０の上方に、ゲート電極１３１に達するコンタクトホール５４１Ａが形成されている。図５及び図１１に示すように、絶縁膜１５３のＰ型領域１８２ＰＢ及びＰ型領域２８２ＰＢの上方に、ローカル配線２９２ＴＢに達するコンタクトホール５３２Ｂが形成されている。図５及び図１２に示すように、絶縁膜１５３の電源線９２０の上方に、ゲート電極１３３に達するコンタクトホール５４２が形成されている。絶縁膜１５３の電源線９２０の上方に、ローカル配線２９１ＴＡに達するコンタクトホール５３１Ａが形成されている。絶縁膜１５３の電源線９２０の上方に、ゲート電極１３２に達するコンタクトホール５４１Ｂが形成されている。
図５等に示すように、電源線９１０の上方では、コンタクトホール５４１Ａ内の導電体を通じてゲート電極１３１に接続される信号線９５１と、コンタクトホール５３１Ｃ内の導電体を通じてローカル配線２９１ＴＣに接続される信号線９５２とが絶縁膜１５４内に形成されている。信号線９５１及び９５２は、Ｘ方向に延びる。信号線９５１にインバータ１３１０への入力信号ＩＮが入力され、信号線９５２からインバータ１３２０からの出力信号ＯＵＴが出力される。
電源線９２０の上方では、制御信号線９４０が絶縁膜１５４内に形成されている。制御信号線９４０は、コンタクトホール５３１Ａ内の導電体を通じてローカル配線２９１ＴＡに接続される。制御信号線９４０は、コンタクトホール５４１Ｂ内の導電体を通じてゲート電極１３２に接続される。制御信号線９４０は、コンタクトホール５４２内の導電体を通じてゲート電極１３３に接続される。制御信号線９４０は、Ｘ方向に延びる。制御信号線９４０を通じて、電源スイッチ制御回路１１３からスイッチトランジスタ１１１及び１１２への制御信号が伝達される。
Ｙ方向において、信号線９５１及び９５２と制御信号線９４０との間に電源線９３０が配置される。電源線９３０は、絶縁膜１５４内に形成されている。電源線９３０は、コンタクトホール５３１Ｂ内の導電体を通じてローカル配線２９１ＴＢに接続され、コンタクトホール５３２Ｂ内の導電体を通じてローカル配線２９２ＴＢに接続される。電源線９３０は、例えばＶＤＤ配線に相当する。
例えば、電源線９１０及び９２０の材料には、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。例えば、電源線９３０、制御信号線９４０及び信号線９５１～９５２の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）又はコバルト（Ｃｏ）等が用いられる。銅又はコバルトを用いる場合、導電性の下地膜（バリアメタル膜）、例えばタンタル（Ｔａ）膜又は窒化タンタル（ＴａＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。
例えば、ローカル配線の材料には、銅（Ｃｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）又はタングステン（Ｗ）等が用いられる。銅、コバルト又はタングステンを用いる場合、導電性の下地膜（バリアメタル膜）、例えばチタン（Ｔｉ）膜又は窒化チタン（ＴｉＮ）膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。例えば、コンタクトホール内の導電膜（ビア）には、例えばローカル配線の材料と同様の材料、又は電源線９３０、制御信号線９４０及び信号線９５１～９５２の材料と同様の材料を用いることができる。
例えば、基板１０１には、シリコン（Ｓｉ）等の半導体を用いることができる。例えば、フィン１８１及び１８２は、基板１０１をパターニングすることで形成することができる。フィン１８１及び１８２のローカル配線と接する部分にニッケル（Ｎｉ）又はコバルト（Ｃｏ）等の高融点金属のシリサイドを設けてもよい。例えば、半導体領域２８１及び２８２のチャネルには、シリコン（Ｓｉ）等の半導体のナノワイヤを用いることができる。また、半導体領域２８１及び２８２のＰ型領域及びＮ型領域には、チャネルのナノワイヤの端面からエピタキシャル成長させた、Ｓｉ、炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の半導体を用いることができる。
例えば、ゲート電極１３１～１３３には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、多結晶シリコン（ポリＳｉ）等の導電材料を用いることができる。例えば、ゲート絶縁膜には、ハフニウム酸化物、アルミニウム酸化物、ハフニウム及びアルミニウムの酸化物等の高誘電体材料を用いることができる。
例えば、電源線９３０、制御信号線９４０及び信号線９５１～９５２は、それらの下部に配置されるコンタクトホールとともに、デュアルダマシン法により形成されている。また、電源線９３０、制御信号線９４０及び信号線９５１～９５２は、それらの下部に配置されるコンタクトホールとは別個に、シングルダマシン法で形成されていてもよい。また、電源線９１０および９２０は、例えば電源スイッチ回路１１０及び電源スイッチ制御回路１１３の各トランジスタよりも上方に配置されてもよい。これらの変形を、他の実施形態や変形例に適用してもよい。
第１の実施形態では、インバータ１３１０及び１３２０がＣＦＥＴを含む。また、スイッチトランジスタ１１１及び１１２は、いずれもＰチャネルＭＯＳトランジスタであるが、ＣＦＥＴのような積層構造を有する。第１の実施形態によれば、ＣＦＥＴを用いて電源スイッチ回路１１０を実現することができる。従って、半導体装置の更なる微細化に好適である。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の変形例は、ＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１Ｎ、スイッチトランジスタ１１１に、フィンに代えてナノワイヤが用いられる点で第１の実施形態と相違する。図１３～図１５は、第１の実施形態の第１の変形例におけるスタンダードセル領域１０を示す断面図である。図１３は、図４及び図５中のＸ１１－Ｘ２１線に沿った断面図に相当する。図１４は、図４及び図５中のＹ１１－Ｙ２１線に沿った断面図に相当する。図１５は、図４及び図５中のＹ１６－Ｙ２６線に沿った断面図に相当する。
第１の変形例では、図１３～図１５に示すように、ローカル配線１９１ＢＡ、１９１ＢＢ、１９１ＢＣ、１９２ＢＡ及び１９２ＢＢの下面と基板１０１の上面との間に絶縁膜１０５が形成されている。半導体領域２８１の下方に、Ｘ方向に延び、ローカル配線１９１ＢＡ、１９１ＢＢ及び１９１ＢＣと平面視で重なって配置される半導体領域４８１が設けられている。半導体領域２８２の下方に、Ｘ方向に延び、ローカル配線１９２ＢＡ及び１９２ＢＢと平面視で重なって配置される半導体領域４８２が設けられている。
半導体領域４８１は、Ｎ型領域４８１ＮＡと、Ｎ型領域４８１ＮＣと、Ｎ型領域４８１ＮＡとＮ型領域４８１ＮＣとの間のＮ型領域４８１ＮＢとを含む。Ｎ型領域４８１ＮＡは、ＮチャネルＭＯＳトランジスタ１３１１Ｎのドレインとなる。Ｎ型領域４８１ＮＣは、ＮチャネルＭＯＳトランジスタ１３２１Ｎのドレインとなる。Ｎ型領域４８１ＮＢは、ＮチャネルＭＯＳトランジスタ１３１１Ｎのソース及びＮチャネルＭＯＳトランジスタ１３２１Ｎのソースとなる。半導体領域４８１の、Ｎ型領域４８１ＮＡとＮ型領域４８１ＮＢとの間の部分がＮチャネルＭＯＳトランジスタ１３１１Ｎのチャネル４８１Ｃとなる。半導体領域４８１の、Ｎ型領域４８１ＮＢとＮ型領域４８１ＮＣとの間の部分がＮチャネルＭＯＳトランジスタ１３２１Ｎのチャネル４８１Ｃとなる。
半導体領域４８２は、交互に配置されたＰ型領域４８２ＰＡと、Ｐ型領域４８２ＰＢとを含む。Ｐ型領域４８２ＰＡは、スイッチトランジスタ１１１のドレインとなる。Ｐ型領域４８２ＰＢは、スイッチトランジスタ１１１のソースとなる。半導体領域４８２の、Ｐ型領域４８２ＰＡとＰ型領域４８２ＰＢとの間の部分がスイッチトランジスタ１１１のチャネル４８２Ｃとなる。
例えば、半導体領域４８１及び４８２のチャネルには、シリコン（Ｓｉ）等の半導体のナノワイヤを用いることができる。また、半導体領域４８１及び４８２のＰ型領域及びＮ型領域には、チャネルのナノワイヤの端面からエピタキシャル成長させた、Ｓｉ、炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）等の半導体を用いることができる。
他の構成は第１の実施形態と同様である。
第１の変形例によっても第１の実施形態と同様の効果を得ることができる。他の実施形態や変更例においても、フィン１８１及び１８２に代えて半導体領域４８１及び４８２を用いることができる。また、半導体領域４８１及び４８２に代えてフィン１８１及び１８２を用いることもできる。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第２の変形例は、コンタクトホール５２２Ｂの配置の点で第１の実施形態と相違する。図１６は、第１の実施形態の第２の変形例におけるスタンダードセル領域１０の平面構成を示す模式図である。図１６は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図１７は、第１の実施形態の第２の変形例におけるスタンダードセル領域１０を示す断面図である。図１７は、図１６中のＹ１５－Ｙ２５線に沿った断面図に相当する。
第２の変形例では、図１６～図１７に示すように、コンタクトホール５２２Ｂが電源線９２０の上方に位置する。他の構成は第１の実施形態と同様である。
第２の変形例によっても第１の実施形態と同様の効果を得ることができる。
また、第２の変形例では、平面視でコンタクトホール５２２Ｂが半導体領域２８２からずれているため、保護膜等により半導体領域２８２を保護せずともコンタクトホール５２２Ｂを形成することができる。従って、製造工程を簡略化することができる。
（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。第３の変形例は、スイッチトランジスタ１１１及び１１２の構成の点で第１の実施形態と相違する。図１８及び図１９は、第１の実施形態の第３の変形例におけるスイッチトランジスタ１１１及び１１２の平面構成を示す模式図である。図１８は、主として、スイッチトランジスタ１１１のレイアウトを示す。図１９は、主として、スイッチトランジスタ１１２のレイアウトを示す。図１８及び図１９の両方に示す構造物を除き、図１９に示す構造物は、図１８に示す構造物の上方に位置する。
第３の変形例では、図１８に示すように、ローカル配線１９２ＢＢが、ローカル配線１９２ＢＡと同様に、Ｐ型領域１８２ＰＡから電源線９１０の上方まで延びる。コンタクトホール５２２Ｂが電源線９１０の上方にも形成されている。図１９に示すように、コンタクトホール５３２Ｂが電源線９１０の上方にも形成されている。電源線９１０の上方にも、コンタクトホール５３２Ｂ内の導電体を通じてローカル配線２９２ＴＢに接続される電源線９３０が形成されている。例えば、電源線９１０の上方の電源線９３０は、フィン１８２の上方の電源線９３０に、上層の配線層を介して接続されている。つまり、第３の変形例では、ＶＤＤ配線の一部である電源線９３０が複数に分割されて、スイッチトランジスタ１１２のソースに接続されている。複数に分割された電源線９３０は、お互いに電気的に接続される。他の構成は第１の実施形態と同様である。
第３の変形例によっても第１の実施形態と同様の効果を得ることができる。また、電源線９３０を複数に分割して配置することにより、ＶＤＤの電位の供給を分散して行うことが可能となり、電流集中を抑制することができる。また、電源線９３０の分割により、電源線９３０全体で抵抗が低減されるため、電源線９３０を通じて供給される電位の低下を抑制することができる。他の実施形態や変更例において、電源線９３０が複数に分割されて、スイッチトランジスタ１１２のソースに接続されていてもよい。
（第１の実施形態の第４の変形例）
次に、第１の実施形態の第４の変形例について説明する。第４の変形例は、スイッチトランジスタ１１１及び１１２の構成の点で第１の実施形態と相違する。図２０及び図２１は、第１の実施形態の第４の変形例におけるスイッチトランジスタ１１１及び１１２の平面構成を示す模式図である。図２０は、主として、スイッチトランジスタ１１１のレイアウトを示す。図２１は、主として、スイッチトランジスタ１１２のレイアウトを示す。図２０及び図２１の両方に示す構造物を除き、図２１に示す構造物は、図２０に示す構造物の上方に位置する。
第４の変形例では、図２０に示すように、ローカル配線１９２ＢＢが、電源線９１０の上方から電源線９２０の上方まで延びる。コンタクトホール５２２Ｂは、電源線９１０の上方及び電源線９２０の上方に位置する。図２１に示すように、コンタクトホール５３２Ｂは、電源線９１０の上方及び電源線９２０の上方に位置し、コンタクトホール５４２は半導体領域２８２の上方に位置する。電源線９１０及び９２０の上方に電源線９３０が形成され、半導体領域２８２の上方に制御信号線９４０が形成されている。制御信号線９４０は、半導体領域２８２の上方でコンタクトホール５４２内の導電体を通じてゲート電極１３３に接続されている。他の構成は第３の変形例と同様である。
第４の変形例によっても第１の実施形態と同様の効果を得ることができる。更に、平面視でコンタクトホール５３２Ｂとコンタクトホール５２２Ｂとが重なるため、電源線９３０とローカル配線１９２ＢＢとの間の抵抗を低減することができる。
（第１の実施形態の第５の変形例）
次に、第１の実施形態の第５の変形例について説明する。第５の変形例は、電源スイッチ回路１１０のトラック数の点で第１の実施形態と相違する。図２２及び図２３は、第１の実施形態の第５の変形例におけるスタンダードセル領域１０の平面構成を示す模式図である。図２２は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図２３は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図２２及び図２３の両方に示す構造物を除き、図２３に示す構造物は、図２２に示す構造物の上方に位置する。
第５の変形例では、図２２及び図２３に示すように、電源スイッチ回路１１０が４トラックで構成されている。
図２２に示すように、Ｙ方向で、コンタクトホール５２１Ａは電源線９２０とフィン１８１との間に位置し、コンタクトホール５２１Ｃは電源線９１０とフィン１８１との間に位置する。ローカル配線１９２ＢＢが、ローカル配線１９２ＢＡと同様に、Ｐ型領域１８２ＰＡから電源線９１０の上方まで延びる。コンタクトホール５２２Ｂは電源線９１０の上方に位置する。
図２３に示すように、コンタクトホール５３１Ｂ及び５３２Ｂは電源線９１０の上方に位置する。電源線９３０は、電源線９１０の上方において、コンタクトホール５３１Ｂ内の導電体を通じてローカル配線２９１ＴＢに接続され、コンタクトホール５３２Ｂ内の導電体を通じてローカル配線２９２ＴＢに接続されている。コンタクトホール５４１Ａ及び信号線９５１は、電源線９２０の上方に位置する。コンタクトホール５３１Ｃ及び信号線９５２は、コンタクトホール５２１Ｃの上方に位置する。Ｘ方向でローカル配線２９１ＴＢとの間でローカル配線２９１ＴＣを挟むようにして、ローカル配線２９１ＴＤが形成されている。ローカル配線２９１ＴＤは、電源線９２０の上方から電源線９１０の上方に向かって延びる。Ｙ方向でコンタクトホール５３１Ａと同じ位置において、ローカル配線２９１ＴＤ上で絶縁膜１５３にコンタクトホール５３１Ｄが形成されている。コンタクトホール５３１Ａ内の導電体を通じてローカル配線２９１ＴＡに接続され、コンタクトホール５３１Ｄ内の導電体を通じてローカル配線２９１ＴＤに接続される制御信号線９４１が絶縁膜１５４内に形成されている。
他の構成は第１の実施形態と同様である。
第５の参考例によっても第１の実施形態と同様の効果を得ることができる。また、第５の参考例によれば、Ｙ方向において、電源線９３０と制御信号線９４０との間の距離を大きくすることができる。このため、電源線９３０と制御信号線９４０との間の寄生容量を低減することができる。更に、平面視でコンタクトホール５３２Ｂとコンタクトホール５２２Ｂとが重なるため、電源線９３０とローカル配線１９２ＢＢとの間の抵抗を低減することができる。
なお、Ｙ方向で電源線９１０と電源線９２０との間に、フィン１８１（又は半導体領域４８１）、フィン１８２（又は半導体領域４８２）、半導体領域２８１及び半導体領域２８２が、２セット以上配置されていてもよい。他の実施形態や変更例においても、同様である。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ローカル配線の配置の点で第１の実施形態と相違する。図２４及び図２５は、第２の実施形態におけるスタンダードセル領域１０の平面構成を示す模式図である。図２４は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図２５は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図２４及び図２５の両方に示す構造物を除き、図２５に示す構造物は、図２４に示す構造物の上方に位置する。図２６及び図２７は、第２の実施形態におけるスタンダードセル領域１０を示す断面図である。図２６は、図２４及び図２５中のＹ１７－Ｙ２７線に沿った断面図に相当する。図２７は、図２４及び図２５中のＹ１８－Ｙ２８線に沿った断面図に相当する。
第２の実施形態では、図２４に示すように、ローカル配線１９１ＢＡがＮ型領域４８１ＮＡから電源線９１０の上方に延び、コンタクトホール５２１Ａは電源線９１０の上方に位置する。ローカル配線１９２ＢＡがＰ型領域４８２ＰＡから電源線９１０の上方に延び、ローカル配線１９２ＢＢがＰ型領域４８２ＰＢから電源線９２０の上方に延びる。
図２５に示すように、ローカル配線２９１ＴＡがＰ型領域２８１ＰＡから電源線９１０の上方まで延びる。コンタクトホール５３１Ａは電源線９１０の上方に位置する。コンタクトホール５４１Ａは電源線９２０の上方に位置する。コンタクトホール５４１Ｂは電源線９１０の上方に位置する。コンタクトホール５３１Ｃは半導体領域２８１の上方に位置する。ローカル配線２９２ＴＡがＰ型領域２８２ＰＡから電源線９２０の上方に延び、ローカル配線２９２ＴＢがＰ型領域２８２ＰＢから電源線９１０の上方に延びる。
図２６に示すように、電源線９２０の上方において、絶縁膜１５３にコンタクトホール２５３２Ａが形成され、電源線９３０がコンタクトホール２５３２Ａ内の導電体を通じてローカル配線２９２ＴＡに接続されている。
図２７に示すように、電源線９１０の上方において、絶縁膜１５１及び１０３にコンタクトホール２５１２Ｂが形成され、ローカル配線２９２ＴＢがコンタクトホール２５１２Ｂ内の導電体を通じて電源線９１０に接続されている。電源線９２０の上方において、絶縁膜１５３及び１５２にコンタクトホール２５３２Ｂが形成され、電源線９３０がコンタクトホール２５３２Ｂ内の導電体を通じてローカル配線１９２ＢＢに接続されている。
このように、第２の実施形態では、平面視で、スイッチトランジスタ１１１のソース（Ｐ型領域４８２ＰＢ）とスイッチトランジスタ１１２のドレイン（Ｐ型領域２８２ＰＢ）とが重なり、スイッチトランジスタ１１１のドレイン（Ｐ型領域４８２ＰＡ）とスイッチトランジスタ１１２のソース（Ｐ型領域２８２ＰＡ）とが重なる。
他の構成は第１の実施形態の第１の変形例と同様である。
第２の実施形態では、ローカル配線２９２ＴＢを介さずに、コンタクトホール２３５２Ｂ内の導電体を通じてローカル配線１９２ＢＢに電源線９３０が接続されている。このため、ローカル配線１９２ＢＢに供給されるＶＤＤの電源電位とローカル配線２９２ＴＡに供給されるＶＤＤの電源電位との間の均一性を向上することができる。また、平面視で、スイッチトランジスタ１１１における電流パスＩ１と、スイッチトランジスタ１１２における電流パスＩ２とが分散されている。このため、電流集中をより抑制することができ、電源ドロップを抑制することができる。
第１の実施形態の第２～第５の変形例を、第２の実施形態に適用してもよい。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、セルの高さの点で第１の実施形態と相違する。図２８及び図２９は、第３の実施形態におけるスタンダードセル領域１０の平面構成を示す模式図である。図２８は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図２９は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。
第３の実施形態では、図２８及び図２９に示すように、電源スイッチ回路１１０がダブルハイトセルとなっている。つまり、Ｙ方向で電源線９２０を挟んで配置される２つの電源線９１０にわたって電源スイッチ回路１１０が形成されている。
図２８に示すように、ローカル配線１９１ＢＡがＮ型領域１８１ＮＡから一方の電源線９１０の上方に延び、ローカル配線１９１ＢＣがＮ型領域１８１ＮＣから電源線９２０の上方に延びる。コンタクトホール５２１Ａは一方の電源線９１０の上方に位置し、コンタクトホール５２１Ｃは電源線９２０の上方に位置する。
図２８及び図２９に示すように、ゲート電極１３３、ローカル配線１９２ＢＡ、１９２ＢＢ、２９２ＴＡ及び２９２ＴＢは、一方の電源線９１０の上方から他方の電源線９１０の上方まで延びる。Ｙ方向で一方の電源線９１０と他方の電源線９１０との間に、４つのフィン１８２及び半導体領域２８２が等間隔で配置されている。平面視でフィン１８２及び半導体領域２８２と重なるようにして、ローカル配線１９２ＢＢとローカル配線２９２ＴＢとの間にコンタクトホール５２２Ｂが形成されている。なお、図２８及び図２９におけるフィン１８２及び半導体領域２８２の数は一例であり、これに限られない。
図２９に示すように、一方の電源線９１０の上方に制御信号線９４０が位置し、電源線９２０の上方に電源線９３０が位置する。また、フィン１８２及び半導体領域２８２の上方においても電源線９３０が絶縁膜１５４内に形成されている。複数の電源線９３０のうち、最も制御信号線９４０に近いものが、コンタクトホール５３１Ｂ内の導電体を通じてローカル配線２９１ＴＢに接続されている。
第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。他の実施形態や変更例においても、電源スイッチ回路１１０をダブルハイトセルとすることができる。
なお、フィン１８２（又は半導体領域４８２）と半導体領域２８２との間のコンタクトホール５２２Ｂは形成を省略してもよい。この場合、コンタクトホール５２２Ｂは、平面視で電源線９１０と重なる位置にのみ配置されるものとなってもよい。
（第３の実施形態の第１の変形例）
次に、第３の実施形態の第１の変形例について説明する。第１の変形例は、セルの高さの点で第２の実施形態と相違する。図３０及び図３１は、第３の実施形態の第１の変形例におけるスタンダードセル領域１０の平面構成を示す模式図である。図３０は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図３１は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。
第１の変形例では、図３０及び図３１に示すように、電源スイッチ回路１１０がダブルハイトセルとなっている。つまり、Ｙ方向で電源線９２０を挟んで配置される２つの電源線９１０にわたって電源スイッチ回路１１０が形成されている。ローカル配線１９２ＢＡがＰ型領域１８２ＰＡから２つの電源線９１０の上方に延びる。ローカル配線１９２ＢＢがＰ型領域１８２ＰＢのそれぞれと重なる位置に配置され、平面視で２つの電源線９１０と離間する。ローカル配線２９２ＴＡがＰ型領域２８２ＰＡのそれぞれと重なる位置に配置され、平面視で２つの電源線９１０と離間する。ローカル配線２９２ＴＢがＰ型領域２８２ＰＢから２つの電源線９１０の上方に延びる。ローカル配線１９２ＢＡの一部の上方に、ローカル配線２９２ＴＡの一部が配置される。ローカル配線１９２ＢＢの一部の上方に、ローカル配線２９２ＴＢの一部が配置される。ローカル配線１９２ＢＢは、コンタクトホール２５３２Ｂ内の導電体を通じて電源線９３０に接続する。ローカル配線２９２ＴＡは、コンタクトホール２５３２Ａ内の導電体を通じて電源線９３０に接続する。ローカル配線１９２ＢＡは、２つの電源線９１０のそれぞれとコンタクトホール５１２Ａ内の導電体を通じて接続する。ローカル配線２９２ＴＢは、２つの電源線９１０のそれぞれとコンタクトホール２５１２Ｂ内の導電体を通じて接続する。
つまり、第１の変形例は、第３の実施形態と第２の実施形態とを組み合わせた構成を備える。ただし、第３の実施形態では、平面視で電源線９２０のＸ方向の延長線上にフィン１８２及び半導体領域２８２が位置するのに対し、第１の変形例では、これらがそれぞれのセルの電源線９１０寄りに位置している。そして、平面視で電源線９２０の延長線上にコンタクトホール２５３２Ｂが位置している。この場合、コンタクトホール２５３２Ｂは、平面視でフィン１８２及び半導体領域２８２の間に位置している。
第１の変形例によれば、第２の実施形態と同様の効果及び第３の実施形態と同様の効果を得ることができる。
（第３の実施形態の第２の変形例）
次に、第３の実施形態の第２の変形例について説明する。第２の変形例は、スイッチトランジスタ１１１及び１１２の構成の点で第１の変形例と相違する。図３２及び図３３は、第３の実施形態の第２の変形例におけるスタンダードセル領域１０の平面構成を示す模式図である。図３２は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図３３は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。
第２の変形例では、図３２及び図３３に示すように、２つの電源線９１０間に４つのフィン１８２が等間隔で配置されている。４つのフィン１８２のうち３つについては、その上方に半導体領域２８２が配置されている。そして、平面視でフィン１８２が配置され半導体領域２８２が配置されなかった部分に、コンタクトホール２５３２Ｂが位置している。なお、フィン１８２の配置数は一例であり、４つに限られない。また、上方に半導体領域２８２が配置されないフィン１８２の数は１つに限られず、２以上であってもよい。
第２の変形例によっても第２の実施形態と同様の効果及び第３の実施形態と同様の効果を得ることができる。
なお、第２の変形例では、複数あるフィン１８２の一部の上方に半導体領域２８２が配置されていないが、この半導体領域２８２のＰ型領域２８２ＰＡ及び２８２ＰＢが形成されていなければ、ダミーのチャネル２８２Ｃが形成されていてもよい。また、形成プロセスにおいて、Ｐ型領域２８２ＰＡ及び２８２ＰＢをエピタキシャル成長させた後に、Ｐ型領域２８２ＰＡ及び２８２ＰＢを除去してもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、電源スイッチ回路１１０に含まれるバッファ及びスイッチトランジスタの数の点で第１の実施形態と相違する。図３４は、第４の実施形態における電源スイッチ回路１１０の構成を示す回路図である。
図３４に示すように、電源スイッチ回路１１０は、スイッチトランジスタ４１１１、４１１２、１１１及び１１２と、電源スイッチ制御回路４１１３とを含む。スイッチトランジスタ４１１１及び４１１２は、例えばＰチャネルＭＯＳトランジスタであり、ＶＤＤ配線とＶＶＤＤ配線との間に接続されている。スイッチトランジスタ４１１１のゲートはスイッチトランジスタ４１１２のゲートに接続されている。電源スイッチ制御回路４１１３は、スイッチトランジスタ４１１１、４１１２、１１１及び１１２の各ゲートに接続され、スイッチトランジスタ４１１１、４１１２、１１１及び１１２の動作を制御する。電源スイッチ制御回路４１１３によりスイッチトランジスタ４１１１、４１１２、１１１及び１１２のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。電源スイッチ制御回路１１３は、バッファ１３００及び４３００を含む。
バッファ１３００は、第１の実施形態と同様に、インバータ１３１０及び１３２０を有する。インバータ１３１０に入力信号ＩＮ２が入力され、インバータ１３１０の出力がスイッチトランジスタ１１１のゲートと、スイッチトランジスタ１１２のゲートと、インバータ１３２０とに入力され、インバータ１３２０から出力信号ＯＵＴ２が出力される。
バッファ４３００は、インバータ４３１０及び４３２０を有する。インバータ４３１０に入力信号ＩＮ１が入力され、インバータ４３１０の出力がスイッチトランジスタ４１１１のゲートと、スイッチトランジスタ４１１２のゲートと、インバータ４３２０とに入力され、インバータ４３２０から出力信号ＯＵＴ１が出力される。
図３５は、バッファ４３００の構成を示す回路図である。インバータ４３１０は、２対のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む。すなわち、インバータ４３１０は、ＰチャネルＭＯＳトランジスタ４３１１Ｐ及び４３１２Ｐと、ＮチャネルＭＯＳトランジスタ４３１１Ｎ及び４３１２Ｎとを含む。インバータ４３２０は、２対のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含む。すなわち、インバータ４３２０は、ＰチャネルＭＯＳトランジスタ４３２１Ｐ及び４３２２Ｐと、ＮチャネルＭＯＳトランジスタ４３２１Ｎ及び４３２２Ｎとを含む。
図３６及び図３７は、第４の実施形態におけるスタンダードセル領域１０の平面構成を示す模式図である。図３６は、主として、電源スイッチ制御回路４１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１及び４１１１とのレイアウトを示す。図３７は、主として、電源スイッチ制御回路４１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１２及び４１１２のレイアウトを示す。図３６及び図３７の両方に示す構造物を除き、図３７に示す構造物は、図３６に示す構造物の上方に位置する。図３８は、第４の実施形態におけるスタンダードセル領域１０を示す断面図である。図３８は、図３６及び図３７中のＹ１９－Ｙ２９線に沿った断面図に相当する。
図３６～図３８に示すように、電源スイッチ回路１１０は、第３の実施形態と同様に、ダブルハイトとなっている。つまり、Ｙ方向で電源線９２０を挟んで配置される２つの電源線９１０にわたって電源スイッチ回路１１０が形成されている。そして、バッファ１３００と、スイッチトランジスタ１１１及び１１２とは第３の実施形態と同様に構成されている。
バッファ４３００と、スイッチトランジスタ４１１１及び４１１２とは、バッファ１３００が設けられた一方の電源線９１０に対し他方の電源線９１０側に設けられている。
バッファ４３００は、半導体領域４８１と同様にＸ方向に延びる半導体領域４１８１と、半導体領域２８１と同様にＸ方向に延びる半導体領域４２８２とを有する。
半導体領域４１８１は、Ｎ型領域４４８１ＮＣ等のＮ型領域と、チャネルとを有する。図３６に示すように、バッファ４３００に、Ｙ方向でローカル配線１９１ＢＡと並ぶローカル配線４１９１ＢＣと、Ｙ方向でローカル配線１９１ＢＢと並ぶローカル配線４１９１ＢＥと、Ｙ方向でローカル配線１９１ＢＣと並ぶローカル配線４１９１ＢＢとが設けられている。更に、バッファ４３００に、ローカル配線４１９１ＢＥとの間でローカル配線４１９１ＢＢを挟むローカル配線４１９１ＢＤと、ローカル配線４１９１ＢＢとの間でローカル配線４１９１ＢＤを挟むローカル配線４１９１ＢＡとが設けられている。ローカル配線４１９１ＢＢは、絶縁膜１０５及び１０３に形成されたコンタクトホール４５１１Ｂ内の導電体を通じて電源線９２０に接続される。
半導体領域４２８２は、Ｐ型領域４４８１ＰＣ等のＰ型領域と、チャネルとを有する。図３７に示すように、バッファ４３００に、Ｙ方向でローカル配線２９１ＴＡと並ぶローカル配線４２９１ＴＣと、Ｙ方向でローカル配線２９１ＴＢと並ぶローカル配線４２９１ＴＥと、Ｙ方向でローカル配線２９１ＴＣと並ぶローカル配線４２９１ＴＢとが設けられている。更に、バッファ４３００に、ローカル配線４２９１ＴＥとの間でローカル配線４２９１ＴＢを挟むローカル配線４２９１ＴＤと、ローカル配線４２９１ＴＢとの間でローカル配線４２９１ＴＤを挟むローカル配線４２９１ＴＡとが設けられている。ローカル配線４２９１ＴＣは、絶縁膜１０６に形成されたコンタクトホール４５２１Ｃ内の導電体を通じてローカル配線４１９１ＢＣに接続される。ローカル配線４２９１ＴＡは、絶縁膜１０６に形成されたコンタクトホール４５２１Ａ内の導電体を通じてローカル配線４１９１ＢＡに接続される。
ローカル配線４１９１ＢＣ及びローカル配線４２９１ＴＣの積層体と、ローカル配線４１９１ＢＥ及びローカル配線４２９１ＴＥの積層体との間に、ＮチャネルＭＯＳトランジスタ４３１１Ｎ及びＰチャネルＭＯＳトランジスタ４３１１Ｐに共通のゲート電極４１３２Ｂが形成されている。ローカル配線４１９１ＢＥ及びローカル配線４２９１ＴＥの積層体と、ローカル配線４１９１ＢＢ及びローカル配線４２９１ＴＢの積層体との間に、ＮチャネルＭＯＳトランジスタ４３１２Ｎ及びＰチャネルＭＯＳトランジスタ４３１２Ｐに共通のゲート電極４１３２Ａが形成されている。ローカル配線４１９１ＢＢ及びローカル配線４２９１ＴＢの積層体と、ローカル配線４１９１ＢＤ及びローカル配線４２９１ＴＤの積層体との間に、ＮチャネルＭＯＳトランジスタ４３２２Ｎ及びＰチャネルＭＯＳトランジスタ４３２２Ｐに共通のゲート電極４１３１Ａが形成されている。ローカル配線４１９１ＢＤ及びローカル配線４２９１ＴＤの積層体と、ローカル配線４１９１ＢＡ及びローカル配線４２９１ＴＡの積層体との間に、ＮチャネルＭＯＳトランジスタ４３２１Ｎ及びＰチャネルＭＯＳトランジスタ４３２１Ｐに共通のゲート電極４１３１Ｂが形成されている。
電源線９２０の上方に、入力信号ＩＮ２が入力される信号線４９５１と、出力信号ＯＵＴ２が出力される信号線４９５２とが設けられている。信号線４９５１は、コンタクトホール４５４１ＢＢ内の導電体を通じてゲート電極４１３２Ｂに接続され、コンタクトホール４５４１ＢＡ内の導電体を通じてゲート電極４１３２Ａに接続される。信号線４９５２は、コンタクトホール４５３１Ａ内の導電体を通じてローカル配線４２９１ＴＡに接続される。
電源線９１０の上方に、制御信号線４９４０が設けられている。制御信号線４９４０は、コンタクトホール４５３１Ｃ内の導電体を通じてローカル配線４２９１ＴＣに接続され、コンタクトホール４５４１ＡＡ内の導電体を通じてゲート電極４１３１Ａに接続され、コンタクトホール４５４１ＡＢ内の導電体を通じてゲート電極４１３１Ｂに接続される。
Ｙ方向で、信号線４９５１及び４９５２と制御信号線４９４０との間に電源線９３０が設けられている。電源線９３０は、コンタクトホール４５３１Ｂ内の導電体を通じてローカル配線４２９１ＴＢに接続される。
図３６に示すように、スイッチトランジスタ４１１１は、半導体領域４８２と同様にＸ方向に延びる半導体領域４１８２を有する。半導体領域４１８２は、Ｎ型領域とチャネルとを有する。スイッチトランジスタ４１１１に、Ｙ方向に延びるローカル配線４１９２ＢＢ及び４１９２ＢＡが設けられている。ローカル配線４１９２ＢＡは、絶縁膜１０５及び１０３に形成されたコンタクトホール４５１２Ａ内の導電体を通じて電源線９１０に接続される。
図３７に示すように、スイッチトランジスタ４１１２は、半導体領域２８２と同様にＸ方向に延びる半導体領域４２８２を有する。半導体領域４２８２は、Ｐ型領域とチャネルとを有する。スイッチトランジスタ４１１２に、絶縁膜１０６を介して、ローカル配線４１９２ＢＢ上に形成されたローカル配線４２９２ＴＢと、ローカル配線４１９２ＢＡ上に形成されたローカル配線４２９２ＴＡとが設けられている。ローカル配線４２９２ＴＡは、絶縁膜１０６に形成されたコンタクトホール４５２２Ａ内の導電体を通じてローカル配線４１９２ＢＡに接続される。ローカル配線４２９２ＴＢは、絶縁膜１０６に形成されたコンタクトホール４５２２Ｂ内の導電体を通じてローカル配線４１９２ＢＢに接続される。
ローカル配線４１９２ＢＡ及びローカル配線４２９２ＴＡの積層体と、ローカル配線４１９２ＢＢ及びローカル配線４２９２ＴＢの積層体との間に、スイッチトランジスタ４１１１及び４１１２に共通のゲート電極４１３３が形成されている。
電源線９３０が、コンタクトホール４５３２Ｂ内の導電体を通じてローカル配線４２９２ＴＢに接続され、制御信号線４９４０が、コンタクトホール４５４２内の導電体を通じてゲート電極４１３３に接続される。
本実施形態において、スイッチトランジスタ４１１１及び４１１２は、スイッチトランジスタ１１１及び１１２よりも駆動能力が小さく、オンしたときにスイッチトランジスタ４１１１及び４１１２を流れる電流はスイッチトランジスタ１１１及び１１２を流れる電流よりも小さい。従って、スイッチトランジスタ４１１１及び４１１２をオンとした後でスイッチトランジスタ１１１及び１１２をオンとすることで、ＶＶＤＤ配線に供給される電位の立ち上がりを緩やかなものとすることができる。ＶＶＤＤ配線からスタンダードセル１２０に電源電位が急激に供給された場合、ＶＤＤ配線に電源ノイズが生じ得る。しかし、上記のように電位の立ち上がりを緩やかにすることで、このような誤動作等を抑制することができる。
なお、バッファ１３００とバッファ４３００との間で、これらを構成するトランジスタの構成が同一であってもよい。例えば、バッファ１３００に含まれるトランジスタの数とバッファ４３００に含まれるトランジスタの数とが一致していてもよい。
図３８では、２本の電源線９２０が共通化により太い１本の電源線９２０として図示しているため、電源線９２０が電源線９１０より太くなっている。Ｙ方向で電源スイッチ回路１１０に隣接するセルに含まれる電源線９１０が電源スイッチ回路１１０の電源線９１０と隣接する場合、これら２本の電源線９１０が共通化により太い１本の電源線９１０となってもよい。他の実施形態や変形例でも同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、バッファに含まれるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間の上下関係の点で第１の実施形態の第１の変形例と相違する。図３９及び図４０は、第５の実施形態におけるスタンダードセル領域１０の平面構成を示す模式図である。図３９は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図４０は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１２のレイアウトを示す。図３９及び図４０の両方に示す構造物を除き、図４０に示す構造物は、図３９に示す構造物の上方に位置する。図４１は、第５の実施形態におけるスタンダードセル領域１０を示す断面図である。図４１は、図３９及び図４０中のＹ２０－Ｙ３０線に沿った断面図に相当する。
第５の実施形態では、図３９～図４１に示すように、第１の実施形態の第１の変形例と比較して、バッファ１３００に含まれるＰ型領域とＮ型領域とが入れ替わっている。例えば、図４１に示すように、第１の実施形態の第１の変形例のＮ型領域４８１ＮＢに代えてＰ型領域４８１ＰＢが設けられ、第１の実施形態の第１の変形例のＰ型領域２８１ＰＢに代えてＮ型領域２８１ＮＢが設けられている。
また、ローカル配線２９１ＴＢは、絶縁膜１５１及び１０３に形成されたコンタクトホール５５２１Ｂ内の導電体を介して電源線９２０に接続されている。電源線９３０は、電源線９１０の上方において、絶縁膜１５１及び１５２に形成されたコンタクトホール５５３１Ｂ内の導電体を介してローカル配線１９１ＢＢに接続されている。
このように、第５の実施形態では、電源スイッチ制御回路１１３に含まれるＮチャネルＭＯＳトランジスタ１３１１Ｎ及び１３２１ＮがＰチャネルＭＯＳトランジスタ１３１１Ｐ及び１３２１Ｐの上方に形成されている。
他の構成は第１の実施形態と同様である。
第５の実施形態によっても、第１の実施形態と同様の効果を得ることができる。他の実施形態や変形例においても、電源スイッチ制御回路１１３に含まれるＮチャネルＭＯＳトランジスタがＰチャネルＭＯＳトランジスタの上方に形成することができる。
（第５の実施形態の第１の変形例）
次に、第５の実施形態の第１の変形例について説明する。第１の変形例は、電源スイッチ回路１１０のトラック数の点で第５の実施形態と相違する。図４２及び図４３は、第５の実施形態の第１の変形例におけるスタンダードセル領域１０の平面構成を示す模式図である。図４２は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図４３は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図４２及び図４３の両方に示す構造物を除き、図４３に示す構造物は、図４２に示す構造物の上方に位置する。
第１の変形例では、図４２及び図４３に示すように、電源スイッチ回路１１０が４トラックで構成されている。つまり、第１の変形例は、第５の実施形態と第１の実施形態の第５の変形例とを組み合わせた構成を備える。
第１の変形例によれば、第１の実施形態の第５の変形例と同様の効果及び第５の実施形態と同様の効果を得ることができる。
（第５の実施形態の第２の変形例）
次に、第５の実施形態の第２の変形例について説明する。第２の変形例は、電源スイッチ回路１１０に含まれるバッファ及びスイッチトランジスタの数の点で第５の実施形態と相違する。図４４及び図４５は、第５の実施形態の第２の変形例におけるスタンダードセル領域１０の平面構成を示す模式図である。図４４は、主として、電源スイッチ制御回路１１３のＰチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図４５は、主として、電源スイッチ制御回路１１３のＮチャネルＭＯＳトランジスタと、スイッチトランジスタ１１１とのレイアウトを示す。図４４及び図４５の両方に示す構造物を除き、図４５に示す構造物は、図４４に示す構造物の上方に位置する。
第５の実施形態の第２の変形例は、第４の実施形態と同様の回路構成を有する。
バッファ１３００においては、電源線９１０の上方に、制御信号線５９４１及び５９４２が形成され、電源線９２０及びその延長線の上方に、制御信号線５９４３が形成されている。制御信号線５９４１と制御信号線５９４２とは、これらの上方に形成された配線５９００を介して互いに接続されている。制御信号線５９４３は、ローカル配線２９１ＴＡ等と同じ層に形成されたローカル配線を介して制御信号線５９４２に接続され、制御信号線５９４３は、ＰチャネルＭＯＳトランジスタ１３２１Ｐのゲート電極１３２に接続されている。
バッファ４３００においては、制御信号線４９４０が電源線９２０及びその延長線の上方に位置し、電源線４９３０が電源線９１０の上方に位置する。
つまり、第２の変形例は、第５の実施形態と第４の実施形態とを組み合わせた構成を備える。
第１の変形例によれば、第４の実施形態と同様の効果及び第５の実施形態と同様の効果を得ることができる。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１：半導体装置
１１０：電源スイッチ回路
１１１、１１２、４１１１、４１１２：スイッチトランジスタ
１１３、４１１３：電源スイッチ制御回路
１２０：スタンダードセル
１８１、１８２：フィン
１８１Ｃ、１８２Ｃ、２８１Ｃ、２８２Ｃ、４８１Ｃ、４８２Ｃ：チャネル
１８１ＮＡ、１８１ＮＢ、１８１ＮＣ、２８１ＮＢ、４８１ＮＡ、４８１ＮＢ、４８１ＮＣ、４４８１ＮＣ：Ｎ型領域
１８２ＰＡ、１８２ＰＢ、２８１ＰＡ、２８１ＰＢ、２８１ＰＣ、２８２ＰＡ、２８２ＰＢ、４８１ＰＢ、４８２ＰＡ、４８２ＰＢ、４４８１ＰＣ：Ｐ型領域
１９１ＢＡ、１９１ＢＢ、１９１ＢＣ、１９２ＢＡ、１９２ＢＢ
２９１ＴＡ、２９１ＴＢ、２９１ＴＣ、２９１ＴＤ、２９２ＴＡ、２９２ＴＢ：ローカル配線
２８１、２８２、４８１、４８２、４１８２、４２８２、４４８１、４４８２：半導体領域
９１０、９２０、９３０、４９３０：電源線
９４０、９４１、４９４０、５９４１、５９４２、５９４３：制御信号線
９５１、９５２、４９５１、４９５２：信号線
１３１１Ｎ、１３２１Ｎ、４３１１Ｎ、４３１２Ｎ、４３２１Ｎ、４３２２Ｎ：ＮチャネルＭＯＳトランジスタ
１３１１Ｐ、１３２１Ｐ、４３１１Ｐ、４３１２Ｐ、４３２１Ｐ、４３２２Ｐ：ＰチャネルＭＯＳトランジスタ

Claims (14)

  1. 第１電源線と、
    第２電源線と、
    第１接地線と、
    前記第１電源線と前記第２電源線との間に設けられたスイッチ回路と、
    前記第１接地線と前記第１電源線との間に設けられたスイッチ制御回路と、
    を有し、
    前記スイッチ回路は、
    第１導電型の第１トランジスタと、
    前記第１トランジスタ上に形成され、前記第１導電型の第２トランジスタと、
    を有し、
    前記第１トランジスタの第１ゲート電極は、前記第２トランジスタの第２ゲート電極と接続され、
    前記スイッチ制御回路は、
    第２導電型の第３トランジスタと、
    前記第３トランジスタ上に形成され、前記第２導電型とは異なる第３導電型の第４トランジスタと、
    を有し、
    前記第３トランジスタの第３ゲート電極は、前記第４トランジスタの第４ゲート電極に接続され、
    前記第３トランジスタの出力及び前記第４トランジスタの出力と、前記第１ゲート電極及び前記第２ゲート電極とを電気的に接続する信号線を有することを特徴とする半導体装置。
  2. 前記第２電源線及び前記第１接地線が埋め込まれた基板を有し、
    前記第１電源線は前記基板の上方に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電源線は複数に分割されて前記第２トランジスタのソースに接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１トランジスタのソースと前記第１電源線とを接続する第１ローカル配線と、
    前記第１トランジスタのドレインと前記第２電源線とを接続する第２ローカル配線と、
    前記第２トランジスタのソースと前記第１電源線とを接続する第３ローカル配線と、
    前記第２トランジスタのドレインと前記第２電源線とを接続する第４ローカル配線と、
    前記第３トランジスタのソースと前記第１電源線又は前記第１接地線の一方とを接続する第５ローカル配線と、
    前記第３トランジスタのドレインと前記信号線とを接続する第６ローカル配線と、
    前記第４トランジスタのソースと前記第１電源線又は前記第１接地線の他方とを接続する第７ローカル配線と、
    前記第４トランジスタのドレインと前記信号線とを接続する第８ローカル配線と、
    を有することを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記第１ローカル配線は、前記第３ローカル配線を介して前記第１電源線に接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１ローカル配線は、前記第１ローカル配線と前記第１電源線との間の絶縁膜中に設けられたビアを通じて前記第１電源線に接続されていることを特徴とする請求項４に記載の半導体装置。
  7. 平面視で前記第１トランジスタのソースと前記第２トランジスタのドレインとが重なり、
    平面視で前記第１トランジスタのドレインと前記第２トランジスタのソースとが重なることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２導電型が前記第１導電型とは異なり、
    前記第３導電型が前記第１導電型と一致することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第１トランジスタ、前記第２トランジスタ及び前記第４トランジスタはＰチャネル型トランジスタであり、
    前記第３トランジスタはＮチャネル型トランジスタであることを特徴とする請求項８に記載の半導体装置。
  10. 前記第２導電型が前記第１導電型と一致し、
    前記第３導電型が前記第１導電型とは異なることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  11. 前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタはＰチャネル型トランジスタであり、
    前記第４トランジスタはＮチャネル型トランジスタであることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２トランジスタ及び前記第４トランジスタは、チャネルにナノワイヤを有することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第１トランジスタ及び前記第３トランジスタは、フィン型トランジスタであることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記第１トランジスタ及び前記第３トランジスタは、チャネルにナノワイヤを有することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
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