JP2023171884A - 半導体装置 - Google Patents

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Abstract

【課題】適切にスイッチを設けることができる半導体装置を提供する。【解決手段】第１のチップ１０及び第２のチップ２０を有する半導体装置は、第１のパワードメイン３１Ａ内に、第１～第４の駆動バッファ４１～４４と、第２のパワードメイン３１Ｂ内に、ＮＡＮＤ回路、インバータ等の各種論理回路及びＳＲＡＭを含むスタンダードセル５６と、ＶＤＤの電源電位が供給されるＶＤＤ配線と、ＶＶＤＤの電源電位が供給されるＶＶＤＤ配線と、ＶＳＳの電源電位が供給されるＶＳＳ配線と、ＶＶＳＳの電源電位が供給されるＶＶＳＳ配線と、を含む。第１～第４の駆動バッファには、ＶＤＤ及びＶＳＳが供給され、第２のパワードメイン内のスタンダードセルには、ＶＶＤＤ及びＶＶＳＳが供給される。半導体装置はまた、第１～第４のスイッチトランジスタ５１～５４を有し、それらは、第１～第４の駆動バッファを介して制御回路により制御される。【選択図】図３

Description

本開示は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路が含まれる。半導体装置にＶＤＤの電源電位が供給される場合に、スタンダードセル領域の論理回路にＶＶＤＤの電源電位が供給され、ＶＤＤの電源線とＶＶＤＤの電源線との間にトランジスタ等のスイッチが接続されることがある。
スイッチは、論理回路のトランジスタへのＶＶＤＤの電源電位の供給のオン／オフを切り替える。スイッチを用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
また、主たる半導体チップの裏側に、配線を含む従たる半導体チップを貼り付け、従たる半導体チップの配線を介して主たる半導体チップのトランジスタに電源電位を供給する技術が提案されている。このような技術はＢＳ－ＰＤＮ（backside-power delivery network）とよばれることがある。
米国特許出願公開第２０１５／０１６２４４８号明細書 米国特許第９７５４９２３号明細書 米国特許出願公開第２０１８／０１４５０３０号明細書 米国特許第８５３０２７３号明細書 特許第６４６９２６９号公報
これまでのところ、配線を含む従たる半導体チップ内にスイッチを設ける場合の具体的な構成について、詳細な検討はされていない。
本開示の目的は、適切にスイッチを設けることができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板の第１の面上に形成された第１の配線層と、前記基板の前記第１の面と対向する第２の面上に形成された第２の配線層と、前記第２の配線層に形成され、第１の電源電位が供給される第１の電源線と、前記第２の配線層に形成され、第２の電源電位が供給される第２の電源線と、前記第２の配線層に形成され、第３の電源電位が供給される第３の電源線と、前記第１の面側に形成され、前記第１の電源電位が供給される第４の電源線と、前記第１の面側に形成され、前記第２の電源電位が供給される第５の電源線と、前記第１の面側に形成され、前記第３の電源電位が供給される第６の電源線と、前記基板に形成され、前記第１の電源線と前記第４の電源線とを接続する第１のビアと、前記基板に形成され、前記第２の電源線と前記第５の電源線とを接続する第２のビアと、前記基板に形成され、前記第３の電源線と前記第６の電源線とを接続する第３のビアと、前記第１の電源線と前記第２の電源線との間に接続された第１のスイッチと、前記第１の電源線又は前記第３の電源線の一方上に設けられた第２のスイッチと、前記第５の電源線と前記第６の電源線との間に接続された第１の回路を有する。
開示の技術によれば、適切にスイッチを設けることができる。
図１は、本開示が適用される半導体装置の概要を示す断面図である。 図２は、第１のチップのレイアウトを示す図である。 図３は、半導体装置に含まれる回路の一例の構成を示す回路図である。 図４は、駆動バッファの構成を示す回路図である。 図５は、駆動バッファの一例の平面構成を示す模式図である。 図６は、インバータの構成を示す回路図である。 図７は、インバータの平面構成を示す模式図である。 図８は、第１の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図９は、第１の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図１０は、第１の実施形態に係る半導体装置を示す断面図（その１）である。 図１１は、第１の実施形態に係る半導体装置を示す断面図（その２）である。 図１２は、第１の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。 図１３は、第１の実施形態の第２の変形例に係る半導体装置の平面構成を示す模式図である。 図１４は、第１の実施形態の第３の変形例に係る半導体装置を示す断面図である。 図１５は、第１の実施形態の第４の変形例に係る半導体装置に含まれる回路の一例の構成を示す回路図である。 図１６は、第１の実施形態の第５の変形例に係る半導体装置の平面構成を示す模式図（その１）である。 図１７は、第１の実施形態の第５の変形例に係る半導体装置の平面構成を示す模式図（その２）である。 図１８は、第１の実施形態の第６の変形例に係る半導体装置の平面構成を示す模式図である。 図１９は、第２の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図２０は、第２の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図２１は、第２の実施形態に係る半導体装置を示す断面図（その１）である。 図２２は、第２の実施形態に係る半導体装置を示す断面図（その２）である。 図２３は、スイッチトランジスタの断面構成の例を示す断面図（その１）である。 図２４は、スイッチトランジスタの断面構成の例を示す断面図（その２）である。 図２５は、スイッチトランジスタの断面構成の例を示す断面図（その３）である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
（本開示が適用される半導体装置の概要）
先ず、本開示が適用される半導体装置の概要について説明する。図１は、本開示が適用される半導体装置の概要を示す断面図である。図１に示す半導体装置は、第１のチップ１０及び第２のチップ２０を含む。
第１のチップ１０は、例えば半導体チップであり、基板１１及び第１の配線層１２を含む。基板１１は、例えばシリコン基板であり、基板１１の表面側にトランジスタ等の半導体素子が形成されている。トランジスタは、例えばソース、ドレイン及びチャネルにフィン１３を含むＦｉｎＦＥＴである。第１の配線層１２は基板１１の表面上に形成され、配線１４及び絶縁層１５を含む。配線１４の一部はフィン１３に接続される。更に、例えば基板１１の表面側に、配線１４に接続される電源線１６が形成されており、基板１１に、電源線１６から基板１１の裏面に達するビア１７が設けられている。ビア１７は、例えばシリコン貫通ビア（through-silicon via：ＴＳＶ）である。なお、図１に示すように、配線１４の一部がビアのような形状を持ち、電源線１６に接続してもよい。また、配線１４および電源線１６の材料は、例えば銅、タングステン、コバルト、ルテニウム、モリブデンなどである。
第２のチップ２０は、例えば半導体チップであり、第１のチップ１０の基板１１の裏面に対向して配置される。第２のチップ２０は、例えば、第２の配線層２２及びパッド２３を含む。第２の配線層２２は、配線２４及び絶縁層２５を含む。第２の配線層２２の上面は、例えば第１のチップ１０の基板１１の裏面に対向する。すなわち、基板１１は第１の配線層１２と第２の配線層２２との間に位置する。第２の配線層２２は、図１に示すように、複数の配線２４を有してもよい。複数の配線２４は、第２の配線層２２に設けられたビア２８を介して接続されてもよい。パッド２３は、例えば配線基板やボード等に接続する外部接続端子である。配線２４の一部はビア１７に接続される。パッド２３は第２の配線層２２の裏面に設けられており、ビア２８を通じて配線２４に接続されている。パッド２３を介して第２の配線層２２に、電源電位の供給や信号の伝達が行われる。なお、配線２４及びビア２８の材料は、例えば銅、タングステン、コバルト、ルテニウム、モリブデンなどである。
第２のチップ２０は第１のチップ１０と同程度のサイズを有していてもよく、第１のチップ１０より大きなサイズを有していてもよい。また、パッド２３が、第１のチップ１０に対向する側の第２のチップ２０の面において、平面視で第１のチップ１０の外側に設けられていてもよい。以下、本明細書において平面視とは、第１のチップ１０の主面の平面視をいう。
第２の配線層２２は、基板１１の裏面上に配線２４及び絶縁層２５等を形成して設けられたものであってもよい。第２の配線層２２は、ＴＳＶが形成された第２の基板上に形成されていてもよく、第２の基板の裏面にパッド２３が設けられていてもよい。
なお、図１に示す断面図は半導体装置の概要を示すものであり、詳細は図１０、図１１等に示す。
次に、第１のチップ１０のレイアウトについて説明する。図２は、第１のチップ１０のレイアウトを示す図である。
図２に示すように、第１のチップ１０は、第１のパワードメイン３１Ａと、第２のパワードメイン３１Ｂと、入出力（Ｉ／Ｏ）セル領域３２とを含む。Ｉ／Ｏセル領域３２は、例えば、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂの周辺に配置されている。第１のパワードメイン３１Ａの数及び第２のパワードメイン３１Ｂの数は２以上であってもよい。
［半導体装置に含まれる回路］
次に、半導体装置に含まれる回路について説明する。図３は、半導体装置に含まれる回路の一例の構成を示す回路図である。
図３に示すように、半導体装置は、第１のパワードメイン３１Ａ内に、第１の駆動バッファ４１と、第２の駆動バッファ４２と、第３の駆動バッファ４３と、第４の駆動バッファ４４とを有する。半導体装置は、第２のパワードメイン３１Ｂ内に、スタンダードセル５６を有する。半導体装置は、ＶＤＤの電源電位が供給されるＶＤＤ配線と、ＶＶＤＤの電源電位が供給されるＶＶＤＤ配線と、ＶＳＳの電源電位が供給されるＶＳＳ配線と、ＶＶＳＳの電源電位が供給されるＶＶＳＳ配線とを有する。例えば、ＶＳＳの電源電位は接地電位であり、ＶＳＳ配線は接地配線である。
第１のパワードメイン３１Ａ内の第１～第４の駆動バッファ４１～４４には、ＶＤＤの電源電位及びＶＳＳの電源電位が供給される。
第２のパワードメイン３１Ｂ内のスタンダードセル５６には、ＶＶＤＤの電源電位及びＶＶＳＳの電源電位が供給される。スタンダードセル５６は、例えば、ＮＡＮＤ回路、インバータ等の各種論理回路を含む。スタンダードセル５６に、ＳＲＡＭ（Static Random Access Memory）やマクロが含まれてもよい。なお、図３において、ＶＶＤＤ配線を設けず代わりにＶＤＤ配線がスタンダードセル５６に接続されるか、またはＶＶＳＳ配線を設けず代わりにＶＳＳ配線がスタンダードセル５６に接続されていてもよい。この場合、スタンダードセル５６には、ＶＶＤＤの電源電位及びＶＳＳの電源電位が供給されるか、またはＶＤＤの電源電位及びＶＶＳＳの電源電位が供給される。
半導体装置は、第１のスイッチトランジスタ５１と、第２のスイッチトランジスタ５２と、第３のスイッチトランジスタ５３と、第４のスイッチトランジスタ５４とを有する。
第１のスイッチトランジスタ５１は、例えばＰチャネルＭＯＳトランジスタである。例えば、第１の駆動バッファ４１からの制御信号が第１のスイッチトランジスタ５１のゲートに入力される。第１のスイッチトランジスタ５１のソース（ＶＤＤ接続部）がＶＤＤ配線に接続され、ドレイン（ＶＶＤＤ接続部）がＶＶＤＤ配線に接続される。
第２のスイッチトランジスタ５２は、例えばＰチャネルＭＯＳトランジスタである。例えば、第２の駆動バッファ４２からの制御信号が第２のスイッチトランジスタ５２のゲートに入力される。第２のスイッチトランジスタ５２はＶＤＤ配線上に設けられている。第２のスイッチトランジスタ５２の第１の端子（ドレイン）５２１が第１のスイッチトランジスタ５１のソースに接続される。第１の端子５２１及び第１のスイッチトランジスタ５１のソースに第１の電源パッド８１が接続される。第１の電源パッド８１には、外部からＶＤＤの電源電位が供給される。第２のスイッチトランジスタ５２の第２の端子（ソース）５２２に第２の電源パッド８２が接続される。第２の電源パッド８２には、外部からＶＤＤの電源電位が供給される。
第３のスイッチトランジスタ５３は、例えばＮチャネルＭＯＳトランジスタである。例えば、第３の駆動バッファ４３からの制御信号が第３のスイッチトランジスタ５３のゲートに入力される。第３のスイッチトランジスタ５３のソース（ＶＳＳ接続部）がＶＳＳ配線に接続され、ドレイン（ＶＶＳＳ接続部）がＶＶＳＳ配線に接続される。
第４のスイッチトランジスタ５４は、例えばＮチャネルＭＯＳトランジスタである。例えば、第４の駆動バッファ４４からの制御信号が第４のスイッチトランジスタ５４のゲートに入力される。第４のスイッチトランジスタ５４はＶＳＳ配線上に設けられている。第４のスイッチトランジスタ５４の第１の端子（ドレイン）５４１が第３のスイッチトランジスタ５３のソースに接続される。第１の端子５４１及び第３のスイッチトランジスタ５３のソースに第３の電源パッド８３が接続される。第３の電源パッド８３には、外部からＶＳＳの電源電位が供給される。第４のスイッチトランジスタ５４の第２の端子（ソース）５４２に第４の電源パッド８４が接続される。第４の電源パッド８４には、外部からＶＳＳの電源電位が供給される。
第１～第４の駆動バッファ４１～４４は制御回路（図示せず）に接続されており、第１～第４のスイッチトランジスタ５１～５４に動作は、第１～第４の駆動バッファ４１～４４を介して制御回路により制御される。例えば、制御回路は第１のパワードメイン３１Ａ内に設けられ、制御回路には、ＶＤＤの電源電位及びＶＳＳの電源電位が供給される。制御回路により第１のスイッチトランジスタ５１のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。制御回路により第３のスイッチトランジスタ５３のオン／オフが切り替えられ、ＶＳＳ配線とＶＶＳＳ配線との間の導通が制御される。制御回路により第２及び第４のスイッチトランジスタ５２及び５４のオン／オフが切り替えられ、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の導通が制御される。
詳細は後述するが、第２の配線層２２は、第１のサブ配線層２０１と第２のサブ配線層２０２とを有する。第１のサブ配線層２０１は第２のサブ配線層２０２よりも第１のチップ１０側に位置する。第１の実施形態では、第１～第４のスイッチトランジスタ５１～５４は第２のサブ配線層２０２に設けられている。
第１～第４のスイッチトランジスタ５１～５４は、薄膜トランジスタ（thin film transistor：ＴＦＴ）から構成されていてもよく、微小電気機械システム（micro electro mechanical systems：ＭＥＭＳ）スイッチであってもよい。
［第１～第４の駆動バッファ４１～４４］
次に、第１～第４の駆動バッファ４１～４４の構成について説明する。図４は、第１の駆動バッファ４１の構成を示す回路図である。図５は、第１の駆動バッファ４１の一例の平面構成を示す模式図である。
図４に示すように、第１の駆動バッファ４１は、インバータ６１及びインバータ６２を有する。インバータ６１に入力信号ＩＮが入力され、インバータ６１の出力がインバータ６２に入力され、インバータ６２から出力信号ＯＵＴが出力される。インバータ６１はＰチャネルＭＯＳトランジスタ６１０Ｐ及びＮチャネルＭＯＳトランジスタ６１０Ｎを含む。インバータ６２はＰチャネルＭＯＳトランジスタ６２０Ｐ及びＮチャネルＭＯＳトランジスタ６２０Ｎを含む。
図５に示す一例では、例えば、ＶＤＤ配線に相当する電源線１１１０と、ＶＳＳ配線に相当する電源線１１３０とが設けられている。電源線１１１０及び１１３０はＸ方向に延在する。電源線１１１０の電源線１１３０側に、Ｘ方向に延びる半導体のフィン６５１が設けられている。フィン６５１は、例えば２本設けられている。フィン６５１の電源線１１３０側に、Ｘ方向に延びる半導体のフィン６５２が設けられている。フィン６５２は、例えば２本設けられている。ビア６８１を介して電源線１１１０に接続され、Ｙ方向に延在し、フィン６５１に接続されるローカル配線６３１が設けられている。ビア６８２を介して電源線１１３０に接続され、Ｙ方向に延在し、フィン６５２に接続されるローカル配線６３２が設けられている。ローカル配線６３１及び６３２よりＸ方向正側に、フィン６５１及び６５２に接続されるローカル配線６３４が設けられている。ローカル配線６３１及び６３２よりＸ方向負側に、フィン６５１及び６５２に接続されるローカル配線６３６が設けられている。
ローカル配線６３１とローカル配線６３４との間、及びローカル配線６３２とローカル配線６３４との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６１２が設けられている。ローカル配線６３１とローカル配線６３６との間、及びローカル配線６３２とローカル配線６３６との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６２２が設けられている。ゲート電極６１２はローカル配線６３３及びビア６４１を介して配線６１１に接続されている。ゲート電極６２２はローカル配線６３５及びビア６４３を介して配線６９２に接続されている。配線６９２はローカル配線６３４にも接続されている。ローカル配線６３６はビア６４４を介して配線６２１に接続されている。配線６１１に入力信号ＩＮが入力され、配線６２１から出力信号ＯＵＴが出力される（図４参照）。
配線６９２が第１のスイッチトランジスタ５１のゲートに接続されてもよい。配線６９２に代わり、配線６１１又は配線６２１のいずれか一方が第１のスイッチトランジスタ５１のゲートに接続されてもよい。すなわち、インバータ６１の出力が第１のスイッチトランジスタ５１のゲートに入力されてもよい。インバータ６１の出力に代わり、インバータ６１の入力又はインバータ６２の出力のいずれか一方が第１のスイッチトランジスタ５１のゲートに接続されてもよい。
第２～第４の駆動バッファ４２～４４は、第１の駆動バッファ４１と同様の構成を備えることができる。
なお、インバータ６１及び６２の構成は一例であり、例えば、インバータ６１及び６２に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。
［スタンダードセル５６］
次に、スタンダードセル５６に含まれる回路の一例として、インバータの構成について説明する。図６は、インバータの構成を示す回路図である。図７は、インバータの平面構成を示す模式図である。
図６に示すように、インバータ７０はＰチャネルＭＯＳトランジスタ７１０Ｐ及びＮチャネルＭＯＳトランジスタ７１０Ｎを含む。
例えば、図７に示すように、ＶＶＤＤ配線に相当する電源線２１２０と、ＶＶＳＳ配線に相当する電源線２１３０とが設けられている。電源線２１２０及び２１３０はＸ方向に延在する。電源線２１２０の電源線２１３０側に、Ｘ方向に延びる半導体のフィン７５１が設けられている。フィン７５１は、例えば２本設けられている。フィン７５１の電源線２１３０側に、Ｘ方向に延びる半導体のフィン７５２が設けられている。フィン７５２は、例えば２本設けられている。ビア７８１を介して電源線２１２０に接続され、Ｙ方向に延在し、フィン７５１に接続されるローカル配線７３１が設けられている。ビア７８２を介して電源線２１３０に接続され、Ｙ方向に延在し、フィン７５２に接続されるローカル配線７３２が設けられている。ローカル配線７３１及び７３２よりＸ方向正側に、フィン７５１及び７５２に接続されるローカル配線７３４が設けられている。電源線２１２０及び２１３０が３本以上の領域にわたって回路が設けられていてもよい。つまり、いわゆるマルチハイトの回路が設けられていてもよい。
ローカル配線７３１とローカル配線７３４との間、及びローカル配線７３２とローカル配線７３４との間でゲート絶縁膜（図示せず）を介してフィン７５１及び７５２と交差するゲート電極７１２が設けられている。ゲート電極７１２はローカル配線７３３及びビア７４１を介して配線７１１に接続されている。ローカル配線７３４はビア７４２を介して配線７６０に接続されている。配線７１１に入力信号ＩＮが入力され、配線７６０から出力信号ＯＵＴが出力される（図６参照）。
図５及び図７には、フィンを用いたトランジスタ（ＦｉｎＦＥＴ）を例示しているが、バッファ等の論理回路に、プレーナ型のトランジスタ、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）、ナノワイヤを用いたトランジスタ等が設けられてもよい。
なお、少なくともＶＶＤＤ配線又はＶＶＳＳ配線のいずれか一方が設けられていればよい。例えば、ＶＶＤＤ配線が設けられていれば、ＶＶＳＳ配線ではなくＶＳＳ配線が設けられていてもよい。この場合、第３の駆動バッファ４３と第３のスイッチトランジスタ５３との組み合わせが設けられていなくてもよい。また、例えば、ＶＶＳＳ配線が設けられていれば、ＶＶＤＤ配線ではなくＶＤＤ配線が設けられていてもよい。この場合、第１の駆動バッファ４１と第１のスイッチトランジスタ５１との組み合わせが設けられていなくてもよい。
更に、第２の駆動バッファ４２と第２のスイッチトランジスタ５２との組み合わせ、又は第４の駆動バッファ４４と第４のスイッチトランジスタ５４との組み合わせのいずれか一方が設けられていれば、他方が設けられていなくてもよい。例えば、第２の駆動バッファ４２と第２のスイッチトランジスタ５２との組み合わせが設けられていれば、第４の駆動バッファ４４と第４のスイッチトランジスタ５４との組み合わせが設けられていなくてもよい。
（第１の実施形態）
ここで、第１の実施形態について説明する。第１の実施形態は、図３に示す回路のうちで、ＶＶＳＳ配線と、第３の駆動バッファ４３と、第３のスイッチトランジスタ５３と、第４のスイッチトランジスタ５４とが設けられていない。図８及び図９は、第１の実施形態に係る半導体装置の平面構成を示す模式図である。図１０及び図１１は、第１の実施形態に係る半導体装置を示す断面図である。図８は、第１のチップ１０及び第２のチップ２０の内部構成を示し、図９は、第２のチップ２０の内部構成を示す。図１０は、図８及び図９中のＹ１１－Ｙ２１線に沿った断面図に相当し、図１１は、図８及び図９中のＹ１２－Ｙ２２線に沿った断面図に相当する。
［第１のチップ１０］
第１のチップ１０には、Ｘ方向に延在する制御信号線３１１０が含まれる。図８の例では、第１のチップ１０には、制御信号線３１１０よりＹ方向正側に配置された、Ｘ方向に延在する電源線２１６０と、Ｘ方向に延在する電源線２１７０とが含まれる。図８の例では、電源線２１６０は電源線２１７０よりも制御信号線３１１０側に位置する。例えば、電源線２１６０はＶＶＤＤ配線に相当し、電源線２１７０はＶＳＳ配線に相当する。制御信号線３１１０は、第１の駆動バッファ４１と第１のスイッチトランジスタ５１のゲートとの間に接続される。電源線２１６０と電源線２１７０とが交互に複数組配置されていてもよい。電源線２１６０と電源線２１７０とは第２のパワードメイン３１Ｂ内に配置される。制御信号線３１１０も第２のパワードメイン３１Ｂ内に配置されてよい。
図８の例では、第１のチップ１０には、制御信号線３１１０よりもＹ方向負側に配置された、Ｘ方向に延在する制御信号線３１２０と、Ｘ方向に延在する電源線１１２０と、Ｘ方向に延在する電源線１１３０とが含まれる。図８の例では、制御信号線３１２０は電源線１１２０よりも制御信号線３１１０側に位置し、電源線１１２０は電源線１１３０よりも制御信号線３１１０側に位置する。例えば、電源線１１２０は第２の電源パッド８２に電気的に接続されるＶＤＤ配線に相当し、電源線１１３０はＶＳＳ配線に相当する。制御信号線３１２０は、第２の駆動バッファ４２と第２のスイッチトランジスタ５２のゲートとの間に接続される。制御信号線３１２０と電源線１１２０と電源線１１３０とは第２のパワードメイン３１Ｂ外に配置される。なお、各制御信号線や各電源線の配置は図８の例に限られず、適宜変更してもよい。
図１０及び図１１に示すように、基板１１にＸ方向に延在する複数の溝が形成され、制御信号線３１１０、電源線２１６０、電源線２１７０、制御信号線３１２０、電源線１１２０及び電源線１１３０は、これら溝内に形成されている。このような構造の電源線２１６０、電源線２１７０、電源線１１２０及び電源線１１３０は、ＢＰＲ（Buried Power Rail）とよばれることがある。基板１１の表面に素子分離膜（図示せず）が形成されていてもよい。素子分離膜は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離膜の表面は基板１１の表面と面一であってもよいし、面一でなくてもよい。
図８～図１１での図示を省略するが、第２のパワードメイン３１Ｂ内において、電源線２１６０と電源線２１７０との間に、スタンダードセル５６等の回路が接続される。
また、図８～図１１での図示を省略するが、第２のパワードメイン３１Ｂ外に第１のパワードメイン３１Ａが配置され、第１のパワードメイン３１Ａ内において、電源線１１２０と電源線１１３０との間に、第１の駆動バッファ４１、第２の駆動バッファ４２及びこれらの制御回路等の回路が接続される。
第１の配線層１２には、制御信号線３１１０、電源線２１６０、電源線２１７０、制御信号線３１２０、電源線１１２０及び電源線１１３０の上方に配置された制御信号線４１１０及び４１２０が含まれる。第１の配線層１２には、制御信号線４１１０と制御信号線３１１０とを接続するビア４１１１と、制御信号線４１２０と制御信号線３１２０とを接続するビア４１２１とが形成されている。ビア４１１１は制御信号線４１１０の下に形成され、ビア４１２１は制御信号線４１２０の下に形成されている。
基板１１には、基板１１を裏面まで貫通するビア１１２１、１１３１、２１６１、２１７１、３１１１及び３１２１が形成されている。ビア１１２１は電源線１１２０の下に形成され、ビア１１３１は電源線１１３０の下に形成され、ビア２１６１は電源線２１６０の下に形成され、ビア２１７１は電源線２１７０の下に形成されている。ビア３１１１は制御信号線３１１０の下に形成され、ビア３１２１は制御信号線３１２０の下に形成されている。
［第２のチップ２０］
図１０及び図１１に示すように、第２のチップ２０は、例えば、絶縁層２５と、絶縁層２５の表層部に形成された第１のサブ配線層２０１と、絶縁層２５の内部に形成された第２のサブ配線層２０２とを有する。
第１のサブ配線層２０１は、電源線５１２０と、電源線５１３０と、電源線５１６０と、制御信号線７１１０と、制御信号線７１２０とを含む。電源線５１２０と、電源線５１３０と、電源線５１６０と、制御信号線７１１０と、制御信号線７１２０とはＹ方向に延在する。例えば、平面視で第２のパワードメイン３１Ｂと重なる領域内において、電源線５１６０は、２つの制御信号線７１１０の間に位置し、制御信号線７１１０は、電源線５１３０と電源線５１６０との間に位置する。例えば、電源線５１３０は、電源線２１６０及び２１７０の下方から電源線１１３０の下方にわたって形成されている。例えば、電源線５１６０は平面視で第２のパワードメイン３１Ｂと重なる領域内に形成されている。例えば、電源線５１２０は、平面視で第２のパワードメイン３１Ｂと重なる領域外において、電源線５１６０の延長線上に形成されている。例えば、電源線５１２０は第２の電源パッド８２に電気的に接続されるＶＤＤ配線に相当し、電源線５１３０はＶＳＳ配線に相当し、電源線５１６０はＶＶＤＤ配線に相当する。
第２のサブ配線層２０２は、電源線６１１０と、電源線６１２０と、電源線６１６０とを含む。電源線６１１０と、電源線６１２０と、電源線６１６０とはＸ方向に延在する。例えば、電源線６１１０は電源線２１７０の下方に位置し、電源線６１６０は電源線２１６０の下方に位置する。電源線６１２０は、平面視で電源線５１２０と重なる部分を有する。絶縁層２５には、電源線５１２０と電源線６１２０とを接続するビア５１２１と、電源線５１６０と電源線６１６０とを接続するビア５１６１とが形成されている。例えば、電源線６１１０は第１の電源パッド８１に電気的に接続されるＶＤＤ配線に相当し、電源線６１２０は第２の電源パッド８２に電気的に接続されるＶＤＤ配線に相当し、電源線６１６０はＶＶＤＤ配線に相当する。
絶縁層２５には、平面視で第２のパワードメイン３１Ｂと重なる領域内において、隣り合う電源線６１１０及び６１６０の対と平面視で重なる複数の半導体層２１３が形成されている。半導体層２１３は、電源線６１１０及び６１６０に接続する。半導体層２１３上にゲート絶縁膜２１４が形成され、ゲート絶縁膜２１４上にゲート電極２１５が形成されている。ゲート絶縁膜２１４は半導体層２１３及びゲート電極２１５に接する。ゲート電極２１５は、平面視で電源線６１１０と電源線６１６０との間に位置する。絶縁層２５には、制御信号線７１１０と各ゲート電極２１５とを接続するビア７１１１が形成されている。半導体層２１３と、ゲート絶縁膜２１４と、ゲート電極２１５とが第１のスイッチトランジスタ５１に含まれる。
絶縁層２５には、隣り合う電源線６１１０及び６１２０の対と平面視で重なる複数の半導体層２２３が形成されている。なお、半導体層２２３は、平面視で第２のパワードメイン３１Ｂと重なる領域外に配置されてもよいし、領域内に配置されてもよい。半導体層２２３は、電源線６１１０及び６１２０に接続する。半導体層２２３上にゲート絶縁膜２２４が形成され、ゲート絶縁膜２２４上にゲート電極２２５が形成されている。ゲート絶縁膜２２４は半導体層２２３及びゲート電極２２５に接する。ゲート電極２２５は、平面視で電源線６１１０と電源線６１２０との間に位置する。絶縁層２５には、制御信号線７１２０と各ゲート電極２２５とを接続するビア７１２１が形成されている。半導体層２２３と、ゲート絶縁膜２２４と、ゲート電極２２５とが第２のスイッチトランジスタ５２に含まれる。
第２のチップ２０の裏面に設けられた複数のパッド２３を通じて、外部からＶＤＤの電源電位及びＶＳＳの電源電位が供給される。また、半導体装置による処理後の信号が複数のパッド２３を通じて外部に出力される。
このように構成された第１の実施形態に係る半導体装置では、スタンダードセル５６を動作させる必要のないときに、第１のスイッチトランジスタ５１がオフ状態とされる。すなわち、ゲート電極２１５に、電源線６１１０と電源線６１６０との間を非導通とする制御信号が入力される。この結果、電源線６１６０（ＶＶＤＤ配線）は第１の電源パッド８１及び第２の電源パッド８２から絶縁され、電源線６１１０（ＶＤＤ配線）から電源線６１６０（ＶＶＤＤ配線）への電源電位の供給が遮断される。
また、スタンダードセル５６を動作させようとする際には、第２のスイッチトランジスタ５２がオフ状態とされた後に、第１のスイッチトランジスタ５１がオン状態とされる。すなわち、ゲート電極２２５に、電源線６１１０と電源線６１２０との間を非導通とする制御信号が入力された後に、ゲート電極２１５に、電源線６１１０と電源線６１６０との間を導通とする制御信号が入力される。この結果、電源線６１２０（ＶＤＤ配線）が電源線６１１０（ＶＤＤ配線）から絶縁された上で、電源線６１６０（ＶＶＤＤ配線）は電源線６１１０（ＶＤＤ配線）を介して第１の電源パッド８１に電気的に接続され、電源線６１６０（ＶＶＤＤ配線）にＶＤＤの電源電位が供給される。
電源線６１６０（ＶＶＤＤ配線）にＶＤＤの電源電位が供給されると、スタンダードセル５６が動作し始める。この時、第２のスイッチトランジスタ５２がオン状態となっていると、第２のパワードメイン３１Ｂに第２の電源パッド８２からもＶＤＤの電源電位が供給され、急激な電源電位の供給に伴ってノイズが発生し、このノイズが第１のパワードメイン３１Ａに及ぶおそれがある。このような急激な電源電位の供給はラッシュカレントとよばれることがある。これに対し、本実施形態では、第２のスイッチトランジスタ５２がオフ状態となっているため、ラッシュカレントが抑制され、ノイズの発生が抑制される。
スタンダードセル５６が動作し始めた後、第２のパワードメイン３１Ｂに供給されるＶＤＤの電源電位の変動が落ち着くと、第２のスイッチトランジスタ５２がオン状態とされる。すなわち、ゲート電極２２５に、電源線６１１０と電源線６１２０との間を導通とする制御信号が入力される。この結果、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂに、安定したＶＤＤの電源電位が供給されるようになる。
このように、本実施形態によれば、動作中のドメインへのラッシュカレントに伴うノイズの影響を抑制することができる。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の変形例は、主に、第２のスイッチトランジスタのレイアウトの点で第１の実施形態と相違する。図１２は、第１の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。図１２には、主に、第１の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１２に示すように、第１の変形例では、平面視で第２のパワードメイン３１ＢのＹ方向正側及びＹ方向負側の両方に、Ｘ方向に延在する電源線６１２０が配置されている。そして、平面視で第２のパワードメイン３１Ｂと重なる領域外において、Ｙ方向で隣り合う電源線６１１０及び６１２０の対と平面視で重なる複数の半導体層２２３が形成されている。半導体層２２３上にゲート絶縁膜２２４（図１１参照）及びゲート電極２２５が形成されている。半導体層２２３と、ゲート絶縁膜２２４と、ゲート電極２２５とが第２のスイッチトランジスタ５２に含まれる。
また、平面視で第２のパワードメイン３１Ｂと重なる領域内にＸ方向に延在する複数の電源線６１１０が配置されている。平面視で第２のパワードメイン３１ＢのＸ方向正側及びＸ方向負側の両方で、これら電源線６１１０の延長線上に、Ｘ方向に延在する電源線６１２０が配置されている。そして、平面視で第２のパワードメイン３１Ｂと重なる領域外において、Ｘ方向で隣り合う電源線６１１０及び６１２０の対と平面視で重なる複数の半導体層２２３が形成されている。半導体層２２３上にゲート絶縁膜２２４（図１１参照）及びゲート電極２２５が形成されている。半導体層２２３と、ゲート絶縁膜２２４と、ゲート電極２２５とが第２のスイッチトランジスタ５２に含まれる。
平面視で第２のパワードメイン３１ＢのＸ方向正側及びＸ方向負側の両方に、Ｙ方向に延在する電源線５１２０が配置されている。電源線５１２０は平面視で複数の電源線６１２０と直交しており、電源線５１２０と、当該電源線５１２０と直交する電源線６１２０とはビア５１２１を介して接続されている。
なお、図１２の第２のスイッチトランジスタ５２において、ビア７１２１及び制御信号線７１２０等の図示が省略されている。即ち、第２のスイッチトランジスタ５２の各々において、ビア７１２１及び制御信号線７１２０等が配置される。また、図１２では図示を省略しているが、Ｙ方向で隣り合う電源線６１１０と電源線６１６０との間には第１のスイッチトランジスタ５１が接続される。
他の構成は第１の実施形態と同様である。
第１の変形例によっても第１の実施形態と同様の効果を得ることができる。
なお、第２のスイッチトランジスタ５２は、第２のパワードメイン３１ＢのＸ方向正側、Ｘ方向負側、Ｙ方向正側、Ｙ方向負側のすべてに配置されている必要はない。例えば、第２のスイッチトランジスタ５２が第２のパワードメイン３１ＢのＸ方向正側及びＸ方向負側のみに配置されていてもよい。また、第２のスイッチトランジスタ５２が第２のパワードメイン３１ＢのＹ方向正側及びＹ方向負側のみに配置されていてもよい。
また、電源線６１１０、６１２０の一部が第２のスイッチトランジスタ５２に直接接続されていなくてもよく、他の配線を介して第２のスイッチトランジスタ５２に接続されていてもよい。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第２の変形例は、主に、第２のスイッチトランジスタのレイアウトの点で第１の実施形態と相違する。図１３は、第１の実施形態の第２の変形例に係る半導体装置の平面構成を示す模式図である。図１３には、主に、第２の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１３に示すように、第２の変形例では、第１の変形例における複数の電源線６１１０のＸ方向正側の端部が互いに接続され、また、第１の変形例における複数の電源線６１１０のＸ方向負側の端部が互いに接続されている。すなわち、電源線６１１０が梯子状の平面形状を有する。電源線６１１０は、平面視で、環状の部分と、環状の部分の内側でＸ方向に延在し、環状の部分に繋がる部分とを有する。また、電源線６１１０の環状の部分の外側に、平面視で環状の電源線６１２０が配置されている。
Ｙ方向で隣り合う電源線６１１０の一部及び６１２０の一部の対と平面視で重なる半導体層２２３がＸ方向に延在するようにして形成されている。半導体層２２３上にＸ方向に延在するゲート絶縁膜２２４（図１１参照）及びゲート電極２２５が形成されている。半導体層２２３と、ゲート絶縁膜２２４と、ゲート電極２２５とが第２のスイッチトランジスタ５２に含まれる。
また、Ｘ方向で隣り合う電源線６１１０の一部及び６１２０の一部の対と平面視で重なる半導体層２２３がＹ方向に延在するようにして形成されている。半導体層２２３上にＹ方向に延在するゲート絶縁膜２２４（図１１参照）及びゲート電極２２５が形成されている。半導体層２２３と、ゲート絶縁膜２２４と、ゲート電極２２５とが第２のスイッチトランジスタ５２に含まれる。
なお、図１３の第２のスイッチトランジスタ５２において、ビア７１２１及び制御信号線７１２０等の図示が省略されている。即ち、第２のスイッチトランジスタ５２の各々において、ビア７１２１及び制御信号線７１２０等が配置される。また、図１３では図示を省略しているが、Ｙ方向で隣り合う電源線６１１０と電源線６１６０との間には第１のスイッチトランジスタ５１が接続される。
他の構成は第１の実施形態と同様である。
第２の変形例によっても第１の実施形態と同様の効果を得ることができる。
なお、電源線６１１０が環状の部分を有さずに、Ｘ方向に延在する部分と、Ｙ方向に延在する部分とを有し、Ｘ方向に延在する半導体層２２３と、Ｙ方向に延在する半導体層２２３とが配置されていてもよい。また、電源線６１２０が環状の平面形状を有さずに、Ｘ方向に延在する部分と、Ｙ方向に延在する部分とを有し、Ｘ方向に延在する半導体層２２３と、Ｙ方向に延在する半導体層２２３とが配置されていてもよい。
また、第１のスイッチトランジスタ５１に含まれる半導体層２１３、ゲート絶縁膜２１４及びゲート電極２１５がＸ方向に延在していてもよい。
（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。第３の変形例は、主に、第２の配線層２２の構成の点で第１の実施形態と相違する。図１４は、第１の実施形態の第３の変形例に係る半導体装置を示す断面図である。図１４には、主に、第３の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１４に示すように、第３の変形例では、第２の配線層２２が第２のサブ配線層２０２の下方に第３のサブ配線層２０３を更に含む。すなわち、第３のサブ配線層２０３は、第２のサブ配線層２０２よりも第１のチップ１０から離間して形成されている。第３のサブ配線層２０３は、例えば、電源線８１１０と、電源線８１２０とを含む。電源線８１１０と、電源線８１２０とはＹ方向に延在する。電源線８１１０は、平面視で電源線６１１０と重なる部分を有する。電源線８１２０は、平面視で電源線６１２０と重なる部分を有する。絶縁層２５には、電源線６１１０と電源線８１１０とを接続するビア６１１１と、電源線６１２０と電源線８１２０とを接続するビア６１２１とが形成されている。例えば、電源線８１１０は第１の電源パッド８１に電気的に接続されるＶＤＤ配線に相当し、電源線８１２０は第２の電源パッド８２に電気的に接続されるＶＤＤ配線に相当する。
絶縁層２５には、平面視で第２のパワードメイン３１Ｂと重なる領域外において、隣り合う電源線８１１０及び８１２０の対と平面視で重なる複数の半導体層２３３が形成されている。半導体層２３３は、電源線８１１０及び８１２０に接続する。半導体層２３３上にゲート絶縁膜２３４が形成され、ゲート絶縁膜２３４上にゲート電極２３５が形成されている。ゲート絶縁膜２３４は半導体層２３３及びゲート電極２３５に接する。ゲート電極２３５は、平面視で電源線８１１０と電源線８１２０との間に位置する。絶縁層２５には、制御信号線７１２０とゲート電極２３５とを接続するビア等（図示せず）が形成されている。半導体層２３３と、ゲート絶縁膜２３４と、ゲート電極２３５とが第２のスイッチトランジスタ５２に含まれる。
他の構成は第１の実施形態と同様である。
第３の変形例によっても第１の実施形態と同様の効果を得ることができる。第３の変形例によれば、より電源電位を安定させることができる。
なお、半導体層２３３、ゲート絶縁膜２３４及びゲート電極２３５が設けられていなくてもよい。
（第１の実施形態の第４の変形例）
次に、第１の実施形態の第４の変形例について説明する。第４の変形例は、主に、第２の配線層２２の構成の点で第１の実施形態と相違する。図１５は、第１の実施形態の第４の変形例に係る半導体装置に含まれる回路の一例の構成を示す回路図である。図１５には、主に、第４の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１５に示すように、第４の変形例では、第２の配線層２２が第１のサブ配線層２０１と第２のサブ配線層２０２とを含む。そして、第１のスイッチトランジスタ５１及び第３のスイッチトランジスタ５３が第１のサブ配線層２０１に配置されている。また、第２のスイッチトランジスタ５２及び第４のスイッチトランジスタ５４が第１のサブ配線層２０１及び第２のサブ配線層２０２の両方に配置されている。
このような回路構成を備えた第４の変形例によっても第１の実施形態と同様の効果を得ることができる。
（第１の実施形態の第５の変形例）
次に、第１の実施形態の第５の変形例について説明する。第５の変形例は、主に、スイッチトランジスタの構成の点で第１の実施形態と相違する。図１６及び図１７は、第１の実施形態の第５の変形例に係る半導体装置の平面構成を示す模式図である。図１６は、第１のチップ１０及び第２のチップ２０の内部構成を示し、図１７は、第２のチップ２０の内部構成を示す。図１６及び図１７には、主に、第５の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１６及び図１７に示すように、第５の変形例では、第２のサブ配線層２０２が、Ｘ方向に延在する電源線６１３０を有する。例えば、電源線６１３０はＶＳＳ配線に相当する。電源線６１３０は平面視で電源線５１３０と直交しており、電源線５１３０と、当該電源線５１３０と直交する電源線６１３０とはビア５１３１を介して接続されている。
第１のサブ配線層２０１が、Ｙ方向に延在する電源線５１７０を有する。例えば、電源線５１７０は第１の電源パッド８１に電気的に接続されるＶＤＤ配線に相当する。例えば、電源線５１７０は、電源線６１１０と直交しており、電源線５１７０と、当該電源線５１７０と直交する電源線６１１０とはビア５１７１を介して接続されている。
平面視で第２のパワードメイン３１Ｂと重なる領域内において、電源線５１６０と電源線５１７０との間に制御信号線７１１０が配置されている。半導体層２１３は、電源線６１３０よりも上方に、平面視で、電源線５１６０と、制御信号線７１１０と、電源線５１７０と重なるようにして形成されている。制御信号線７１１０の下方において、半導体層２１３上にゲート絶縁膜２１４（図１１参照）及びゲート電極２１５が形成されている。ゲート電極２１５はビア７１１１を介して制御信号線７１１０に接続されている。また、半導体層２１３は、ゲート電極２１５よりもＸ方向負側において電源線５１６０にビア５１６２を介して接続され、ゲート電極２１５よりもＸ方向正側において電源線５１７０にビア５１７２を介して接続されている。ビア５１６２は電源線５１６０の下に形成され、ビア５１７２は電源線５１７０の下に形成されている。
平面視で第２のパワードメイン３１Ｂと重なる領域外において、電源線５１２０と電源線５１７０との間に制御信号線７１２０が配置されている。半導体層２２３は、平面視で、電源線５１２０と、制御信号線７１２０と、電源線５１７０と重なるようにして形成されている。制御信号線７１２０の下方において、半導体層２２３上にゲート絶縁膜２２４（図１１参照）及びゲート電極２２５が形成されている。ゲート電極２２５はビア７１２１を介して制御信号線７１２０に接続されている。また、半導体層２２３は、ゲート電極２２５よりもＸ方向負側において電源線５１２０にビア５１２３を介して接続され、ゲート電極２２５よりもＸ方向正側において電源線５１７０にビア５１７３を介して接続されている。ビア５１２３は電源線５１２０の下に形成され、ビア５１７３は電源線５１７０の下に形成されている。
他の構成は第１の実施形態と同様である。
第５の変形例によっても第１の実施形態と同様の効果を得ることができる。
なお、第１の変形例（図１２参照）又は第２の変形例（図１３参照）のような平面構成が採用されてもよい。また、第２のサブ配線層２０２にも第１のスイッチトランジスタ５１及び第２のスイッチトランジスタ５２が形成されていてもよい。
（第１の実施形態の第６の変形例）
次に、第１の実施形態の第６の変形例について説明する。第６の変形例は、主に、第４のスイッチトランジスタを含む点で第１の実施形態と相違する。図１８は、第１の実施形態の第６の変形例に係る半導体装置の平面構成を示す模式図である。図１８には、主に、第６の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
第６の変形例に係る半導体装置は、第１のスイッチトランジスタ５１及び第２のスイッチトランジスタ５２に加えて、第４のスイッチトランジスタ５４が設けられている。
図１８に示すように、第６の変形例では、平面視で第２のパワードメイン３１ＢのＹ方向正側及びＹ方向負側の両方に、Ｘ方向に延在する電源線６２２０が配置されている。また、平面視で第２のパワードメイン３１Ｂと重なる領域内において、Ｘ方向に延在する複数の電源線６２１０が配置されている。電源線６２１０及び６２２０は第２のサブ配線層２０２に含まれる。例えば、電源線６２１０は第３の電源パッド８３に電気的に接続されるＶＳＳ配線に相当し、電源線６２２０は第４の電源パッド８４に電気的に接続されるＶＳＳ配線に相当する。そして、平面視で第２のパワードメイン３１Ｂと重なる領域外において、Ｙ方向で隣り合う電源線６２１０及び６２２０の対と平面視で重なる複数の半導体層２４３が形成されている。半導体層２４３上にゲート絶縁膜（図示せず）及びゲート電極２４５が形成されている。半導体層２４３と、ゲート絶縁膜（図示せず）と、ゲート電極２４５とが第４のスイッチトランジスタ５４に含まれる。
第１のサブ配線層２０１がＹ方向に延在する電源線５２２０を有する。例えば、電源線５２２０はＶＳＳ配線に相当する。電源線５２２０は平面視で複数の電源線６２１０と直交しており、電源線５２２０と、当該電源線５２２０と直交する電源線６２１０とはビア５２２１を介して接続されている。
なお、図１８の第２のスイッチトランジスタ５２において、ビア７１２１及び制御信号線７１２０等の図示が省略されている。即ち、第２のスイッチトランジスタ５２の各々において、ビア７１２１及び制御信号線７１２０等が配置される。図１８の第４のスイッチトランジスタ５４において、ゲート電極２４５に接続されるビア及び制御信号線等の図示が省略されている。即ち、第４のスイッチトランジスタ５４の各々において、ビア及び制御信号線等が配置される。また、図１８では図示を省略しているが、Ｙ方向で隣り合う電源線６１１０と電源線６１６０との間には第１のスイッチトランジスタ５１が接続される。
他の構成は第１の実施形態と同様である。
このように構成された第６の変形例に係る半導体装置では、スタンダードセル５６を動作させる必要のないときに、第１のスイッチトランジスタ５１がオフ状態とされる。この結果、電源線６１６０（ＶＶＤＤ配線）は第１の電源パッド８１及び第２の電源パッド８２から絶縁され、電源線６１１０（ＶＤＤ配線）から電源線６１６０（ＶＶＤＤ配線）への電源電位の供給が遮断される（図８～図１１参照）。
また、スタンダードセル５６を動作させようとする際には、第２のスイッチトランジスタ５２及び第４のスイッチトランジスタ５４がオフ状態とされた後に、第１のスイッチトランジスタ５１がオン状態とされる。すなわち、ゲート電極２２５に、電源線６１１０と電源線６１２０との間を非導通とする制御信号が入力され、ゲート電極２４５に、電源線６２１０と電源線６２２０との間を非導通とする制御信号が入力された後に、ゲート電極２１５に、電源線６１１０と電源線６１６０との間を導通とする制御信号が入力される。この結果、電源線６１２０（ＶＤＤ配線）が電源線６１１０（ＶＤＤ配線）から絶縁され、かつ電源線６２２０（ＶＳＳ配線）が電源線６２１０（ＶＳＳ配線）から絶縁された上で、電源線６１６０（ＶＶＤＤ配線）にＶＤＤの電源電位が供給される。
電源線６１６０（ＶＶＤＤ配線）にＶＤＤの電源電位が供給されると、スタンダードセル５６が動作し始める。この時、第２のスイッチトランジスタ５２及び第４のスイッチトランジスタ５４の両方がオン状態となっていると、第２のパワードメイン３１Ｂに第２の電源パッド８２からもＶＤＤの電源電位が供給され、急激な電源電位の供給に伴ってノイズが発生し、このノイズが第１のパワードメイン３１Ａに及ぶおそれがある。このような急激な電源電位の供給はラッシュカレントとよばれることがある。これに対し、本実施形態では、第２のスイッチトランジスタ５２及び第４のスイッチトランジスタ５４の両方がオフ状態となっているため、動作中のドメインへのラッシュカレントによる影響を抑制することができる。また、第２のスイッチトランジスタ５２及び第４のスイッチトランジスタ５４がオフ状態となっているため、第２のスイッチトランジスタ５２又は第４のスイッチトランジスタ５４のいずれかのみがオフ状態となっている時よりもノイズの発生を抑制することができる。
スタンダードセル５６が動作し始めた後、第２のパワードメイン３１Ｂに供給されるＶＤＤの電源電位の変動が落ち着くと、第２のスイッチトランジスタ５２及び第４のスイッチトランジスタ５４がオン状態とされる。すなわち、ゲート電極２２５に、電源線６１１０と電源線６１２０との間を導通とする制御信号が入力され、ゲート電極２４５に、電源線６２１０と電源線６２２０との間を導通とする制御信号が入力される。この結果、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂに、安定したＶＤＤの電源電位が供給されるようになる。
このように、第６の変形例によっても、ラッシュカレントに伴うノイズの発生を抑制することができる。
他の実施形態及び変形例においても、第２のスイッチトランジスタ５２に加えて第４のスイッチトランジスタ５４が設けられていてもよい。第４のスイッチトランジスタ５４が設けられていれば、第２のスイッチトランジスタ５２が設けられていなくてもよい。
また、第１のスイッチトランジスタ５１に加えて第３のスイッチトランジスタ５３が設けられていてもよい。第３のスイッチトランジスタ５３が設けられていれば、第１のスイッチトランジスタ５１が設けられていなくてもよい。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、主に、スイッチトランジスタの配置の点で第１の実施形態と相違する。図１９及び図２０は、第２の実施形態に係る半導体装置の平面構成を示す模式図である。図２１及び図２２は、第２の実施形態に係る半導体装置を示す断面図である。図１９は、主に、上層側の電源線を示し、図２０は、主に下層側の電源線を示す。図２１は、図１９及び図２０中のＹ１３－Ｙ２３線に沿った断面図に相当し、図２２は、図１９及び図２０中のＹ１４－Ｙ２４線に沿った断面図に相当する。
第２の実施形態に係る半導体装置は、単一のチップ３０から構成される。チップ３０は、基板３１と、基板３１上の配線層３６を有する。配線層３６は、絶縁層３５と、絶縁層３５内に形成された複数の電源線及びビアを含む。
チップ３０には、Ｘ方向に延在する電源線２１６０と、Ｘ方向に延在する電源線２１７０とが含まれる。例えば、電源線２１６０はＶＶＤＤ配線に相当し、電源線２１７０はＶＳＳ配線に相当する。電源線２１６０と電源線２１７０とが交互に複数組配置されていてもよい。電源線２１６０と電源線２１７０とは第２のパワードメイン３１Ｂ内に配置される。
チップ３０には、電源線２１６０及び２１７０よりもＹ方向負側に配置された、Ｘ方向に延在する電源線１１２０と、Ｘ方向に延在する電源線１１３０とが含まれる。電源線１１２０は電源線１１３０よりも電源線２１７０側に位置する。例えば、電源線１１２０は第２の電源パッド８２に電気的に接続されるＶＤＤ配線に相当し、電源線１１３０はＶＳＳ配線に相当する。
図２１及び図２２に示すように、基板３１にＸ方向に延在する複数の溝が形成され、電源線２１６０、電源線２１７０、電源線１１２０及び電源線１１３０は、これら溝内に形成されている。
図１９～図２２での図示を省略するが、第２のパワードメイン３１Ｂ内において、電源線２１６０と電源線２１７０との間に、スタンダードセル５６等の回路が接続される。
また、図１９～図２２での図示を省略するが、第２のパワードメイン３１Ｂ外に第１のパワードメイン３１Ａが配置され、第１のパワードメイン３１Ａ内において、電源線１１２０と電源線１１３０との間に、第１の駆動バッファ４１、第２の駆動バッファ４２及びこれらの制御回路等の回路が接続される。
配線層３６には、制御信号線７３１０、制御信号線７３２０、電源線５３２０、電源線５３３０及び電源線５３６０が含まれる。制御信号線７３１０、制御信号線７３２０、電源線５３２０、電源線５３３０及び電源線５３６０はＹ方向に延在する。電源線５３２０は、平面視で電源線１１２０と直交し、電源線５３３０は、平面視で電源線１１３０又は２１７０と直交し、電源線５３６０は、平面視で電源線２１６０と直交する。絶縁層３５には、電源線５３２０と電源線１１２０とを接続するビア１３２１と、電源線５３３０と電源線１１３０とを接続するビア１３３１とが形成されている。絶縁層３５には、電源線５３３０と電源線２１７０とを接続するビア２３７１と、電源線５３６０と電源線２１６０とを接続するビア２３６１とが形成されている。制御信号線７３１０は、平面視で電源線２１６０及び２１７０と直交する。
電源線２１７０の上方に電源線６３１０が形成され、電源線２１６０の上方に電源線６３６０が形成されている。電源線６３１０及び６３６０はＸ方向に延在する。絶縁層３５には、平面視で第２のパワードメイン３１Ｂと重なる領域内において、隣り合う電源線６３１０及び６３６０の対と平面視で重なる複数の半導体層２７３が形成されている。半導体層２７３下にゲート絶縁膜２７４が形成され、ゲート絶縁膜２７４下にゲート電極２７５が形成されている。ゲート絶縁膜２７４は半導体層２７３及びゲート電極２７５に接する。ゲート電極２７５は、平面視で電源線６３１０と電源線６３６０との間に位置する。絶縁層３５には、半導体層２７３と電源線６３１０とを接続するビア６３１３と、半導体層２７３と電源線６３６０とを接続するビア６３６３と、制御信号線７３１０と各ゲート電極２７５とを接続するビア７３１１とが形成されている。半導体層２７３と、ゲート絶縁膜２７４と、ゲート電極２７５とが第１のスイッチトランジスタ５１に含まれる。
平面視で電源線１１２０と電源線２１７０との間において、電源線６３１０及び６３６０と同じサブ配線層に電源線６３２０が形成されている。電源線６３２０はＸ方向に延在する。絶縁層３５には、平面視で第２のパワードメイン３１Ｂと重なる領域外において、隣り合う電源線６３１０及び６３２０の対と平面視で重なる複数の半導体層２８３が形成されている。半導体層２８３下にゲート絶縁膜２８４が形成され、ゲート絶縁膜２８４下にゲート電極２８５が形成されている。ゲート絶縁膜２８４は半導体層２８３及びゲート電極２８５に接する。ゲート電極２８５は、平面視で電源線６３１０と電源線６３２０との間に位置する。絶縁層３５には、半導体層２８３と電源線６３１０とを接続するビア６３１３と、半導体層２８３と電源線６３２０とを接続するビア６３２３と、制御信号線７３２０と各ゲート電極２８５とを接続するビア７３２１とが形成されている。半導体層２８３と、ゲート絶縁膜２８４と、ゲート電極２８５とが第２のスイッチトランジスタ５２に含まれる。
電源線５３６０と電源線６３６０との間にＹ方向に延在する電源線４３６０が形成されている。絶縁層３５には、電源線６３６０と電源線４３６０とを接続するビア４３６１と、電源線４３６０と電源線５３６０とを接続するビア５３６１とが形成されている。
電源線５３２０と電源線６３２０との間にＹ方向に延在する電源線４３２０が形成されている。絶縁層３５には、電源線６３２０と電源線４３２０とを接続するビア４３２１と、電源線４３２０と電源線５３２０とを接続するビア５３２１とが形成されている。
Ｙ方向に並ぶ複数の電源線５３３０の上方にＹ方向に延在する電源線４３３０が形成されている。電源線４３３０は、例えば電源線４３２０及び４３６０と同一のサブ配線層に形成されている。絶縁層３５には、電源線４３３０と電源線５３３０とを接続するビア５３３１が形成されている。
図１９及び図２０での図示を省略するが、電源線６３１０及び６３６０の上方にＹ方向に延在する電源線８３１０が形成されていてもよく、電源線８３１０と電源線６３１０とを接続するビア６３１１が形成されていてもよい。また、電源線６３２０の上方に電源線８３２０が形成されていてもよく、電源線８３２０と電源線６３２０とを接続するビア６３２１が形成されていてもよい。
第２の実施形態においても、スタンダードセル５６を動作させようとする際には、第２のスイッチトランジスタ５２がオフ状態とされた後に、第１のスイッチトランジスタ５１がオン状態とされる。すなわち、ゲート電極２８５に、電源線６３１０と電源線６３２０との間を非導通とする制御信号が入力された後に、ゲート電極２７５に、電源線６３１０と電源線６３６０との間を導通とする制御信号が入力される。
電源線６３６０（ＶＶＤＤ配線）にＶＤＤの電源電位が供給されると、スタンダードセル５６が動作し始める。この時、本実施形態では、第２のスイッチトランジスタ５２がオフ状態となっているため、ラッシュカレントが抑制され、ノイズの発生が抑制される。
スタンダードセル５６が動作し始めた後、第２のパワードメイン３１Ｂに供給されるＶＤＤの電源電位の変動が落ち着くと、第２のスイッチトランジスタ５２がオン状態とされる。すなわち、ゲート電極２８５に、電源線６３１０と電源線６３２０との間を導通とする制御信号が入力される。この結果、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂに、安定したＶＤＤの電源電位が供給されるようになる。
このように、本実施形態によっても、ラッシュカレントに伴うノイズの発生を抑制することができる。
ここで、スイッチトランジスタの断面構成の概要について説明する。図２３～図２５は、スイッチトランジスタの断面構成の例を示す断面図である。
図２３に示す第１の例では、絶縁層１０１中に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に半導体層１０３、ゲート絶縁膜１０４及びゲート電極１０５が設けられている。絶縁層１０１の表層部に、制御信号線１１０と、ＶＤＤ配線に相当する電源線１２０と、ＶＶＤＤ配線に相当する電源線１３０が設けられている。半導体層１０３は、チャネル１０３Ｃと、チャネル１０３Ｃを間に挟むソース１０３Ｓ及びドレイン１０３Ｄを有する。電源線１２０とソース１０３Ｓとがビア１２１を介して接続され、電源線１３０とドレイン１０３Ｄとがビア１３１を介して接続されている。下地絶縁膜１０２の下に、ＶＤＤ配線に相当する電源線１２３と、ＶＶＤＤ配線に相当する電源線１３３とが設けられている。電源線１２０と電源線１２３とがビア１２２を介して接続され、電源線１３０と電源線１３３とがビア１３２を介して接続されている。制御信号線１１０はビア１１１を介してゲート電極１０５に接続されている。
図２４に示す第２の例では、下地絶縁膜１０２にゲート絶縁膜２０４が設けられ、ゲート絶縁膜２０４の上に半導体層１０３が設けられ、ゲート絶縁膜２０４の下にゲート電極２０５が設けられている。他の構成は第１の例と同様である。
図２５に示す第３の例では、電源線１２３が半導体層１０３のソース１０３Ｓの下面に接続するように設けられ、電源線１３３が半導体層１０３のドレイン１０３Ｄの下面に接続するように設けられている。電源線１２０はビア１２１を介して電源線１２３に接続され、電源線１３０はビア１３１を介して電源線１３３に接続されている。他の構成は第１の例と同様である。
下地絶縁膜の材料は、例えば酸化シリコン、窒化シリコン、炭化シリコン、酸化窒化シリコン、酸化炭化シリコン等である。半導体層の材料は、例えばＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯ、ＺｎＳｎＯ、ＩｎＺｎＯ等である。ゲート絶縁膜の材料は、例えばＳｉＯ２、ＳｉＯｘＮｙ、ＳｉＮ、Ａｌ２Ｏ３等である。ゲート電極の材料は、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、スカンジウム等の金属である。ゲート電極の材料がグラフェン等であってもよい。
ゲート電極と半導体層との積層関係及び半導体層とＶＤＤ配線との接続関係の観点から上記の各実施形態に設けられた第１～第４のスイッチトランジスタ５１～５４を第１～第３の例に分類すると、次のようになる。すなわち、第１の実施形態、第１の実施形態の第１～第４の変形例及び第１の実施形態の第６の変形例に設けられた第１～第４のスイッチトランジスタ５１～５４は、第３の例に分類される。第１の実施形態の第５の変形例に設けられた第１～第４のスイッチトランジスタ５１～５４は、第１の例に分類される。第２の実施形態に設けられた第１～第４のスイッチトランジスタ５１～５４は、第２の例に分類される。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１０：第１のチップ
２０：第２のチップ
３１Ａ、３１Ｂ：パワードメイン
４１、４２、４３、４４：駆動バッファ
５１、５２、５３、５４：スイッチトランジスタ
５６：スタンダードセル

Claims (15)

  1. 基板と、
    前記基板の第１の面上に形成された第１の配線層と、
    前記基板の前記第１の面と対向する第２の面上に形成された第２の配線層と、
    前記第２の配線層に形成され、第１の電源電位が供給される第１の電源線と、
    前記第２の配線層に形成され、第２の電源電位が供給される第２の電源線と、
    前記第２の配線層に形成され、第３の電源電位が供給される第３の電源線と、
    前記第１の面側に形成され、前記第１の電源電位が供給される第４の電源線と、
    前記第１の面側に形成され、前記第２の電源電位が供給される第５の電源線と、
    前記第１の面側に形成され、前記第３の電源電位が供給される第６の電源線と、
    前記基板に形成され、前記第１の電源線と前記第４の電源線とを接続する第１のビアと、
    前記基板に形成され、前記第２の電源線と前記第５の電源線とを接続する第２のビアと、
    前記基板に形成され、前記第３の電源線と前記第６の電源線とを接続する第３のビアと、
    前記第１の電源線と前記第２の電源線との間に接続された第１のスイッチと、
    前記第１の電源線又は前記第３の電源線の一方上に設けられた第２のスイッチと、
    前記第５の電源線と前記第６の電源線との間に接続された第１の回路を有することを特徴とする半導体装置。
  2. 前記第２のスイッチは、前記第１の電源線上に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のスイッチは、
    電気的に前記第１の回路側の第１の端子と、
    電気的に前記第１の端子とは反対側の第２の端子と、
    を有し、
    前記第２の端子と、前記第４の電源線又は前記第６の電源線の他方との間に接続された第２の回路を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２の回路は、
    前記第１のスイッチを制御する第１の駆動バッファと、
    前記第２のスイッチを制御する第２の駆動バッファと、
    を有することを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の配線層は、
    第４の電源電位が供給される第７の電源線と、
    前記第３の電源線と前記第７の電源線との間に接続された第３のスイッチと、
    前記第１の電源線又は前記第３の電源線の他方上に設けられた第４のスイッチと、
    を有し、
    前記第１の回路は、前記第７の電源線と前記第５の電源線との間に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第２の配線層は、
    第４の電源電位が供給される第７の電源線と、
    前記第３の電源線と前記第７の電源線との間に接続された第３のスイッチと、
    前記第１の電源線又は前記第３の電源線の他方上に設けられた第４のスイッチと、
    を有し、
    前記第１の回路は、前記第７の電源線と前記第２の電源線との間に接続されており、
    前記第２のスイッチは、
    電気的に前記第１の回路側の第１の端子と、
    電気的に前記第１の端子とは反対側の第２の端子と、
    を有し、
    前記第４のスイッチは、
    電気的に前記第１の回路側の第３の端子と、
    電気的に前記第３の端子とは反対側の第４の端子と、
    を有し、
    前記第２の端子と前記第４の端子との間に接続された第２の回路を有することを特徴とする請求項１に記載の半導体装置。
  7. 前記第４のスイッチは前記第３の電源線上に設けられ、
    前記第２のスイッチは前記第１の電源線上に設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２の回路は、
    前記第１のスイッチを制御する第１の駆動バッファと、
    前記第２のスイッチを制御する第２の駆動バッファと、
    前記第３のスイッチを制御する第３の駆動バッファと、
    前記第４のスイッチを制御する第４の駆動バッファと、
    を有することを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第３の電源線は、接地電位が供給される接地配線であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記第１の電源線は、第１の配線及び第２の配線を有し、
    前記第２の電源線は、第３の配線を有し、
    前記第２のスイッチは、前記第１の配線と前記第２の配線との間に設けられ、
    前記第１のスイッチは、前記第２の配線と前記第３の配線との間に設けられる
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記第１の配線及び前記第２の配線は、平面視で第１の方向に延在し、
    複数の前記第２のスイッチが、前記第１の方向に沿って配置されている
    ことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第２の配線及び前記第３の配線は、平面視で前記第１の方向に延在し、
    前記第２の配線と前記第３の配線は、平面視で前記第１の方向とは異なる第２の方向で交互に複数配置され、
    前記第１のスイッチは、前記第２の配線と前記第３の配線との間に複数配置されている
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第３の電源線は、前記第１の配線、前記第２の配線及び前記第３の配線の上方に配置され、平面視で前記第２の方向に延在する第４の配線を有し、
    前記第１の電源線は、前記第１の配線に接続し、前記第１の配線の上方に配置され、平面視で前記第２の方向に延在する第５の配線を有し、
    前記第２の電源線は、前記第３の配線に接続し、前記第２の配線及び前記第３の配線の上方に配置され、平面視で前記第２の方向に延在する第６の配線を有し、
    前記第５の配線は、前記第２の方向に沿って、前記第６の配線の延長線上に配置されている
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１の配線は、平面視で、前記第１の回路を含む第１の領域を取り囲むように配置され、
    前記第２の配線は、平面視で、少なくとも一部が前記第１の領域と重なって配置される
    ことを特徴とする請求項１０に記載の半導体装置。
  15. 前記第２の配線層は、互いに積層された複数のサブ配線層を有し、
    前記第２のスイッチは、前記複数のサブ配線層に設けられている
    ことを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
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