JPH11102910A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11102910A JPH11102910A JP9263060A JP26306097A JPH11102910A JP H11102910 A JPH11102910 A JP H11102910A JP 9263060 A JP9263060 A JP 9263060A JP 26306097 A JP26306097 A JP 26306097A JP H11102910 A JPH11102910 A JP H11102910A
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- power supply
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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Abstract
(57)【要約】
【課題】 半導体集積回路の信号配線の自由度が電源配
線によって妨げられることを防止する。 【解決手段】 半導体集積回路（１）は、支持基板
（２）と、支持基板の上に形成され複数の第1配線が形
成された第1配線層（３）と、第1配線層の上に形成され
た回路素子形成層（４）と、回路素子形成層の上に形成
され前記回路素子に接続される複数の第２配線及び第3
配線を有する第2配線層（５）とを有し、前記第１配線
を電源配線（３１，３２）とし、前記第２配線を信号配
線（５３ａ、５３ｂ、５３ｃ）とし、前記第３配線を回
路素子に接続する電源配線（５２ａ，５２ｂ）とする。
電源幹線を第１配線層の第１配線で構成でき、第２配線
層には電源幹線を設けなくてもよく、第３配線は比較的
短くできる。
線によって妨げられることを防止する。 【解決手段】 半導体集積回路（１）は、支持基板
（２）と、支持基板の上に形成され複数の第1配線が形
成された第1配線層（３）と、第1配線層の上に形成され
た回路素子形成層（４）と、回路素子形成層の上に形成
され前記回路素子に接続される複数の第２配線及び第3
配線を有する第2配線層（５）とを有し、前記第１配線
を電源配線（３１，３２）とし、前記第２配線を信号配
線（５３ａ、５３ｂ、５３ｃ）とし、前記第３配線を回
路素子に接続する電源配線（５２ａ，５２ｂ）とする。
電源幹線を第１配線層の第１配線で構成でき、第２配線
層には電源幹線を設けなくてもよく、第３配線は比較的
短くできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にその配線構造に関する。
関し、特にその配線構造に関する。
【０００２】
【従来の技術】従来の半導体集積回路は、半導体基板の
一面にトランジスタや容量などの回路素子が形成され、
その上に電源配線及び信号配線が混在して形成され、そ
の上には保護膜が形成されている。信号配線のうち、外
部とインタフェースされるべき信号配線は、入出力回路
を介してボンディングパッドなどの信号入力／出力用の
信号パッドに結合され、また、電源配線は電源パッドに
結合され、電源パッドに外部から動作電源供給される。
従来の半導体集積回路において、前記信号パッドや電源
パッドなどの外部接続電極は、半導体基板の一面に形成
された前記表面保護膜から露出されている。
一面にトランジスタや容量などの回路素子が形成され、
その上に電源配線及び信号配線が混在して形成され、そ
の上には保護膜が形成されている。信号配線のうち、外
部とインタフェースされるべき信号配線は、入出力回路
を介してボンディングパッドなどの信号入力／出力用の
信号パッドに結合され、また、電源配線は電源パッドに
結合され、電源パッドに外部から動作電源供給される。
従来の半導体集積回路において、前記信号パッドや電源
パッドなどの外部接続電極は、半導体基板の一面に形成
された前記表面保護膜から露出されている。
【０００３】
【発明が解決しようとする課題】しかしながら、電源及
び信号用の外部接続電極を半導体集積回路の一面に設け
た従来構造では、半導体集積回路の高機能化更には高集
積化に伴って増大する傾向に有る外部接続電極の全てを
配置することができなくなると予想される。すなわち、
半導体集積回路に設けることのできる信号用外部接続電
極の数に制限ができてしまう。また、配線形成領域に電
源配線と信号配線とを一緒に混在させた場合には、全体
として信号配線の自由度が電源配線によって妨げられる
虞のあることが本発明者によって明らかにされた。
び信号用の外部接続電極を半導体集積回路の一面に設け
た従来構造では、半導体集積回路の高機能化更には高集
積化に伴って増大する傾向に有る外部接続電極の全てを
配置することができなくなると予想される。すなわち、
半導体集積回路に設けることのできる信号用外部接続電
極の数に制限ができてしまう。また、配線形成領域に電
源配線と信号配線とを一緒に混在させた場合には、全体
として信号配線の自由度が電源配線によって妨げられる
虞のあることが本発明者によって明らかにされた。
【０００４】本発明の目的は、半導体集積回路に設ける
ことのできる外部接続電極数の制限を緩和することがで
きる半導体集積回路を提供することにある。
ことのできる外部接続電極数の制限を緩和することがで
きる半導体集積回路を提供することにある。
【０００５】本発明の別の目的は、信号配線の自由度が
電源配線によって妨げられることを防止することができ
る半導体集積回路を提供することにある。
電源配線によって妨げられることを防止することができ
る半導体集積回路を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、半導体集積回路（１）は、支持
基板（２）と、前記支持基板の上に形成され複数の第1
配線（３１，３２）が形成された第1配線層（３）と、
前記第1配線層の上に形成された回路素子形成層（４）
と、前記回路素子形成層の上に形成され前記回路素子
（Ｑｎ，Ｑｐ）に接続される複数の第２配線（５３ａ，
５３ｂ，５３ｃ）及び第3配線（５２ａ，５２ｂ）を有
する第2配線層（５）とを有し、前記回路素子形成層は
同形成層を貫通して前記第1配線を第３配線に接続する
結合部（４５ａ，４５ｂ）を有し、前記支持基板は前記
第１配線に接続して当該支持基板から外部に露出する第
１外部接続電極（２１，２２）を有し、前記第２配線層
は一部の第２配線を同配線層から外部に露出させる第２
外部接続電極（５５）を有して成る。例えば、前記支持
基板をシリコン基板、前記第1配線層を前記シリコン基
板の上に形成され第１配線を有する酸化シリコン層（３
０）、前記回路素子形成層を前記酸化シリコン層の上の
形成された半導体領域（４０ｎ，４０ｐ）とすることが
できる。上記において、支持基板を省略し、前記第１外
部接続電極を前記第1配線層に設けてもよい。
基板（２）と、前記支持基板の上に形成され複数の第1
配線（３１，３２）が形成された第1配線層（３）と、
前記第1配線層の上に形成された回路素子形成層（４）
と、前記回路素子形成層の上に形成され前記回路素子
（Ｑｎ，Ｑｐ）に接続される複数の第２配線（５３ａ，
５３ｂ，５３ｃ）及び第3配線（５２ａ，５２ｂ）を有
する第2配線層（５）とを有し、前記回路素子形成層は
同形成層を貫通して前記第1配線を第３配線に接続する
結合部（４５ａ，４５ｂ）を有し、前記支持基板は前記
第１配線に接続して当該支持基板から外部に露出する第
１外部接続電極（２１，２２）を有し、前記第２配線層
は一部の第２配線を同配線層から外部に露出させる第２
外部接続電極（５５）を有して成る。例えば、前記支持
基板をシリコン基板、前記第1配線層を前記シリコン基
板の上に形成され第１配線を有する酸化シリコン層（３
０）、前記回路素子形成層を前記酸化シリコン層の上の
形成された半導体領域（４０ｎ，４０ｐ）とすることが
できる。上記において、支持基板を省略し、前記第１外
部接続電極を前記第1配線層に設けてもよい。
【０００９】上記手段によれば、半導体集積回路はその
表裏面に外部接続電極（２１，２２，５５）を有するか
ら、外部接続電極数の制限を緩和することができ、外部
接続電極数の点において、半導体集積回路の高集積化や
高機能化に寄与できる。
表裏面に外部接続電極（２１，２２，５５）を有するか
ら、外部接続電極数の制限を緩和することができ、外部
接続電極数の点において、半導体集積回路の高集積化や
高機能化に寄与できる。
【００１０】前記前記第1配線（３１，３２）を電源配
線、前記第2配線（５３ａ，５３ｂ，５３ｃ）を信号配
線とし、回路素子には第１配線から第3配線（５２ａ，
５２ｂ）を介して動作電源を供給することができる。こ
れによれば、電源幹線は第１配線層の第１配線で構成さ
れ、第３配線は回路素子の直近に配置された第１配線の
直上まで延在させ、スルーホール接続部のような結合部
（４５ａ，４５ｂ）にて第１配線に接続すればよい。従
って、第２配線層には電源幹線を設けなくてもよく、第
３配線は比較的短く配線領域に占める割合は少なくて済
む。よって、信号配線の自由度が電源配線によって妨げ
られることを防止することができる。
線、前記第2配線（５３ａ，５３ｂ，５３ｃ）を信号配
線とし、回路素子には第１配線から第3配線（５２ａ，
５２ｂ）を介して動作電源を供給することができる。こ
れによれば、電源幹線は第１配線層の第１配線で構成さ
れ、第３配線は回路素子の直近に配置された第１配線の
直上まで延在させ、スルーホール接続部のような結合部
（４５ａ，４５ｂ）にて第１配線に接続すればよい。従
って、第２配線層には電源幹線を設けなくてもよく、第
３配線は比較的短く配線領域に占める割合は少なくて済
む。よって、信号配線の自由度が電源配線によって妨げ
られることを防止することができる。
【００１１】更に前記第３配線を極力短くするとい観点
に立つと、前記第1配線は、交互に配列された、高レベ
ル側の第１電源電圧（Ｖｄｄ）を供給する第1電源配線
（３１）と、低レベル側の第２電源電圧Ｖｓｓを供給す
る第２電源配線（３２）とを有することが望ましい。
に立つと、前記第1配線は、交互に配列された、高レベ
ル側の第１電源電圧（Ｖｄｄ）を供給する第1電源配線
（３１）と、低レベル側の第２電源電圧Ｖｓｓを供給す
る第２電源配線（３２）とを有することが望ましい。
【００１２】
【発明の実施の形態】図１には本発明に係る半導体集回
路の一例縦断面図が示される。同図に示される半導体集
積回路１は、特に制限されないが、ＭＯＳ集積回路とさ
れ、支持基板２、第1配線層３、回路素子形成層４、及
び第２配線層５を有する。
路の一例縦断面図が示される。同図に示される半導体集
積回路１は、特に制限されないが、ＭＯＳ集積回路とさ
れ、支持基板２、第1配線層３、回路素子形成層４、及
び第２配線層５を有する。
【００１３】支持基板２は例えばシリコン基板である。
その他にガラスやサファイアなを採用することも可能で
ある。前記第１配線層３は前記支持基板２の上に形成さ
れた酸化シリコン層３０を主体とし、酸化シリコンによ
って相互に絶縁されたＶｄｄのような高レベル側電源用
の第１電源配線３１及びＶｓｓ（ＧＮＤ）のような低レ
ベル側電源用の第２電源配線３２が設けられている。電
源配線３１，３２は、前記支持基板２の要所に形成され
たスルーホール導電部２０を介して支持基板２を貫通
し、支持基板２の裏面に露出された電源パッド２１，２
２に接続している。電源パッド２１，２２は金属バンプ
電極によって構成してもよい。尚、スルーホール接続部
２０の周りを絶縁膜２３で覆うことができ、シリコン基
板で成る支持基板２を通じてＶｄｄとＶｓｓの電源相互
間でリークが生じないようになっている。
その他にガラスやサファイアなを採用することも可能で
ある。前記第１配線層３は前記支持基板２の上に形成さ
れた酸化シリコン層３０を主体とし、酸化シリコンによ
って相互に絶縁されたＶｄｄのような高レベル側電源用
の第１電源配線３１及びＶｓｓ（ＧＮＤ）のような低レ
ベル側電源用の第２電源配線３２が設けられている。電
源配線３１，３２は、前記支持基板２の要所に形成され
たスルーホール導電部２０を介して支持基板２を貫通
し、支持基板２の裏面に露出された電源パッド２１，２
２に接続している。電源パッド２１，２２は金属バンプ
電極によって構成してもよい。尚、スルーホール接続部
２０の周りを絶縁膜２３で覆うことができ、シリコン基
板で成る支持基板２を通じてＶｄｄとＶｓｓの電源相互
間でリークが生じないようになっている。
【００１４】前記回路素子形成領域４は、代表的に示さ
れたＭＯＳトランジスタＱｎ，Ｑｐ１，Ｑｐ２などの回
路素子が半導体領域４０に形成され、その上を層間絶縁
膜４１で覆って構成される。前記半導体領域４０は、前
記酸化シリコン層３０の上にシリコンの結晶を成長させ
て形成することができ、或いは酸化シリコン層３０の上
にシリコンなどの半導体ウェーハを貼り合わせて形成す
ることができる。
れたＭＯＳトランジスタＱｎ，Ｑｐ１，Ｑｐ２などの回
路素子が半導体領域４０に形成され、その上を層間絶縁
膜４１で覆って構成される。前記半導体領域４０は、前
記酸化シリコン層３０の上にシリコンの結晶を成長させ
て形成することができ、或いは酸化シリコン層３０の上
にシリコンなどの半導体ウェーハを貼り合わせて形成す
ることができる。
【００１５】図１において半導体領域４０はｐ型半導体
領域４０ｐとｎ型半導体領域４０ｎとを有し、相互間は
絶縁膜４１で電気的に分離されている。ｐ型半導体領域
４０ｐには前記第２電源配線３２から基板バイアス電圧
として接地電圧Ｖｓｓが与えられる。ｎ型半導体領域４
０ｎには前記第１電源配線３１から基板バイアス電圧と
して電源電圧Ｖｄｄが与えられる。前記ｐ型半導体領域
４０ｐには前記ｎチャンネル型のＭＯＳトランジスタＱ
ｎが形成され、ｎ型半導体領域４０ｎには前記ｐチャン
ネル型のＭＯＳトランジスタＱｐ１，Ｑｐ２が形成され
ている。ＭＯＳトランジスタＱｎ，Ｑｐ１，Ｑｐ２にお
いて、Ｉはゲート酸化膜、Ｇはゲート電極、Ｄはドレイ
ン電極、Ｓはソース電極である。図示はしないが、ＭＯ
Ｓトランジスタの他に、容量素子等の回路素子も半導体
領域４０に形成されている。図１において４２は酸化シ
リコンなどの絶縁膜、４３はリンガラス（ＢＰＳＧ）に
て成る絶縁膜である。
領域４０ｐとｎ型半導体領域４０ｎとを有し、相互間は
絶縁膜４１で電気的に分離されている。ｐ型半導体領域
４０ｐには前記第２電源配線３２から基板バイアス電圧
として接地電圧Ｖｓｓが与えられる。ｎ型半導体領域４
０ｎには前記第１電源配線３１から基板バイアス電圧と
して電源電圧Ｖｄｄが与えられる。前記ｐ型半導体領域
４０ｐには前記ｎチャンネル型のＭＯＳトランジスタＱ
ｎが形成され、ｎ型半導体領域４０ｎには前記ｐチャン
ネル型のＭＯＳトランジスタＱｐ１，Ｑｐ２が形成され
ている。ＭＯＳトランジスタＱｎ，Ｑｐ１，Ｑｐ２にお
いて、Ｉはゲート酸化膜、Ｇはゲート電極、Ｄはドレイ
ン電極、Ｓはソース電極である。図示はしないが、ＭＯ
Ｓトランジスタの他に、容量素子等の回路素子も半導体
領域４０に形成されている。図１において４２は酸化シ
リコンなどの絶縁膜、４３はリンガラス（ＢＰＳＧ）に
て成る絶縁膜である。
【００１６】前記第２配線層５は、特に制限されない
が、酸化シリコン絶縁膜５０によって相互に絶縁され
て、第１層目配線として代表的に示された電源配線５２
ａ，５２ｂ及び代表的に示された信号配線５３ａ，５３
ｂ，５３ｃを有し、第２層目配線として代表的に示され
た信号配線５４ａ，５４ｂを有する。
が、酸化シリコン絶縁膜５０によって相互に絶縁され
て、第１層目配線として代表的に示された電源配線５２
ａ，５２ｂ及び代表的に示された信号配線５３ａ，５３
ｂ，５３ｃを有し、第２層目配線として代表的に示され
た信号配線５４ａ，５４ｂを有する。
【００１７】図１に従えば、電源配線５２ａは、ＭＯＳ
トランジスタＱｎのソース電極Ｓに接地電圧Ｖｓｓを供
給するための配線であり、絶縁膜４３に貫通されたスル
ーホール導電部４４ａ、半導体基板４０に貫通されたス
ルーホール導電部４５ａを介して第２電源配線３２に接
続されている。前記電源配線５２ｂは、ＭＯＳトランジ
スタＱｐ２のソース電極Ｓに電源電圧Ｖｄｄを供給する
ための配線であり、絶縁膜４３に貫通されたスルーホー
ル導電部４４ｂ、半導体基板４０に貫通されたスルーホ
ール導電部４５ｂを介して第１電源配線３１に接続され
ている。前記スルーホール導電部４５ａ，４５ｂの周り
には酸化シリコンなどから成る絶縁膜４６が形成され、
ＶｄｄとＶｓｓとの電源間のリークが防止されている。
トランジスタＱｎのソース電極Ｓに接地電圧Ｖｓｓを供
給するための配線であり、絶縁膜４３に貫通されたスル
ーホール導電部４４ａ、半導体基板４０に貫通されたス
ルーホール導電部４５ａを介して第２電源配線３２に接
続されている。前記電源配線５２ｂは、ＭＯＳトランジ
スタＱｐ２のソース電極Ｓに電源電圧Ｖｄｄを供給する
ための配線であり、絶縁膜４３に貫通されたスルーホー
ル導電部４４ｂ、半導体基板４０に貫通されたスルーホ
ール導電部４５ｂを介して第１電源配線３１に接続され
ている。前記スルーホール導電部４５ａ，４５ｂの周り
には酸化シリコンなどから成る絶縁膜４６が形成され、
ＶｄｄとＶｓｓとの電源間のリークが防止されている。
【００１８】前記第２層目配線として代表的に図示され
た信号配線５４ａ，５４ｂの上にはＢＰＳＧにて成る表
面保護膜５１が形成されている。表面保護膜５１の一部
には開口が形成され、開口の直下には、所望の信号配
線、例えば５４ｂに結合された信号パッド５５が形成さ
れている。
た信号配線５４ａ，５４ｂの上にはＢＰＳＧにて成る表
面保護膜５１が形成されている。表面保護膜５１の一部
には開口が形成され、開口の直下には、所望の信号配
線、例えば５４ｂに結合された信号パッド５５が形成さ
れている。
【００１９】図１の構成において支持基板２を省略し、
図２に例示されるように、前記電源パッド２１，２２を
前記第1配線層３に設けてもよい。図２においてその他
の構成は図１と同じである。
図２に例示されるように、前記電源パッド２１，２２を
前記第1配線層３に設けてもよい。図２においてその他
の構成は図１と同じである。
【００２０】図３には前記第１配線層３に形成された前
記電源配線３１，３２のレイアウトの一例が示される。
この例では、電源配線３１及び３２は１層の配線構造を
有し、周回部分と、周回部分の中に形成された並列配置
部分とに大別される。周回部分は、例えば、半導体領域
の周縁部分に配置される入出力バッファ回路、入力バッ
ファ回路、出力バッファ回路などの動作電源供給に利用
される。並列配置部分は、電源配線３１と３２が交互配
置されている。
記電源配線３１，３２のレイアウトの一例が示される。
この例では、電源配線３１及び３２は１層の配線構造を
有し、周回部分と、周回部分の中に形成された並列配置
部分とに大別される。周回部分は、例えば、半導体領域
の周縁部分に配置される入出力バッファ回路、入力バッ
ファ回路、出力バッファ回路などの動作電源供給に利用
される。並列配置部分は、電源配線３１と３２が交互配
置されている。
【００２１】図４には並列配置部分の電源配線３１と３
２から電源を受けて動作される回路の一例が示され、図
５にはそのレイアウト構成の一例が示される。図４に示
される回路は２個のクロックドインバータ回路を直列接
続した１ビット分のシフト回路を構成する。φ、φｂは
ノンオーバラップ２相クロック信号である。Ｑ１〜Ｑ４
はｐチャンネル型のＭＯＳトランジスタ、Ｑ５〜Ｑ８は
ｎチャンネル型のＭＯＳトランジスタである。ＩＮは入
力信号、ＯＵＴは出力信号である。
２から電源を受けて動作される回路の一例が示され、図
５にはそのレイアウト構成の一例が示される。図４に示
される回路は２個のクロックドインバータ回路を直列接
続した１ビット分のシフト回路を構成する。φ、φｂは
ノンオーバラップ２相クロック信号である。Ｑ１〜Ｑ４
はｐチャンネル型のＭＯＳトランジスタ、Ｑ５〜Ｑ８は
ｎチャンネル型のＭＯＳトランジスタである。ＩＮは入
力信号、ＯＵＴは出力信号である。
【００２２】図５において、５２ｃ〜５２ｆは前記第２
配線層５に形成された電源配線、５３ｄ〜５３ｋは前記
第２配線層５に形成された信号配線、Ｇ１〜Ｇ８がゲー
ト電極を構成するポリシリコン配線である。
配線層５に形成された電源配線、５３ｄ〜５３ｋは前記
第２配線層５に形成された信号配線、Ｇ１〜Ｇ８がゲー
ト電極を構成するポリシリコン配線である。
【００２３】図５より明らかなように、ＭＯＳトランジ
スタＱ１，Ｑ２，Ｑ７，Ｑ８に動作電源Ｖｄｄ，Ｖｓｓ
を供給するために前記図１の第２配線層５に形成すべき
電源配線は、電源配線５２ｃ，５２ｄ，５２ｅ，５２ｆ
だけでよく、それら電源配線５２ｃ，５２ｄ，５２ｅ，
５２ｆは、第１配線層３に形成された直近の電源配線３
２，３１の直上まで延在させればよく、その位置で、電
源配線５２ｃ，５２ｄ，５２ｅ，５２ｆと電源配線３
１，３２とをスルーホール導電部４４ａ，４５ａ，４４
ｂ，４５ｂを介して接続すればよい。電源幹線は第１配
線層３に形成すれば充分であり、第２配線層５には電源
幹線を設けなくてもよく、第２配線層５の電源配線５２
ｃ，５２ｄ，５２ｅ，５２ｆは比較的短くて済む。この
ように第２配線層５で電源配線が配線領域に占める割合
は小さくなり、その分だけ第２配線層５には信号配線を
増やすことができる。したがって、信号配線の自由度が
電源配線によって妨げられることを防止することができ
る。
スタＱ１，Ｑ２，Ｑ７，Ｑ８に動作電源Ｖｄｄ，Ｖｓｓ
を供給するために前記図１の第２配線層５に形成すべき
電源配線は、電源配線５２ｃ，５２ｄ，５２ｅ，５２ｆ
だけでよく、それら電源配線５２ｃ，５２ｄ，５２ｅ，
５２ｆは、第１配線層３に形成された直近の電源配線３
２，３１の直上まで延在させればよく、その位置で、電
源配線５２ｃ，５２ｄ，５２ｅ，５２ｆと電源配線３
１，３２とをスルーホール導電部４４ａ，４５ａ，４４
ｂ，４５ｂを介して接続すればよい。電源幹線は第１配
線層３に形成すれば充分であり、第２配線層５には電源
幹線を設けなくてもよく、第２配線層５の電源配線５２
ｃ，５２ｄ，５２ｅ，５２ｆは比較的短くて済む。この
ように第２配線層５で電源配線が配線領域に占める割合
は小さくなり、その分だけ第２配線層５には信号配線を
増やすことができる。したがって、信号配線の自由度が
電源配線によって妨げられることを防止することができ
る。
【００２４】特に、前記第１配線層３に形成された電源
配線３０，３１は、電源電圧Ｖｄｄを供給する第1電源
配線と、接地電圧Ｖｓｓを供給する第２電源配線とを一
定間隔を置いて交互に並列配置した部分を有するから、
図５に例示されるように、第１配線層５の配線５２ｃ〜
５２ｆを極力短くすることに役立つ。
配線３０，３１は、電源電圧Ｖｄｄを供給する第1電源
配線と、接地電圧Ｖｓｓを供給する第２電源配線とを一
定間隔を置いて交互に並列配置した部分を有するから、
図５に例示されるように、第１配線層５の配線５２ｃ〜
５２ｆを極力短くすることに役立つ。
【００２５】また、半導体集積回路１は、図１に例示さ
れるように、その表面に信号パッド５５を有し、裏面に
電源パッド２１，２２を有する。このように、半導体集
積回路１の表裏面に信号パッド５５や電極パッド２１，
２２のような外部接続電極を有するから、外部接続電極
数の制限を緩和することができ、外部接続電極数の点に
おいて、半導体集積回路の高集積化や高機能化に寄与で
きる。
れるように、その表面に信号パッド５５を有し、裏面に
電源パッド２１，２２を有する。このように、半導体集
積回路１の表裏面に信号パッド５５や電極パッド２１，
２２のような外部接続電極を有するから、外部接続電極
数の制限を緩和することができ、外部接続電極数の点に
おいて、半導体集積回路の高集積化や高機能化に寄与で
きる。
【００２６】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、電源配線や信号配線はアルミニウムやタングステン
などの各種の配線材料の中から選択した材料で構成する
ことができる。また、第２配線層の配線構造は１層のゲ
ート配線と２層の金属配線を有する構造に限定されず、
適宜変更可能である。また、第１配線層に形成された電
源配線３１，３２のレイアウトは図３に限定されず、そ
の他のレイアウトに変更可能であり、例えば並列配構造
だけで構成することも可能である。さらに、第１配線層
に信号配線を含めるようにしてもよい。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例え
ば、電源配線や信号配線はアルミニウムやタングステン
などの各種の配線材料の中から選択した材料で構成する
ことができる。また、第２配線層の配線構造は１層のゲ
ート配線と２層の金属配線を有する構造に限定されず、
適宜変更可能である。また、第１配線層に形成された電
源配線３１，３２のレイアウトは図３に限定されず、そ
の他のレイアウトに変更可能であり、例えば並列配構造
だけで構成することも可能である。さらに、第１配線層
に信号配線を含めるようにしてもよい。
【００２７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
集積回路に適用した場合について説明したが、本発明
は、Ｂｉ−ＣＭＯＳ集積回路やバイポーラ集積回路など
に広く適用することができる。
なされた発明をその背景となった利用分野であるＭＯＳ
集積回路に適用した場合について説明したが、本発明
は、Ｂｉ−ＣＭＯＳ集積回路やバイポーラ集積回路など
に広く適用することができる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２９】すなわち、半導体集積回路はその表裏面に
外部接続電極を有するから、外部接続電極数の制限を緩
和することができ、外部接続電極数の点において、半導
体集積回路の高集積化や高機能化に寄与できる。
外部接続電極を有するから、外部接続電極数の制限を緩
和することができ、外部接続電極数の点において、半導
体集積回路の高集積化や高機能化に寄与できる。
【００３０】回路素子形成層の背面側に形成された第１
配線層の第１配線を電源配線とし、回路素子形成層の表
面側に形成された第２配線層の第２配線を信号配線と
し、回路素子形成層の表面側に形成された第２配線層の
第３配線を回路素子に接続する電源配線とすることによ
り、回路素子形成層の回路素子には第１配線から第３配
線を介して動作電源を供給することができる。したがっ
て、電源幹線を第１配線層の第１配線で構成でき、第３
配線は回路素子の直近に配置された第１配線の直上まで
延在させ、スルーホール接続部のような結合部にて第１
配線に接続すればよい。これにより、第２配線層には電
源幹線を設けなくてもよく、第３配線は比較的短くでき
配線領域に占める割合は少なくて済むから、信号配線の
自由度が電源配線によって妨げられることを防止するこ
とができる。
配線層の第１配線を電源配線とし、回路素子形成層の表
面側に形成された第２配線層の第２配線を信号配線と
し、回路素子形成層の表面側に形成された第２配線層の
第３配線を回路素子に接続する電源配線とすることによ
り、回路素子形成層の回路素子には第１配線から第３配
線を介して動作電源を供給することができる。したがっ
て、電源幹線を第１配線層の第１配線で構成でき、第３
配線は回路素子の直近に配置された第１配線の直上まで
延在させ、スルーホール接続部のような結合部にて第１
配線に接続すればよい。これにより、第２配線層には電
源幹線を設けなくてもよく、第３配線は比較的短くでき
配線領域に占める割合は少なくて済むから、信号配線の
自由度が電源配線によって妨げられることを防止するこ
とができる。
【図１】本発明に係る半導体集回路のデバイス構造の一
例を示す縦断面図である。
例を示す縦断面図である。
【図２】図１の構成において支持基板を省略し電源パッ
ドを第1配線層に設けた別のデバイス構造を示す縦断面
図である。
ドを第1配線層に設けた別のデバイス構造を示す縦断面
図である。
【図３】第１配線層に形成された前記電源配線のレイア
ウトの一例を示す概略平面図である。
ウトの一例を示す概略平面図である。
【図４】第１配線層に形成された並列配置部分の電源配
線から電源を受けて動作される回路の一例を示す回路図
である。
線から電源を受けて動作される回路の一例を示す回路図
である。
【図５】図４に示される回路のデバイス構造の一例を示
す平面図である。
す平面図である。
１ 半導体集積回路 ２ 支持基板 ３ 第１配線層 ４ 回路素子形成層 ５ 第２配線層 ３０ 酸化シリコン層 ３１ 第１電源配線 ３２ 第２電源配線 ２０ スルーホール導電部 ２１，２２ 電源パッド Ｑｎ，Ｑｐ ＭＯＳトランジスタ ４０ 半導体領域 ４０ｐ ｐ型半導体領域」 ４０ｎ ｎ型半導体領域 ４３ 絶縁膜 ５０ 酸化シリコン絶縁層 ５２ａ，５２ｂ 電源配線 ５３ａ，５３ｂ，５３ｃ 信号配線 ５４ａ，５４ｂ 信号配線 Ｖｓｓ 接地電圧 Ｖｄｄ電源電圧
Claims (5)
- 【請求項１】 支持基板と、前記支持基板の上に形成さ
れ複数の第1配線が形成された第1配線層と、前記第1配
線層の上に形成された回路素子形成層と、前記回路素子
形成層の上に形成され前記回路素子に接続される複数の
第２配線及び第3配線を有する第2配線層とを有し、前記
回路素子形成層は同形成層を貫通して前記第1配線を第
３配線に接続する結合部を有し、前記支持基板は前記第
１配線に接続して当該支持基板から外部に露出する第１
外部接続電極を有し、前記第２配線層は一部の第２配線
を同配線層から外部に露出させる第２外部接続電極を有
して成るものであることを特徴とする半導体集積回路。 - 【請求項２】 複数の第1配線が形成された第1配線層
と、前記第1配線層の上に形成された回路素子形成層
と、前記回路素子形成層の上に形成され前記回路素子に
接続される複数の第２配線及び第3配線を有する第2配線
層とを有し、前記回路素子形成層は同形成層を貫通して
前記第1配線を第３配線に接続する結合部を有し、前記
第1配線層は前記第１配線に接続して外部に露出する第
１外部接続電極を有し、前記第２配線層は一部の第２配
線を同配線層から外部に露出させる第２外部接続電極を
有して成るものであることを特徴とする半導体集積回
路。 - 【請求項３】 前記支持基板はシリコン基板であり、前
記第1配線層は前記シリコン基板の上に形成された酸化
シリコン層に第1配線が形成されて成り、前記回路素子
形成層は前記酸化シリコン層の上の形成された半導体領
域であることを特徴とする請求項1記載の半導体集積回
路。 - 【請求項４】 前記第1配線は電源配線であり、前記第2
配線は信号配線であり、前記第3配線は電源配線である
ことを特徴とする請求項1乃至3の何れか1項記載の半導
体集積回路。 - 【請求項５】 前記第1配線は、交互に配列された、高
レベル側の第１電源電圧を供給する第1電源配線と、低
レベル側の第２電源電圧を供給する第２電源配線とを有
して成るものであることを特徴とする請求項4記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263060A JPH11102910A (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263060A JPH11102910A (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102910A true JPH11102910A (ja) | 1999-04-13 |
Family
ID=17384303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9263060A Withdrawn JPH11102910A (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102910A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147374A (ja) * | 2006-12-08 | 2008-06-26 | Fujitsu Ltd | 半導体装置 |
| JP2012009717A (ja) * | 2010-06-26 | 2012-01-12 | Zycube:Kk | 半導体チップ及びそれを搭載した半導体モジュール |
| WO2021070367A1 (ja) * | 2019-10-11 | 2021-04-15 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021070366A1 (ja) * | 2019-10-11 | 2021-04-15 | ||
| WO2021079511A1 (ja) * | 2019-10-25 | 2021-04-29 | 株式会社ソシオネクスト | 半導体装置 |
| WO2021111604A1 (ja) * | 2019-12-05 | 2021-06-10 | 株式会社ソシオネクスト | 半導体装置 |
-
1997
- 1997-09-29 JP JP9263060A patent/JPH11102910A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147374A (ja) * | 2006-12-08 | 2008-06-26 | Fujitsu Ltd | 半導体装置 |
| JP2012009717A (ja) * | 2010-06-26 | 2012-01-12 | Zycube:Kk | 半導体チップ及びそれを搭載した半導体モジュール |
| WO2021070367A1 (ja) * | 2019-10-11 | 2021-04-15 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021070366A1 (ja) * | 2019-10-11 | 2021-04-15 | ||
| WO2021070366A1 (ja) * | 2019-10-11 | 2021-04-15 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021070367A1 (ja) * | 2019-10-11 | 2021-04-15 | ||
| US12119301B2 (en) | 2019-10-11 | 2024-10-15 | Socionext Inc. | Semiconductor device |
| WO2021079511A1 (ja) * | 2019-10-25 | 2021-04-29 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021079511A1 (ja) * | 2019-10-25 | 2021-04-29 | ||
| WO2021111604A1 (ja) * | 2019-12-05 | 2021-06-10 | 株式会社ソシオネクスト | 半導体装置 |
| JPWO2021111604A1 (ja) * | 2019-12-05 | 2021-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |