JP3179169B2 - ディジタル・アナログ混載の半導体装置 - Google Patents
ディジタル・アナログ混載の半導体装置Info
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- JP3179169B2 JP3179169B2 JP04412392A JP4412392A JP3179169B2 JP 3179169 B2 JP3179169 B2 JP 3179169B2 JP 04412392 A JP04412392 A JP 04412392A JP 4412392 A JP4412392 A JP 4412392A JP 3179169 B2 JP3179169 B2 JP 3179169B2
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Description
【０００１】
【産業上の利用分野】本発明は、コーデックのようなア
ナログ・ディジタル混載の半導体装置に関する。
ナログ・ディジタル混載の半導体装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ・ＬＳＩ等の半導体装置は、Ｐ
型又はＮ型の一方の導電型の半導体基板に他方の導電型
の島状領域が形成され、同一基板上にＮ型のＭＯＳ・ト
ランジスタとＰ型のＭＯＳ・トランジスタとが同時に形
成されている。また、ＣＭＯＳ・ＬＳＩの場合には、Ｍ
ＯＳ・トランジスタのゲート酸化膜下のチャネルが形成
される領域（バックゲート）の電位がＰ型トランジスタ
では電源（ＶＤＤ）に接続され、Ｎ型トランジスタでは
接地（ＧＮＤ）に接続されている。これはＭＯＳ・トラ
ンジスタには基板効果（バックゲート効果）があるの
で、この影響を避けるためと、ＣＭＯＳ・ＬＳＩには必
ずサイリスター接続が存在するので、サイリスター効果
によるラッチアップを避けるためである。
型又はＮ型の一方の導電型の半導体基板に他方の導電型
の島状領域が形成され、同一基板上にＮ型のＭＯＳ・ト
ランジスタとＰ型のＭＯＳ・トランジスタとが同時に形
成されている。また、ＣＭＯＳ・ＬＳＩの場合には、Ｍ
ＯＳ・トランジスタのゲート酸化膜下のチャネルが形成
される領域（バックゲート）の電位がＰ型トランジスタ
では電源（ＶＤＤ）に接続され、Ｎ型トランジスタでは
接地（ＧＮＤ）に接続されている。これはＭＯＳ・トラ
ンジスタには基板効果（バックゲート効果）があるの
で、この影響を避けるためと、ＣＭＯＳ・ＬＳＩには必
ずサイリスター接続が存在するので、サイリスター効果
によるラッチアップを避けるためである。
【０００３】また、これらの基板又は島状領域はラッチ
アップを避ける必要があることを考慮すると、できるだ
け低インピーダンスで接地又は電源に接続する必要があ
る。このため、通常、ＭＯＳ・トランジスタから数十ミ
クロン乃至数百ミクロン以内に一箇所以上の割合で低イ
ンピーダンスの接地配線又は電源配線に接続されてい
る。
アップを避ける必要があることを考慮すると、できるだ
け低インピーダンスで接地又は電源に接続する必要があ
る。このため、通常、ＭＯＳ・トランジスタから数十ミ
クロン乃至数百ミクロン以内に一箇所以上の割合で低イ
ンピーダンスの接地配線又は電源配線に接続されてい
る。
【０００４】上述したようにＣＭＯＳ・ＬＳＩでは、必
ずバックゲートをある電位に固定する必要がある。図３
は従来の半導体装置を示す平面図である。図３に示すよ
うに、従来の半導体装置であるＣＭＯＳ・ＬＳＩにおい
て、島状領域に関しては、アナログ部４１とディジタル
部４２とに分離されている。またアナログ部４１におい
ては、アナログ回路の金属層のグランドライン２３がパ
ッド２８に接続され、パッド２８が接地に接続されてい
る。更に、アナログ回路の金属層の電源ライン２４がパ
ッド２７に接続され、このパッド２７に回路の電源が供
給される。また、ディジタル部４２においては、ディジ
タル回路の金属層のグランドライン２６がパッド３０に
接続され、パッド３０が接地に接続されている。更に、
ディジタル回路の金属層の電源ライン２５がパッド２９
に接続され、このパッド２９に回路の電源が供給され
る。
ずバックゲートをある電位に固定する必要がある。図３
は従来の半導体装置を示す平面図である。図３に示すよ
うに、従来の半導体装置であるＣＭＯＳ・ＬＳＩにおい
て、島状領域に関しては、アナログ部４１とディジタル
部４２とに分離されている。またアナログ部４１におい
ては、アナログ回路の金属層のグランドライン２３がパ
ッド２８に接続され、パッド２８が接地に接続されてい
る。更に、アナログ回路の金属層の電源ライン２４がパ
ッド２７に接続され、このパッド２７に回路の電源が供
給される。また、ディジタル部４２においては、ディジ
タル回路の金属層のグランドライン２６がパッド３０に
接続され、パッド３０が接地に接続されている。更に、
ディジタル回路の金属層の電源ライン２５がパッド２９
に接続され、このパッド２９に回路の電源が供給され
る。
【０００５】ところで、ＣＭＯＳ・ＬＳＩ上にアナログ
回路とディジタル回路とを混載する場合、ディジタル部
からアナログ部へのノイズの回り込みを極力抑える必要
がある。この有効な方法として、ＬＳＩ上の電源を分離
することが考えられる。
回路とディジタル回路とを混載する場合、ディジタル部
からアナログ部へのノイズの回り込みを極力抑える必要
がある。この有効な方法として、ＬＳＩ上の電源を分離
することが考えられる。
【０００６】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓ・ＬＳＩのバックゲート電位を与える電源において、
島状領域に関してはディジタル部とアナログ部とに切り
放すことができ、これによりノイズの回り込みを抑えら
れるが、基板に関しては、切り放すことができないた
め、基板を介してのノイズの回り込みを抑えることがで
きないという問題点がある。
Ｓ・ＬＳＩのバックゲート電位を与える電源において、
島状領域に関してはディジタル部とアナログ部とに切り
放すことができ、これによりノイズの回り込みを抑えら
れるが、基板に関しては、切り放すことができないた
め、基板を介してのノイズの回り込みを抑えることがで
きないという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ＣＭＯＳ・ＬＳＩ上にディジタル回路とア
ナログ回路とを混載するとき、電源から基板を介しての
ノイズの回り込みを抑制することができるディジタル・
アナログ混載の半導体装置を提供することを目的とす
る。
のであって、ＣＭＯＳ・ＬＳＩ上にディジタル回路とア
ナログ回路とを混載するとき、電源から基板を介しての
ノイズの回り込みを抑制することができるディジタル・
アナログ混載の半導体装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明に係るディジタル
・アナログ混載の半導体装置は、同一半導体基板上にデ
ィジタル回路とアナログ回路とが設けられている半導体
装置において、前記ディジタル回路領域と前記アナログ
回路領域とに、第１の電源と及び第２の電源とをそれぞ
れ供給すると共に、前記ディジタル回路領域内の半導体
基板と前記アナログ回路領域内の半導体基板とにそれぞ
れ第３の電源を供給するように構成され、前記第１の電
源を供給する電源供給線と前記第３の電源を供給する電
源供給線とを並列に配置し、前記第３の電源を供給する
電源供給線を、前記半導体基板の導電型と逆の導電型の
ＭＯＳトランジスタの近傍で前記半導体基板に接続する
ことを特徴とする。また、本発明においては、前記ディ
ジタル回路領域内の半導体基板と前記アナログ回路領域
内の半導体基板とに、共通の第３の電源を供給するよう
に構成することができる。
・アナログ混載の半導体装置は、同一半導体基板上にデ
ィジタル回路とアナログ回路とが設けられている半導体
装置において、前記ディジタル回路領域と前記アナログ
回路領域とに、第１の電源と及び第２の電源とをそれぞ
れ供給すると共に、前記ディジタル回路領域内の半導体
基板と前記アナログ回路領域内の半導体基板とにそれぞ
れ第３の電源を供給するように構成され、前記第１の電
源を供給する電源供給線と前記第３の電源を供給する電
源供給線とを並列に配置し、前記第３の電源を供給する
電源供給線を、前記半導体基板の導電型と逆の導電型の
ＭＯＳトランジスタの近傍で前記半導体基板に接続する
ことを特徴とする。また、本発明においては、前記ディ
ジタル回路領域内の半導体基板と前記アナログ回路領域
内の半導体基板とに、共通の第３の電源を供給するよう
に構成することができる。
【０００９】
【作用】本発明においては、第２の電源が回路の電源で
ある第１の電源と電気的に非接続状態において、半導体
基板に供給されている。これにより、半導体基板に所定
の電位を与えることができると共に、半導体基板上にお
いて電気的に第１の電源と半導体基板とを分離すること
ができ、ディジタル回路からアナログ回路へのノイズの
回り込みを抑制することができる。
ある第１の電源と電気的に非接続状態において、半導体
基板に供給されている。これにより、半導体基板に所定
の電位を与えることができると共に、半導体基板上にお
いて電気的に第１の電源と半導体基板とを分離すること
ができ、ディジタル回路からアナログ回路へのノイズの
回り込みを抑制することができる。
【００１０】
【実施例】図１は、本発明の第１の実施例に係る半導体
装置を示す平面図である。本実施例は、Ｐ型半導体基板
上にＮ型島状領域（以下、Ｎウェルともいう）が設けら
れているＣＭＯＳ・ＬＳＩについてのものであり、金属
配線層は第１金属配線層４３と第２金属配線層４４との
２層からなり、第１金属配線層４３と第２金属配線層４
４とのコンタクト４５により両者が接続されて配線され
ている。本発明の実施例に係る半導体装置は島状領域に
関しては、従来技術と同様にアナログ部４１とディジタ
ル部４２とに分離されている。また、従来技術で述べた
パッド２７，２８，２９，３０、グランドライン２３，
２６及び電源ライン２４，２５に対応してパッド７，
８，１０，１１、グランドライン１，６及び電源ライン
３，５が同様に構成されている。更に、本実施例は、ア
ナログ部４１において、グランドライン１に並列にアナ
ログ回路の基板電位固定用の金属層のサブライン２が配
線され、パッド９に接続されている。このパッド９には
基板電位固定用の電源が供給される。また、ディジタル
部４２においても、グランドライン６に並列にディジタ
ル回路の基板電位固定用の金属層のサブライン４が配線
され、パッド１２に接続されている。このパッド１２に
は基板電位固定用の電源が供給される。つまりＰ型半導
体基板上にＮウェルを有するＣＭＯＳ・ＬＳＩであり、
Ｐ型半導体基板が接地に接続され、Ｎウェルを電源に接
続する構造となっている。
装置を示す平面図である。本実施例は、Ｐ型半導体基板
上にＮ型島状領域（以下、Ｎウェルともいう）が設けら
れているＣＭＯＳ・ＬＳＩについてのものであり、金属
配線層は第１金属配線層４３と第２金属配線層４４との
２層からなり、第１金属配線層４３と第２金属配線層４
４とのコンタクト４５により両者が接続されて配線され
ている。本発明の実施例に係る半導体装置は島状領域に
関しては、従来技術と同様にアナログ部４１とディジタ
ル部４２とに分離されている。また、従来技術で述べた
パッド２７，２８，２９，３０、グランドライン２３，
２６及び電源ライン２４，２５に対応してパッド７，
８，１０，１１、グランドライン１，６及び電源ライン
３，５が同様に構成されている。更に、本実施例は、ア
ナログ部４１において、グランドライン１に並列にアナ
ログ回路の基板電位固定用の金属層のサブライン２が配
線され、パッド９に接続されている。このパッド９には
基板電位固定用の電源が供給される。また、ディジタル
部４２においても、グランドライン６に並列にディジタ
ル回路の基板電位固定用の金属層のサブライン４が配線
され、パッド１２に接続されている。このパッド１２に
は基板電位固定用の電源が供給される。つまりＰ型半導
体基板上にＮウェルを有するＣＭＯＳ・ＬＳＩであり、
Ｐ型半導体基板が接地に接続され、Ｎウェルを電源に接
続する構造となっている。
【００１１】このように構成された半導体装置におい
て、従来技術で述べたようにＰ型半導体基板又はＮウェ
ルはラッチアップを考慮し、できるだけ低インピーダン
スで接地又は電源に接続する必要がある。本実施例にお
いては、グランドライン１，６に対して並列に基板電位
固定用のサブライン２，４を低インピーダンスの金属層
で配線し、Ｎ型ＭＯＳトランジスタの近傍にてＰ型半導
体基板に接続しており低インピーダンスでＰ型半導体基
板に安定した電位を与えると共に、回路の接地とＰ型半
導体基板とをＬＳＩ上にて接続せずに、回路の電源とＰ
型半導体基板とを電気的に分離している。また、この分
離された電源はＬＳＩ外部にて接続されている。
て、従来技術で述べたようにＰ型半導体基板又はＮウェ
ルはラッチアップを考慮し、できるだけ低インピーダン
スで接地又は電源に接続する必要がある。本実施例にお
いては、グランドライン１，６に対して並列に基板電位
固定用のサブライン２，４を低インピーダンスの金属層
で配線し、Ｎ型ＭＯＳトランジスタの近傍にてＰ型半導
体基板に接続しており低インピーダンスでＰ型半導体基
板に安定した電位を与えると共に、回路の接地とＰ型半
導体基板とをＬＳＩ上にて接続せずに、回路の電源とＰ
型半導体基板とを電気的に分離している。また、この分
離された電源はＬＳＩ外部にて接続されている。
【００１２】従って、Ｐ型半導体基板は回路の電源とは
電気的に分離され、安定した電位を与えてノイズの発生
が少ない基板電位固定用の電源によって接続されている
ために、Ｐ型半導体基板を介してのディジタル回路４２
からアナログ回路４１へのノイズの回り込みを抑制する
ことができる。
電気的に分離され、安定した電位を与えてノイズの発生
が少ない基板電位固定用の電源によって接続されている
ために、Ｐ型半導体基板を介してのディジタル回路４２
からアナログ回路４１へのノイズの回り込みを抑制する
ことができる。
【００１３】図２は、本発明の第２の実施例に係る半導
体装置を示す平面図である。第２の実施例においては、
第１の実施例と同様に島状領域に関してはアナログ部４
１とディジタル部４２とに分離され、金属配線層も第１
金属配線層４３と、第２金属配線層４４と、それらのコ
ンタクト４５とから形成されている。また、パッド１
８，１９，２１，２２、グランドライン１３，１７及び
電源ライン１５，１６が第１の実施例と同様に配線され
ている。更に、本実施例においては、基板電位固定用の
サブライン１４をアナログ部４１とディジタル部４２と
に配線を分けて分離せずに共通のパッド２０を使用して
いる。第１の実施例においては、アナログ回路のグラン
ド１とディジタル回路のグランド６との配線上には、Ｐ
型半導体基板とのコンタクトを有しないため、アナログ
回路とディジタル回路とのグランド１，６をＬＳＩ上に
て、電気的に完全に分離できている。このため第１の実
施例ではアナログ部４１のサブライン２の配線とディジ
タル部４２のサブライン４の配線とにおいても分けてい
るが、この効果は小さい。そこで、本実施例において
は、アナログ回路とディジタル回路との基板電位固定用
のサブライン１４の配線をパッド２０のみを使用して共
通にしている。これにより、ＬＳＩのピン数を削減する
ことができる。
体装置を示す平面図である。第２の実施例においては、
第１の実施例と同様に島状領域に関してはアナログ部４
１とディジタル部４２とに分離され、金属配線層も第１
金属配線層４３と、第２金属配線層４４と、それらのコ
ンタクト４５とから形成されている。また、パッド１
８，１９，２１，２２、グランドライン１３，１７及び
電源ライン１５，１６が第１の実施例と同様に配線され
ている。更に、本実施例においては、基板電位固定用の
サブライン１４をアナログ部４１とディジタル部４２と
に配線を分けて分離せずに共通のパッド２０を使用して
いる。第１の実施例においては、アナログ回路のグラン
ド１とディジタル回路のグランド６との配線上には、Ｐ
型半導体基板とのコンタクトを有しないため、アナログ
回路とディジタル回路とのグランド１，６をＬＳＩ上に
て、電気的に完全に分離できている。このため第１の実
施例ではアナログ部４１のサブライン２の配線とディジ
タル部４２のサブライン４の配線とにおいても分けてい
るが、この効果は小さい。そこで、本実施例において
は、アナログ回路とディジタル回路との基板電位固定用
のサブライン１４の配線をパッド２０のみを使用して共
通にしている。これにより、ＬＳＩのピン数を削減する
ことができる。
【００１４】なお、本発明の第１の実施例に係る半導体
装置はＰ型半導体基板及びＮウェルのＣＭＯＳ・ＬＳＩ
についてであったが、Ｎ型半導体基板にＰ型島状領域
（Ｐウェル）を形成したＣＭＯＳ・ＬＳＩにおいても同
様の効果が得られる。
装置はＰ型半導体基板及びＮウェルのＣＭＯＳ・ＬＳＩ
についてであったが、Ｎ型半導体基板にＰ型島状領域
（Ｐウェル）を形成したＣＭＯＳ・ＬＳＩにおいても同
様の効果が得られる。
【００１５】
【発明の効果】以上説明したように、本発明に係るディ
ジタル・アナログ混載のＣＭＯＳ・ＬＳＩは半導体基板
の電位を固定するための第２の電源が半導体基板に供給
されているため、ラッチアップに強く、基板を介しての
ノイズの回り込みが少ない。これにより、従来実現され
ていないディジタル・アナログ混載の高精度のコーデッ
クのようなＬＳＩも得ることができる。
ジタル・アナログ混載のＣＭＯＳ・ＬＳＩは半導体基板
の電位を固定するための第２の電源が半導体基板に供給
されているため、ラッチアップに強く、基板を介しての
ノイズの回り込みが少ない。これにより、従来実現され
ていないディジタル・アナログ混載の高精度のコーデッ
クのようなＬＳＩも得ることができる。
【図１】本発明の第１の実施例に係る半導体装置を示す
平面図である。
平面図である。
【図２】本発明の第２の実施例に係る半導体装置を示す
平面図である。
平面図である。
【図３】従来の半導体装置を示す平面図である。
１，６，１３，１７，２３，２６；グランドライン ２，４，１４；基板電位固定用のサブライン ３，５，１５，１６，２４，２５；電源ライン ７，８，９，１０，１１，１２，１８，１９，２０，２
１，２２，２７，２８，２９，３０；パッド ４３；第１金属配線層 ４４；第２金属配線層 ４５；第１金属配線層と第２金属配線層とのコンタクト
１，２２，２７，２８，２９，３０；パッド ４３；第１金属配線層 ４４；第２金属配線層 ４５；第１金属配線層と第２金属配線層とのコンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−214552（ＪＰ，Ａ) 特開 平３−105968（ＪＰ，Ａ) 特開 平２−9161（ＪＰ，Ａ) 特開 平２−251169（ＪＰ，Ａ) 特開 平４−251970（ＪＰ，Ａ) 実開 平２−110352（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】 同一半導体基板上にディジタル回路と
アナログ回路とが設けられている半導体装置において、 前記ディジタル回路領域と前記アナログ回路領域とに、
第１の電源と第２の電源とをそれぞれ供給すると共に、
前記ディジタル回路領域内の半導体基板と前記アナログ
回路領域内の半導体基板とにそれぞれ第３の電源を供給
するように構成され、前記第１の電源を供給する電源供
給線と前記第３の電源を供給する電源供給線とを並列に
配置し、前記第３の電源を供給する電源供給線を、前記
半導体基板の導電型と逆の導電型のＭＯＳトランジスタ
の近傍で前記半導体基板に接続することを特徴とするデ
ィジタル・アナログ混載の半導体装置。 - 【請求項２】 同一半導体基板上にディジタル回路とア
ナログ回路とが設けられている半導体装置において、 前記ディジタル回路領域と前記アナログ回路領域とに、
第１の電源と第２の電源とをそれぞれ供給すると共に、
前記ディジタル回路領域内の半導体基板と前記アナログ
回路領域内の半導体基板とに、共通の第３の電源を供給
するように構成され、前記第１の電源を供給する電源供
給線と前記第３の電源を供給する電源供給線とを並列に
配置し、前記第３の電源を供給する電源供給線を、前記
半導体基板の導電型と逆の導電型のＭＯＳトランジスタ
の近傍で前記半導体基板に接続することを特徴とする デ
ィジタル・アナログ混載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04412392A JP3179169B2 (ja) | 1992-02-28 | 1992-02-28 | ディジタル・アナログ混載の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04412392A JP3179169B2 (ja) | 1992-02-28 | 1992-02-28 | ディジタル・アナログ混載の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243512A JPH05243512A (ja) | 1993-09-21 |
| JP3179169B2 true JP3179169B2 (ja) | 2001-06-25 |
Family
ID=12682830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04412392A Expired - Lifetime JP3179169B2 (ja) | 1992-02-28 | 1992-02-28 | ディジタル・アナログ混載の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179169B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8629795B2 (en) * | 2009-09-09 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Micro-electro-mechanical systems (MEMS), systems, and operating methods thereof |
-
1992
- 1992-02-28 JP JP04412392A patent/JP3179169B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243512A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
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