JPH05335502A - 半導体集積回路装置 - Google Patents
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Abstract
(57)【要約】
【目的】 異なる複数の電源電圧でどうさするデバイス
との入出力インタ−フェ−スを容易にする入出力回路を
備えた半導体集積回路装置を提供する。 【構成】 Ｐ型半導体基板１０の各周縁部分に複数のパ
ッド１を形成し、中央部分には主論理回路部１３を形成
する。そして、周縁部分と主論理回路部との間の周辺領
域に少なくとの２つのＮウエル領域１１１、１１２を形
成して各ウエル領域には異なる電源電圧を印加するよう
にして、複数の電圧レベルのバッファを形成する。
との入出力インタ−フェ−スを容易にする入出力回路を
備えた半導体集積回路装置を提供する。 【構成】 Ｐ型半導体基板１０の各周縁部分に複数のパ
ッド１を形成し、中央部分には主論理回路部１３を形成
する。そして、周縁部分と主論理回路部との間の周辺領
域に少なくとの２つのＮウエル領域１１１、１１２を形
成して各ウエル領域には異なる電源電圧を印加するよう
にして、複数の電圧レベルのバッファを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、相補型金属絶縁膜半導
体素子（ＣＭＯＳ）構造を有する入出力回路を備えた半
導体集積回路装置に係り、とくに、異なる電源電圧で動
作するデバイスとの入出力インタ−フェ−スを容易にす
る入出力回路に関するものである。
体素子（ＣＭＯＳ）構造を有する入出力回路を備えた半
導体集積回路装置に係り、とくに、異なる電源電圧で動
作するデバイスとの入出力インタ−フェ−スを容易にす
る入出力回路に関するものである。
【０００２】
【従来の技術】今日のＩＣ、ＬＳＩなどの半導体集積回
路装置の技術の発展は、スケーリングに代表される素子
の微細化によるところが非常に大きい。これまでの１μ
ｍ以前の世代においては、電源電圧は５Ｖのままで素子
寸法のみをスケーリングすることで対処してきたが、サ
ブミクロン世代においてはこの電源電圧５Ｖの維持が不
可能となりつつある。つまりゲート酸化膜厚の縮小によ
る耐圧の減少や、ゲート長の縮小によるホットキャリア
耐圧の減少が無視できない。一方、１チップ当りの素子
数増大に伴う消費電流の増大は、携帯機器に代表される
低消費電力の要請に反し、１チップ当りの発熱量の増加
は、パッケージ技術の限界をこえる。このように素子の
立場からもまたユーザの立場からも電源電圧の低電圧化
が要請されている。ところが現実には電源電圧の、例え
ば、３Ｖへの移行はスムーズに行われていない。これは
あるシステムにおいて全てのＩＣを３Ｖ化にすることが
可能であるためと、アナログＩＣに代表される一部低電
圧化に適さないＩＣの存在のためである。このためオー
ル３Ｖのシステムに先立ち３Ｖ／５Ｖ混在のシステムは
必然的に必要とされる。本発明はこうした異なる電源電
圧を用いる集積回路間のインターフェイスに関するもの
で、特にマイコン、メモリ、汎用ロジック、ＡＳＩＣＬ
ＳＩ等電源電圧の低電源電圧化が必要とされる集積回路
に使用されるものである。
路装置の技術の発展は、スケーリングに代表される素子
の微細化によるところが非常に大きい。これまでの１μ
ｍ以前の世代においては、電源電圧は５Ｖのままで素子
寸法のみをスケーリングすることで対処してきたが、サ
ブミクロン世代においてはこの電源電圧５Ｖの維持が不
可能となりつつある。つまりゲート酸化膜厚の縮小によ
る耐圧の減少や、ゲート長の縮小によるホットキャリア
耐圧の減少が無視できない。一方、１チップ当りの素子
数増大に伴う消費電流の増大は、携帯機器に代表される
低消費電力の要請に反し、１チップ当りの発熱量の増加
は、パッケージ技術の限界をこえる。このように素子の
立場からもまたユーザの立場からも電源電圧の低電圧化
が要請されている。ところが現実には電源電圧の、例え
ば、３Ｖへの移行はスムーズに行われていない。これは
あるシステムにおいて全てのＩＣを３Ｖ化にすることが
可能であるためと、アナログＩＣに代表される一部低電
圧化に適さないＩＣの存在のためである。このためオー
ル３Ｖのシステムに先立ち３Ｖ／５Ｖ混在のシステムは
必然的に必要とされる。本発明はこうした異なる電源電
圧を用いる集積回路間のインターフェイスに関するもの
で、特にマイコン、メモリ、汎用ロジック、ＡＳＩＣＬ
ＳＩ等電源電圧の低電源電圧化が必要とされる集積回路
に使用されるものである。
【０００３】
【発明が解決しようとする課題】半導体集積回路装置に
は、このようなＣＭＯＳ回路で構成された入出力回路が
広く用いられている。しかし、入出力端子には、接地電
位０Ｖ以下もしくは電源電圧Ｖcc以上の電圧印加は許さ
れない。例えば、Ｖccを越える電圧が印加されると、Ｐ
ＭＯＳトランジスタのドレインに形成されるＰＮ接合が
順方向バイアスされ、入出力端子１から電源Ｖccに大電
流が流れてしまう。このために、入出力端子に印加され
る電圧の規格は、通常、電源電圧Ｖcc＋０．５Ｖ以下、
接地電圧０Ｖ＋０．５Ｖ以上の範囲に限られる。ＣＭＯ
Ｓ構造の集積回路の微細化、高集積化が進むに連れて、
このような制限に対応することが難しくなってきてい
る。例えば、ゲ−ト長が０．５μｍ以下のＭＯＳトラン
ジスタを用いるＣＭＯＳ−ＬＳＩでは、内部素子の電界
上昇による素子信頼性の低下を防止するために、従来用
いられてきた５Ｖの電源電圧を３Ｖ近くに低下させるこ
とが提案されている。
は、このようなＣＭＯＳ回路で構成された入出力回路が
広く用いられている。しかし、入出力端子には、接地電
位０Ｖ以下もしくは電源電圧Ｖcc以上の電圧印加は許さ
れない。例えば、Ｖccを越える電圧が印加されると、Ｐ
ＭＯＳトランジスタのドレインに形成されるＰＮ接合が
順方向バイアスされ、入出力端子１から電源Ｖccに大電
流が流れてしまう。このために、入出力端子に印加され
る電圧の規格は、通常、電源電圧Ｖcc＋０．５Ｖ以下、
接地電圧０Ｖ＋０．５Ｖ以上の範囲に限られる。ＣＭＯ
Ｓ構造の集積回路の微細化、高集積化が進むに連れて、
このような制限に対応することが難しくなってきてい
る。例えば、ゲ−ト長が０．５μｍ以下のＭＯＳトラン
ジスタを用いるＣＭＯＳ−ＬＳＩでは、内部素子の電界
上昇による素子信頼性の低下を防止するために、従来用
いられてきた５Ｖの電源電圧を３Ｖ近くに低下させるこ
とが提案されている。
【０００４】また、集積回路の入出力スイッチング時の
ノイズ発生を抑制する点からも、電源電圧の低下、すな
わち、信号振幅の低下は望ましい。しかし、ＣＭＯＳ回
路は、集積回路に単独で使用する訳では無く、多様な機
能の他のＣＭＯＳ−ＬＳＩを接続してシステムを構成す
る。そして、これらＣＭＯＳＬＳＩの全てが低い電源電
圧で動作することを前提とするわけではないので、それ
ぞれ３Ｖ及び５Ｖの電源電圧を有する複数の集積回路が
混在する場合が発生する。そのため、電源電圧３Ｖの集
積回路の入出力回路にＨレベル入力として５Ｖが印加さ
れることがあり、この場合には、前述のようにＰＮ接合
への順方向バイアスが発生するので、従来型の入出力回
路をそのまま用いる事はできない。このＰＮ接合順方向
バイアスは、場合によっては素子の破壊を引起こす。
ノイズ発生を抑制する点からも、電源電圧の低下、すな
わち、信号振幅の低下は望ましい。しかし、ＣＭＯＳ回
路は、集積回路に単独で使用する訳では無く、多様な機
能の他のＣＭＯＳ−ＬＳＩを接続してシステムを構成す
る。そして、これらＣＭＯＳＬＳＩの全てが低い電源電
圧で動作することを前提とするわけではないので、それ
ぞれ３Ｖ及び５Ｖの電源電圧を有する複数の集積回路が
混在する場合が発生する。そのため、電源電圧３Ｖの集
積回路の入出力回路にＨレベル入力として５Ｖが印加さ
れることがあり、この場合には、前述のようにＰＮ接合
への順方向バイアスが発生するので、従来型の入出力回
路をそのまま用いる事はできない。このＰＮ接合順方向
バイアスは、場合によっては素子の破壊を引起こす。
【０００５】つぎに、図１５乃至図２１を参照して、Ｐ
型シリコン半導体基板に形成された従来のマスタ−スラ
イス型半導体集積回路装置を説明する。図１５は、Ｐ型
シリコン半導体基板１０の平面図であり、図１６は、前
図に示すＲ領域を拡大した部分平面図であり、それぞれ
１つの出力バッファが形成されている２つの領域Ｒ１、
Ｒ２が含まれている。半導体基板１０の周辺に、入出力
回路に使用するＮウエル１１が形成されており、このＮ
ウエルは、各辺に沿って環状に形成されている。このＮ
ウエル１１と各辺の間には、半導体基板１０内部に形成
されている主論理回路が入出力回路を介して外部の回路
と電気的に接続するための入出力端子（パッド）１が複
数整列している。半導体基板１０は接地電位になってい
る。ゲ−ト１９は、ポリシリコンからなっている。Ｐ型
半導体基板１０上に形成されたＮウエル１１はすべて同
じ電位（例えば、５Ｖ）となっている。そのため外部か
らの複数電圧レベルに対応する信号のインターフェイス
は必要に応じてその上地であるＡｌ配線パターン１２を
用い、しかも、Ｎウエル１１内のＰＭＯＳトランジスタ
のソースのみ電位変更して対応していた。図１６は、Ｎ
ウエル１１が５Ｖにバイアスされている時の５Ｖレベル
の出力Ｚ1 と３Ｖレベルの出力Ｚ2 の２種類の出力を得
るための従来の入出力回路パターンの概略図であり、図
１７は、その３Ｖレベルの出力バッファ２の回路図であ
る。
型シリコン半導体基板に形成された従来のマスタ−スラ
イス型半導体集積回路装置を説明する。図１５は、Ｐ型
シリコン半導体基板１０の平面図であり、図１６は、前
図に示すＲ領域を拡大した部分平面図であり、それぞれ
１つの出力バッファが形成されている２つの領域Ｒ１、
Ｒ２が含まれている。半導体基板１０の周辺に、入出力
回路に使用するＮウエル１１が形成されており、このＮ
ウエルは、各辺に沿って環状に形成されている。このＮ
ウエル１１と各辺の間には、半導体基板１０内部に形成
されている主論理回路が入出力回路を介して外部の回路
と電気的に接続するための入出力端子（パッド）１が複
数整列している。半導体基板１０は接地電位になってい
る。ゲ−ト１９は、ポリシリコンからなっている。Ｐ型
半導体基板１０上に形成されたＮウエル１１はすべて同
じ電位（例えば、５Ｖ）となっている。そのため外部か
らの複数電圧レベルに対応する信号のインターフェイス
は必要に応じてその上地であるＡｌ配線パターン１２を
用い、しかも、Ｎウエル１１内のＰＭＯＳトランジスタ
のソースのみ電位変更して対応していた。図１６は、Ｎ
ウエル１１が５Ｖにバイアスされている時の５Ｖレベル
の出力Ｚ1 と３Ｖレベルの出力Ｚ2 の２種類の出力を得
るための従来の入出力回路パターンの概略図であり、図
１７は、その３Ｖレベルの出力バッファ２の回路図であ
る。
【０００６】この時ＰＭＯＳトランジスタＰ2 のソース
は３Ｖレベルの出力を得るため、３Ｖの電位でバイアス
されており、３Ｖレベル出力用入力Ａ2 がＬレベル（０
Ｖ）に変化したとき、ＰＭＯＳトランジスタＰ2 は、オ
ン状態となり、出力Ｚ2 に３Ｖの電位が得られる。しか
し、ここでＰＭＯＳトランジスタＰ2 は、他のＰＭＯＳ
トランジスタＰ1 と同じくＮウエル１１に形成されてい
るので、５Ｖのハックゲート電圧が共通に掛かってお
り、これによりスピードの劣化を招くなどトランジスタ
特性が充分発揮出来なかった。また、図２１に示すよう
な入力保護ダイオードＤ2 、Ｄ3 を内蔵した集積回路に
おいては、保護ダイオードＤ2 のカソード側がＮウエル
１１と共通しているため、もし、この集積回路が３Ｖ動
作の場合は、５Ｖレベルの入力信号は、プラス側の保護
ダイオードＤ2 を通して電流が流れてしまい、消費電源
を押さえたシステムでは使用することができなくなる。
前述の従来例では、電圧レベルの異なるトランジスタを
１つのウエル領域に形成しているので、ソ−ス電圧を変
える事でしか出力電圧レベルを変えることができないた
めにスピ−ドが劣化する。この様な入出力回路のトラン
ジスタ特性の劣化を防ぐために、図１８に示す新しいマ
スタ−スライス型半導体集積回路装置が考えられた。
は３Ｖレベルの出力を得るため、３Ｖの電位でバイアス
されており、３Ｖレベル出力用入力Ａ2 がＬレベル（０
Ｖ）に変化したとき、ＰＭＯＳトランジスタＰ2 は、オ
ン状態となり、出力Ｚ2 に３Ｖの電位が得られる。しか
し、ここでＰＭＯＳトランジスタＰ2 は、他のＰＭＯＳ
トランジスタＰ1 と同じくＮウエル１１に形成されてい
るので、５Ｖのハックゲート電圧が共通に掛かってお
り、これによりスピードの劣化を招くなどトランジスタ
特性が充分発揮出来なかった。また、図２１に示すよう
な入力保護ダイオードＤ2 、Ｄ3 を内蔵した集積回路に
おいては、保護ダイオードＤ2 のカソード側がＮウエル
１１と共通しているため、もし、この集積回路が３Ｖ動
作の場合は、５Ｖレベルの入力信号は、プラス側の保護
ダイオードＤ2 を通して電流が流れてしまい、消費電源
を押さえたシステムでは使用することができなくなる。
前述の従来例では、電圧レベルの異なるトランジスタを
１つのウエル領域に形成しているので、ソ−ス電圧を変
える事でしか出力電圧レベルを変えることができないた
めにスピ−ドが劣化する。この様な入出力回路のトラン
ジスタ特性の劣化を防ぐために、図１８に示す新しいマ
スタ−スライス型半導体集積回路装置が考えられた。
【０００７】これは、各辺に沿ってそれぞれ独立したＮ
ウエルを形成しており、隣接する辺に形成された５Ｖの
電位にある２つのＮウエル１１５と、やはり隣接する辺
に形成された３Ｖの電位にある２つのＮウエル１１６
と、ウエルによって電位を変えている。そして、入出力
回路を形成するＮウエルを５Ｖでインタ−フェイスする
辺は５Ｖに、３Ｖでインタ−フェイスする辺は３Ｖにバ
イアスすることによってバックゲ−ト効果によるスピ−
ドの劣化を防いでいる。また、１単位の入出力回路が１
つのＮウエル領域に複数単位形成されているので、図１
９に示すようにパッド１間のピッチｄは小さくなる。図
１９は、図１８の半導体集積回路装置の入出力回路領域
の１部の領域を示す平面図である。しかし、図からも分
かるように、この構造では５Ｖと３Ｖの入出力回路を形
成する場所が各辺に限定されてしまう。マスタ−スライ
ス型半導体集積回路装置にとって自由に入出力回路の配
置ができなくなることは致命的である。そこで、図２０
に示すように、１単位の入出力回路のＮウエルを各単位
ごとに別けて形成することも考えられている。図は、従
来の別のマスタ−スライス型半導体集積回路装置の図１
８に示す一部の領域に相当する領域を表わした平面図で
ある。この構造によりインタ−フェイスするレベルにそ
れぞれ専用のＮウエルをバイアスして複数レベルの信号
をインタ−フェイスすることができるようになった。
ウエルを形成しており、隣接する辺に形成された５Ｖの
電位にある２つのＮウエル１１５と、やはり隣接する辺
に形成された３Ｖの電位にある２つのＮウエル１１６
と、ウエルによって電位を変えている。そして、入出力
回路を形成するＮウエルを５Ｖでインタ−フェイスする
辺は５Ｖに、３Ｖでインタ−フェイスする辺は３Ｖにバ
イアスすることによってバックゲ−ト効果によるスピ−
ドの劣化を防いでいる。また、１単位の入出力回路が１
つのＮウエル領域に複数単位形成されているので、図１
９に示すようにパッド１間のピッチｄは小さくなる。図
１９は、図１８の半導体集積回路装置の入出力回路領域
の１部の領域を示す平面図である。しかし、図からも分
かるように、この構造では５Ｖと３Ｖの入出力回路を形
成する場所が各辺に限定されてしまう。マスタ−スライ
ス型半導体集積回路装置にとって自由に入出力回路の配
置ができなくなることは致命的である。そこで、図２０
に示すように、１単位の入出力回路のＮウエルを各単位
ごとに別けて形成することも考えられている。図は、従
来の別のマスタ−スライス型半導体集積回路装置の図１
８に示す一部の領域に相当する領域を表わした平面図で
ある。この構造によりインタ−フェイスするレベルにそ
れぞれ専用のＮウエルをバイアスして複数レベルの信号
をインタ−フェイスすることができるようになった。
【０００８】しかし、この構造では、どうしても１つの
入出力回路形成領域ごとに、一定の間隔を置かなければ
ならず、図に示すパッドピッチＤは、図１９に示すパッ
ドピッチｄより確実に大きいので、ピン数が大幅に減る
と共に、チップサイズも増大する。この様に、従来のマ
スタースライス型集積回路は、複数の電圧レベルを有す
る集積回路を混在させたシステムに用いるには十分な特
性を持った状態でのインターフェースが困難である。本
発明は、以上の事情によりなされたものであり、異なる
電源電圧を用いる集積回路などにおいて、その入出力回
路の出力バッファに対して電源電圧を越える電圧が掛か
るのを防止することを目的にしている。
入出力回路形成領域ごとに、一定の間隔を置かなければ
ならず、図に示すパッドピッチＤは、図１９に示すパッ
ドピッチｄより確実に大きいので、ピン数が大幅に減る
と共に、チップサイズも増大する。この様に、従来のマ
スタースライス型集積回路は、複数の電圧レベルを有す
る集積回路を混在させたシステムに用いるには十分な特
性を持った状態でのインターフェースが困難である。本
発明は、以上の事情によりなされたものであり、異なる
電源電圧を用いる集積回路などにおいて、その入出力回
路の出力バッファに対して電源電圧を越える電圧が掛か
るのを防止することを目的にしている。
【０００９】
【課題を解決するための手段】本発明は、半導体基板に
出力バッファを構成する電位レベルの異なる複数のＭＯ
ＳＦＥＴを予め形成しておくことに特徴がある。即ち、
本発明の半導体集積回路装置は、半導体基板と、前記半
導体基板の周縁部分に形成された複数の入出力端子と、
前記半導体基板に形成されている主論理回路と、前記入
出力端子と前記主論理回路との間に形成され、少なくと
も１つが他とは異なった電位にバイアスされている前記
半導体基板とは異なる導電型の複数のウエル領域と、一
端は前記入出力端子に接続され、他端は前記主論理回路
部に接続され、かつ、ＣＭＯＳ構造を構成する少なくと
も１つのＭＯＳＦＥＴが前記ウエル領域に形成されてい
る入出力回路とを備え、前記ウエル領域が、前記半導体
基板の各辺に沿って複数延設されていることを特徴とし
ている。前記ウエル領域は、前記半導体基板がＰ型半導
体の場合はＮ型であり、前記半導体基板がＮ型半導体の
場合はＰ型である。複数の前記ウエル領域は、前記半導
体基板の各辺毎に分離して形成することができる。前記
半導体基板の隣接する辺が構成するコ−ナ−には周辺回
路を形成し、その周辺回路に対向する前記半導体基板の
縁には、前記周辺回路の入出力端子を形成することがで
きる。
出力バッファを構成する電位レベルの異なる複数のＭＯ
ＳＦＥＴを予め形成しておくことに特徴がある。即ち、
本発明の半導体集積回路装置は、半導体基板と、前記半
導体基板の周縁部分に形成された複数の入出力端子と、
前記半導体基板に形成されている主論理回路と、前記入
出力端子と前記主論理回路との間に形成され、少なくと
も１つが他とは異なった電位にバイアスされている前記
半導体基板とは異なる導電型の複数のウエル領域と、一
端は前記入出力端子に接続され、他端は前記主論理回路
部に接続され、かつ、ＣＭＯＳ構造を構成する少なくと
も１つのＭＯＳＦＥＴが前記ウエル領域に形成されてい
る入出力回路とを備え、前記ウエル領域が、前記半導体
基板の各辺に沿って複数延設されていることを特徴とし
ている。前記ウエル領域は、前記半導体基板がＰ型半導
体の場合はＮ型であり、前記半導体基板がＮ型半導体の
場合はＰ型である。複数の前記ウエル領域は、前記半導
体基板の各辺毎に分離して形成することができる。前記
半導体基板の隣接する辺が構成するコ−ナ−には周辺回
路を形成し、その周辺回路に対向する前記半導体基板の
縁には、前記周辺回路の入出力端子を形成することがで
きる。
【００１０】前記半導体基板の各辺に対向している前記
ウエル領域は、隣接する辺の前記ウエル領域と接合して
前記半導体基板の周辺部に沿った環状を成しており、こ
の環状ウエル領域は、複数形成させることができる。前
記半導体基板及び前記ウエル領域にはそれぞれ複数のＭ
ＯＳＦＥＴが形成されている。前記半導体基板又は前記
ウエル領域のいずれかに形成されている前記ＭＯＳＦＥ
Ｔは、その少なくとも１つは、その他のＭＯＳＦＥＴと
構造が異なるようにすることができる。前記半導体基板
又は前記ウエル領域のいずれかに形成されている前記Ｍ
ＯＳＦＥＴは、その少なくとも１つのゲ−ト酸化膜の膜
厚は、その他のＭＯＳＦＥＴのゲ−ト酸化膜の膜厚とは
異なるようにすることができる。
ウエル領域は、隣接する辺の前記ウエル領域と接合して
前記半導体基板の周辺部に沿った環状を成しており、こ
の環状ウエル領域は、複数形成させることができる。前
記半導体基板及び前記ウエル領域にはそれぞれ複数のＭ
ＯＳＦＥＴが形成されている。前記半導体基板又は前記
ウエル領域のいずれかに形成されている前記ＭＯＳＦＥ
Ｔは、その少なくとも１つは、その他のＭＯＳＦＥＴと
構造が異なるようにすることができる。前記半導体基板
又は前記ウエル領域のいずれかに形成されている前記Ｍ
ＯＳＦＥＴは、その少なくとも１つのゲ−ト酸化膜の膜
厚は、その他のＭＯＳＦＥＴのゲ−ト酸化膜の膜厚とは
異なるようにすることができる。
【００１１】
【作用】電位レベルの異なるウエル領域を複数形成する
ので、半導体基板に入出力バッファを構成する電圧レベ
ルの合った電源電圧を有するトランジスタに外部電圧が
入るようになり、高圧のバックゲ−ト電圧が掛からず、
スピ−ドの劣化を招くことはない。
ので、半導体基板に入出力バッファを構成する電圧レベ
ルの合った電源電圧を有するトランジスタに外部電圧が
入るようになり、高圧のバックゲ−ト電圧が掛からず、
スピ−ドの劣化を招くことはない。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明のマスタスライス型半導体集積回
路装置が形成された半導体基板の平面図である。この実
施例では、例えば、０Ｖから５Ｖの振幅と、０Ｖから３
Ｖの振幅の２種類の電圧レベルをインターフェースでき
るゲートアレイやこれとセル等を含む主論理回路部１３
をＰ型シリコン半導体基板１０に形成する。この半導体
基板１０には、その中心部分にゲ−トアレイなどの主論
理回路部１３、周辺部分に、各縁に沿って、入出力端
子、すなわち、パッド１が整列して形成されている。そ
して、これらの部分の間には、独立したＮウエル１１
１、１１２が、基板中央部分の主論理回路部１３を囲む
ように二重の環状に設けられていて、そこに入出力回路
の一部が形成される。この様に、パッド１が形成されて
いる周縁領域の内側に、入出力回路のＮＭＯＳトランジ
スタの形成領域が形成され、さらに、その内側にＰＭＯ
Ｓトランジスタの形成領域としてＮウエル１１１がリン
グ状に形成されている。さらに、その内側には前記Ｎウ
エル１１１とは独立した形で同様にＰＭＯＳトランジス
タ形成領域としてＮウエル１１２が、前記Ｎウエル１１
１に沿ってリング状に形成されている。
する。図１は、本発明のマスタスライス型半導体集積回
路装置が形成された半導体基板の平面図である。この実
施例では、例えば、０Ｖから５Ｖの振幅と、０Ｖから３
Ｖの振幅の２種類の電圧レベルをインターフェースでき
るゲートアレイやこれとセル等を含む主論理回路部１３
をＰ型シリコン半導体基板１０に形成する。この半導体
基板１０には、その中心部分にゲ−トアレイなどの主論
理回路部１３、周辺部分に、各縁に沿って、入出力端
子、すなわち、パッド１が整列して形成されている。そ
して、これらの部分の間には、独立したＮウエル１１
１、１１２が、基板中央部分の主論理回路部１３を囲む
ように二重の環状に設けられていて、そこに入出力回路
の一部が形成される。この様に、パッド１が形成されて
いる周縁領域の内側に、入出力回路のＮＭＯＳトランジ
スタの形成領域が形成され、さらに、その内側にＰＭＯ
Ｓトランジスタの形成領域としてＮウエル１１１がリン
グ状に形成されている。さらに、その内側には前記Ｎウ
エル１１１とは独立した形で同様にＰＭＯＳトランジス
タ形成領域としてＮウエル１１２が、前記Ｎウエル１１
１に沿ってリング状に形成されている。
【００１３】半導体基板１０は端子１４によってＧＮＤ
（０Ｖ）に、Ｎウエル１１１は、端子１５によって５Ｖ
に、Ｎウエル１１２は、端子１６によって３Ｖにそれぞ
れバイアスされている。図２は、この様なウエルの構造
を持った入出力回路の概念平面図であり、図１の点線で
囲まれた領域１７を拡大した図である。０Ｖから５Ｖの
振幅を持った出力信号を得たい場合は、例えば、内部端
子ｔとパッド１の１つの出力パッドｐの間の出力バッフ
ァ構造２のように、ＰＭＯＳトランジスタを、ソースを
５Ｖとし、５ＶでバイアスされているＮウエル１１１上
に形成したバッファを利用する。この様な構成によっ
て、バックゲートの掛からない高速のバッファを形成す
ることができる。また、０Ｖから３Ｖの振幅での出力信
号を得たい場合には、例えば、内部端子ｕと出力パッド
ｑの間にある出力バッッファ構造２の様に、ＰＭＯＳト
ランジスタを３ＶでバイアスされているＮウエル１１２
で形成したバッファを利用する。さらに、入力保護ダイ
オードなどの形成もあらかじめＮウエルがそれぞれに独
立しているため、それぞれの入力信号に合わせて、それ
ぞれのＮウエル上で形成すれば良いので設計が非常に容
易になる。
（０Ｖ）に、Ｎウエル１１１は、端子１５によって５Ｖ
に、Ｎウエル１１２は、端子１６によって３Ｖにそれぞ
れバイアスされている。図２は、この様なウエルの構造
を持った入出力回路の概念平面図であり、図１の点線で
囲まれた領域１７を拡大した図である。０Ｖから５Ｖの
振幅を持った出力信号を得たい場合は、例えば、内部端
子ｔとパッド１の１つの出力パッドｐの間の出力バッフ
ァ構造２のように、ＰＭＯＳトランジスタを、ソースを
５Ｖとし、５ＶでバイアスされているＮウエル１１１上
に形成したバッファを利用する。この様な構成によっ
て、バックゲートの掛からない高速のバッファを形成す
ることができる。また、０Ｖから３Ｖの振幅での出力信
号を得たい場合には、例えば、内部端子ｕと出力パッド
ｑの間にある出力バッッファ構造２の様に、ＰＭＯＳト
ランジスタを３ＶでバイアスされているＮウエル１１２
で形成したバッファを利用する。さらに、入力保護ダイ
オードなどの形成もあらかじめＮウエルがそれぞれに独
立しているため、それぞれの入力信号に合わせて、それ
ぞれのＮウエル上で形成すれば良いので設計が非常に容
易になる。
【００１４】図３は、図１に記載された半導体基板１０
の点線で囲まれた領域１７内のさらに２つのバッファが
形成されている部分の半導体基板の拡大平面図である。
各素子は、Ａｌ配線１２とこの配線と半導体基板に形成
されたこれら素子のゲ−ト、ソ−ス、ドレインなどの領
域とのコンタクトによって出力バッファを構成する。入
力端子Ａ1 、Ａ2 は、例えば、図２に示す内部端子ｕ、
ｔに対応し、出力端子Ｚ1 、Ｚ2 はパッドｑ、ｐに対応
する。図４は、前記出力バッファ２の等価回路を示して
いる。図の右側の出力バッファのＰＭＯＳトランジスタ
は、５Ｖ電位のＮウエル１１１に形成されているトラン
ジスタＰ２を用い、左側の出力バッファのＰＭＯＳトラ
ンジスタは、３Ｖ電位のＮウエル１１２に形成されてい
るトランジスタＰ１を用いているので、図に示すように
バックゲ−トが掛かることはない。また、この実施例で
は、ウエルは、各辺に沿って環状に繋がっているので、
ウエルのどこか少なくとも１箇所電源に接続すれば、ど
の場所でも電位を取ることができる。図３に示すゲ−ト
１９は、いずれもポリシリコンから構成されている。
の点線で囲まれた領域１７内のさらに２つのバッファが
形成されている部分の半導体基板の拡大平面図である。
各素子は、Ａｌ配線１２とこの配線と半導体基板に形成
されたこれら素子のゲ−ト、ソ−ス、ドレインなどの領
域とのコンタクトによって出力バッファを構成する。入
力端子Ａ1 、Ａ2 は、例えば、図２に示す内部端子ｕ、
ｔに対応し、出力端子Ｚ1 、Ｚ2 はパッドｑ、ｐに対応
する。図４は、前記出力バッファ２の等価回路を示して
いる。図の右側の出力バッファのＰＭＯＳトランジスタ
は、５Ｖ電位のＮウエル１１１に形成されているトラン
ジスタＰ２を用い、左側の出力バッファのＰＭＯＳトラ
ンジスタは、３Ｖ電位のＮウエル１１２に形成されてい
るトランジスタＰ１を用いているので、図に示すように
バックゲ−トが掛かることはない。また、この実施例で
は、ウエルは、各辺に沿って環状に繋がっているので、
ウエルのどこか少なくとも１箇所電源に接続すれば、ど
の場所でも電位を取ることができる。図３に示すゲ−ト
１９は、いずれもポリシリコンから構成されている。
【００１５】次に、図５を参照して第２の実施例を説明
する。この図も基板にＮウエル領域を形成するものであ
り、図１と同様にそれぞれ独立したＮウエル１１３、１
１４、１１５を環状に、基板の周辺のパッドに沿って、
基板中央部を囲む様に二重に形成しているが、ここで
は、Ｐ型シリコン基板１０にＮウエルを基板の各辺ごと
に独立させた形で形成し、各辺それぞれでまた違った電
圧レベルでのインターフェースを可能としている。これ
はさらに多くの電圧レベルのインターフェースに有効で
ある。上辺及び右辺のウエル領域のうち、外側のＮウエ
ル１１３は、５Ｖの電位レベルを有し、内側のＮウエル
１１４は、３Ｖの電位レベルを有している。また、左辺
及び下辺のウエル領域のうち、外側のＮウエル１１４
は、３Ｖの電位レベルを有し、内側のＮウエル１１５
は、２Ｖの電位レベルを有している。この様に、各辺ご
とにウエル領域を分離させると、各ウエルは、任意の電
位レベルに設定することができる。以上の例では、Ｎウ
エル領域１１を二重の環状に形成したが、これを三重、
四重あるいはそれ以上にして多数の電圧レベルのバッフ
ァが得られるようにすることも可能である。
する。この図も基板にＮウエル領域を形成するものであ
り、図１と同様にそれぞれ独立したＮウエル１１３、１
１４、１１５を環状に、基板の周辺のパッドに沿って、
基板中央部を囲む様に二重に形成しているが、ここで
は、Ｐ型シリコン基板１０にＮウエルを基板の各辺ごと
に独立させた形で形成し、各辺それぞれでまた違った電
圧レベルでのインターフェースを可能としている。これ
はさらに多くの電圧レベルのインターフェースに有効で
ある。上辺及び右辺のウエル領域のうち、外側のＮウエ
ル１１３は、５Ｖの電位レベルを有し、内側のＮウエル
１１４は、３Ｖの電位レベルを有している。また、左辺
及び下辺のウエル領域のうち、外側のＮウエル１１４
は、３Ｖの電位レベルを有し、内側のＮウエル１１５
は、２Ｖの電位レベルを有している。この様に、各辺ご
とにウエル領域を分離させると、各ウエルは、任意の電
位レベルに設定することができる。以上の例では、Ｎウ
エル領域１１を二重の環状に形成したが、これを三重、
四重あるいはそれ以上にして多数の電圧レベルのバッフ
ァが得られるようにすることも可能である。
【００１６】次に、図６を参照して基板にＮ型シリコン
半導体基板を使用した第３の実施例を説明する。半導体
基板２０の周縁部分のパッド１の領域と中央部分の主論
理回路部の間に二重の環状にＰウエル領域２１を形成す
る。ここでは、例えば、０Ｖから−５Ｖの振幅と、０Ｖ
から−３Ｖの振幅の２種類の電圧レベルをインターフェ
ースできるゲートアレイやこれとセル等を含む主論理回
路部１３をＮ型シリコン半導体基板２０に形成する。こ
の半導体基板２０には、主論理回路部１３と各縁に沿っ
てパッド１が整列して形成されている部分の間に、独立
したＰウエル２１１、２１２が設けられていて、そこに
入出力回路の一部が形成される。この様に、パッド１が
形成されている周縁領域の内側に、入出力回路のＰＭＯ
Ｓトランジスタの形成領域が形成され、さらに、その内
側にＮＭＯＳトランジスタの形成領域としてＰウエル２
１１がリング状に形成されている。さらに、その内側に
は前記Ｐウエル２１１とは独立した形で同様にＮＭＯＳ
トランジスタ形成領域としてＰウエル１１２が前記Ｐウ
エル２１１に沿ってリング状に形成されている。
半導体基板を使用した第３の実施例を説明する。半導体
基板２０の周縁部分のパッド１の領域と中央部分の主論
理回路部の間に二重の環状にＰウエル領域２１を形成す
る。ここでは、例えば、０Ｖから−５Ｖの振幅と、０Ｖ
から−３Ｖの振幅の２種類の電圧レベルをインターフェ
ースできるゲートアレイやこれとセル等を含む主論理回
路部１３をＮ型シリコン半導体基板２０に形成する。こ
の半導体基板２０には、主論理回路部１３と各縁に沿っ
てパッド１が整列して形成されている部分の間に、独立
したＰウエル２１１、２１２が設けられていて、そこに
入出力回路の一部が形成される。この様に、パッド１が
形成されている周縁領域の内側に、入出力回路のＰＭＯ
Ｓトランジスタの形成領域が形成され、さらに、その内
側にＮＭＯＳトランジスタの形成領域としてＰウエル２
１１がリング状に形成されている。さらに、その内側に
は前記Ｐウエル２１１とは独立した形で同様にＮＭＯＳ
トランジスタ形成領域としてＰウエル１１２が前記Ｐウ
エル２１１に沿ってリング状に形成されている。
【００１７】半導体基板２０は、ＧＮＤ（０Ｖ）に、Ｐ
ウエル２１１は、−５Ｖに、Ｐウエル２１２は、−３Ｖ
にそれぞれバイアスされている。この様な構成による作
用効果は、図１のマスタスライス型半導体集積回路装置
と同じである。このＮ型半導体基板を用いた場合でも、
ウエル領域を三重、四重あるいはそれ以上にして多数の
電圧レベルのバッファが得られるようにすることが可能
である。さらに、Ｐウエルを半導体基板の各辺ごとに独
立させた形で形成し、各辺それぞれで違った電圧レベル
でのインターフェースを可能としている。
ウエル２１１は、−５Ｖに、Ｐウエル２１２は、−３Ｖ
にそれぞれバイアスされている。この様な構成による作
用効果は、図１のマスタスライス型半導体集積回路装置
と同じである。このＮ型半導体基板を用いた場合でも、
ウエル領域を三重、四重あるいはそれ以上にして多数の
電圧レベルのバッファが得られるようにすることが可能
である。さらに、Ｐウエルを半導体基板の各辺ごとに独
立させた形で形成し、各辺それぞれで違った電圧レベル
でのインターフェースを可能としている。
【００１８】次ぎに、図７を参照して第４の実施例を説
明する。図は、マスタスライス型半導体集積回路装置が
形成された半導体基板の平面図である。この半導体基板
の各辺に形成されたウエル領域は、いずれも１繋がりに
環状になっているので、図１と同様にウエルのどこか少
なくとも一か所電源電圧に接続すれば良く、半導体集積
回路装置の高集積化に役立つものである。この実施例の
特徴は、環状のＮウエルを３重に形成したことにある。
そして、例えば、０Ｖから５Ｖの振幅、０Ｖから３Ｖの
振幅及び０Ｖから２Ｖの振幅の３種類の電圧レベルをイ
ンタ−フェイスできるゲ−トアレイなどを含む主論理回
路部１３をＰ型シリコン半導体基板１０に形成する。こ
の半導体基板１０には、中心部に主論理回路部、周縁部
分に、各縁に沿って入出力端子、即ち、パッド１が整列
して形成されている。そして、これらの部分の間には、
独立したＮウエル１１１、１１２、１１６が順に外側か
ら環状に形成されていて、そこに入出力回路の一部が形
成される。整列しているパッド１と外側の環状のＮウエ
ル１１１との間の領域には、入出力回路のＮＭＯＳトラ
ンジスタの形成領域が形成されており、このトランジス
タは、前記Ｎウエル領域のＰＭＯＳトランジスタと入出
力回路を構成する。半導体基板１０は、端子１４によっ
てＧＮＤ（０Ｖ）に、Ｎウエル１１１は、端子１５によ
って５Ｖに、Ｎウエル１１２は、端子１６によって３Ｖ
に、Ｎウエル１１６は、端子１８によって２Ｖにそれぞ
れバイアスされており、この様に各ウエルは、その電位
レベルを任意に設定することができる。
明する。図は、マスタスライス型半導体集積回路装置が
形成された半導体基板の平面図である。この半導体基板
の各辺に形成されたウエル領域は、いずれも１繋がりに
環状になっているので、図１と同様にウエルのどこか少
なくとも一か所電源電圧に接続すれば良く、半導体集積
回路装置の高集積化に役立つものである。この実施例の
特徴は、環状のＮウエルを３重に形成したことにある。
そして、例えば、０Ｖから５Ｖの振幅、０Ｖから３Ｖの
振幅及び０Ｖから２Ｖの振幅の３種類の電圧レベルをイ
ンタ−フェイスできるゲ−トアレイなどを含む主論理回
路部１３をＰ型シリコン半導体基板１０に形成する。こ
の半導体基板１０には、中心部に主論理回路部、周縁部
分に、各縁に沿って入出力端子、即ち、パッド１が整列
して形成されている。そして、これらの部分の間には、
独立したＮウエル１１１、１１２、１１６が順に外側か
ら環状に形成されていて、そこに入出力回路の一部が形
成される。整列しているパッド１と外側の環状のＮウエ
ル１１１との間の領域には、入出力回路のＮＭＯＳトラ
ンジスタの形成領域が形成されており、このトランジス
タは、前記Ｎウエル領域のＰＭＯＳトランジスタと入出
力回路を構成する。半導体基板１０は、端子１４によっ
てＧＮＤ（０Ｖ）に、Ｎウエル１１１は、端子１５によ
って５Ｖに、Ｎウエル１１２は、端子１６によって３Ｖ
に、Ｎウエル１１６は、端子１８によって２Ｖにそれぞ
れバイアスされており、この様に各ウエルは、その電位
レベルを任意に設定することができる。
【００１９】次に、図８を参照して第５の実施例を説明
する。図は、マスタスライス型半導体集積回路装置が形
成された半導体基板の平面図である。この半導体基板の
各辺のウエル領域は、図５と同様に、それぞれ独立した
形で形成し、各辺でそれぞれ違った電位レベルでのイン
タ−フェイスを可能にしている。電位レベルの同じウエ
ル同士は、適宜配線により接続している。上辺及び右辺
のウエル領域のうち、外側のＮウエル１１３は、５Ｖの
電位レベルを有し、中間のＮウエル１１４は、３Ｖの電
位レベルを有し、内側のＮウエル領域１１５は、２Ｖの
電位レベルを有している。また、左辺及び下辺のウエル
領域のうち、外側のＮウエル１１４は、３Ｖの電位レベ
ルを有し、中間のＮウエル１１５は、２Ｖの電位レベル
を有し、内側のＮウエル領域１１７は、１Ｖの電位レベ
ルを有している。この様に、各辺ごとにウエル領域を分
離させると、各ウエルは、任意の電位レベルに設定する
ことができる。
する。図は、マスタスライス型半導体集積回路装置が形
成された半導体基板の平面図である。この半導体基板の
各辺のウエル領域は、図５と同様に、それぞれ独立した
形で形成し、各辺でそれぞれ違った電位レベルでのイン
タ−フェイスを可能にしている。電位レベルの同じウエ
ル同士は、適宜配線により接続している。上辺及び右辺
のウエル領域のうち、外側のＮウエル１１３は、５Ｖの
電位レベルを有し、中間のＮウエル１１４は、３Ｖの電
位レベルを有し、内側のＮウエル領域１１５は、２Ｖの
電位レベルを有している。また、左辺及び下辺のウエル
領域のうち、外側のＮウエル１１４は、３Ｖの電位レベ
ルを有し、中間のＮウエル１１５は、２Ｖの電位レベル
を有し、内側のＮウエル領域１１７は、１Ｖの電位レベ
ルを有している。この様に、各辺ごとにウエル領域を分
離させると、各ウエルは、任意の電位レベルに設定する
ことができる。
【００２０】次に、図９乃至図１１を参照して本発明の
半導体基板のコ−ナ−の利用について説明する。図は、
いずれも半導体基板の角部の平面図である。従来、半導
体基板のコ−ナ−は、デッドスペ−スになることが多
い。図５や図８に示すように、ウエル領域を各辺ごとに
独立させると、このコ−ナ−は、有効に利用することが
できる。図９のように、下辺のウエル領域１１を可能な
限りコ−ナ−部まで延長させると、その分下辺のパッド
１の数は増加する。増加した下辺のパッドａ1 、ａ2 、
ａ3 は、どのウエルのトランジスタとも接続が可能であ
るので、任意の電位レベルに対応した入出力回路の端子
として利用することができる。このコ−ナ−には、左辺
のウエルが延長してきても作用的に全く同じである。図
１０のコ−ナ−部分へは、左辺と下辺のウエルが延長
し、これらが接近している。この構造では、ウエルの位
置によってコ−ナ−に入り込む長さが異なるので、各辺
の最端部のパッドｂ1 、ｂ3 は、外側のＮウエル１１４
にしか対応しない。したがって、この端子では、電位レ
ベルを選択することは出来ない。また最端部から２番目
のパッドｂ2 、ｂ4 は、２つのウエルとしか対応出来な
い。この様に図１０の構成では、パッドの位置によっ
て、電位レベルの選択に制約がある。図１１の場合は、
コ−ナ−のパッドを入出力回路の端子には用いない。そ
して、コ−ナ−のスペ−スには、発信回路やアナログ回
路などの集積回路の周辺回路１９を効率的に配置する。
したがって、コ−ア−部分のパッドｃ1 、ｃ2 、ｃ3 、
ｃ4 は、この周辺回路の入出力端子に使用する。
半導体基板のコ−ナ−の利用について説明する。図は、
いずれも半導体基板の角部の平面図である。従来、半導
体基板のコ−ナ−は、デッドスペ−スになることが多
い。図５や図８に示すように、ウエル領域を各辺ごとに
独立させると、このコ−ナ−は、有効に利用することが
できる。図９のように、下辺のウエル領域１１を可能な
限りコ−ナ−部まで延長させると、その分下辺のパッド
１の数は増加する。増加した下辺のパッドａ1 、ａ2 、
ａ3 は、どのウエルのトランジスタとも接続が可能であ
るので、任意の電位レベルに対応した入出力回路の端子
として利用することができる。このコ−ナ−には、左辺
のウエルが延長してきても作用的に全く同じである。図
１０のコ−ナ−部分へは、左辺と下辺のウエルが延長
し、これらが接近している。この構造では、ウエルの位
置によってコ−ナ−に入り込む長さが異なるので、各辺
の最端部のパッドｂ1 、ｂ3 は、外側のＮウエル１１４
にしか対応しない。したがって、この端子では、電位レ
ベルを選択することは出来ない。また最端部から２番目
のパッドｂ2 、ｂ4 は、２つのウエルとしか対応出来な
い。この様に図１０の構成では、パッドの位置によっ
て、電位レベルの選択に制約がある。図１１の場合は、
コ−ナ−のパッドを入出力回路の端子には用いない。そ
して、コ−ナ−のスペ−スには、発信回路やアナログ回
路などの集積回路の周辺回路１９を効率的に配置する。
したがって、コ−ア−部分のパッドｃ1 、ｃ2 、ｃ3 、
ｃ4 は、この周辺回路の入出力端子に使用する。
【００２１】次に、図１２乃至図１４を参照して本発明
のトランジスタの構造を説明する。図は、いずれも半導
体基板１０のパッド１を含む入出力回路領域の部分を示
す断面図である。半導体基板１０には、入出力回路を構
成するために選択される複数のＮＭＯＳトランジスタ２
２が形成されている。ゲ−ト１９は、いずれもポリシリ
コンから構成されている。また、Ｎウエル１１１、１１
２にも入出力回路構成するために選択される複数のＰＭ
ＯＳトランジスタ２３、２４が形成されている。これら
トランジスタは、各領域ごとにそれぞれ１０数個程度形
成されている。図１２は、ＮＭＯＳトランジスタ、ＰＭ
ＯＳトランジスタ共同じ構造のトランジスタを用いてい
る。例えば、すべて５Ｖプロセスのトランジスタを用い
ている。この例では、３Ｖレベルの出力バッファであっ
ても５Ｖプロセスのトランジスタを用いるので、トラン
ジスタ特性を十分発揮させることができず、若干信号ス
ピ−ドが劣化することがある。
のトランジスタの構造を説明する。図は、いずれも半導
体基板１０のパッド１を含む入出力回路領域の部分を示
す断面図である。半導体基板１０には、入出力回路を構
成するために選択される複数のＮＭＯＳトランジスタ２
２が形成されている。ゲ−ト１９は、いずれもポリシリ
コンから構成されている。また、Ｎウエル１１１、１１
２にも入出力回路構成するために選択される複数のＰＭ
ＯＳトランジスタ２３、２４が形成されている。これら
トランジスタは、各領域ごとにそれぞれ１０数個程度形
成されている。図１２は、ＮＭＯＳトランジスタ、ＰＭ
ＯＳトランジスタ共同じ構造のトランジスタを用いてい
る。例えば、すべて５Ｖプロセスのトランジスタを用い
ている。この例では、３Ｖレベルの出力バッファであっ
ても５Ｖプロセスのトランジスタを用いるので、トラン
ジスタ特性を十分発揮させることができず、若干信号ス
ピ−ドが劣化することがある。
【００２２】図１３は、例えば、Ｎウエル１１２には５
ＶプロセスのＰＭＯＳトランジスタ２４１を形成し、Ｎ
ウエル１１１には、３ＶプロセスのＰＭＯＳトランジス
タ２３１を形成する。半導体基板１０には、２種類の構
造のことなるＮＭＯＳトランジスタ２２１、２２２を形
成する。この様にウエルごとにトランジスタの種類を変
えるので、例えば、３Ｖレベルの出力バッファに３Ｖプ
ロセスのトランジスタを用いることができ、スピ−ド劣
化を改善するなどトランジスタ特性を向上させる。例え
ば、３Ｖプロセスのトランジスタは、そのゲ−ト酸化膜
の膜厚が、５Ｖプロセスのトランジスタのゲ−ト酸化膜
の膜厚より薄いなど、プロセス上の違いがあるが、ウエ
ルごとに特性を変えれば良いので、製造上では、比較的
容易に対応することができる。図において、斜線の付い
たゲ−ト１９を有するトランジスタ２２１、２３１が薄
いゲ−ト酸化膜を有するトランジスタである。
ＶプロセスのＰＭＯＳトランジスタ２４１を形成し、Ｎ
ウエル１１１には、３ＶプロセスのＰＭＯＳトランジス
タ２３１を形成する。半導体基板１０には、２種類の構
造のことなるＮＭＯＳトランジスタ２２１、２２２を形
成する。この様にウエルごとにトランジスタの種類を変
えるので、例えば、３Ｖレベルの出力バッファに３Ｖプ
ロセスのトランジスタを用いることができ、スピ−ド劣
化を改善するなどトランジスタ特性を向上させる。例え
ば、３Ｖプロセスのトランジスタは、そのゲ−ト酸化膜
の膜厚が、５Ｖプロセスのトランジスタのゲ−ト酸化膜
の膜厚より薄いなど、プロセス上の違いがあるが、ウエ
ルごとに特性を変えれば良いので、製造上では、比較的
容易に対応することができる。図において、斜線の付い
たゲ−ト１９を有するトランジスタ２２１、２３１が薄
いゲ−ト酸化膜を有するトランジスタである。
【００２３】図１４では、半導体基板１０や各領域１１
１、１１２ごとに構造の異なる複数のトランジスタを用
いる。例えば、Ｎウエル１１１には、３ＶプロセスのＰ
ＭＯＳトランジスタ２３１及び５ＶプロセスのＰＭＯＳ
トランジスタ２３２が形成されている。また、Ｎウエル
１１２には、同じく３ＶプロセスのＰＭＯＳトランジス
タ２４１及び５ＶプロセスのＰＭＯＳトランジスタ２４
２を形成する。半導体基板１０には、３ＶプロセスのＮ
ＭＯＳトランジスタ２２１及び５ＶプロセスのＮＭＯＳ
トランジスタ２２２を形成する。この様に、半導体基板
及び各ウエルは、ともにトランジスタの種類を変えるの
で、例えば、３Ｖレベルの出力バッファに３Ｖプロセス
のトランジスタを用いることができ、スピ−ド劣化を改
善するなどトランジスタ特性を向上させる。１つのウエ
ル領域内においてもトランジスタの種類を変えるので製
造工程が前述の方法より複雑になるが、１つのウエル内
でゲ−ト酸化膜の膜厚の異なるトランジスタを形成する
ことは不可能では無く、また、入出力回路の電位レベル
に合った最適化されたトランジスタをより容易に選択す
ることが可能になる。
１、１１２ごとに構造の異なる複数のトランジスタを用
いる。例えば、Ｎウエル１１１には、３ＶプロセスのＰ
ＭＯＳトランジスタ２３１及び５ＶプロセスのＰＭＯＳ
トランジスタ２３２が形成されている。また、Ｎウエル
１１２には、同じく３ＶプロセスのＰＭＯＳトランジス
タ２４１及び５ＶプロセスのＰＭＯＳトランジスタ２４
２を形成する。半導体基板１０には、３ＶプロセスのＮ
ＭＯＳトランジスタ２２１及び５ＶプロセスのＮＭＯＳ
トランジスタ２２２を形成する。この様に、半導体基板
及び各ウエルは、ともにトランジスタの種類を変えるの
で、例えば、３Ｖレベルの出力バッファに３Ｖプロセス
のトランジスタを用いることができ、スピ−ド劣化を改
善するなどトランジスタ特性を向上させる。１つのウエ
ル領域内においてもトランジスタの種類を変えるので製
造工程が前述の方法より複雑になるが、１つのウエル内
でゲ−ト酸化膜の膜厚の異なるトランジスタを形成する
ことは不可能では無く、また、入出力回路の電位レベル
に合った最適化されたトランジスタをより容易に選択す
ることが可能になる。
【００２４】本発明により入出力端子に、半導体集積回
路装置の電源電圧を越える電圧の印加が許容され、異な
る電源電圧の集積回路相互の信号を接続する事が可能に
なる。具体的には、信号レベルを定めた規格案（JEDEC
STANDARD 8-1、1984) で必要とされる条件、すなわち、
３．３Ｖの電源電圧で動作し、信号入力として最大４．
８Ｖの電圧を許容するＣＭＯＳＬＳＩが実現できる。ま
た、第１の実施例において、実際のスイッチング時は、
３．３Ｖで動作するので低ノイズになる。高インピ−ダ
ンス入力状態は、自ずと判別できるので、外部からのコ
ントロ−ル信号は必要ない。
路装置の電源電圧を越える電圧の印加が許容され、異な
る電源電圧の集積回路相互の信号を接続する事が可能に
なる。具体的には、信号レベルを定めた規格案（JEDEC
STANDARD 8-1、1984) で必要とされる条件、すなわち、
３．３Ｖの電源電圧で動作し、信号入力として最大４．
８Ｖの電圧を許容するＣＭＯＳＬＳＩが実現できる。ま
た、第１の実施例において、実際のスイッチング時は、
３．３Ｖで動作するので低ノイズになる。高インピ−ダ
ンス入力状態は、自ずと判別できるので、外部からのコ
ントロ−ル信号は必要ない。
【００２５】さらに、パッド１と５Ｖにバイアスされた
Ｎウエル１１１と３ＶにバイアスされているＮウエル１
１２は、パッドのならびに沿って、基板中央部の主論理
回路部を囲むように形成しているので、常にこのパッド
に並んで配置されており、どのパッドを入出力端子とし
て用いた場合でも、その入出力バッファの形成は、その
用途が、例えば、３Ｖ用であっても５Ｖ用であっても、
その隣にあるパッドに影響することなく容易にバッファ
を形成することができ、３Ｖ、５Ｖに関係なく制約のな
い自由な端子配置を実現している。その結果各電圧レベ
ルによる端子配置の制限のないマスタースライス型半導
体集積回路装置を実現することができる。 本発明は、
シリコン半導体に限らず、ＧａＡｓなど他の既存の半導
体にも適用することができる。
Ｎウエル１１１と３ＶにバイアスされているＮウエル１
１２は、パッドのならびに沿って、基板中央部の主論理
回路部を囲むように形成しているので、常にこのパッド
に並んで配置されており、どのパッドを入出力端子とし
て用いた場合でも、その入出力バッファの形成は、その
用途が、例えば、３Ｖ用であっても５Ｖ用であっても、
その隣にあるパッドに影響することなく容易にバッファ
を形成することができ、３Ｖ、５Ｖに関係なく制約のな
い自由な端子配置を実現している。その結果各電圧レベ
ルによる端子配置の制限のないマスタースライス型半導
体集積回路装置を実現することができる。 本発明は、
シリコン半導体に限らず、ＧａＡｓなど他の既存の半導
体にも適用することができる。
【００２６】
【発明の効果】本発明は、以上のような構成により、入
出力端子の配置の制限がなく自由な入出力回路の配置が
行われながら、複数の電圧レベルをスピ−ドが低下する
こと無くインタ−フェイスするマスタ−スライス型半導
体集積回路装置を提供することができる。
出力端子の配置の制限がなく自由な入出力回路の配置が
行われながら、複数の電圧レベルをスピ−ドが低下する
こと無くインタ−フェイスするマスタ−スライス型半導
体集積回路装置を提供することができる。
【図１】本発明の第１の実施例の半導体集積回路装置の
平面図。
平面図。
【図２】図１の半導体集積回路装置の入出力回路部分の
概略回路図。
概略回路図。
【図３】図１の半導体基板の出力バッファ部分の平面
図。
図。
【図４】図２の等価回路図。
【図５】第２の実施例の半導体集積回路装置の平面図。
【図６】第３の実施例の半導体集積回路装置の平面図。
【図７】第４の実施例の半導体集積回路装置の平面図。
【図８】第５の実施例の半導体集積回路装置の平面図。
【図９】本発明の半導体基板コ−ナ−を示す部分平面
図。
図。
【図１０】本発明の半導体基板コ−ナ−を示す部分平面
図。
図。
【図１１】本発明の半導体基板コ−ナ−を示す部分平面
図。
図。
【図１２】本発明のトランジスタの配置を示す部分平面
図。
図。
【図１３】本発明のトランジスタの配置を示す部分平面
図。
図。
【図１４】本発明のトランジスタの配置を示す部分平面
図。
図。
【図１５】従来の半導体集積回路装置の平面図。
【図１６】図１５の出力バッファ部分の平面図。
【図１７】図１６の等価回路図。
【図１８】従来の半導体集積回路装置の平面図。
【図１９】図１８の部分平面図。
【図２０】従来の半導体集積回路装置の部分平面図。
【図２１】従来の入力保護ダイオ−ド付きの入力バッフ
ァ回路図。
ァ回路図。
１ 入出力端子（パッド） ２ 出力バッファ １０ Ｐ型半導体基板 １１、１１１、１１２、１１３、１１４、１１５、１１
６、１１７ Ｎウエル １２ Ａｌ配線 １３ 主論理回路部 １４、１５、１６、１８ 端子 １７ 半導体基板の入出力回路領域 １９ ゲ−ト ２０ Ｎ型半導体基板 ２１、２１１、２１２ Ｐウエル ２２ ＮＭＯＳトランジスタ ２３、２４ ＰＭＯＳトランジスタ ２２１ ３ＶプロセスのＮＭＯＳトランジスタ ２２２ ５ＶプロセスのＮＭＯＳトランジスタ ２３１、２４１ ３ＶプロセスのＰＭＯＳトランジスタ ２３２、２４２ ５ＶプロセスのＰＭＯＳトランジスタ
６、１１７ Ｎウエル １２ Ａｌ配線 １３ 主論理回路部 １４、１５、１６、１８ 端子 １７ 半導体基板の入出力回路領域 １９ ゲ−ト ２０ Ｎ型半導体基板 ２１、２１１、２１２ Ｐウエル ２２ ＮＭＯＳトランジスタ ２３、２４ ＰＭＯＳトランジスタ ２２１ ３ＶプロセスのＮＭＯＳトランジスタ ２２２ ５ＶプロセスのＮＭＯＳトランジスタ ２３１、２４１ ３ＶプロセスのＰＭＯＳトランジスタ ２３２、２４２ ５ＶプロセスのＰＭＯＳトランジスタ
フロントページの続き (72)発明者 森 敏明 神奈川県川崎市幸区堀川町580番１号 東 芝半導体システム技術センタ−内 (72)発明者 酒井 泉 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板の周縁部分に形成されている複数の入出
力端子と、 前記半導体基板に形成されている主論理回路部と、 前記入出力端子と前記主論理回路部との間に形成され、
少なくとも１つが他とは異なった電位にバイアスされて
いる前記半導体基板とは異なる導電型の複数のウエル領
域と、 一端は前記入出力端子に接続され、他端は前記主論理回
路部に接続され、かつＣＭＯＳ構造を構成する少なくと
も１つのＭＯＳＦＥＴが前記ウエル領域に形成されてい
る入出力回路とを備え、 前記ウエル領域が、それぞれ前記半導体基板の各辺に沿
って延設されていることを特徴とする半導体集積回路装
置。 - 【請求項２】 前記ウエル領域は、前記半導体基板がＰ
型半導体の場合はＮ型であり、前記半導体基板がＮ型半
導体の場合はＰ型であることを特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項３】 複数の前記ウエル領域は、前記半導体基
板の各辺毎に分離して形成されていることを特徴とする
請求項１又は請求項２に記載の半導体集積回路装置 - 【請求項４】 前記半導体基板の隣接する辺が構成する
コ−ナ−には、周辺回路を形成し、その周辺回路に対向
する前記半導体基板の縁部には、前記周辺回路の入出力
端子を形成することを特徴とする請求項３に記載の半導
体集積回路装置。 - 【請求項５】 前記半導体基板の各辺に対向している前
記ウエル領域は、隣接する辺の前記ウエル領域と接合し
て前記半導体基板の周辺部に沿った環状を成しており、
この環状ウエル領域は、複数形成されていることを特徴
とする請求項１又は請求項２に記載の半導体集積回路装
置。 - 【請求項６】 前記半導体基板及び前記ウエル領域には
それぞれ複数のＭＯＳＦＥＴが形成されていることを特
徴とする請求項１乃至請求項５のいずれかに記載の半導
体集積回路装置。 - 【請求項７】 前記半導体基板又は前記ウエル領域のい
ずれかに形成されている前記ＭＯＳＦＥＴは、その少な
くとも１つは、その他のＭＯＳＦＥＴと構造が異なって
いることを特徴とする請求項６に記載の半導体集積回路
装置。 - 【請求項８】 前記半導体基板又は前記ウエル領域のい
ずれかに形成されている前記ＭＯＳＦＥＴは、その少な
くとも１つのゲ−ト酸化膜の膜厚は、その他のＭＯＳＦ
ＥＴのゲ−ト酸化膜の膜厚とは異なっていることを特徴
とする請求項７に記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35362692A JP3228583B2 (ja) | 1992-03-31 | 1992-12-14 | 半導体集積回路装置 |
| US08/039,666 US5347150A (en) | 1992-03-31 | 1993-03-30 | Semiconductor input/output circuits operating at different power supply voltages |
| KR1019930005052A KR970004454B1 (ko) | 1992-03-31 | 1993-03-30 | 반도체 집적 회로 장치 |
| EP93105341A EP0563921B1 (en) | 1992-03-31 | 1993-03-31 | Semiconductor integrated circuit device |
| DE69327357T DE69327357T2 (de) | 1992-03-31 | 1993-03-31 | Integrierte Halbleiterschaltungsanordnung |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-105957 | 1992-03-31 | ||
| JP10595792 | 1992-03-31 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335502A true JPH05335502A (ja) | 1993-12-17 |
| JP3228583B2 JP3228583B2 (ja) | 2001-11-12 |
Family
ID=26446179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| US (1) | US5347150A (ja) |
| EP (1) | EP0563921B1 (ja) |
| JP (1) | JP3228583B2 (ja) |
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| DE (1) | DE69327357T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027314A (ja) * | 2005-07-14 | 2007-02-01 | Nec Electronics Corp | 半導体集積回路装置 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| US5691218A (en) * | 1993-07-01 | 1997-11-25 | Lsi Logic Corporation | Method of fabricating a programmable polysilicon gate array base cell structure |
| US5552333A (en) * | 1994-09-16 | 1996-09-03 | Lsi Logic Corporation | Method for designing low profile variable width input/output cells |
| JP3520659B2 (ja) * | 1995-03-30 | 2004-04-19 | セイコーエプソン株式会社 | 複数の電源電圧で駆動されるゲートアレイ及びそれを用いた電子機器 |
| US5751015A (en) * | 1995-11-17 | 1998-05-12 | Micron Technology, Inc. | Semiconductor reliability test chip |
| JP3434398B2 (ja) * | 1995-11-28 | 2003-08-04 | 三菱電機株式会社 | 半導体装置 |
| JP3294490B2 (ja) * | 1995-11-29 | 2002-06-24 | 株式会社日立製作所 | Ｂｇａ型半導体装置 |
| US6734545B1 (en) | 1995-11-29 | 2004-05-11 | Hitachi, Ltd. | BGA type semiconductor device and electronic equipment using the same |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
| US5862390A (en) * | 1996-03-15 | 1999-01-19 | S3 Incorporated | Mixed voltage, multi-rail, high drive, low noise, adjustable slew rate input/output buffer |
| US6414518B1 (en) * | 1996-05-28 | 2002-07-02 | Altera Corporation | Circuitry for a low internal voltage integrated circuit |
| US6118302A (en) | 1996-05-28 | 2000-09-12 | Altera Corporation | Interface for low-voltage semiconductor devices |
| JP3962441B2 (ja) * | 1996-09-24 | 2007-08-22 | 富士通株式会社 | 半導体装置 |
| US5880605A (en) * | 1996-11-12 | 1999-03-09 | Lsi Logic Corporation | Low-power 5 volt tolerant input buffer |
| EP0981833B1 (de) | 1997-05-15 | 2006-03-22 | Infineon Technologies AG | Integrierte cmos-schaltungsanordnung und verfahren zu deren herstellung |
| TW360962B (en) * | 1998-02-16 | 1999-06-11 | Faraday Tech Corp | Chip with hybrid input/output slot structure |
| US6114731A (en) * | 1998-03-27 | 2000-09-05 | Adaptec, Inc. | Low capacitance ESD structure having a source inside a well and the bottom portion of the drain inside a substrate |
| US6078068A (en) * | 1998-07-15 | 2000-06-20 | Adaptec, Inc. | Electrostatic discharge protection bus/die edge seal |
| US6242814B1 (en) * | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
| US6111310A (en) * | 1998-09-30 | 2000-08-29 | Lsi Logic Corporation | Radially-increasing core power bus grid architecture |
| JP3236583B2 (ja) * | 1999-06-24 | 2001-12-10 | ローム株式会社 | 半導体集積回路装置 |
| US6979908B1 (en) * | 2000-01-11 | 2005-12-27 | Texas Instruments Incorporated | Input/output architecture for integrated circuits with efficient positioning of integrated circuit elements |
| JP4071914B2 (ja) * | 2000-02-25 | 2008-04-02 | 沖電気工業株式会社 | 半導体素子及びこれを用いた半導体装置 |
| US20050285281A1 (en) * | 2004-06-29 | 2005-12-29 | Simmons Asher L | Pad-limited integrated circuit |
| EP1638145A1 (en) * | 2004-09-20 | 2006-03-22 | Infineon Technologies AG | Embedded switchable power ring |
| KR100798896B1 (ko) * | 2007-06-07 | 2008-01-29 | 주식회사 실리콘웍스 | 반도체 칩의 패드 배치 구조 |
| JP2015053399A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 集積回路装置 |
| JP7093020B2 (ja) * | 2017-05-15 | 2022-06-29 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| KR102515645B1 (ko) * | 2018-11-01 | 2023-03-30 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 집적 회로 정전기 방전 버스 구조체 및 제조 방법 |
| US10809789B1 (en) * | 2019-07-17 | 2020-10-20 | Dell Products L.P. | Peripheral component protection in information handling systems |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916430A (en) * | 1973-03-14 | 1975-10-28 | Rca Corp | System for eliminating substrate bias effect in field effect transistor circuits |
| JPS61264747A (ja) * | 1985-05-20 | 1986-11-22 | Matsushita Electronics Corp | 半導体装置 |
| JPS62128544A (ja) * | 1985-11-29 | 1987-06-10 | Nec Corp | ゲ−トアレイ型半導体集積回路装置 |
| JPS62261144A (ja) * | 1986-05-07 | 1987-11-13 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0262063A (ja) * | 1988-08-26 | 1990-03-01 | Nec Corp | 半導体集積回路 |
| JPH02152254A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH02170461A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体集積回路装置 |
-
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