KR970004454B1 - 반도체 집적 회로 장치 - Google Patents

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오까모또 유끼오
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Abstract

내용없음.

Description

반도체 집적 회로 장치
제 1도는 본 발명의 제 1실시예의 반도체 집적 회로 장치의 평면도.
제 2도는 제 1도의 반도체 집적 회로 장치의 입출력회로 부분의 개략 회로도.
제 3도는 제 1도의 반도체 기판의 출력 버퍼 부분의 평면도.
제 4도는 제 2도의 등가 회로도.
제 5도는 제 2실시예의 반도체 집적 회로 장치의 평면도.
제 6도는 제 3실시예의 반도체 집적 회로 장치의 평면도.
제 7도는 제 4실시예의 반도체 집적 회로 장치의 평면도.
제 8도는 제 5실시예의 반도체 집적 회로 장치의 평면도.
제 9도는 본 발명의 기판체 기판 코너를 도시하는 부분 평면도.
제 10도는 본 발명의 반도체 기판 코너를 도시하는 부분 평면도.
제 11도는 본 발명의 반도체 기판 코너를 도시하는 부분 평면도.
제 12도는 본 발명의 트랜지스터의 배치를 도시하는 부분 평면도.
제 13도는 본 발명의 트랜지스터의 배치를 도시하는 부분 평면도.
제 14도는 본 발명의 트랜지스터의 배치를 도시하는 부분 평면도.
제 15도는 종래의 반도체 집적 회로 장치의 평면도.
제 16도는 제 15도의 출력 버퍼 부분의 평면도.
제 17도는 제 16도의 등가 회로도.
제 18도는 종래의 반도체 집적 회로 장치의 평면도.
제 19도는 제 8도의 부분 평면도.
제 20도는 종래의 반도체 집적 회로 장치의 부분 평면도.
제 21도는 종래의 입력 보호 다이오드가 있는 입력 버퍼 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 입출력 단자(패드)
2 : 출력 버퍼
10 : P형 반도체 기판
11, 111, 112, 113, 114, 115, 116, 117 : N웰
12 : A1 반도체 기판
13 : 주 논리 회로부
14, 15, 16, 18 : 단자
17 : 반도체 기판의 입출력 회로 영역
19 : 게이트
20 : N형 반도체 기판
21, 211, 212 : P웰
22 : NMOS트랜지스터
23, 24 : PMS트랜지스터
221 : 3V 프로세스의 NMOS의 트랜지스터
222 : 5V프로세스의 NMOS트랜지스터
231, 241 : 3V프로세스의 PMOS트랜지스터
232, 242 : 5V프로세스의 PMOS트랜지스터
본 발명은 상보형 금속 절연막 반도체 소자(CMOS)구조를 갖는 입출력 회로를 구비한 반도체 집적 회로 장치에 관한 것으로, 특히 다른 전원 전압으로 동작하는 디바이스와의 입출력인터페이스를 용이하게 하는 입출력 회로에 관한 것이다.
현재 IC, LSI 등의 반도체 집적 회로 장치의 기술 진전은 스케일링으로 대표되는 소자의 미세화에 따라 크게 달라진다. 지금까지의 1㎛이전 세대에서는 전원 전압은 5V인채 소자 치수만을 스케일링함으로서 대처해 왔으나, 서브미크론 세대에 있어서는 전원 전압 5V의 유지가 불가능해지고 있다. 결국 게이트산화막 두께의 축소에 따른 내압 감소나 게이트 길이 축소에 따른 핫 캐리어 내압의 감소를 무시할 수 없다. 한편, 1칩당의 소자수 증대에 따르는 소비 전류 증대는 휴대 기기로 대표되는 저소비 전력의 요청에 위배되고, 1칩당의 발열량 증가는 패키지 기술의 한계를 넘는다. 이와 같은 소자나 사용자 입장에서도 전원 전압의 저전압화가 요청되고 있다. 그러나, 현실적으로 예를 들면 전원 전압의 3V로의 이행이 순조롭지 못하다. 이것은 어떤 시스템에 있어서 모든 IC를 3V화 할 수 없기 때문이고, 아날로그 IC로 대표되는 일부 저전압화에 적당하지 않은 IC가 존재하기 때문이다. 따라서 모두 3V인 시스템에 앞서 3V/5V가 혼재하는 시스템이 필연적이다. 본 발명은 이러한 다른 전원 전압을 이용하는 집적 회로 사이의 인터페이스에 관한 것으로, 특히 마이컴, 메모리, 범용 로직, ASIC LSI등 전원 전압의 저전원 전압화가 필요한 집적회로에 사용되는 것이다.
반도체 집적 회로 장치에는 이와 같은 COMS 회로로 구성된 입출력회로가 널리 이용된다. 그러나, 입출력 단자에는 접지 전위 0V 이하 또는 전원 전압 Vcc이상인 전압 인가는 허용되지 않는다. 예를 들면, Vcc를 초과하는 전압이 인가되면 PMOS트랜지스터의 드레인에 형성되는 PN접합이 순방향 바이어스되고, 입출력단자(1)에서 전원(Vcc)로 대전류가, 흘러 버린다. 때문에 입출력 단자에 인가되는 전압의 규격은 통상 전원 전압 Vcc+0.5V이하, 접지 전압 0V+0.5V이상 범위로 한정된다. CMOS구조의 집적 회로의 미세화, 고집적화가 진행됨에 따라 이와 같은 규격에 대응이 어려워지고 있다. 예를 들면, 게이트 길이가 0.5㎛이하인 MOS트랜지스터를 이용하는 CMOS LSI에서는 내부 소자의 전계 상승에 의한 소자 신뢰성 저하 방지를 위해 종래 이용해오던 5V의 전원 전압을 3V근처로 저하시키는 것이 제안되어 있다.
또한, 집적 회로의 입출력 스위칭시의 노이즈 발생 억제면에서도 전원 전압의 저하, 즉, 신호 진폭 저하는 바람직하다. 그러나, CMOS회로는 집적 회로에 단독으로 사용하지 않고, 다양한 기능의 다른 CMOS LSI를 접속해서 시스템을 구성한다. 그래서, CMOS LSI 모두가 저전원 전압으로 동작하는 것을 전제로 하지는 않으므로 각각 3V 및 5V의 전원 전압을 갖는 복수의 집적 회로가 존재하는 경우가 발생한다. 때문에 전원 전압 3V인 집적 회로의 입출력 회로에 H레벨 입력으로서 5V가 인가되는 때가 있고, 이 경우에는 상기와 같이 PN접합으로의 순방향 바이어스가 발생되므로 종래의 입출력 회로를 그대로 이용할 수 없다. PN접합 순방향 바이어스는 경우에 따라서는 소자 파괴를 유발한다.
다음에 제 15도 내지 제 21도를 참조하여, P형 실리콘 기판에 형성된 종래의 마스터-슬라이스형 반도체 집적 회로 장치를 설명한다. 제 15도는 P형 실리콘 반도체 기판(10)의 평면도이고, 제 16도는 제 15도에 도시하는 R영역을 확대한 부분 평면도로, 각각 하나의 출력 버퍼가 형성되어 있는 2개의 영역(R1 및 R2)가 포함되어 있다. 반도체 기판(10)주변에 입출력 회로로 사용하는 N웰(11)이 형성되어 있고, 이 N웰은 각변에 따라 환상으로 형성되어 있다. N웰(11)과 각변 사이에는 반도체 기판(10) 내부에 형성되어 있는 주 논리회로가 입출력 회로를 통해 외부 회로와 전기적 접속을 위한 입출력 단자(패드)((1)이 복수개 정렬하고 있다. 반도체 기판(10)은 접지 전위로 되어 있다. 게이트(19)는 폴리실리콘으로 이루어진다. P형 반도체 기판(10)상에 형성된 N웰(11)은 모두 동일 전위(예를 들면, 5V)로 되어 있다. 때문에 외부에서의 복수 전압 레벨에 대응하는 신호의 인터페이스는 필요에 따라 그 위인 A1 배선 패턴(12)를 이용하고, 특히, N웰(11)내의 PMOS 트랜지스터의 소스만 전위 변경하여 대응했다. 제 16도는 N웰(11)이 5V로 바이어스되어 있는 때의 5V레벨의 출력(Z1)과 3V레벨의 출력(Z2)의 2종류의 출력을 얻기 위한 종래의 입출력 회로 패턴의 개략도이고, 제 17도는 3V레벨의 출력 버퍼(2)의 회로도이다.
이때, PMOS트랜지스터(P2)의 소스는 3V레벨의 출력을 얻기 위해 3V전위로 바이어스 되어 있고, 3V레벨출력용 입력(A2)가 L레벨(0V)로 변화한 때 PMOS 트랜지스터(P2)는 온 상태로 되어 출력(Z2)에 3V의 전위가 얻어진다. 그러나, 여기서 PMOS 트랜지스터(P2)는 다른 PMOS 트랜지스터(P1)과 같이 N웰(11)에 형성되어 있어서 5V의 백 게이트 전압이 공통으로 걸리고, 따라서, 속도 저하를 초래하는 등 트랜지스터 특성을 충분히 발휘할 수 없었다.
또한, 제 21도에 도시하는 바와 같은 입력 보호 다이오드(D2 및 D3)을 내장한 집적회로에 있어서는 보호 다이오드(D2)의 캐소드측이 N웰(11)과 공통해 있기 때문에, 만얄 집적 회로가 3V동작인 경우에, 5V레벨의 입력 신호는 +측의 보호 다이오드(D2)를 통해 전류가 흘러 버려서 소비 전원을 억제한 시스템에서는 사용할 수 없게 된다. 상기 종래예에서는 전압 레벨이 다른 트랜지스터를 하나의 웰 영역에 형성하고 있으므로, 소스 전압만을 변경해서는 출력 전압 레벨을 변경할 수 없어서 속도가 저하한다. 이와 같은 입출력 회로의 트랜지스터의 특성 악화를 방지하기 위해 제 18도에 도시하는 새로운 마스터-슬라이스형 반도체 집적회로 장치가 고안되었다.
이것은 각변에 따라 각각 독립한 N웰을 형성하고, 인접하는 변에 형성된 5V의 전위에 있는 2개의 N웰(115)와, 역시 인접하는 변에 형성된 3V전위에 있는 2개의 N웰(116)에 따라 전위를 변경한다. 그리고, 입출력 회로를 형성하는 N웰을 5V로 인터페이스하는 변은 5V로, 3V로 인터페이스하는 변은 3V로 바이스함으로서 백 게이트 효과에 의한 속도 저하를 방지한다. 또한, 1단위의 입출력 회로가 하나의 N웰 영역에 복수 단위 형성되어 있으므로 제 19도에 도시하는 바와 같이 패드(1)사이의 피치(d)는 작아진다. 제 19도는 제 8도의 반도체 집적 회로 장치의 입출력 회로 영역의 일부 영역을 도시하는 평면도이다. 그러나, 제 19도에서 알 수 있는 바와 같이, 이 구조에서는 5V와 3V의 입출력 회로를 형성하는 장소가 각 변으로 한정되어 버린다. 마스터-슬라이스형 반도체 집적 회로 장치에서 자유롭게 입출력 회로를 배치할 수 없는 것은 치명적이다. 그래서, 제 20도에 도시하는 바와 같이 1단위의 입출력 회로의 N웰을 각 단위별로 나누어 형성하는 것도 고려된다. 제 20도는 종래의 다른 마스터-슬라이스형 반도체 집적 회로 장치의 제 18도에 도시한 일부 영역에 상당하는 영역을 도시하는 평면도이다. 이 구조에 의해 인터페이스하는 레벨에 각각 전용 N웰을 바이어스해서 복수레벨의 신호를 인터페이스할 수 있도록 되었다.
그러나, 이 구조에서는 어쨋든 하나의 입출력 회로 형성 영역마다 일정 간격을 두어야 하고, 제 20도에 도시한 패드 피치(D)는 제 19도에 도시하는 패드 피치(d)보다 확실하게 커서 핀수가 대폭 감소함과 동시에 칩 크기도 증대한다. 이와 같이 종래의 마스터-슬라이스형 집적 회로는 복수의 전압 레벨을 갖는 집적 회로를 혼재시킨 시스템에 이용하기에 충분한 특성을 가진 상태에서의 인터페이스가 곤란하다.
본 발명은 상기 사항을 고려한 것으로, 다른 전원 전압을 이용하는 집적 회로등에서 그 입출력 회로의 출력 버퍼에 대한 전원 전압을 초과하는 전압이 걸리는 것을 방지하는 것을 목적으로 한다.
본 발명은 반도체 기판에 출력 버퍼를 구성하는 전위 레벨이 다른 복수의 MOSFET를 미리 형성해 두는 것이 특징이다. 즉, 본 발명의 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판의 둘레 가장 자리 부분에 형성된 복수의 입출력 단자, 상기 반도체 기판에 형성되어 있는 주 논리 회로, 상기 입출력 단자와 주 논리 회로 사이에 형성되고 하나 이상이 다른 전위로 바이어스되어 있는 상기 반도체 기판과는 다른 도전형 복수의 웰 영역, 및 한단은 상기 입출력 단자에 접속되고, 타단은 상기 주 논리 회로부에 접속되며, 또한 CMOS 구조를 구성하는 적어도 하나의 MOSFET가 상기 웰에 형성되어 있는 입출력 회로를 구비하고, 상기 웰 영역이 상기 반도체 기판의 각 변에 따라 복수로 설치되어 있는 것이 특징이다.
상기 웰 영역은 상기 반도체 기판이 P형 반도체인 경우는 N형이고, 상기 반도체 기판이 N형 반도체인 경우는 P형이다. 복스의 상기 웰 영역은 상기 반도체 기판의 각변마다 분리 형성 가능하다. 상기 반도체 기판의 인접하는 변이 구성하는 코너에는 주변 회로를 형성하고 그 주변 회로는 대향하는 상기 반도체 기판의 가장자리에는 상기 주변 회로의 입출력 단자를 형성할 수 있다.
상기 반도체 기판의 각 변에 대향하는 상기 웰 영역은 인접하는 변의 상기 웰 영역과 접합하여 상기 반도체 기판의 주변부에 따라 환상을 이루고, 이 환상 웰 영역은 복수개 형성 가능하다. 상기 반도체 기판 및 상기 웰 영역에는 각각 복수의 MOSFET가 형성되어 있다. 상기 반도체 기판 및 상기 웰 영역 어디에 형성되어 있는 상기 MOSFET는 그 적어도 하나는 그 밖의 MOSFET와 구조가 다르게 할 수 있다. 상기 반도체 기판 또는 상기 웰 영역의 어디에 형성되어 있는 상기 MOSFET는 그 적어도 하나의 게이트 산화막의 막 두께가 그 밖의 MOSFET의 게이트 산화막의 막두께와는 달리할 수 있다.
전위 레벨이 다른 웰 영역을 복수개 형성하므로 반도체 기판에 입출력 버퍼를 구성하는 전압 레벨이 갖는 전원 전압을 갖는 트랜지스터로 외부 전압이 들어오도록 되어 고압의 백 게이트 전압이 걸리지 않아서 속도 저하를 초래하지 않는다.
이하 도면을 참조해서 본 발명의 실시예를 설명한다.
제 1도는 본 발명의 마스터-슬라이스형 반도체 집적 회로 장치가 형성된 반도체 기판의 평면도이다. 본 실시예에서는 예를 들면, 0V에서 5V의 진폭과, 0V에서 3V진폭의 2종류의 전압 레벨을 인터페이스할 수 있는 게이트 어레이나 이것과 셀 등을 포함하는 주 논리 회로부(13)을 P형 실리콘 반도체 기판(10)에 형성한다. 반도체 기판(10)에는 그 중심 부분에 게이트 어레이 등의 주 논리 회로부(13), 주변 부분에 각 가장지리에 따라 입출력 단자, 즉 패드(1)이 정렬 형성되어 있다. 그래서, 이들 부분 사이에는 독립한 N웰(111 및 112)가 기판 중앙 부분의 주 논리 회로부(13)을 포위하도록 2중 환상으로 설치되어서, 거기에 입출력 회로의 일부가 형성된다. 이와 같이 패드(1)이 형성되어 있는 둘레 가장자리 영역의 내측에 입출력 회로의 NMOS 트랜지스터의 형성 영역이 형성되고, 또 그내측에 PMOS 트랜지스터의 형성 영역으로서 N웰(111)이 환상으로 형성되어 있다. 또 그 내측에는 상기 N웰(111)과는 독립적인 형태로 동일하게 PMOS 트랜지스터 형성 영역으로 N웰(112)가 상기 N웰(111)에 따라 환상으로 형성되어 있다.
반도체 기판(10)은 단자(14)에 의해 GND(0V)로, N웰(111)은 단자(15)에 의해 5V로, N웰(112)는 단자(16)에 의해 3V로 각각 바이어스되어 있다. 제 2도는 이와 같은 웰 구조를 갖는 입출력 회로의 개념 평면도로 제 1도의 점선으로 포위된 영역(17)을 확대한 것이다. 0V에서 5V의 진폭을 가진 출력 신호를 얻고자 하는 경우는, 예를 들면 내부 단자(t)와 패드(1) 하나의 출력 패드(p)사이의 출력 버퍼 구조(2)와 같이 PMOS트랜지스터를 소스를 5V로 하고, 5V로 바이어스되어 있는 N웰(111)상에 형성된 버퍼를 이용한다. 이와 같은 구성에 의해 백 게이트가 걸리지 않는 고속 버퍼를 형성할 수 있다. 또한, 0V에서 3V의 진폭에서의 출력 신호를 얻고자 하는 경우는 예를 들면, 내부 단자(u)와 출력 패드(q) 사이에 있는 출력 버퍼 구조(2)와 같이 PMOS트랜지스터를 3V로 바이어스되어 있는 N웰(112)로 형성한 버퍼를 이용한다. 또 입력 보호 다이오드 등의 형성도 미리 N웰이 각각 독립해 있기 때문에 각각의 입력 신호에 맞추어 각각의 N웰상에서 형성하면 되므로 설계가 매우 용이해진다.
제 3도는 제 1도에 도시한 반도체 기판(10)의 점선으로 포위된 영역(17)내의 다른 2개의 버퍼가 형성되어 있는 부분의 반도체 기판의 확대 평면도이다. 각 소자는 A1배선(12)와 이 배선과 반도체 기판에 형성된 이들 소자의 게이트, 소스, 드레인 등의 영역과의 접속에 의해 출력 버퍼를 구성한다. 입력 단자(A1, A2)는 예를 들면, 제 2도에 도시하는 내부 단자(u, t)에 대응하고, 출력 단자(Z1, Z2)는 패드(q, p)에 대응한다. 제 4도는 상기 출력 버퍼(2)의 등가 회로를 도시한다. 도면 우측의 출력 버퍼의 PMOS트랜지스터는 5V전위의 N웰(111)에 형성되어 있는 트랜지스터(P2)를 이용하고, 좌측의 출력 버퍼의 PMOS트랜지스터는 3V전위의 N웰(112)에 형성되어 있는 트랜지스터(P1)을 이용하므로, 도면에 도시하는 바와 같이 백 게이트가 걸리지 않는다. 또 본 실시예에서는 웰은 각변에 따라 환상으로 연결되어 있으므로 웰의 어딘가가 하나 이상의 전원 전압에 접속하면 어느 장소에서도 전위를 취할 수 있다. 제 3도에 도시하는 게이트(19)는 모두 폴리실리콘으로 구성된다.
다음에 제 5도를 참조해서 제 2실시예를 설명한다. 이 제 5도 역시 기판에 N웰 영역을 형성하는 것으로, 제 1도와 마찬가지로, 각각 독립한 N웰(113, 114 및 115)를 환상으로 기판의 각변 패드에 따라 기판 중앙부를 포위하도록 2중으로 형성하나 여기서는 P형 실리콘 기판(10)에 N웰을 기판 각변마다 독립적인 형태로 형성하고, 각변 각각에서 또 다른 전압 레벨에서의 인터페이스를 가능하게 한다. 이것은 또 많은 전압 레벨의 인터페이스에 유효하다. 상변 및 우변의 웰 영역중 외측의 N웰(113)은 5V의 전위 레벨을 가지고, 내측의 N웰(114)는 3V의 전위 레벨을 가진다. 또 좌변 및 하변의 웰 영역중 외측의 N웰(114)는 3V의 전위 레벨을 가지고, 내측의 N웰(115)는 2V의 전위 레벨을 가진다. 이와 같이 각변마다에 웰 영역을 분리시키면 각 웰은 임의의 전위 레벨로 설정가능하다. 이상의 예에서는 N웰 영역(11)을 2중 환상으로 형성했으나, 이것을 3중, 4중 혹은 그 이상으로해서 다수의 전압 레벨의 버퍼가 얻어지도록 할 수도 있다.
다음에 제 6도를 참조하여 N형 반도체 기판을 사용한 제 3실시예를 설명한다. 반도체 기판(20)의 둘레 가장지리 부분의 패드(1) 영역과 중앙 부분의 주 논리 회로부 사이에 2중 환상으로 P웰 영역(21)을 형성한다. 여기서는 예를 들면 0V에서 -5V의 진폭과, 0V에서 -3V진폭의 2종류의 전압 레벨을 인터페이스 할 수 있는 게이트 어레이나 이것과 셀 등을 포함하는 주 논리 회로부(13)을 N형 실리콘 반도체 기판(20)에 형성한다. 반도체 기판(20)에는 주 논리 회로부(13)과 각 가장자리에 따라 패드(1)이 정렬 형성되어 있는 부분 사이에 독힙한 P웰(211 및 212)가 설치되고, 거기에 입출력 회로의 일부가 형성된다. 이와 같이 패드(1)이 형성되어 있는 둘레 가장자리 영역의 내측에 입출력 회로의 PMOS트랜지스터의 형성 영역이 형성되고, 또 그 내측에 NMOS트랜지스터의 형성 영역으로서 P웰(211)이 환상으로 형성된다. 또 그 내측에서는 상기 P웰(211)과는 독립적인 형태로 동일하게 NMOS트랜지스터 형성 영역으로서 P웰(112)가 상기 P웰(211)에 따라 환상으로 형성된다.
반도체 기판(20)은 GND(0V)에, P웰(211)은 -5V에, P웰(212)는 -3V로 각각 바이어스되어 있다. 이와 같은 구성에 의한 작용 효과는 제 1도의 마스터 슬라이스형 반도체 집적장치와 동일하다. N형 반도체 기판을 이용한 경우에서는 웰 영역을 3중, 4중 혹은 그 이상으로서 해서 다수의 전압 레벨의 버퍼가 얻어지도록 할 수 있다. 또 P웰을 반도체 기판의 각변마다로 독립적인 형태로 형성하고, 각변 각각에서 다른 전압 레벨에서의 인터페이스를 가능하게 한다.
다음에 제 7도를 참조하여 제 4실시예를 설명한다. 제 7도는 마스터-슬라이스형 반도체 집적 회로 장치가 형성된 반도체 기판의 평면도이다. 이 반도체 기판의 각변에 형성된 웰 영역은 모두 하나로 이어진 한상으로 되어 있어서 제 1도와 마찬가지로 웰의 어딘가가 적어도 하나의 전원 전압에 접속하면 되어 반도체 집적 회로 장치의 고집적화에 유효하다. 본 실시예의 특징은 환상 N웰을 3중으로 형성한 것이다. 그리고, 예를 들면 0V에서 5V의 진폭, 0V에서 3V의 진폭, 0V에서 2V 진폭의 3종류의 전압 레벨을 인터페이스할 수 있는 게이트 어레이 등을 포함하는 주 논리 회로부(13)을 P형 실리콘 반도체 기판(10)에 형성한다. 반도체 기판(10)에는 중심부에 주 논리 회로부, 둘레 가장자리 부분에 각 가장자리에 따라 입출력 단자, 즉 패드(1)이 정렬되어 있다. 그리고, 이들 부분 사이에는 독립한 N웰(111, 112 및 116)이 차례로 외측에서 환상으로 형성되고, 거기에 입출력 회로의 일부가 형성된다. 정렬해 있는 패드(1)과 외측 환상의 N웰(111)사이 영역에는 입출력 회로의 NMOS트랜지스터의 형성 영역이 형성되고, 이 트랜지스터는 상기 N웰 영역의 PMOS트랜지스터와 입출력 회로를 구성한다. 반도체 기판(10)은 단자(14)에 의해 GND(0V)로, N웰(111)은 단자(15)에 의해 5V로, N웰(112)는 단자(16)에 의해 3V로, N웰(116)은 단자(18)에 의해 2V로 각각 바이어스되어 있고, 이와 같이 각 웰은 그 전위 레벨을 임의로 설정 가능하다.
다음에 제 8도를 참조해서 제 5실시예를 설명한다.
제 8도는 마스터-슬라이스형 반도체 집적 회로 장치가 형성된 반도체 기판의 평면도이다. 이 반도체 기판의 각변의 웰 영역은 제 5도와 마찬가지로 각각 독립적인 형태로 형성되고, 각변에서 각각 다른 전위 레벨에서의 인터페이스를 가능하게 한다. 전위 레벨이 같은 웰끼리는 적당한 배선으로 접속되어 있다. 상변 및 우변의 웰 영역중 외측의 N웰(113)은 5V의 전위 레벨을 가지고, 중간의 N웰(114)는 3V의 전위 레벨을 가지며, 내측의 N웰 영역(115)는 2V의 전위 레벨을 가진다. 또한, 좌변 및 하변의 웰 영역중 외측의 N웰(114)는 3V의 전위 레벨을 가지고, 중간의 N웰(115)는 2V의 전위 레벨을 가지며, 내측의 N웰 영역(117)은 IV의 전위 레벨을 가진다. 이와 같이 각변 마다로 웰 영역을 분리시키면 각 웰은 임의의 전위 레벨로 설정할 수 있다.
다음에 제 9도 내지 제 11도를 참조해서 본 발명의 반도체 기판의 코너 이용에 대하여 설명한다. 제 9도 내지 제 11도는 모두 반도체 기판의 모시리부의 평면도이다. 종래의 반도체 기판의 코너는 데드스페이스(deadspace)로 되는 경우가 많다. 제 5도나 제 8도에 도시하는 바와 같이 웰 영역을 각 변마다로 독립시키면, 이 코너를 유효하게 이용할 수 있다. 제 9도와 같이 하변의 웰 영역(11)을 가진 한 코너부까지 연장시키면 그만큼 하변의 패드(1)의 수는 증가한다. 증가한 하변의 패드(a1, a2 및 a3)는 어느 웰의 트랜지스터와도 접속 가능하므로 임의의 전위 레벨에 대응한 입출력 회로의 단자로서 이용가능하다. 이 코너부에는 좌변의 웰이 연장해서 이것들이 근접한다. 이 구조에서는 웰의 위치에 따라 코너로 잠식되는 길이가 달라서 각변 최단부의 패드(b1 및 b3)은 외측의 N웰(114)에만 대응한다. 따라서, 이 단자에서는 전위 레벨을 선택할 수 없다. 또 최단부에서 2번째 패드(b2 및 b4)는 2개의 웰밖에 대응할 수 없다. 이와 같이 제 10도의 구성에서는 패드의 위치에 따라 전위 레벨 선택에 제약이 있다. 제 11도의 경우는 코너의 패드를 입출력 회로의 단자로는 이용하지 않는다. 그래서, 코너의 공간에는 발신 회로나 아날로그 회로 등의 집적 회로의 주변 회로(19)를 효율적으로 배치한다. 따라서, 코너 부분의 패드(c1, c2, c3 및 c4)는 그 주변 회로의 입출력 단자로 사용한다.
다음에 제 12도 내지 제 14도를 참조해서 본 발명의 트랜지스터의 구조를 설명한다. 제 12도 내지 제 14도는 모두 반도체 기판(10)의 패드(1)을 포함하는 입출력 회로 영역의 부분을 도시하는 단면도이다. 반도체 기판(10)에는 입출력 회로를 구성하기 위해 선택되는 복수의 NMOS트랜지스터(22)가 형성되어 있다. 게이트(19)는 모두 폴리 실리콘으로 구성된다. 또한, N웰(111 및 112)에도 입출력 회로 구성을 위해 선택되는 복수의 PMOS트랜지스터(23 및 24)가 형성되어 있다. 이들 트랜지스터는 각 영역마다에 각각 10수개 정도 형성되어 있다. 제 12도는 NMOS트랜지스터, PMOS트랜지스터 모두 동일 구조인 트랜지스터를 이용한다.
예를 들면, 모두 5V프로세스의 트랜지스터를 이용한다. 이 예에서는 3V의 출력 버퍼라도 5V 프로세스의 트랜지스터를 이용하므로 트랜지스터 특성을 충분히 발휘할 수 없어서 신호 속도가 약간 저하하는 경우가 있다.
제 13도는 예를 들면, N웰(112)에는 5V프로세스의 PMOS트랜지스터(241)을 형성하고, N웰(111)에는 3V프로세스의 PMOS트랜지스터(231)을 형성한다. 반도체 기판(10)에는 2종류의 구조가 다른 NMOS(221 및 222)를 형성한다. 이와 같이 웰마다에 트랜지스터 종류를 변경하므로, 예를 들면, 3V레벨의 출력 버퍼에 3V레벨의 출력 버퍼에 3V프로세스의 트랜지스터를 이용할 수 있어서 속도 저하를 개선하는 등 트랜지스터 특성을 향상시킨다. 예를 들면, 3V프로세스의 트랜지스터는 2게이트 산화막의 막두께가 5V프로세스의 트랜지스터의 게이트 산화막의 막두께 보다 얇은 등 프로세스상의 차가 있으나, 웰마다에 특성을 변화시키면 되므로, 제조상에서는 비교적 용이하게 대응 가능하다. 제 13도에서 사선이 있는 게이트(19)를 갖는 트랜지스터(221 및 231)이 얇은 게이트 산화막을 갖는 트랜지스터이다.
제 14도에서는 반도체 기판(10)이나 각 영역(111 및 112)마다에 구조가 다른 복수의 트랜지스터를 이용한다. 예를 들면, N웰(111)에는 3V프로세스의 PMOS트랜지스터(231) 및 5V프로세스의 PMOS트랜지스터(232)가 형성되어 있다. 또한, N웰(112)에는 마찬가지로 3V프로세스의 PMOS트랜지스터(241) 및 5V프로세스의 PMOS트랜지스터(242)를 형성한다. 반도체 기판(10)에는 3V프로세스의 NMOS트랜지스터(221) 및 5V프로세스의 NMOS트랜지스터(222)를 형성한다. 이와 같이 반도체 기판 및 각 웰은 함께 트랜지스터의 종류를 변경하므로, 예를 들면 3V레벨의 출력 버퍼에 3V프로세스의 트랜지스터를 이용할 수 있어서 속도 저하를 개선하는 등 트랜지스터 특성을 향상시킨다. 하나의 웰 영역 내에서도 트랜지스터의 종류를 변환하므로 제조 공정이 상기 방법보다 복잡해지나 하나의 웰 내에서 게이트 산화막의 막두께가 다른 트랜지스터를 형성하는 것은 불가능한 것이 아니고, 또 입출력회로의 전위 레벨에 맞는 최적화된 트랜지스터를 보다 용이하게 선택할 수 있게 된다.
본 발명에 의해 입출력 단자에 반도체 집적 회로 장치의 전원 전압을 초과하는 전압의 인가가 허용되어 전원 전압이 다른 집적 회로의 신호를 서로 접속 가능해진다. 구체적으로는 신호 레벨을 정한 규격표(JEDEC STANDARD 8-1, 1984)에서 필요로 되는 조건, 즉 3.3V의 전원 전압에서 동작하고, 신호 입력으로서 최대 4.8V의 전압을 허용하는 CMOS LSI를 실현 가능하다. 또한, 제 1실시예에 있어서 실제의 스위칭시는 3.3V에서 동작하므로 노이즈가 적어진다. 고임피던스 입력 상태는 자체적으로 판별되므로 외부에서의 제어 신호는 불필요하다.
또한, 패드(1)과 5V로 바이어스된 N웰(111)과 3V로 바이어스되어 있는 N웰(112)는 패드의 열에 따라 기판 중앙부의 주 논리 회로부를 포위하도록 형성되어 있으므로, 항상 패드에 따라 배치되고, 어떤 패드를 입출력 단자로서 이용한 경우에도 그 입출력 버퍼의 형성은 그 용도가 예를 들면, 3V용이거나 5V용인 경우 모두 그 열의 패드에 영향을 미치지 않고 용이하게 버퍼를 형성 가능하고, 3V, 5V에 관계없이 제약없는 자유로운 단자 배치를 실현한다. 그 결과, 각 전압 레벨에 의한 단자 배치의 제한이 없는 마스터-슬라이스형 반도체 집적 회로 장치를 실현할 수 있다.
본 발명은 실리콘 반도체 한하지 않고 GaAs등 다른 기존의 반도체에도 적용 가능하다.
또 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본 발명의 이해를 용이하게 하기 위한 것으로, 본 발명의 기술적 범위를 도면에 도시한 실시예를 제한하는 것은 아니다.
본 발명은 이상과 같은 구성에 의해 입출력 단자의 배치에 제한이 없이 자유롭게 입출력 회로 배치하면서 복수의 전압 레벨을 속도 저하없이 인터페이스하는 마스터-슬라이스형 반도체 집적 회로 장치를 제공할 수 있다.

Claims (8)

  1. 반도체 기판(10 및 20), 상기 반도체 기판의 둘레 가장자리 부분에 형성되어 있는 복수의 입출력 단자(1), 상기 반도체 기판에 형성되어 있는 주 회로(13), 상기 입출력 단자와 상기 주 논리 회로부 사이에 형성되고, 또 적어도 하나가 다른 것과는 다른 전위로 바이어스 되어 있는 상기 반도체 기판과는 다른 도전형의 복수의 웰 영역(111~117, 211, 212), 및 한단은 상기 입출력 단자에 접속되고, 다른 단은 상기 주 논리 회로부에 접속되고, 또 COMS구조를 이루는 적어도 하나의 MOSFET가 상기 웰 영역에 형성되어 있는 입출력 회로를 구비하고, 상기 웰 영역이 각각 상기 반도체 기판의 각 변에 따라 설치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서, 상기 웰 영역은 상기 반도체 기판의 P형 반도체(10)의 경우는 N형(111~117)이고, 상기 반도체 기판이 N형 반도체(20)의 경우는 P형(211 및 212)인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제 1항 또는 제 2항에 있어서, 복수의 상기 웰 영역(113~115, 117)은 상기 반도체 기판의 각 변마다에 분리해서 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제 3항에 있어서, 상기 반도체 기판의 인접하는 변이 구성하는 코너에는 주변 회로를 형성하고, 그 주변 회로에 대향하는 상기 반도체 기판의 가장자리부에는 상기 주변 회로의 입출력 단자를 형성하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제 1항 또는 제 2항에 있어서, 상기 반도체 기판의 각 변에 대향해 있는 상기 웰 영역(111, 112, 116, 211 및 212)는 인접하는 변의 상기 웰 영역과 접합해서 상기 반도체 기판의 주변부에 따른 환상을 이루고, 이 환상 웰 영역은 복수로 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제 1항 또는 제 2항에 있어서, 상기 반도체 기판 및 상기 웰 영역에는 각각의 복수의 MOSFET가 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제 6항에 있어서, 상기 반도체 기판 또는 상기 웰 영역중 어느 한 영역에 형성되어 있는 MOSFET는 그중 적어도 하나는 다른 MOSFET와 구조가 다른 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제 7항에 있어서, 상기 반도체 기판 또는 웰 영역중 어느 한 영역에 형성되어 있는 상기 MOSFET는 그중 적어도 하나의 게이트 산화막의 막 두께는 그 밖의 MOSFET의 게이트 산화막의 막 두께와는 다른 것을 특징으로 하는 반도체 집적 회로장치.
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