JP3236583B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000010615 ring circuit Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、詳しくは、半導体集積回路のレイアウト構
造についての技術であって、特に、静電破壊からの保護
と、自動レイアウトに対する適性とを考慮したものに関
する。
装置に関し、詳しくは、半導体集積回路のレイアウト構
造についての技術であって、特に、静電破壊からの保護
と、自動レイアウトに対する適性とを考慮したものに関
する。
【０００２】
【従来の技術】半導体集積回路装置では、周辺部から中
央部へ順に電極と環状配線および入出力回路と内部回路
とを配置し、電極から内部回路に至る各電力配線を該当
環状配線に途中で接続しておくことで、入出力回路の保
護回路や内部回路の自動設計率を高めて来た（図５や、
特開平５−１４５０１５号公報の従来技術欄も参照）。
なお、その保護回路としては、入出力回路に随伴して電
源・接地ライン間に形成されたもの（図６参照）や、入
出力ラインを介するもの（特開平１０−７４８９３号公
報の従来例等）が用いられる。また、静電破壊への保護
機能を強化すべく、保護回路を長い領域に形成したもの
も知られている（特開平６−２２４３７２号公報）。
央部へ順に電極と環状配線および入出力回路と内部回路
とを配置し、電極から内部回路に至る各電力配線を該当
環状配線に途中で接続しておくことで、入出力回路の保
護回路や内部回路の自動設計率を高めて来た（図５や、
特開平５−１４５０１５号公報の従来技術欄も参照）。
なお、その保護回路としては、入出力回路に随伴して電
源・接地ライン間に形成されたもの（図６参照）や、入
出力ラインを介するもの（特開平１０−７４８９３号公
報の従来例等）が用いられる。また、静電破壊への保護
機能を強化すべく、保護回路を長い領域に形成したもの
も知られている（特開平６−２２４３７２号公報）。
【０００３】そのような半導体集積回路装置のうち、図
５に示したＩＣチップ１について詳述する。図５は、そ
の構造を示し、（ａ）が概要レイアウト図であり、
（ｂ）が要部を斜視図風に示した模式図である。また、
図６は、その入出力回路における保護回路部分の構造を
示し、（ａ）が縦断面模式図であり、（ｂ）が、接地端
子や電源端子への放電を考慮したときの等価回路であ
る。さらに、図７は、全体回路について、接地端子等へ
の放電を考慮したときの等価回路であり、（ａ）が、空
間上の相対位置を優先した図であり、（ｂ）が、放電経
路を優先した図である。
５に示したＩＣチップ１について詳述する。図５は、そ
の構造を示し、（ａ）が概要レイアウト図であり、
（ｂ）が要部を斜視図風に示した模式図である。また、
図６は、その入出力回路における保護回路部分の構造を
示し、（ａ）が縦断面模式図であり、（ｂ）が、接地端
子や電源端子への放電を考慮したときの等価回路であ
る。さらに、図７は、全体回路について、接地端子等へ
の放電を考慮したときの等価回路であり、（ａ）が、空
間上の相対位置を優先した図であり、（ｂ）が、放電経
路を優先した図である。
【０００４】ＩＣチップ１は、一般に、主表面に集積回
路を形成したシリコンウエハ等の半導体基板をダイシン
グして、四辺形の薄板にされるが、その集積回路のレイ
アウト設計に際しては、四辺に沿った周辺部に、ボンデ
ィングパッド等の外部接続用の電極２，３，４を多数配
置して、その大部分を信号入出力用のＩ／Ｏパッド２に
割り当てるとともに、外部から内部回路８やＩ／Ｏ回路
７に動作電力を供給するために残りの電極の幾つかには
対をなす電源用のＶｄｄパッド３及び接地用のＧＮＤパ
ッド４も割り当てる。その内側には、アルミニウム等の
配線パターンでループ状に形成されたＶｄｄライン５
（環状配線）と、さらにその内側で一巡するＧＮＤライ
ン６（環状配線）とが配置される。しかも、それらの環
状配線５，６の間や下層には、後述するＩ／Ｏ回路７
（入出力回路）が配置される。そして、残りの中央部に
は、内部回路８が配置される。
路を形成したシリコンウエハ等の半導体基板をダイシン
グして、四辺形の薄板にされるが、その集積回路のレイ
アウト設計に際しては、四辺に沿った周辺部に、ボンデ
ィングパッド等の外部接続用の電極２，３，４を多数配
置して、その大部分を信号入出力用のＩ／Ｏパッド２に
割り当てるとともに、外部から内部回路８やＩ／Ｏ回路
７に動作電力を供給するために残りの電極の幾つかには
対をなす電源用のＶｄｄパッド３及び接地用のＧＮＤパ
ッド４も割り当てる。その内側には、アルミニウム等の
配線パターンでループ状に形成されたＶｄｄライン５
（環状配線）と、さらにその内側で一巡するＧＮＤライ
ン６（環状配線）とが配置される。しかも、それらの環
状配線５，６の間や下層には、後述するＩ／Ｏ回路７
（入出力回路）が配置される。そして、残りの中央部に
は、内部回路８が配置される。
【０００５】それから、Ｖｄｄパッド３（電源用の電
極）から内向きに延びてＶｄｄライン５（該当環状配
線）に接続される外側Ｖｄｄライン５ａと、さらにＧＮ
Ｄライン６を越えて内向きに延びる中間Ｖｄｄライン５
ｂと、そこから更に延びたり分岐したりして内部回路８
に展開される内側Ｖｄｄライン５ｃとが配置されて、対
をなす電力配線のうちの一方の電力配線が出来上がる。
また、他方の電力配線は、ＧＮＤパッド４（接地用の電
極）から内向きに延びＶｄｄライン５を越えてＧＮＤラ
イン６（該当環状配線）に接続される外側ＧＮＤライン
６ａと、さらに内向きに延びる中間ＧＮＤライン６ｂ
と、そこから更に延びたり分岐したりして内部回路８に
展開される内側ＧＮＤライン６ｃとが配置されて、出来
上がる。
極）から内向きに延びてＶｄｄライン５（該当環状配
線）に接続される外側Ｖｄｄライン５ａと、さらにＧＮ
Ｄライン６を越えて内向きに延びる中間Ｖｄｄライン５
ｂと、そこから更に延びたり分岐したりして内部回路８
に展開される内側Ｖｄｄライン５ｃとが配置されて、対
をなす電力配線のうちの一方の電力配線が出来上がる。
また、他方の電力配線は、ＧＮＤパッド４（接地用の電
極）から内向きに延びＶｄｄライン５を越えてＧＮＤラ
イン６（該当環状配線）に接続される外側ＧＮＤライン
６ａと、さらに内向きに延びる中間ＧＮＤライン６ｂ
と、そこから更に延びたり分岐したりして内部回路８に
展開される内側ＧＮＤライン６ｃとが配置されて、出来
上がる。
【０００６】これらの電力配線のうち外側Ｖｄｄライン
５ａ及び中間Ｖｄｄライン５ｂと外側ＧＮＤライン６ａ
及び中間ＧＮＤライン６ｂは、大概、ほぼ直線状の単純
なパターンのものとなっている。また、これらの電力配
線や環状配線５，６は、内側Ｖｄｄライン５ｃや内側Ｇ
ＮＤライン６ｃの分岐ライン・支線よりも、太いものと
なっている。なお、図５（ｂ）の図示に際し、電力配線
５ａ，５ｂ，６ａ，６ｂをボンディングワイヤのように
示したが、これは立体感を強調して接続状態等を明示し
たためであり、実際には多層の配線パターンで形成され
ることが多い。
５ａ及び中間Ｖｄｄライン５ｂと外側ＧＮＤライン６ａ
及び中間ＧＮＤライン６ｂは、大概、ほぼ直線状の単純
なパターンのものとなっている。また、これらの電力配
線や環状配線５，６は、内側Ｖｄｄライン５ｃや内側Ｇ
ＮＤライン６ｃの分岐ライン・支線よりも、太いものと
なっている。なお、図５（ｂ）の図示に際し、電力配線
５ａ，５ｂ，６ａ，６ｂをボンディングワイヤのように
示したが、これは立体感を強調して接続状態等を明示し
たためであり、実際には多層の配線パターンで形成され
ることが多い。
【０００７】また、Ｉ／Ｏ回路７（図６（ａ）参照）の
領域には、一般に、素子分離等のために多数のウェルが
形成され、そこに各種の入出力信号を駆動するトランジ
スタ等が作り込まれるが、その駆動電力を得るとともに
不都合な逆バイアス等から素子を保護するために、正負
の電源電圧のラインや接地ライン等への接続がなされる
とともに、その接続箇所にはＰＮ接合等によるダイオー
ド７ａが明示的に或いは寄生して設けられる。その接続
先としては、上層に配置されるＶｄｄライン５やＧＮＤ
ライン６が用いられる。そして（図６（ｂ）参照）、こ
のダイオード７ａ又はそれと同等な逆流阻止手段や、そ
れらに寄生して生じるコンデンサ７ｂ等によって、信号
入出力ラインやＧＮＤライン６等に乗ったサージノイズ
は速やかにＶｄｄライン５等へ逃がされるようになって
いる。
領域には、一般に、素子分離等のために多数のウェルが
形成され、そこに各種の入出力信号を駆動するトランジ
スタ等が作り込まれるが、その駆動電力を得るとともに
不都合な逆バイアス等から素子を保護するために、正負
の電源電圧のラインや接地ライン等への接続がなされる
とともに、その接続箇所にはＰＮ接合等によるダイオー
ド７ａが明示的に或いは寄生して設けられる。その接続
先としては、上層に配置されるＶｄｄライン５やＧＮＤ
ライン６が用いられる。そして（図６（ｂ）参照）、こ
のダイオード７ａ又はそれと同等な逆流阻止手段や、そ
れらに寄生して生じるコンデンサ７ｂ等によって、信号
入出力ラインやＧＮＤライン６等に乗ったサージノイズ
は速やかにＶｄｄライン５等へ逃がされるようになって
いる。
【０００８】さらに、内部回路８には、種々のアプリケ
ーションに対応して、多数の論理回路やデジタル又はア
ナログの信号処理回路などが形成されるが、それらの動
作電力は、内側Ｖｄｄライン５ｃや内側ＧＮＤライン６
ｃから枝分かれした細い配線を介して供給されるように
なっている。
ーションに対応して、多数の論理回路やデジタル又はア
ナログの信号処理回路などが形成されるが、それらの動
作電力は、内側Ｖｄｄライン５ｃや内側ＧＮＤライン６
ｃから枝分かれした細い配線を介して供給されるように
なっている。
【０００９】そして、ＩＣチップ１における各回路は、
大部分がコンピュータ等の設計支援ツールを用いて自動
でレイアウトされる。具体的には、チップサイズやパッ
ド数のデータが設計パラメータとして与えられれば、Ｉ
／Ｏパッド２等の配置や、Ｖｄｄライン５及びＧＮＤラ
イン６の引き回しが自動的に決められる。また、電力配
線５ａ〜５ｃ，６ａ〜６ｃについても、Ｖｄｄパッド３
及びＧＮＤパッド４の割付データが設計パラメータとし
て与えられれば、それらのパッド３，４から内部回路８
に至る配線が自動的に決められる。さらに、他の回路
７，８や、そこに至る電力配線の分岐配線等も、アプリ
ケーションに対応した他の設計パラメータに基づいて、
自動レイアウトされる。
大部分がコンピュータ等の設計支援ツールを用いて自動
でレイアウトされる。具体的には、チップサイズやパッ
ド数のデータが設計パラメータとして与えられれば、Ｉ
／Ｏパッド２等の配置や、Ｖｄｄライン５及びＧＮＤラ
イン６の引き回しが自動的に決められる。また、電力配
線５ａ〜５ｃ，６ａ〜６ｃについても、Ｖｄｄパッド３
及びＧＮＤパッド４の割付データが設計パラメータとし
て与えられれば、それらのパッド３，４から内部回路８
に至る配線が自動的に決められる。さらに、他の回路
７，８や、そこに至る電力配線の分岐配線等も、アプリ
ケーションに対応した他の設計パラメータに基づいて、
自動レイアウトされる。
【００１０】
【発明が解決しようとする課題】ところで、このような
レイアウト（図５参照）の半導体集積回路装置の場合、
接地用電極４に接続されている接地端子や電源用電極３
に接続されている電源端子への静電気放電を考慮したと
き、その等価的な回路では（図７参照）、それらの電力
供給用電極３，４に対して、空間的には入出力回路７の
方が内部回路８より近いのに（図７（ａ）参照）、電気
回路・電子回路的には内部回路８の方が入出力回路７よ
りも近い（図７（ｂ）参照）。このため、環状配線５，
６等に分布する抵抗分やインダクタンス等からなる寄生
抵抗５ｄ，６ｄが内部回路８に対してよりも入出力回路
７に対して大きく作用して、その電極４等に乗った放電
等のサージノイズが多少は内部回路８へも漏れていた
が、従来は、上述したレイアウト構造（図５参照）で間
に合っていた。
レイアウト（図５参照）の半導体集積回路装置の場合、
接地用電極４に接続されている接地端子や電源用電極３
に接続されている電源端子への静電気放電を考慮したと
き、その等価的な回路では（図７参照）、それらの電力
供給用電極３，４に対して、空間的には入出力回路７の
方が内部回路８より近いのに（図７（ａ）参照）、電気
回路・電子回路的には内部回路８の方が入出力回路７よ
りも近い（図７（ｂ）参照）。このため、環状配線５，
６等に分布する抵抗分やインダクタンス等からなる寄生
抵抗５ｄ，６ｄが内部回路８に対してよりも入出力回路
７に対して大きく作用して、その電極４等に乗った放電
等のサージノイズが多少は内部回路８へも漏れていた
が、従来は、上述したレイアウト構造（図５参照）で間
に合っていた。
【００１１】しかしながら、内部回路の微細化が一段と
進んで来たことにより、内部回路の耐性が一層低下して
来たことから、このままでは、内部回路が接地端子や電
源端子への静電気放電等から十分に保護されなくなって
しまうので、不都合である。そのため、特開平６−２２
４３７２号公報記載の技術を利用する等のことも考えら
れるが、この技術は、電力配線上に始端の存在を前提と
するため、環状配線を前提とする技術と折り合いがつか
ない。また、保護回路形成領域の長さを設定してやらな
いとならないため、パラメータが増え、自動設計に適さ
ない。
進んで来たことにより、内部回路の耐性が一層低下して
来たことから、このままでは、内部回路が接地端子や電
源端子への静電気放電等から十分に保護されなくなって
しまうので、不都合である。そのため、特開平６−２２
４３７２号公報記載の技術を利用する等のことも考えら
れるが、この技術は、電力配線上に始端の存在を前提と
するため、環状配線を前提とする技術と折り合いがつか
ない。また、保護回路形成領域の長さを設定してやらな
いとならないため、パラメータが増え、自動設計に適さ
ない。
【００１２】そこで、自動レイアウトの利便性を損なう
こと無く、静電破壊に対する内部回路の保護機能を強化
することが、課題となる。この発明は、このような課題
を解決するためになされたものであり、静電破壊に強く
自動設計にも適した半導体集積回路装置を実現すること
を目的とする。
こと無く、静電破壊に対する内部回路の保護機能を強化
することが、課題となる。この発明は、このような課題
を解決するためになされたものであり、静電破壊に強く
自動設計にも適した半導体集積回路装置を実現すること
を目的とする。
【００１３】
【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第３の解決手段について、
その構成および作用効果を以下に説明する。
るために発明された第１乃至第３の解決手段について、
その構成および作用効果を以下に説明する。
【００１４】［第１の解決手段］第１の解決手段の半導
体集積回路装置は（、出願当初の請求項１に記載の如
く）、周辺部から中央部へ順に（、ボンディングパッド
やバンプ等からなる多数の）電極と（、電源配線や接地
配線などの複数の）環状配線および（多数の）入出力回
路と（、全部または一部の回路素子が前記入出力回路の
ものより微細なものからなっている）内部回路とが配置
されている半導体集積回路装置において、前記電極（の
うち電力供給用に割り当てられた対の又は複数の電極）
から前記環状配線を経て（直接または間接的に）前記内
部回路に至る電力配線のうち（電源配線と接地配線との
対や正負の電源用の配線など）対をなすものが、（その
対の一方または他方である）自己の該当電極よりも（そ
の対の他方または一方である）相手方の該当電極に近い
ところで該当環状配線から前記内部回路に接続されてい
る、というものである。
体集積回路装置は（、出願当初の請求項１に記載の如
く）、周辺部から中央部へ順に（、ボンディングパッド
やバンプ等からなる多数の）電極と（、電源配線や接地
配線などの複数の）環状配線および（多数の）入出力回
路と（、全部または一部の回路素子が前記入出力回路の
ものより微細なものからなっている）内部回路とが配置
されている半導体集積回路装置において、前記電極（の
うち電力供給用に割り当てられた対の又は複数の電極）
から前記環状配線を経て（直接または間接的に）前記内
部回路に至る電力配線のうち（電源配線と接地配線との
対や正負の電源用の配線など）対をなすものが、（その
対の一方または他方である）自己の該当電極よりも（そ
の対の他方または一方である）相手方の該当電極に近い
ところで該当環状配線から前記内部回路に接続されてい
る、というものである。
【００１５】このような第１の解決手段の半導体集積回
路装置にあっては、電力供給用電極から内部回路に至る
電力配線が、途中で、従来のように環状配線に対して単
に接続されるだけで無く、電力供給用電極と環状配線と
の接続位置から環状配線の一部または全部を通り、それ
から、相手方の該当電極に近づいた環状配線と電力供給
用電極との接続位置のところで環状配線を離れることと
なる。
路装置にあっては、電力供給用電極から内部回路に至る
電力配線が、途中で、従来のように環状配線に対して単
に接続されるだけで無く、電力供給用電極と環状配線と
の接続位置から環状配線の一部または全部を通り、それ
から、相手方の該当電極に近づいた環状配線と電力供給
用電極との接続位置のところで環状配線を離れることと
なる。
【００１６】これにより、対の電力配線の接続位置関係
が環状配線を利用して入れ替わることとなる。さらに、
その入れ替わりの結果として、入れ替わった接続位置の
間に存在している入出力回路は、回路的に見ても、電力
配線上あるいは電力供給経路上で、内部回路と電力供給
用電極との間に移って来る。
が環状配線を利用して入れ替わることとなる。さらに、
その入れ替わりの結果として、入れ替わった接続位置の
間に存在している入出力回路は、回路的に見ても、電力
配線上あるいは電力供給経路上で、内部回路と電力供給
用電極との間に移って来る。
【００１７】そして、電力供給用電極にサージノイズ等
が印加されても、入れ替わったところの入出力回路の保
護回路がノイズを逃がすよう先に働くので、そのサージ
ノイズ等のうち内部回路まで達するような漏れの量は、
少なくなる。また、そのようなレイアウト変更には新た
なパラメータを必要としないので自動設計が損なわれる
ことは無い。したがって、この発明によれば、静電破壊
に強く自動設計にも適した半導体集積回路装置を実現す
ることができる。
が印加されても、入れ替わったところの入出力回路の保
護回路がノイズを逃がすよう先に働くので、そのサージ
ノイズ等のうち内部回路まで達するような漏れの量は、
少なくなる。また、そのようなレイアウト変更には新た
なパラメータを必要としないので自動設計が損なわれる
ことは無い。したがって、この発明によれば、静電破壊
に強く自動設計にも適した半導体集積回路装置を実現す
ることができる。
【００１８】［第２の解決手段］第２の解決手段の半導
体集積回路装置は（、出願当初の請求項２に記載の如
く）、周辺部から中央部へ順に（、ボンディングパッド
やバンプ等からなる多数の）電極と（、電源配線や接地
配線などの複数の）環状配線および（多数の）入出力回
路と（、全部または一部の回路素子が前記入出力回路の
ものより微細なものからなっている）内部回路とが配置
されている半導体集積回路装置において、前記電極（の
うち電力供給用に割り当てられた対の又は複数の電極）
から前記環状配線を経て（直接または間接的に）前記内
部回路に至る電力配線のうち（電源配線と接地配線との
対や正負の電源用の配線など）対をなすものに関して、
（その対のうち）一方の電力配線における該当環状配線
から前記内部回路への接続位置が（その対のうち）他方
の電力配線における該当電極から該当環状配線への接続
位置に対応しており、且つ、（その対のうち）前記他方
の電力配線における該当環状配線から前記内部回路への
接続位置が（その対のうち）前記一方の電力配線におけ
る該当電極から該当環状配線への接続位置に対応してい
る、というものである。
体集積回路装置は（、出願当初の請求項２に記載の如
く）、周辺部から中央部へ順に（、ボンディングパッド
やバンプ等からなる多数の）電極と（、電源配線や接地
配線などの複数の）環状配線および（多数の）入出力回
路と（、全部または一部の回路素子が前記入出力回路の
ものより微細なものからなっている）内部回路とが配置
されている半導体集積回路装置において、前記電極（の
うち電力供給用に割り当てられた対の又は複数の電極）
から前記環状配線を経て（直接または間接的に）前記内
部回路に至る電力配線のうち（電源配線と接地配線との
対や正負の電源用の配線など）対をなすものに関して、
（その対のうち）一方の電力配線における該当環状配線
から前記内部回路への接続位置が（その対のうち）他方
の電力配線における該当電極から該当環状配線への接続
位置に対応しており、且つ、（その対のうち）前記他方
の電力配線における該当環状配線から前記内部回路への
接続位置が（その対のうち）前記一方の電力配線におけ
る該当電極から該当環状配線への接続位置に対応してい
る、というものである。
【００１９】このような第２の解決手段の半導体集積回
路装置にあっては、電力供給用電極から内部回路に至る
電力配線が、途中で環状配線の一部または全部を通り、
それから、相手方の該当電極に対応した接続位置のとこ
ろで環状配線を離れるので、対の電力配線の接続位置関
係が環状配線を利用して入れ替わることとなる。しか
も、電力供給用電極と環状配線との接続位置を決めるの
に必要なパラメータが与えられれば、環状配線と電力供
給用電極との接続位置も、そのパラメータに対応してい
るので、自動的に決まることとなる。
路装置にあっては、電力供給用電極から内部回路に至る
電力配線が、途中で環状配線の一部または全部を通り、
それから、相手方の該当電極に対応した接続位置のとこ
ろで環状配線を離れるので、対の電力配線の接続位置関
係が環状配線を利用して入れ替わることとなる。しか
も、電力供給用電極と環状配線との接続位置を決めるの
に必要なパラメータが与えられれば、環状配線と電力供
給用電極との接続位置も、そのパラメータに対応してい
るので、自動的に決まることとなる。
【００２０】これにより、環状配線を利用して対の電力
配線の接続位置関係が入れ替わるのに加えて、入れ替え
る際の対応関係も明確になる。そして、入れ替えを除け
ば各接続位置は従来とほとんど変わらないことから、自
動レイアウトに必要なパラメータ等の相違が設定済みパ
ラメータ値のコピーやスワップ等の機械的な処理で解消
されるので、従来の設計ツールの変更作業が簡単に行え
る。したがって、この発明によれば、静電破壊に強く自
動設計にも適した半導体集積回路装置を簡便に実現する
ことができる。
配線の接続位置関係が入れ替わるのに加えて、入れ替え
る際の対応関係も明確になる。そして、入れ替えを除け
ば各接続位置は従来とほとんど変わらないことから、自
動レイアウトに必要なパラメータ等の相違が設定済みパ
ラメータ値のコピーやスワップ等の機械的な処理で解消
されるので、従来の設計ツールの変更作業が簡単に行え
る。したがって、この発明によれば、静電破壊に強く自
動設計にも適した半導体集積回路装置を簡便に実現する
ことができる。
【００２１】［第３の解決手段］第３の解決手段の半導
体集積回路装置は（、出願当初の請求項３に記載の如
く）、上記の第２の解決手段の半導体集積回路装置であ
って、前記の対をなす電力配線が、接続位置の（うち少
なくとも外側の該当環状配線から前記内部回路への接続
位置と該当電極から内側の該当環状配線への接続位置と
の）対応箇所で（少なくとも内外の該当環状配線を横切
る部分は）並走可能に（なる横方向等に）ずれている、
というものである。
体集積回路装置は（、出願当初の請求項３に記載の如
く）、上記の第２の解決手段の半導体集積回路装置であ
って、前記の対をなす電力配線が、接続位置の（うち少
なくとも外側の該当環状配線から前記内部回路への接続
位置と該当電極から内側の該当環状配線への接続位置と
の）対応箇所で（少なくとも内外の該当環状配線を横切
る部分は）並走可能に（なる横方向等に）ずれている、
というものである。
【００２２】このような第３の解決手段の半導体集積回
路装置にあっては、対をなす電力配線が環状配線との接
続箇所で重なるようなときに相互絶縁のため絶縁層を挟
んで上下に配線層を増やすと半導体製造工程が増えてコ
ストアップを招来してしまうところ、そのような接続箇
所では、対をなす電力配線が並走可能にずれて配置され
ることとなる。なお、そのずれ量等は、対をなす電力配
線を並べる際に絶縁可能なだけ離す距離などを基準にし
て、予め一意に定めておけるので、電力配線をずらすこ
とが接続位置の対応関係を損ねたり自動レイアウト処理
を妨げたりすることは無い。
路装置にあっては、対をなす電力配線が環状配線との接
続箇所で重なるようなときに相互絶縁のため絶縁層を挟
んで上下に配線層を増やすと半導体製造工程が増えてコ
ストアップを招来してしまうところ、そのような接続箇
所では、対をなす電力配線が並走可能にずれて配置され
ることとなる。なお、そのずれ量等は、対をなす電力配
線を並べる際に絶縁可能なだけ離す距離などを基準にし
て、予め一意に定めておけるので、電力配線をずらすこ
とが接続位置の対応関係を損ねたり自動レイアウト処理
を妨げたりすることは無い。
【００２３】これにより、環状配線を利用して対の電力
配線の接続位置関係が入れ替わるとともに、入れ替わっ
ても電力配線は重ならないので、配線層は増やさ無いで
済ませられる。したがって、この発明によれば、静電破
壊に強く自動設計にも適した半導体集積回路装置を簡便
に而も安価に実現することができる。
配線の接続位置関係が入れ替わるとともに、入れ替わっ
ても電力配線は重ならないので、配線層は増やさ無いで
済ませられる。したがって、この発明によれば、静電破
壊に強く自動設計にも適した半導体集積回路装置を簡便
に而も安価に実現することができる。
【００２４】
【発明の実施の形態】このような解決手段で達成された
本発明の半導体集積回路装置について、これを実施する
ための具体的な形態を、以下の第１〜第３実施例によ
り、説明する。図１及び図２に示した第１実施例、図３
に示した第２実施例、図４に示した第３実施例は、何れ
も、上述した第１〜第３の解決手段を総て具現化したも
のとなっている。なお、それらの図示に際し従来と同様
の構成要素には同一の符号を付して示したので、重複す
る再度の説明は割愛し、以下、図５及び図６に示した従
来例との相違点を中心に述べる。
本発明の半導体集積回路装置について、これを実施する
ための具体的な形態を、以下の第１〜第３実施例によ
り、説明する。図１及び図２に示した第１実施例、図３
に示した第２実施例、図４に示した第３実施例は、何れ
も、上述した第１〜第３の解決手段を総て具現化したも
のとなっている。なお、それらの図示に際し従来と同様
の構成要素には同一の符号を付して示したので、重複す
る再度の説明は割愛し、以下、図５及び図６に示した従
来例との相違点を中心に述べる。
【００２５】
【第１実施例】本発明の半導体集積回路装置の第１実施
例について、その具体的な構成およびレイアウト手法等
を、図面を引用して説明する。図１は、その構造を示
し、（ａ）が概要レイアウト図であり、（ｂ）が要部を
斜視図風に示した模式図である。なお、この図１は従来
例の図５に対応したものとなっている。
例について、その具体的な構成およびレイアウト手法等
を、図面を引用して説明する。図１は、その構造を示
し、（ａ）が概要レイアウト図であり、（ｂ）が要部を
斜視図風に示した模式図である。なお、この図１は従来
例の図５に対応したものとなっている。
【００２６】このＩＣチップ１０（半導体集積回路装
置）が従来例のＩＣチップ１と相違するのは、中間ＧＮ
Ｄライン６ｂがＧＮＤライン６のところで外側ＧＮＤラ
イン６ａから分離されて以前に中間Ｖｄｄライン５ｂの
在ったところへ移された点と、中間Ｖｄｄライン５ｂが
Ｖｄｄライン５のところで外側Ｖｄｄライン５ａから分
離されて以前に中間ＧＮＤライン６ｂの在ったところの
隣へ移された点である。また、内側Ｖｄｄライン５ｃと
内側ＧＮＤライン６ｃも、それぞれ、接続先の中間Ｖｄ
ｄライン５ｂと中間ＧＮＤライン６ｂに随伴して、該当
ラインの延長線上に移されている。
置）が従来例のＩＣチップ１と相違するのは、中間ＧＮ
Ｄライン６ｂがＧＮＤライン６のところで外側ＧＮＤラ
イン６ａから分離されて以前に中間Ｖｄｄライン５ｂの
在ったところへ移された点と、中間Ｖｄｄライン５ｂが
Ｖｄｄライン５のところで外側Ｖｄｄライン５ａから分
離されて以前に中間ＧＮＤライン６ｂの在ったところの
隣へ移された点である。また、内側Ｖｄｄライン５ｃと
内側ＧＮＤライン６ｃも、それぞれ、接続先の中間Ｖｄ
ｄライン５ｂと中間ＧＮＤライン６ｂに随伴して、該当
ラインの延長線上に移されている。
【００２７】外側Ｖｄｄライン５ａは外側のＶｄｄライ
ン５に接続されたところで止まりＧＮＤライン６には至
らず中間ＧＮＤライン６ｂと干渉しないので、中間ＧＮ
Ｄライン６ｂは外側Ｖｄｄライン５ａの延長線上に位置
してＧＮＤライン６に接続されるが、外側ＧＮＤライン
６ａは内側のＧＮＤライン６まで延びて接続される一
方、中間Ｖｄｄライン５ｂはＧＮＤライン６を跨いで外
側のＶｄｄライン５に接続されるため、中間Ｖｄｄライ
ン５ｂは、外側ＧＮＤライン６ａと干渉するので、可能
であれば外側Ｖｄｄライン５ａより遠い方へ、そうでな
ければ近い方へ、絶縁分離可能な所定距離だけ、あるい
はそれ以上、ずらして配置される。
ン５に接続されたところで止まりＧＮＤライン６には至
らず中間ＧＮＤライン６ｂと干渉しないので、中間ＧＮ
Ｄライン６ｂは外側Ｖｄｄライン５ａの延長線上に位置
してＧＮＤライン６に接続されるが、外側ＧＮＤライン
６ａは内側のＧＮＤライン６まで延びて接続される一
方、中間Ｖｄｄライン５ｂはＧＮＤライン６を跨いで外
側のＶｄｄライン５に接続されるため、中間Ｖｄｄライ
ン５ｂは、外側ＧＮＤライン６ａと干渉するので、可能
であれば外側Ｖｄｄライン５ａより遠い方へ、そうでな
ければ近い方へ、絶縁分離可能な所定距離だけ、あるい
はそれ以上、ずらして配置される。
【００２８】また、そのようなレイアウトを自動で行え
るよう、ＩＣチップ１０の設計支援ツールは、従来の処
理に加えて、中間Ｖｄｄライン５ｂや内側Ｖｄｄライン
５ｃの配置データの一部を外側ＧＮＤライン６ａの該当
データで置き換えたり、中間ＧＮＤライン６ｂや内側Ｇ
ＮＤライン６ｃの配置データの一部を外側Ｖｄｄライン
５ａの該当データで置き換える、といった処理も行う。
また、その置き換えによって外側Ｖｄｄライン５ａと中
間ＧＮＤライン６ｂとが干渉することになったり外側Ｇ
ＮＤライン６ａと中間Ｖｄｄライン５ｂとが干渉するこ
とになったりすることもあるので、そのチェックを行う
とともに、干渉を避けるために必要であれば中間Ｖｄｄ
ライン５ｂや中間ＧＮＤライン６ｂを所定距離ずらして
配置することも行う。そのように設計支援ツールはプロ
グラムが変更されている。
るよう、ＩＣチップ１０の設計支援ツールは、従来の処
理に加えて、中間Ｖｄｄライン５ｂや内側Ｖｄｄライン
５ｃの配置データの一部を外側ＧＮＤライン６ａの該当
データで置き換えたり、中間ＧＮＤライン６ｂや内側Ｇ
ＮＤライン６ｃの配置データの一部を外側Ｖｄｄライン
５ａの該当データで置き換える、といった処理も行う。
また、その置き換えによって外側Ｖｄｄライン５ａと中
間ＧＮＤライン６ｂとが干渉することになったり外側Ｇ
ＮＤライン６ａと中間Ｖｄｄライン５ｂとが干渉するこ
とになったりすることもあるので、そのチェックを行う
とともに、干渉を避けるために必要であれば中間Ｖｄｄ
ライン５ｂや中間ＧＮＤライン６ｂを所定距離ずらして
配置することも行う。そのように設計支援ツールはプロ
グラムが変更されている。
【００２９】そして、このような設計支援ツールに対
し、従来と同じ設計パラメータを与えれば、従来のＩＣ
チップ１で無く上記のＩＣチップ１０のレイアウトが自
動的に出来上がる。その際、電力供給用に割り当てられ
複数の電極３，４のうち環状配線５，６を経て内部回路
８に至る一対の電力配線５ａ〜５ｃ，６ａ〜６ｃについ
ても、Ｖｄｄパッド３及びＧＮＤパッド４の割付データ
は従来通り与えるが、その他の新たなデータは不要であ
る。
し、従来と同じ設計パラメータを与えれば、従来のＩＣ
チップ１で無く上記のＩＣチップ１０のレイアウトが自
動的に出来上がる。その際、電力供給用に割り当てられ
複数の電極３，４のうち環状配線５，６を経て内部回路
８に至る一対の電力配線５ａ〜５ｃ，６ａ〜６ｃについ
ても、Ｖｄｄパッド３及びＧＮＤパッド４の割付データ
は従来通り与えるが、その他の新たなデータは不要であ
る。
【００３０】このような自動レイアウト処理によって設
計されたＩＣチップ１０にあっては、対の電力配線５ａ
〜５ｃ，６ａ〜６ｃのうち一方の電力配線５ａ〜５ｃに
おける該当環状配線５から内部回路８への接続位置すな
わち中間Ｖｄｄライン５ｂの接続点が、その対のうち他
方の電力配線６ａ〜６ｃにおける該当電極４から該当環
状配線６への接続位置すなわち外側ＧＮＤライン６ａの
接続点に対応している。さらに、他方の電力配線６ａ〜
６ｃにおける該当環状配線６から内部回路８への接続位
置すなわち中間ＧＮＤライン６ｂの接続点が、一方の電
力配線５ａ〜５ｃにおける該当電極３から該当環状配線
５への接続位置すなわち外側Ｖｄｄライン５ａの接続点
に対応している。
計されたＩＣチップ１０にあっては、対の電力配線５ａ
〜５ｃ，６ａ〜６ｃのうち一方の電力配線５ａ〜５ｃに
おける該当環状配線５から内部回路８への接続位置すな
わち中間Ｖｄｄライン５ｂの接続点が、その対のうち他
方の電力配線６ａ〜６ｃにおける該当電極４から該当環
状配線６への接続位置すなわち外側ＧＮＤライン６ａの
接続点に対応している。さらに、他方の電力配線６ａ〜
６ｃにおける該当環状配線６から内部回路８への接続位
置すなわち中間ＧＮＤライン６ｂの接続点が、一方の電
力配線５ａ〜５ｃにおける該当電極３から該当環状配線
５への接続位置すなわち外側Ｖｄｄライン５ａの接続点
に対応している。
【００３１】しかも、それらの接続位置に関する対応箇
所のうち、外側ＧＮＤライン６ａと中間Ｖｄｄライン５
ｂとの対応箇所では、双方のラインが内外の該当環状配
線５，６を横切るように跨いでいるが、そこの部分で
は、中間Ｖｄｄライン５ｂが少し横にずれていて、両ラ
イン６ａ，５ｂが同じ高さで並走している。これによ
り、ＩＣチップ１０は、環状配線５，６ばかりか電力配
線５ａ〜５ｃ，６ａ〜６ｃについても、配線層の段数が
従来のＩＣチップ１と同じで済むものとなっている。そ
して、電力配線５ａ〜５ｃ，６ａ〜６ｃ等のパターン変
更に対応したレチクルの入れ替え等は別として、従来品
と同じ半導体プロセスを経て、ＩＣチップ１０が出来上
がる。
所のうち、外側ＧＮＤライン６ａと中間Ｖｄｄライン５
ｂとの対応箇所では、双方のラインが内外の該当環状配
線５，６を横切るように跨いでいるが、そこの部分で
は、中間Ｖｄｄライン５ｂが少し横にずれていて、両ラ
イン６ａ，５ｂが同じ高さで並走している。これによ
り、ＩＣチップ１０は、環状配線５，６ばかりか電力配
線５ａ〜５ｃ，６ａ〜６ｃについても、配線層の段数が
従来のＩＣチップ１と同じで済むものとなっている。そ
して、電力配線５ａ〜５ｃ，６ａ〜６ｃ等のパターン変
更に対応したレチクルの入れ替え等は別として、従来品
と同じ半導体プロセスを経て、ＩＣチップ１０が出来上
がる。
【００３２】この第１実施例の半導体集積回路装置につ
いて、その使用時の動作を、図面を引用して説明する。
図２は、接地端子や電源端子への放電を考慮したときの
等価回路を示し、（ａ）が空間上の相対位置を優先した
図であり、（ｂ）が放電経路を優先した図である。な
お、この図２は解決課題の図７に対応している。
いて、その使用時の動作を、図面を引用して説明する。
図２は、接地端子や電源端子への放電を考慮したときの
等価回路を示し、（ａ）が空間上の相対位置を優先した
図であり、（ｂ）が放電経路を優先した図である。な
お、この図２は解決課題の図７に対応している。
【００３３】このＩＣチップ１０では、Ｖｄｄパッド３
及びＧＮＤパッド４から内部回路８に至る電力供給経路
に、それぞれ、Ｖｄｄライン５及びＧＮＤライン６のう
ち外側Ｖｄｄライン５ａと外側ＧＮＤライン６ａとの間
に位置する部分が、入り込んでいる。すなわち、Ｖｄｄ
パッド３からは、外側Ｖｄｄライン５ａの後、その間の
Ｖｄｄライン５を経由してから、中間Ｖｄｄライン５ｂ
に至る。また、ＧＮＤパッド４からは、外側ＧＮＤライ
ン６ａの後、その間のＧＮＤライン６を経由してから、
中間ＧＮＤライン６ｂに達するのである。
及びＧＮＤパッド４から内部回路８に至る電力供給経路
に、それぞれ、Ｖｄｄライン５及びＧＮＤライン６のう
ち外側Ｖｄｄライン５ａと外側ＧＮＤライン６ａとの間
に位置する部分が、入り込んでいる。すなわち、Ｖｄｄ
パッド３からは、外側Ｖｄｄライン５ａの後、その間の
Ｖｄｄライン５を経由してから、中間Ｖｄｄライン５ｂ
に至る。また、ＧＮＤパッド４からは、外側ＧＮＤライ
ン６ａの後、その間のＧＮＤライン６を経由してから、
中間ＧＮＤライン６ｂに達するのである。
【００３４】そして、この場合、電力供給用電極である
Ｖｄｄパッド３やＧＮＤパッド４への静電気放電を考慮
したときの等価的な回路においては（図２参照）、それ
らのパッド３，４に対し、空間的にＩ／Ｏ回路７の方が
内部回路８より近いばかりか（図２（ａ）参照）、電気
回路・電子回路的にも外側Ｖｄｄライン５ａと外側ＧＮ
Ｄライン６ａとの間のＩ／Ｏ回路７の方が内部回路８よ
り近い（図２（ｂ）参照）。そのため、環状配線５，６
等に分布する抵抗分やインダクタンスからなる寄生抵抗
５ｄ，６ｄが内部回路８に対して従来よりも大きく作用
して、特に外側Ｖｄｄライン５ａと外側ＧＮＤライン６
ａとの間に有る入出力回路７に対してよりも大きく作用
するので、放電等によるサージノイズは、そこのダイオ
ード７ａやコンデンサ７ｂさらにはそこを並走する環状
配線５，６間の寄生容量などを介して速やかに逃がさ
れ、内部回路８にまで漏れて来るのは、少なくなる。
Ｖｄｄパッド３やＧＮＤパッド４への静電気放電を考慮
したときの等価的な回路においては（図２参照）、それ
らのパッド３，４に対し、空間的にＩ／Ｏ回路７の方が
内部回路８より近いばかりか（図２（ａ）参照）、電気
回路・電子回路的にも外側Ｖｄｄライン５ａと外側ＧＮ
Ｄライン６ａとの間のＩ／Ｏ回路７の方が内部回路８よ
り近い（図２（ｂ）参照）。そのため、環状配線５，６
等に分布する抵抗分やインダクタンスからなる寄生抵抗
５ｄ，６ｄが内部回路８に対して従来よりも大きく作用
して、特に外側Ｖｄｄライン５ａと外側ＧＮＤライン６
ａとの間に有る入出力回路７に対してよりも大きく作用
するので、放電等によるサージノイズは、そこのダイオ
ード７ａやコンデンサ７ｂさらにはそこを並走する環状
配線５，６間の寄生容量などを介して速やかに逃がさ
れ、内部回路８にまで漏れて来るのは、少なくなる。
【００３５】
【第２実施例】図３にレイアウトの概要を示したＩＣチ
ップ３０（半導体集積回路装置）が上記のＩＣチップ１
０と相違するのは、ＧＮＤライン６と内部回路８との間
にＧＮＤライン３１及びＶｄｄ’ライン３２からなる他
の一対の環状配線が追加配置された点と、ＧＮＤライン
６とＶｄｄ’ライン３２との間に降圧回路３３が追加配
置された点である。
ップ３０（半導体集積回路装置）が上記のＩＣチップ１
０と相違するのは、ＧＮＤライン６と内部回路８との間
にＧＮＤライン３１及びＶｄｄ’ライン３２からなる他
の一対の環状配線が追加配置された点と、ＧＮＤライン
６とＶｄｄ’ライン３２との間に降圧回路３３が追加配
置された点である。
【００３６】ＧＮＤライン３１及びＶｄｄ’ライン３２
は、ＧＮＤライン６及びＶｄｄライン５と同じか少し細
めの配線パターンにて形成される。降圧回路３３は、適
宜のＤＣ−ＤＣコンバータ等からなり、例えば、Ｉ／Ｏ
回路７の駆動に直接用いられる５Ｖや３Ｖ等の電圧（Ｖ
ｄｄ）から、内部回路８の駆動に適した２Ｖ等の電圧
（Ｖｄｄ’）を生成するようになっている。
は、ＧＮＤライン６及びＶｄｄライン５と同じか少し細
めの配線パターンにて形成される。降圧回路３３は、適
宜のＤＣ−ＤＣコンバータ等からなり、例えば、Ｉ／Ｏ
回路７の駆動に直接用いられる５Ｖや３Ｖ等の電圧（Ｖ
ｄｄ）から、内部回路８の駆動に適した２Ｖ等の電圧
（Ｖｄｄ’）を生成するようになっている。
【００３７】そして、それらの追加等に対応して、中間
ＧＮＤライン６ｂは、途中でＧＮＤライン３１に接続さ
れる。また、中間Ｖｄｄライン５ｂは、途中に降圧回路
３３が挿入されるとともに、その先でＶｄｄ’ライン３
２にも接続されている。なお、中間Ｖｄｄライン５ｂと
中間ＧＮＤライン６ｂとを入れ替えた配置状態は、維持
されている。
ＧＮＤライン６ｂは、途中でＧＮＤライン３１に接続さ
れる。また、中間Ｖｄｄライン５ｂは、途中に降圧回路
３３が挿入されるとともに、その先でＶｄｄ’ライン３
２にも接続されている。なお、中間Ｖｄｄライン５ｂと
中間ＧＮＤライン６ｂとを入れ替えた配置状態は、維持
されている。
【００３８】この場合、環状配線が一対よりも多く設け
られており、電力配線５ａ，５ｂ，５ｃは、環状配線５
を経て内部回路８に至る途中に降圧回路３３を介在させ
ていて、間接的に連なるものとなっているが、Ｖｄｄパ
ッド３やＧＮＤパッド４への静電気放電を考慮したとき
の等価的な回路は、第１実施例のものと同様であり（図
２参照）、やはり、上述したようにして、放電等による
サージノイズの漏れ量は減少することとなる。
られており、電力配線５ａ，５ｂ，５ｃは、環状配線５
を経て内部回路８に至る途中に降圧回路３３を介在させ
ていて、間接的に連なるものとなっているが、Ｖｄｄパ
ッド３やＧＮＤパッド４への静電気放電を考慮したとき
の等価的な回路は、第１実施例のものと同様であり（図
２参照）、やはり、上述したようにして、放電等による
サージノイズの漏れ量は減少することとなる。
【００３９】
【第３実施例】図４にレイアウトの概要を示したＩＣチ
ップ４０（半導体集積回路装置）が上記のＩＣチップ１
０と相違するのは、Ｖｄｄパッド３が右辺のところから
対向する左辺に移っている点である。そして、それに対
応して、自動的に、外側Ｖｄｄライン５ａと中間ＧＮＤ
ライン６ｂと内側ＧＮＤライン６ｃも左方に移されてい
る。
ップ４０（半導体集積回路装置）が上記のＩＣチップ１
０と相違するのは、Ｖｄｄパッド３が右辺のところから
対向する左辺に移っている点である。そして、それに対
応して、自動的に、外側Ｖｄｄライン５ａと中間ＧＮＤ
ライン６ｂと内側ＧＮＤライン６ｃも左方に移されてい
る。
【００４０】この場合、Ｖｄｄパッド３及びＧＮＤパッ
ド４の割付に際して、両者がＩＣチップ４０の中央を基
準とした点対称位置あるいはそれに近いところに来るよ
うに配慮すると、それだけで、ＩＣチップ４０のレイア
ウトが自動生成される。
ド４の割付に際して、両者がＩＣチップ４０の中央を基
準とした点対称位置あるいはそれに近いところに来るよ
うに配慮すると、それだけで、ＩＣチップ４０のレイア
ウトが自動生成される。
【００４１】そして、Ｖｄｄパッド３やＧＮＤパッド４
への静電気放電を考慮したときの等価的な回路につい
て、Ｉ／Ｏ回路７の一部だけで無く、環状配線５，６の
全周に対応しているＩ／Ｏ回路７のほとんど全部が、電
気回路・電子回路的に見て、内部回路８よりも、Ｖｄｄ
パッド３やＧＮＤパッド４に近いものとなる。その結
果、内部回路８へのサージノイズ等の漏れ量は、一段と
減少する。
への静電気放電を考慮したときの等価的な回路につい
て、Ｉ／Ｏ回路７の一部だけで無く、環状配線５，６の
全周に対応しているＩ／Ｏ回路７のほとんど全部が、電
気回路・電子回路的に見て、内部回路８よりも、Ｖｄｄ
パッド３やＧＮＤパッド４に近いものとなる。その結
果、内部回路８へのサージノイズ等の漏れ量は、一段と
減少する。
【００４２】
【その他】なお、上記の各実施例で、レイアウト設計
は、理想的な自動レイアウトが行われる場合を述べた
が、本発明は、そのような場合に限らず、半自動や手動
でレイアウトする場合にも、適用することができる。電
力配線５ａ〜５ｃ，６ａ〜６ｃの接続位置は、入れ替え
が有っても、入れ替えが無いときのデータから直ちに或
いは僅かな演算で簡単に判明するので、本発明は何れの
場合でも有益である。
は、理想的な自動レイアウトが行われる場合を述べた
が、本発明は、そのような場合に限らず、半自動や手動
でレイアウトする場合にも、適用することができる。電
力配線５ａ〜５ｃ，６ａ〜６ｃの接続位置は、入れ替え
が有っても、入れ替えが無いときのデータから直ちに或
いは僅かな演算で簡単に判明するので、本発明は何れの
場合でも有益である。
【００４３】また、ＩＣチップ１０，３０，４０は、シ
リコンに限らず、他の半導体から製造されるものであっ
ても良い。さらに、ベアチップのままでも良く、適宜の
プラスチックパッケージやセラミックパッケージ等に封
入されていても良い。電極２，３，４は、ボンディング
パッドに限らず、バンプや、ＴＡＢ接続部などであって
も良い。ＧＮＤパッド４は、接地に限らず、正または負
の電源電圧が印加されるようになっていても良い。配線
５，５ａ，５ｂ，５ｃ，６，６ａ，６ｂ，６ｃは、アル
ミニウム配線に限らず、銅等の金属やその他の良導体か
らなる配線であっても良い。
リコンに限らず、他の半導体から製造されるものであっ
ても良い。さらに、ベアチップのままでも良く、適宜の
プラスチックパッケージやセラミックパッケージ等に封
入されていても良い。電極２，３，４は、ボンディング
パッドに限らず、バンプや、ＴＡＢ接続部などであって
も良い。ＧＮＤパッド４は、接地に限らず、正または負
の電源電圧が印加されるようになっていても良い。配線
５，５ａ，５ｂ，５ｃ，６，６ａ，６ｂ，６ｃは、アル
ミニウム配線に限らず、銅等の金属やその他の良導体か
らなる配線であっても良い。
【００４４】
【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段の半導体集積回路装置にあっては、環
状配線を利用して対の電力配線の接続位置関係を入れ替
えるようにしたことにより、入れ替わった接続位置の間
に存在している入出力回路が回路的に見て内部回路と電
極との間に移って来て、サージノイズ等の漏れ量が減少
するうえ、自動レイアウトに必要なパラメータの増加は
回避されるので、静電破壊に強く自動設計にも適した半
導体集積回路装置を実現することができたという有利な
効果が有る。
の第１の解決手段の半導体集積回路装置にあっては、環
状配線を利用して対の電力配線の接続位置関係を入れ替
えるようにしたことにより、入れ替わった接続位置の間
に存在している入出力回路が回路的に見て内部回路と電
極との間に移って来て、サージノイズ等の漏れ量が減少
するうえ、自動レイアウトに必要なパラメータの増加は
回避されるので、静電破壊に強く自動設計にも適した半
導体集積回路装置を実現することができたという有利な
効果が有る。
【００４５】また、本発明の第２の解決手段の半導体集
積回路装置にあっては、環状配線を利用して対の電力配
線の接続位置関係を入れ替えるとともにその際の対応関
係が明確になるようにしたことにより、入れ替えを除き
各接続位置が従来とほぼ同じで設計ツールの変更作業が
簡単に行えるので、静電破壊に強く自動設計にも適した
半導体集積回路装置を簡便に実現することができたとい
う有利な効果を奏する。
積回路装置にあっては、環状配線を利用して対の電力配
線の接続位置関係を入れ替えるとともにその際の対応関
係が明確になるようにしたことにより、入れ替えを除き
各接続位置が従来とほぼ同じで設計ツールの変更作業が
簡単に行えるので、静電破壊に強く自動設計にも適した
半導体集積回路装置を簡便に実現することができたとい
う有利な効果を奏する。
【００４６】さらに、本発明の第３の解決手段の半導体
集積回路装置にあっては、環状配線を利用して対の電力
配線の接続位置関係を入れ替えるとともに入れ替えても
電力配線が重ならないようにしたことにより、配線層を
増やさ無いで済むので、静電破壊に強く自動設計にも適
した半導体集積回路装置を簡便に而も安価に実現するこ
とができたという有利な効果が有る。
集積回路装置にあっては、環状配線を利用して対の電力
配線の接続位置関係を入れ替えるとともに入れ替えても
電力配線が重ならないようにしたことにより、配線層を
増やさ無いで済むので、静電破壊に強く自動設計にも適
した半導体集積回路装置を簡便に而も安価に実現するこ
とができたという有利な効果が有る。
【図１】 本発明の半導体集積回路装置の第１実施例に
ついて、（ａ）は概要レイアウト図、（ｂ）は要部を斜
視図風に示した模式図である。
ついて、（ａ）は概要レイアウト図、（ｂ）は要部を斜
視図風に示した模式図である。
【図２】 接地端子等への放電を考慮したときの等
価回路であり、（ａ）は空間上の相対位置を優先した図
であり、（ｂ）は放電経路を優先した図である。
価回路であり、（ａ）は空間上の相対位置を優先した図
であり、（ｂ）は放電経路を優先した図である。
【図３】 本発明の半導体集積回路装置の第２実施例に
ついて、その概要レイアウト図である。
ついて、その概要レイアウト図である。
【図４】 本発明の半導体集積回路装置の第３実施例に
ついて、その概要レイアウト図である。
ついて、その概要レイアウト図である。
【図５】 従来の半導体集積回路装置について、（ａ）
は概要レイアウト図、（ｂ）は要部を斜視図風に示した
模式図である。
は概要レイアウト図、（ｂ）は要部を斜視図風に示した
模式図である。
【図６】 その入出力回路における保護回路の一般
的構造を示し、（ａ）はＩＣの縦断面模式図、（ｂ）は
接地端子への放電を考慮したときの等価回路である。
的構造を示し、（ａ）はＩＣの縦断面模式図、（ｂ）は
接地端子への放電を考慮したときの等価回路である。
【図７】 解決課題を想起させた、接地端子等への放電
を考慮したときの等価回路であり、（ａ）は空間上の相
対位置を優先した図であり、（ｂ）は放電経路を優先し
た図である。
を考慮したときの等価回路であり、（ａ）は空間上の相
対位置を優先した図であり、（ｂ）は放電経路を優先し
た図である。
１ ＩＣチップ（半導体集積回路装置） ２ Ｉ／Ｏパッド（外部端子等の接続部、信号入
出力用の電極） ３ Ｖｄｄパッド（外部端子等の接続部、電源用
の電極） ４ ＧＮＤパッド（外部端子等の接続部、接地用
の電極） ５ Ｖｄｄライン（電源用の環状配線） ５ａ 外側Ｖｄｄライン（電力配線） ５ｂ 中間Ｖｄｄライン（電力配線） ５ｃ 内側Ｖｄｄライン（電力配線） ５ｄ 寄生抵抗 ６ ＧＮＤライン（接地用の環状配線） ６ａ 外側ＧＮＤライン（電力配線） ６ｂ 中間ＧＮＤライン（電力配線） ６ｃ 内側ＧＮＤライン（電力配線） ６ｄ 寄生抵抗 ７ Ｉ／Ｏ回路（入出力回路） ７ａ ダイオード（保護回路） ７ｂ コンデンサ（保護回路） ８ 内部回路 １０ ＩＣチップ（半導体集積回路装置） ３０ ＩＣチップ（半導体集積回路装置） ３１ ＧＮＤライン（接地用の内側環状配線） ３２ Ｖｄｄ’ライン（電源用の内側環状配線） ３３ 降圧回路 ４０ ＩＣチップ（半導体集積回路装置）
出力用の電極） ３ Ｖｄｄパッド（外部端子等の接続部、電源用
の電極） ４ ＧＮＤパッド（外部端子等の接続部、接地用
の電極） ５ Ｖｄｄライン（電源用の環状配線） ５ａ 外側Ｖｄｄライン（電力配線） ５ｂ 中間Ｖｄｄライン（電力配線） ５ｃ 内側Ｖｄｄライン（電力配線） ５ｄ 寄生抵抗 ６ ＧＮＤライン（接地用の環状配線） ６ａ 外側ＧＮＤライン（電力配線） ６ｂ 中間ＧＮＤライン（電力配線） ６ｃ 内側ＧＮＤライン（電力配線） ６ｄ 寄生抵抗 ７ Ｉ／Ｏ回路（入出力回路） ７ａ ダイオード（保護回路） ７ｂ コンデンサ（保護回路） ８ 内部回路 １０ ＩＣチップ（半導体集積回路装置） ３０ ＩＣチップ（半導体集積回路装置） ３１ ＧＮＤライン（接地用の内側環状配線） ３２ Ｖｄｄ’ライン（電源用の内側環状配線） ３３ 降圧回路 ４０ ＩＣチップ（半導体集積回路装置）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/82
Claims (3)
- 【請求項１】周辺部から中央部へ順に電極と環状配線お
よび入出力回路と内部回路とが配置されている半導体集
積回路装置において、前記電極から前記環状配線を経て
前記内部回路に至る電力配線のうち対をなすものが、自
己の該当電極よりも相手方の該当電極に近いところで該
当環状配線から前記内部回路に接続されていることを特
徴とする半導体集積回路装置。 - 【請求項２】周辺部から中央部へ順に電極と環状配線お
よび入出力回路と内部回路とが配置されている半導体集
積回路装置において、前記電極から前記環状配線を経て
前記内部回路に至る電力配線のうち対をなすものに関し
て、一方の電力配線における該当環状配線から前記内部
回路への接続位置が他方の電力配線における該当電極か
ら該当環状配線への接続位置に対応しており、且つ、前
記他方の電力配線における該当環状配線から前記内部回
路への接続位置が前記一方の電力配線における該当電極
から該当環状配線への接続位置に対応していることを特
徴とする半導体集積回路装置。 - 【請求項３】前記の対をなす電力配線が、接続位置の対
応箇所で並走可能にずれていることを特徴とする請求項
２記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17872499A JP3236583B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体集積回路装置 |
| US09/583,539 US6339234B1 (en) | 1999-06-24 | 2000-06-01 | Semiconductor integrated circuit device with enhanced protection from electrostatic breakdown |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17872499A JP3236583B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001007214A JP2001007214A (ja) | 2001-01-12 |
| JP3236583B2 true JP3236583B2 (ja) | 2001-12-10 |
Family
ID=16053471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17872499A Expired - Lifetime JP3236583B2 (ja) | 1999-06-24 | 1999-06-24 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6339234B1 (ja) |
| JP (1) | JP3236583B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW473983B (en) * | 1999-07-28 | 2002-01-21 | Rohm Co Ltd | Semiconductor integrated circuit device |
| JP3302665B2 (ja) * | 1999-10-25 | 2002-07-15 | ローム株式会社 | 半導体集積回路装置 |
| JP3589158B2 (ja) * | 2000-06-29 | 2004-11-17 | セイコーエプソン株式会社 | 半導体集積回路 |
| JP2003060151A (ja) * | 2001-08-10 | 2003-02-28 | Fujitsu Ltd | 半導体装置 |
| JP4497791B2 (ja) * | 2002-05-09 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4776861B2 (ja) * | 2002-09-26 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| AU2004200734B2 (en) * | 2003-02-26 | 2010-07-15 | Wms Gaming Inc. | Gaming management service in the service-oriented gaming network environment |
| JP4624660B2 (ja) * | 2003-10-09 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4558301B2 (ja) * | 2003-10-29 | 2010-10-06 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7939856B2 (en) * | 2004-12-31 | 2011-05-10 | Stmicroelectronics Pvt. Ltd. | Area-efficient distributed device structure for integrated voltage regulators |
| JP2006222351A (ja) * | 2005-02-14 | 2006-08-24 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| KR100761860B1 (ko) * | 2006-09-20 | 2007-09-28 | 삼성전자주식회사 | 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법 |
| JP2009200308A (ja) * | 2008-02-22 | 2009-09-03 | Oki Semiconductor Co Ltd | 半導体パッケージ |
| US7554133B1 (en) * | 2008-05-13 | 2009-06-30 | Lsi Corporation | Pad current splitting |
| JP5396746B2 (ja) * | 2008-05-23 | 2014-01-22 | ミツミ電機株式会社 | 半導体装置及び半導体集積回路装置 |
| JP2011096889A (ja) * | 2009-10-30 | 2011-05-12 | Elpida Memory Inc | 半導体装置 |
| JP5405283B2 (ja) * | 2009-12-10 | 2014-02-05 | シャープ株式会社 | 半導体装置およびその電力供給方法 |
| CN106783842B (zh) * | 2017-01-04 | 2019-05-17 | 京东方科技集团股份有限公司 | 一种静电保护电路、阵列基板、显示面板及显示装置 |
| WO2020087427A1 (en) * | 2018-11-01 | 2020-05-07 | Yangtze Memory Technologies Co., Ltd. | Integrated circuit electrostatic discharge bus structure and related method |
| KR20210045876A (ko) * | 2019-10-17 | 2021-04-27 | 에스케이하이닉스 주식회사 | 반도체 패키지 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228583B2 (ja) * | 1992-03-31 | 2001-11-12 | 株式会社東芝 | 半導体集積回路装置 |
| JP2855975B2 (ja) * | 1992-07-06 | 1999-02-10 | 富士通株式会社 | 半導体集積回路 |
| JPH10229129A (ja) * | 1997-02-18 | 1998-08-25 | Oki Electric Ind Co Ltd | 半導体集積回路のチップレイアウト及びその検証方法 |
-
1999
- 1999-06-24 JP JP17872499A patent/JP3236583B2/ja not_active Expired - Lifetime
-
2000
- 2000-06-01 US US09/583,539 patent/US6339234B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001007214A (ja) | 2001-01-12 |
| US6339234B1 (en) | 2002-01-15 |
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