KR100761860B1 - 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법 - Google Patents

와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법 Download PDF

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bonding
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김태훈
권흥규
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삼성전자주식회사
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Abstract

인터포저 칩을 갖는 적층 반도체 패키지 및 그 제조방법을 제공한다. 상기 인터포저 칩은 배선 기판 상에서 두 개의 반도체 칩 들 사이에 위치한다. 상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 와이어 본딩시 와이어 본딩 모니터링이 가능하다. 상기 인터포저 칩에 포함된 회로 요소는 다이오드 또는 커패시터일 수 있다. 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결되어 있을 수 있다.

Description

와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층 반도체 패키지 및 이의 제조방법{Stack semiconductor package having interposer chip for enabling wire bond monitoring, and fabrication method using the same}
도 1은 본 발명의 일 예에 의한 적층 반도체 패키지 및 그 제조방법을 설명하기 위하여 도시한 단면도이고,
도 2는 도 1에 도시한 적층 반도체 패키지를 도시한 사시도이고,
도 3 및 도 4는 본 발명에 의한 인터포저 칩을 도시한 개략도이고,
도 5는 도 3의 인터포저 칩의 단면도의 일 예이고,
도 6은 일반적인 인터포저 칩의 단면도의 일 예이고,
도 7 및 도 8은 본 발명에 의한 적층 반도체 패키지의 인터포저 칩의 와이어 본딩 모니터링 방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 배선 기판, 18: 제1 반도체 칩, 20: 제1 본딩 와이어, 24: 인터포저 칩, 제2 본딩 와이어, 30: 제2 반도체 칩, 32: 제3 본딩 와이어, 36: 스페이서, 42: 제4 본딩 와이어, 44: 밀봉재, 54: 다이오드, 56: 커패시터, 72: 캐필러리, 74: 와이어 클램프, 76: 와이어 스풀, 78: 와이어 본딩 모니터링 시스템.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 인터포저 칩을 갖는 적층 반도체 패키지 및 그 제조방법에 관한 것이다.
현재 전자제품 시장은 휴대용 전자제품을 중심으로 활발히 발전하고 있다. 이러한 휴대용 전자제품에 실장되는 전자부품의 필수조건은 내부에 실장되는 전자부품, 예컨대 반도체 소자(칩)가 경박단소해야 한다.
따라서 현재의 경박단소화를 추구하는 반도체 소자의 발전 방향은, 첫째 개별 반도체 소자의 크기를 줄이는 방향과, 둘째 여러 개의 개별 반도체 소자를 하나의 반도체 칩에 넣어서 하나의 반도체 칩으로 만드는 SOC(System On Chip) 방향과, 셋째 다수개의 반도체 칩을 하나의 반도체 패키지 속에 들어가도록 패키징하는 SIP(System In Package) 방향이 있다.
상술한 경박단소화를 추구하는 기술방향 중에서 SIP 기술은, 복수개의 반도체 칩을 리드프레임이나 기판 위에 수평 혹은 수직으로 탑재하여 하나의 반도체 패키지로 만드는 기술이다. 이러한 SIP 기술은 기존의 MCM(Multi-Chip Module) 기술에서 추구하는 개념과 유사하다. 단지 차이점이 있다면 기존의 MCM 기술은 반도체 칩을 수평으로 실장하는 것이 주된 개념이었으나, SIP 기술은 반도체 칩을 수직으로 적층하여 구성되는 반도체 적층 패키지가 주된 개념이 되고 있다.
한편, 통상의 반도체 칩들은 SIP화, 즉 반도체 적층 패키지를 염두에 두지 않고 패드의 위치가 디자인되는 경우가 대부분이기 때문에, 이러한 통상의 반도체 칩을 이용하여 반도체 적층 패키지를 구성할 경우 배선 기판, 즉 PCB 기판 내에 상당한 수의 배선층을 증가시켜야 한다. 상기 PCB 기판 내의 배선층을 줄이기 위해서는 반도체 칩들 사이에 인터포저 칩(interposer chip)이 적층된다.
그런데, 복수개의 반도체 칩이 적층되는 반도체 적층 패키지에 적용되는 인터포저 칩은 상하 반도체 칩들의 연결을 위한 입력/출력용 본딩 패드만을 포함하고 있기 때문에, 인터포저 칩의 본딩 패드에 금으로 와이어 본딩할 때 와이어 본딩이 전기적으로 연결되었는지 검출하는 것이 불가능하다.
특히, 인터포저 칩의 본딩 패드에 와이어가 본딩(부착)되지 않은 비부착(Non-stick) 불량이 발생한 경우 작업된 복수개의 반도체 칩이 모두 불량으로 판정되어 반도체 적층 패키지의 수율이 크게 떨어지게 된다. 또한, 인터포저 칩의 본딩 패드의 와이어 본딩 불량이 검출되지 않게 되면 반도체 적층 패키지는 후속 공정으로 진행하므로 테스트 부담이 가중되어 경비 상승 요인으로 작용한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층 반도체 패키지를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 인터포저 칩의 와이어 본딩 모니터링이 가능한 적층 반도체 패키지의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 적층 반도체 패키지는 배선 기판 상에 형성되고 상기 배선 기판과 와이어 본딩된 제1 반도체 칩과, 상기 제1 반도체 칩 상에 형성되고 상기 배선 기판과 와이어 본딩된 인터포저 칩과, 상기 인터포저 칩 상에 형성되고 상기 인터포저 칩과 와이어 본딩되어 상기 인터포저 칩을 통하여 상기 배선기판과 전기적으로 연결된 제2 반도체 칩을 포함한다.
상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 와이어 본딩시 와이어 본딩 모니터링이 가능하다. 상기 인터포저 칩에 포함된 회로 요소는 다이오드 또는 커패시터일 수 있다. 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결되어 있을 수 있다. 상기 회로 요소인 다이오드는 실리콘 기판에 구현된 N형 불순물층 및 P형 불순물층이 접합되어 구성될 수 있다.
또한, 본 발명의 다른 예에 의한 적층 반도체 패키지는 배선 기판 상에 인터포저 칩을 사이에 두고 형성된 복수개의 반도체 칩들을 갖는다. 상기 인터포저 칩은 상기 배선 기판의 본딩 패드와 와이어 본딩되고, 상기 복수개의 반도체칩들중 하나의 반도체 칩은 상기 인터포저 칩과 와이어 본딩되고 상기 인터포저 칩을 통하여 상기 배선 기판과 전기적으로 연결된다. 상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 와이어 본딩시 와이어 본딩 모니터링이 가능하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 적층 반 도체 패키지의 제조방법은 배선 기판 상에 제1 반도체 칩을 부착하고 와이어 본딩하고, 상기 제1 반도체 칩 상에 극성 및 전류 흐름을 가질 수 있는 회로요소가 포함된 인터포저 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 상기 배선 기판을 와이어 본딩하고, 상기 인터포저 칩 상에 제2 반도체 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 와이어 본딩하여 상기 제2 반도체 칩을 상기 배선 기판과 연결하는 것을 포함한다.
상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 있고, 상기 인터포저 칩의 본딩 패드에 와이어 본딩할 때 상기 본딩 패드에 전류를 인가하고, 상기 회로 요소를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행한다.
상기 회로 요소는 다이오드 또는 커패시터일 수 있다. 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결할 수 있다. 상기 회로 요소가 다이오드일 경우 상기 와이어 본딩할 때 상기 본딩 패드에 직류를 인가하고, 상기 다이오드를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행할 수 있다. 상기 회로 요소가 커패시터일 경우 상기 와이어 본딩할 때 상기 본딩 패드에 교류를 인가하고, 상기 커패시터를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행할 수 있다.
또한, 본 발명의 다른 예에 의한 적층 반도체 패키지의 제조방법은 배선 기판 상에 인터포저 칩을 사이에 두고 형성된 반도체 칩들이 적층한다. 상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터 포저 칩의 본딩 패드는 상기 배선 기판과 와이어 본딩한다. 상기 복수개의 반도체칩들중 하나의 반도체 칩은 상기 인터포저 칩의 본딩 패드와 와이어 본딩하여 상기 인터포저 칩을 통하여 상기 배선 기판과 전기적으로 연결한다. 상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 있고, 상기 인터포저 칩의 본딩 패드에 와이어 본딩할 때 상기 본딩 패드에 전류를 인가하고, 상기 회로 요소를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
본 발명은 와이어 본딩 모니터링이 가능한 인터포저 칩을 갖는 적층 반도체 패키지를 제공한다. 본 발명은 배선 기판 상에 반도체 칩을 복수개 적층 가능하며, 예컨대 3개 이상 적층한 적층 반도체 패키지이다. 본 발명은 반도체 칩들 사이에 인터포저 칩을 구비하면 족하며, 인터포저 칩의 적층 위치, 인터포저 칩의 크기나 적층 방법, 패키지의 형태, 반도체 칩들의 크기나 형태에 무관하게 적용할 수 있는 적층 반도체 패키지이다. 또한, 본 발명은 반도체 칩들이 수직으로 적층되거나, 반도체 칩들이 수평으로 배치되거나, 수직으로 적층된 반도체 칩 스택이 병렬적으로 배치되더라도 반도체 칩들 사이에 인터포저 칩을 구비하면 적용할 수 있는 적층 반도체 패키지이다. 이하에서, 실시예로써 본 발명에 의한 적층 패키지 및 그 제조방법을 설명한다.
도 1은 본 발명에 의한 적층 반도체 패키지 및 그 제조방법을 설명하기 위하여 도시한 단면도이고, 도 2는 도 1에 의한 적층 반도체 패키지를 도시한 사시도이다.
구체적으로, 본 발명의 적층 반도체 패키지는 하면에 솔더볼(12, 또는 솔더 범프)이 부착되고, 상면에 리드(14)가 형성된 배선 기판(10)을 포함한다. 상기 배선 기판(10)은 PCB 기판일 수 있다. 상기 배선 기판(10) 상에 제1 접착층(16)을 개재하여 제1 반도체 칩(18)이 부착되어 있다. 상기 제1 반도체 칩(18)의 본딩 패드(미도시)와 배선 기판(10)의 리드(14)는 제1 본딩 와이어(20)로 와이어 본딩되어 있다. 상기 제1 반도체 칩(18) 상에 제2 접착층(22)을 개재하여 인터포저 칩(24)이 부착되어 있다. 상기 인터포저 칩(24)의 본딩 패드(미도시)와 배선 기판(10)의 리드(14)는 제2 본딩 와이어(26)로 와이어 본딩되어 있다.
상기 인터포저 칩(24)은 기본적으로 적층 패키지의 신호, 파워 및 그라운드를 위한 패드(핀, 볼 또는 리드)를 집적화할 때 상기 배선 기판 내의 배선층을 줄이는 역할을 하고, 개개의 반도체 칩의 와이어 본딩시 와이어 길이를 줄이는 역할을 한다. 더하여, 본 발명의 인터포저 칩(24)은 본딩 패드(미도시)에 와이어 본딩할 때 와이어 본딩 모니터링이 가능하도록 본딩 패드에 극성 및 전류 흐름을 가질 수 있는 회로 요소(미도시), 예컨대 다이오드나 커패시터가 연결되어 있다. 이에 대하여는 후에 보다 자세하게 설명한다.
상기 인터포저 칩(24) 상에 제3 접착층(28)을 개재하여 제2 반도체 칩(30)이 부착되어 있다. 상기 제2 반도체 칩(30)의 본딩 패드(미도시)와 인터포저 칩(24)의 본딩 패드(미도시)는 제3 본딩 와이어(32)로 와이어 본딩되어 있다. 상기 제2 반도체 칩(30)은 인터포저 칩(24)을 통하여 배선 기판(10)과 전기적으로 연결된다. 상기 제2 반도체 칩(30) 상에 제4 접착층(34)을 개재하여 스페이서(36)가 부착되어 있다. 상기 스페이서(36)는 후에 부착되는 제3 반도체 칩(40)의 와이어 본딩을 용이하게 하게 하기 위하여 부착된다.
상기 스페이서(36) 상에 제4 접착층(38)을 개재하여 제3 반도체 칩(40)이 부착되어 있다. 상기 제3 반도체 칩(40)의 본딩 패드(미도시)와 인터포저 칩(24)의 본딩 패드(미도시)는 제4 본딩 와이어(42)로 와이어 본딩되어 있다. 상기 제3 반도체 칩(40)은 인터포저 칩(24)을 통하여 배선 기판(10)과 전기적으로 연결된다. 앞서도 설명한 바와 같이 인터포저 칩(24)은 그 상부에 부착된 반도체 칩(30, 40)을 배선 기판(10)과 전기적으로 연결하는 매개 역할을 수행한다. 상기 제1 내지 제 3 반도체 칩(18,30,40), 인터포저 칩(24) 및 스페이서(36) 등을 보호하도록 에폭시 수지로 밀봉재(44)가 형성되어 있다.
도 1에서는, 상기 인터포저 칩(24)이 수직으로 적층되어 있는 제2 반도체 칩(30) 및 제3 반도체 칩(40)을 배선 기판(10)에 연결하는 것을 예로 설명하였다. 그러나, 상기 인터포저 칩(24)은 제2 반도체 칩(30) 및 제3 반도체 칩(40)이 수평방향에 배치되어 있더라도 제2 반도체 칩(30) 및 제3 반도체 칩(40)을 배선 기 판(10)에 연결할 수 있다.
다시 도 1을 참조하여, 본 발명의 적층 반도체 패키지의 제조방법을 간단하게 설명한다. 배선 기판(10) 상에 제1 반도체 칩(18)을 부착하고 와이어 본딩한다. 상기 제1 반도체 칩(18) 상에 극성 및 전류 흐름을 가질 수 있는 회로요소가 포함된 인터포저 칩(24)을 부착하고, 상기 인터포저 칩(24)의 본딩 패드와 상기 배선 기판(10)을 와이어 본딩한다.
상기 인터포저 칩(24) 상에 제2 반도체 칩(30)을 부착하고, 상기 인터포저 칩(24)의 본딩 패드와 와이어 본딩하여 상기 제2 반도체 칩(30)을 상기 배선 기판과 연결한다. 이어서, 상기 제2 반도체 칩(30) 상에 스페이서(36)를 부착하고, 상기 스페이서 상에 제3 반도체 칩(40)을 부착하고, 상기 인터포저 칩(24)의 본딩 패드와 와이어 본딩하여 상기 제3 반도체 칩(40)을 상기 배선 기판(10)과 연결한다. 이어서, 제1 내지 제 3 반도체 칩(18, 30, 40), 인터포저 칩(24) 및 스페이서(36) 등을 보호하도록 에폭시 수지로 밀봉재(44)를 형성하여 완성한다. 상기 인터포저 칩(24)의 본딩 패드에 와이어 본딩할 때 후에 설명하는 와이어 본딩 모니터링을 수행한다.
도 1의 적층 반도체 패키지의 제조방법에서는 개개의 반도체 칩(18, 30, 40)이나 인터포저 칩(24)을 부착한 후 각각 와이어 본딩하는 것으로 설명하였다. 그러나, 개개의 반도체 칩(18, 30, 40)이나 인터포저 칩(24)의 크기에 따라 배선 기판(10) 상에 반도체 칩들(18, 30, 40), 인터포저 칩(24) 및 스페이서(36) 등을 모두 부착하고 나서 한번에 와이어 본딩할 수도 있다.
도 3 및 도 4는 본 발명에 의한 인터포저 칩을 도시한 개략도이고, 도 5는 도 3의 인터포저 칩의 단면도의 일 예이고, 도 6은 일반적인 인터포저 칩의 단면도의 일 예이다.
구체적으로, 본 발명에 의한 인터포저 칩(24)은 실리콘 기판(80)에 극성 및 전류 흐름을 가질 수 있는 회로 요소(54, 56), 즉 다이오드(54)나 커패시터(56)가 형성되어 있다. 그리고, 상기 본딩 패드(50)는 극성 및 전류 흐름을 가질 수 있는 회로 요소(54, 56), 즉 다이오드(54)나 커패시터(56)와 연결되어 있다.
도 3 및 5에서는, 본딩 패드(50)는 실리콘 기판(80)에 형성된 NP형의 다이오드(54)와 연결되어 있고, 상기 다이오드(54)는 접지 패드(52)나 접지 라인에 연결되어 있다. 다시 말해, 본딩 패드(50)의 아래의 실리콘 기판(80)에는 N+(84, N형 불순물층)/P웰(82, P형 불순물층)이 접합된 형태로 NP형의 다이오드(54)가 연결되어 있고, 접지 패드(52)의 아래의 실리콘 기판(80)은 P웰(82)만이 형성되어 접지된다.
이에 따라, 본딩 패드(50)에 와이어 본딩시 와이어 본딩 모니터링을 위하여 본딩 패드(50)에 전류에 의한 전압을 인가하여 본딩 패드(50)보다 접지 패드(52)에 전압이 많이 인가될 경우, 접지 패드(52)로부터 본딩 패드(50)로 전류가 흘러 와이어 본딩 모니터링이 가능하게 된다.
만약, 도 3 및 도 5과 다르게 다이오드(54)를 PN형으로 구성하고, 본딩 패드(50)에 와이어 본딩시 와이어 본딩 모니터링을 위하여 본딩 패드(50)에 전류에 의한 전압을 인가하여 접지 패드(52)보다 본딩 패드(52)에 전압이 많이 인가될 경 우, 본딩 패드(50)로부터 접지 패드(52)로 전류가 흘러 와이어 본딩 모니터링이 가능하게 된다. 도 5에서, 참조번호 86은 콘택 플러그를 나타내며, 참조번호 88은 층간 절연층을 나타낸다. 결과적으로, 본 발명의 인터포저 칩(24)의 본딩 패드(50)에 연결된 회로 요소인 커패시터(54)는 극성 및 전류 흐름을 가질 수 있어 와이어 본딩 모니터링이 가능하게 된다.
도 4에서는, 본딩 패드(50)는 실리콘 기판(80)에 형성된 커패시터(56)와 연결되어 있고, 상기 커패시터(56)는 접지 패드(52) 또는 접지 라인에 연결되어 있다. 이에 따라, 본딩 패드(50)에 와이어 본딩시, 상기 커패시터(56)로 인하여 접지 패드(52)와 본딩 패드(50) 사이에는 극성이 있고, 상기 커패시터(56)를 통하여 전류가 흐를 수 있어 이를 이용하여 와이어 본딩 모니터링이 가능하게 된다.
이에 반하여, 도 6에 도시한 일반적인 인터포저 칩(24a)은 실리콘 기판(90) 상에 절연층(60) 및 금속층(58)이 순차적으로 형성되어 있고, 최상층에 금속층으로 구성된 본딩 패드(50a)가 위치한다. 상기 절연층(60)은 9000Å 정도로 형성되며, 상기 금속층(58)이나 본딩 패드(50a)는 5700Å 정도의 두께로 형성된다.
이에 따라, 상기 일반적인 인터포저 칩(24a)은 본딩 패드(50a)가 극성을 뛰지 못하고 접지되어 있지 않기 때문에 상기 본딩 패드(50a)에 와이어 본딩할 때 전류 흐름을 갖지 못하므로 와이어 본딩 모니터링이 불가능하게 된다.
도 7 및 도 8은 본 발명에 의한 적층 반도체 패키지의 인터포저 칩의 와이어 본딩 모니터링 방법을 설명하기 위한 도면이다.
구체적으로, 도 7 및 도 8은 와이어 본딩 모니터링 시스템(WBMS(wire bonding monitoring system), 78)을 포함하는 와이어 본딩 장치이다. 도 9 및 도 10과 같이 편의상 히터 블록(70, heater block) 상에 인터포저 칩(24)이 위치한 것을 예로 하여 본딩 패드(50)의 와이어 본딩 모니터링하는 것을 설명한다. 도 9에서는 도 5 및 도 7과 같이 인터포저 칩(24)의 본딩 패드(50)에 극성 및 전류 흐름을 가질 수 있는 회로 요소인 다이오드(54)가 연결된 것이고, 도 10에서는 도 6과 같이 인터포저 칩(24)의 본딩 패드(50)에 극성 및 전류 흐름을 가질 수 있는 회로 요소인 커패시터(56)가 연결된 것이다.
도 7 및 도 8에 도시한 와이어 본딩 장치의 와이어 스풀(spool, 76)에서 인출된 와이어(77)는 와이어 클램프(74, wire clamp)를 통하여 캐필러리(72, capillary)에 삽입된다. 상기 캐필러리(72)에 삽입된 와이어(77)는 인터포저 칩(24)의 본딩 패드(50)에 볼 본딩(ball bonding)으로 와이어 본딩된다. 상기 와이어 본딩시 와이어 본딩 모니터링 시스템(78)에서 와이어 클램프(74)를 통하여 와이어에 미소 전류, 예컨대 직류 또는 교류를 인가하고 상기 회로 요소(52, 56)를 통하여 흐르는 전류 또는 전압을 체크하여 본딩 패드(50)에 와이어 본딩이 잘 접합되었는지를 판단한다. 이에 따라, 본 발명은 인터포저 칩(24)의 본딩 패드(50)에 와이어가 잘 본딩되지 않은 비부착 불량을 체크할 수 있다.
도 7에서는, 앞에서 설명한 바와 같이 와이어 본딩 모니터링 시스템(78)에서 클램프(74)를 통하여 와이어(77)에 직류를 인가할 경우이다. 상기 와이어(77)에 직류를 인가하고, 상기 인가된 직류에 의해 본딩 패드(50)보다 접지 패드(52)에 전압이 많이 인가될 경우, 접지 패드(52)로부터 본딩 패드(50)로 전류가 흐르고, 이러 한 전류는 와이어(77) 및 클램프(74)로 피드백하여 와이어 본딩 모니터링 시스템(78)에서 전류 또는 전압을 체크하여 와이어 본딩 모니터링 한다.
상기 체크시에는 와이어 본딩 모니터링 시스템(78)에 저장된 기준 전류값(또는 기준 전압)과 체크된 전류값(또는 전압)을 비교하거나, 와이어 본딩 모니터링 시스템에서 인터포저 칩(23)의 복수개의 패드들을 이용하여 체크된 전류값들(또는 전압들)을 서로 비교한다. 이에 따라, 본딩 패드(50)에 와이어 본딩이 잘 접합되었는지를 판단한다. 상기 인터포저 칩(24)의 본딩 패드(50)에 직류를 인가하여 와이어 본딩 모니터링을 수행할 때, 상기 다이오드(52)의 저항 및 흐르는 전류값은 각각 8Mohm 및 2μA을 최대값으로 하는 것이 바람직하다.
만약, 앞서 설명한 바와 같이 상기 다이오드(54)를 PN형으로 구성할 경우, 상기 인가된 직류에 의해 접지 패드(52)보다 본딩 패드(50)에 전압이 많이 인가될 경우, 본딩 패드(50)에 와이어 본딩시 본딩 패드(50)로부터 접지 패드(52)로 전류가 흐르고, 이러한 전류를 도 9의 점선으로 표시한 바와 같은 연결 라인(73)을 이용하여 와이어 본딩 모니터링 시스템(78)에서 체크하여 본딩 패드(50)에 와이어 본딩이 잘 접합되었는지를 판단할 수 있다.
도 8에서는, 앞에서 설명한 바와 같이 와이어 본딩 모니터링 시스템(78)에서 와이어 클램프(74)를 통하여 와이어(77)에 교류를 인가한 경우이다. 상기 와이어(77)에 교류를 인가할 경우 본딩 패드(50)와 접지 패드(52) 사이에는 극성이 생기고, 전류가 흐를 수 있어 와이어 클램프(74)로 피드백되는 전류를 와이어 본딩 모니터링 시스템(78)에서 체크하여 와이어 본딩 모니터링이 가능하게 된다. 상기 체크 방법은 앞서 도 7에서 설명한 바와 같다.
물론, 접지 패드(52)에 연결된 연결 라인(73)을 통하여 와이어 본딩 모니터링 시스템(78)에서 전류 또는 전압을 체크하여 와이어 본딩 모니터링을 할 수도 있다. 상기 인터포저 칩(24)의 본딩 패드(50)에 교류를 인가하여 와이어 본딩 모니터링할 때 상기 커패시터(56)의 커패시턴스는 15 - 20pF, 바람직하게는 20pF로 하는 것이 바람직하다.
상술한 바와 같이, 본 발명의 적층 반도체 패키지는 인터포저 칩의 본딩 패드에 극성 및 전류 흐름을 가질 수 있는 회로 요소, 예컨대 다이오드나 커패시터를 연결하여 와이어 본딩 모니터링이 가능하다.
다시 말해, 본 발명의 적층 반도체 패키지는 인터포저 칩의 본딩 패드에 와이어가 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 와이어 본딩시 본딩(부착)되지 않은 비부착(Non-stick) 불량을 모니터링할 수 있다.
이에 따라, 본 발명의 적층 반도체 패키지는 복수개의 반도체 칩이 모두 불량으로 판정되는 문제점을 해결할 수 있어 제조 수율을 향상시킬 수 있고, 후속 공정의 테스트 부담을 줄일 수 있다.

Claims (20)

  1. 배선 기판;
    상기 배선 기판 상에 형성되고 상기 배선 기판과 와이어 본딩된 제1 반도체 칩;
    상기 제1 반도체 칩 상에 형성되고 상기 배선 기판과 와이어 본딩된 인터포저 칩;
    상기 인터포저 칩 상에 형성되고 상기 인터포저 칩과 와이어 본딩되어 상기 인터포저 칩을 통하여 상기 배선기판과 전기적으로 연결된 제2 반도체 칩을 포함하고,
    상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 와이어 본딩시 와이어 본딩 모니터링이 가능한 것을 특징으로 하는 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 인터포저 칩에 포함된 회로 요소는 다이오드 또는 커패시터인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제2항에 있어서, 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결되어 있는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제2항에 있어서, 상기 회로 요소인 다이오드는 실리콘 기판에 구현된 N형 불순물층 및 P형 불순물층이 접합되어 구성되는 것을 특징으로 하는 적층 반도체 패키지.
  5. 배선 기판 상에 인터포저 칩을 사이에 두고 형성된 복수개의 반도체 칩들을 갖는 적층 반도체 패키지에 있어서,
    상기 인터포저 칩은 상기 배선 기판의 본딩 패드와 와이어 본딩되고, 상기 복수개의 반도체칩들중 하나의 반도체 칩은 상기 인터포저 칩과 와이어 본딩되고 상기 인터포저 칩을 통하여 상기 배선 기판과 전기적으로 연결되고,
    상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 와이어 본딩시 와이어 본딩 모니터링이 가능한 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5항에 있어서, 상기 인터포저 칩에 포함된 회로 요소는 다이오드 또는 커패시터인 것을 특징으로 하는 적층 반도체 패키지.
  7. 제6항에 있어서, 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결되어 있는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제6항에 있어서, 상기 회로 요소인 다이오드는 실리콘 기판에 구현된 N형 불 순물층 및 P형 불순물층이 접합되어 구성되는 것을 특징으로 하는 적층 반도체 패키지.
  9. 배선 기판 상에 제1 반도체 칩을 부착하고 와이어 본딩하는 단계;
    상기 제1 반도체 칩 상에 극성 및 전류 흐름을 가질 수 있는 회로요소가 포함된 인터포저 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 상기 배선 기판을 와이어 본딩하는 단계;
    상기 인터포저 칩 상에 제2 반도체 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 와이어 본딩하여 상기 제2 반도체 칩을 상기 배선 기판과 연결하되,
    상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 있고, 상기 인터포저 칩의 본딩 패드에 와이어 본딩할 때 상기 본딩 패드에 전류를 인가하고, 상기 회로 요소를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  10. 제9항에 있어서, 상기 회로 요소는 다이오드 또는 커패시터인 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  11. 제10항에 있어서, 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  12. 제10항에 있어서, 상기 회로 요소가 다이오드일 경우 상기 와이어 본딩할 때 상기 본딩 패드에 직류를 인가하고, 상기 다이오드를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  13. 제10항에 있어서, 상기 회로 요소가 커패시터일 경우 상기 와이어 본딩할 때 상기 본딩 패드에 교류를 인가하고, 상기 커패시터를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  14. 배선 기판 상에 제1 반도체 칩을 부착하고 와이어 본딩하는 단계;
    상기 제1 반도체 칩 상에 극성 및 전류 흐름을 가질 수 있고, 다이오드가 포함된 인터포저 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 상기 배선 기판을 와이어 본딩하는 단계;
    상기 인터포저 칩 상에 제2 반도체 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 와이어 본딩하여 상기 제2 반도체 칩을 상기 배선 기판과 연결하되,
    상기 인터포저 칩의 본딩 패드는 상기 다이오드와 연결되어 있고, 상기 인터포저 칩의 본딩 패드에 와이어 본딩할 때 상기 본딩 패드에 직류를 인가하고, 상기 다이오드를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  15. 배선 기판 상에 제1 반도체 칩을 부착하고 와이어 본딩하는 단계;
    상기 제1 반도체 칩 상에 극성 및 전류 흐름을 가질 수 있고, 커패시터가 포함된 인터포저 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 상기 배선 기판을 와이어 본딩하는 단계;
    상기 인터포저 칩 상에 제2 반도체 칩을 부착하고, 상기 인터포저 칩의 본딩 패드와 와이어 본딩하여 상기 제2 반도체 칩을 상기 배선 기판과 연결하되,
    상기 인터포저 칩의 본딩 패드는 접지된 커패시터와 연결되어 있고, 상기 인터포저 칩의 본딩 패드에 와이어 본딩할 때 상기 본딩 패드에 교류를 인가하고, 상기 커패시터를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  16. 배선 기판 상에 인터포저 칩을 사이에 두고 형성된 반도체 칩들이 적층된 적층 반도체 패키지의 제조방법에 있어서,
    상기 인터포저 칩은 극성 및 전류 흐름을 가질 수 있는 회로 요소가 포함되어 있고, 상기 인터포저 칩의 본딩 패드는 상기 배선 기판과 와이어 본딩하고, 상기 복수개의 반도체칩들중 하나의 반도체 칩은 상기 인터포저 칩의 본딩 패드와 와이어 본딩하여 상기 인터포저 칩을 통하여 상기 배선 기판과 전기적으로 연결하고,
    상기 인터포저 칩의 본딩 패드는 상기 회로 요소와 연결되어 있고, 상기 인터포저 칩의 본딩 패드에 와이어 본딩할 때 상기 본딩 패드에 전류를 인가하고, 상 기 회로 요소를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  17. 제16항에 있어서, 상기 회로 요소는 다이오드 또는 커패시터인 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  18. 제17항에 있어서, 상기 회로 요소인 다이오드 또는 커패시터는 접지 패드나 접지 라인에 연결하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  19. 제17항에 있어서, 상기 회로 요소가 다이오드일 경우 상기 와이어 본딩할 때 상기 본딩 패드에 직류를 인가하고, 상기 다이오드를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
  20. 제17항에 있어서, 상기 회로 요소가 커패시터일 경우 상기 와이어 본딩할 때 상기 본딩 패드에 교류를 인가하고, 상기 커패시터를 통하여 흐르는 전류 또는 전압을 검출하여 와이어 본딩 모니터링을 수행하는 것을 특징으로 하는 적층 반도체 패키지의 제조방법.
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