KR20160023969A - 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법 - Google Patents

적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 인터포저가 반도체칩 상에 직접 형성되고 별도의 인터포저 칩을 사용하지 않기 때문에 반도체 패키지의 크기(두께)를 줄일 수 있고 공정을 간소화할 수 있으며, 기존에 반도체 제조장치에 설치된 캐필러리를 활용하여 손쉽게 인터포저를 설치할 수 있고, 와이어 길이를 줄일 수 있는 것은 물론, short 불량을 없앨 수 있는 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 관한 것이다.

Description

적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법{Stacked semiconductor package, wire bonding method of stacked semiconductor package and manufacturing method thereof}
본 발명은 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 인터포저가 반도체칩 상에 직접 형성되고 별도의 인터포저 칩을 사용하지 않기 때문에 반도체 패키지의 크기(두께)를 줄일 수 있고 공정을 간소화할 수 있으며, 기존에 반도체 제조장치에 설치된 캐필러리를 활용하여 손쉽게 인터포저를 설치할 수 있고, 와이어 길이를 줄일 수 있는 것은 물론, short 불량을 없앨 수 있는 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 관한 것이다.
최근 전자제품은 휴대용 전자제품을 중심으로 활발히 발전하고 있으며, 이러한 휴대용 전자제품에 실장되는 전자부품의 필수조건은 내부에 실장되는 전자부품, 예컨대 반도체칩이 소형화되어야 한다.
반도체칩 내지 패키지를 소형화하는 기술 중에서 SIP 기술은, 복수개의 반도체 칩을 리드프레임이나 기판 위에 수평 혹은 수직으로 탑재하여 하나의 반도체 패키지로 만드는 기술이다. 이러한 SIP 기술은 기존의 MCM(Multi-Chip Module) 기술에서 추구하는 개념과 유사하다. 단지 차이점이 있다면 기존의 MCM 기술은 반도체 칩을 수평으로 실장하는 것이 주된 개념이었으나, SIP 기술은 반도체 칩을 수직으로 적층하여 구성되는 반도체 적층 패키지가 주된 개념이 되고 있다.
통상의 반도체 칩들은 SIP화, 즉 반도체 적층 패키지를 염두에 두지 않고 패드의 위치가 디자인되는 경우가 대부분이기 때문에, 이러한 통상의 반도체 칩을 이용하여 반도체 적층 패키지를 구성할 경우 배선 기판, 즉 PCB 기판 내에 상당한 수의 배선층을 증가시켜야 한다. 상기 PCB 기판 내의 배선층을 줄이기 위해서는 도 4와 같이 반도체칩(18,30)들 사이에 인터포저칩(24)(interposer chip)이 적층된 구조로 이루어지게 된다. 다만, 인터포저칩(18)이나 스페이서(36)이 추가됨에 따라 와이어 배선을 효율적으로 할 수 있으나, 전체적인 크기(두께)가 커진다는 문제가 있다.
대한민국 등록특허 제10-0761860호 "인터포저 칩을 갖는 적층반도체 패키지 및 이의 제조방법"(2007.09.28.)
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 인터포저가 반도체칩 상에 직접 형성되고 별도의 인터포저 칩을 사용하지 않기 때문에 반도체 패키지의 크기(두께)를 줄일 수 있고 공정을 간소화할 수 있는 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 목적은 기존에 반도체 제조장치에 설치된 캐필러리를 활용하여 인터포저를 반도체칩에 설치하기 때문에 별도의 장치 없이 손쉽게 인터포저를 설치할 수 있는 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 목적은 반도체칩의 본딩패드는 물론 추가적으로 설치되는 인터포저를 이용해 와이어 본딩이 이루어지기 때문에 와이어 길이를 줄일 수 있는 것은 물론, short 불량을 없앨 수 있는 구조로 배선할 수 있는 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법을 제공하는 것이다.
이를 위해 본 발명에 따른 적층형 반도체 패키지는 배선기판과; 상기 배선기판 상에 형성되고 상기 배선기판과 와이어 본딩되도록 제1본딩패드가 형성된 제1반도체칩과; 상기 제1반도체칩 상에 형성되고 상기 배선기판 또는 제1반도체칩에 와이어 본딩되도록 제2본딩패드가 형성된 적어도 하나의 제2반도체칩과; 상기 제1본딩패드 또는 제2본딩패드와 동일평면 상에서 병설되는 인터포저;를 포함하되, 상기 제1반도체칩 또는 제2반도체칩은 상기 본딩패드 및 인터포저를 통해 와이어 본딩이 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 와이어 본딩장치는 배선기판과 반도체칩의 와이어 본딩이 이루어지는 와이어 본딩 스테이지와; 상기 와이어 본딩 스테이지의 일측에 설치되고 다수의 인터포저를 수용하는 인터포저 스테이지와; 와이어 스풀에서 인출된 와이어가 삽입되며, 상기 삽입된 와이어로 상기 배선기판과 반도체칩을 와이어 본딩하는 캐필러리;를 포함하되, 상기 캐필러리는 상기 삽입된 와이어를 이용하여 상기 인터포저 스테이지의 인터포저를 볼 본딩한 후, 상기 와이어 본딩 스테이지 상으로 이동하여 상기 볼 본딩된 인터포저를 상기 반도체칩에 탑재하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 와이어 본딩장치의 배선기판과 반도체칩을 와이어 본딩하는 제1캐필러리와, 상기 인터포저를 상기 반도체칩에 탑재하는 제2캐필러리로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 와이어 본딩방법은 와이어 본딩 스테이지 상에서 배선기판과 복수의 반도체칩을 적층하고, 상기 와이어 본딩 스테이지의 일측에 인터포저가 수용된 인터포저 스테이지를 마련하는 S1단계와; 와이어가 삽입되고 이동가능하게 설치되는 캐필러리를 마련하는 S2단계와; 상기 캐필러리 삽입된 와이어와 상기 인터포저가 볼 본딩하는 S3단계와; 상기 캐필러리가 볼 본딩된 인터포저를 상기 와이어 본딩 스테이지로 이동한 후, 해당 반도체칩 상에 탑재하고 상기 와이어를 절단하여 볼 본딩을 와이어에서 분리하는 S4단계와; 상기 캐필러리로 상기 배선기판 또는 반도체칩을 와이어 본딩하되, 적어도 하나의 와이어 본딩은 상기 인터포저를 통해 이루어지는 S5단계;를 포함하는 것을 특징으로 한다.
이상과 같은 구성의 본 발명에 따른 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 의하면, 인터포저가 반도체칩 상에 직접 형성되고 별도의 인터포저 칩을 사용하지 않기 때문에 반도체 패키지의 크기(두께)를 줄일 수 있고 공정을 간소화할 수 있는 효과가 있다.
또한, 본 발명에 따른 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 의하면, 기존에 반도체 제조장치에 설치된 캐필러리를 활용하여 인터포저를 반도체칩에 설치하기 때문에 별도의 장치 없이 손쉽게 인터포저를 설치할 수 있는 효과가 있다.
또한, 본 발명에 따른 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 의하면, 반도체칩의 본딩패드는 물론 추가적으로 설치되는 인터포저를 이용해 와이어 본딩이 이루어지기 때문에 와이어 길이를 줄일 수 있는 것은 물론, short 불량을 없앨 수 있는 구조로 배선할 수 있는 효과가 있다.
도 1은 본 발명에 따른 적층형 반도체 패키지의 일실시예를 도시하는 단면도이다.
도 2는 본 발명에 따른 스테이지 상에서 캐필러리가 인터포저를 이동시키고, 인터포저를 통해 와이어 본딩이 이루어진 모습을 도시하는 평면도이다.
도 3a는 본 발명의 캐필러리의 구조를 도시하는 단면도이다.
도 3b 및 도 3c는 본 발명의 캐필러리의 와이어와 인터포저가 볼 본딩되고 상승하는 모습을 도시하는 단면도이다.
도 3d는 본 발명의 인터포저가 반도체칩 상에 탑재되고, 와이어가 절단된 모습을 도시하는 단면도이다.
도 3e는 본 발명의 캐필러리로 와이어 본딩이 이루어지는 모습을 도시하는 단면도이다.
도 4는 종래 인터포저 칩이 설치된 적층형 반도체 패키지를 도시하는 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 적층형 반도체 패키지의 일실시예를 도시하는 단면도이다.
도 1을 참조하면, 본 발명에 따른 적층형 반도체 패키지(100)는 배선기판(110)과, 상기 배선기판(110) 상에 형성되고 상기 배선기판(110)과 와이어 본딩되도록 제1본딩패드(150a)가 형성된 제1반도체칩(130a)과, 상기 제1반도체칩(130a) 상에 형성되고 상기 배선기판(110) 또는 제1반도체칩(130a)에 와이어 본딩되도록 제2본딩패드(150b,150c)가 형성된 적어도 하나의 제2반도체칩(130b,130c)과, 상기 제1본딩패드(150a) 또는 제2본딩패드(150b,150c)와 동일평면 상에서 병설되는 인터포저(160)를 포함한다.
그리고, 상기 제1반도체칩(130a) 또는 제2반도체칩(130b,130c)은 상기 본딩패드(150a,150b,150c) 및 인터포저(160)를 통해 와이어 본딩이 이루어진다.
본 실시예에서는 반도체칩이 최하단의 제1반도체칩(130a)과, 2개의 제2반도체칩(130b)과, 상기 제2반도체칩(130b,130c) 상에 형성되며 최상단의 제3반도체칩(130d)으로 구성되는 것을 예시하나, 제2반도체칩은 단수 또는 복수로 이루어질 수 있다.
본 발명에서는 인터포저가 반도체칩 상에 직접 형성되고 별도의 인터포저 칩을 사용하지 않기 때문에, 반도체 패키지의 크기(두께)를 줄일 수 있고 공정을 간소화할 수 있는 장점이 있다.
상기 인터포저(160)는 접착층(161)과, 상기 접착층(161)의 상부에 마련되는 본딩층(163)으로 구성될 수 있다. 상기 인터포저(160)를 통해 와이어(140) 길이를 줄일 수 있는데, 예를 들어 제3반도체칩(130c)에서 배선기판(110)으로 직접 와이어 본딩되지 않고 제2반도체칩(130b) 상에 형성된 인터포저(160)를 거쳐 배선기판(110)으로 와이어 본딩되기 때문에 와이어(140) 길이를 줄일 수 있다.
도 2는 본 발명에 따른 스테이지 상에서 캐필러리가 인터포저를 이동시키고, 인터포저를 통해 와이어 본딩이 이루어진 모습을 도시하는 평면도이다.
도 2를 참조하면, 본 발명에 따른 적층형 반도체 패키지의 와이어 본딩장치는 크게 와이어 본딩 스테이지(200)와, 인터포저 스테이지(210)와, 캐필러리(230)를 포함할 수 있다.
구체적으로, 상기 와이어 본딩 스테이지(200)에서 배선기판(110)과 반도체칩(130a,130b,130c,130d)의 조립과 와이어 본딩이 이루어진다.
상기 인터포저 스테이지(210)는 상기 와이어 본딩 스테이지(200)의 일측에 설치되고 다수의 인터포저(160)를 수용하는 역할을 한다.
상기 캐필러리(230)는 와이어 스풀(240)에서 인출된 와이어(140a)가 삽입되며, 삽입된 와이어(140a)로 상기 배선기판(110)과 반도체칩(130)을 와이어 본딩하는 역할을 한다.
또한, 상기 캐필러리(230)는 상기 삽입된 와이어(140a)를 이용하여 상기 인터포저 스테이지(210)의 인터포저(160)를 볼 본딩한 후, 상기 와이어 본딩 스테이지(200) 상으로 이동하여 상기 볼 본딩된 인터포저(160)를 상기 반도체칩(130)에 탑재하는 역할을 한다.
본 실시예에서는 하나의 캐필러리(230)로 반도체칩의 와이어 본딩과 인터포저를 탑재하는 기능을 수행하는 것이나, 반드시 이에 한정될 필요는 없으며 도시하지 않았으나 배선기판과 반도체칩을 와이어 본딩하는 제1캐필러리와 인터포저를 상기 반도체칩에 탑재하는 제2캐필러리를 구비할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 적층형 반도체 패키지의 와이어 본딩방법을 설명한다. 다만, 앞서 설명한 구성요소와 동일 내지 유사한 내용은 생략한다.
먼저, 본 발명에 따른 적층형 반도체 패키지의 와이어 본딩방법은 크게 S1단계 내지 S5단계로 이루어질 수 있다.
도 3a는 본 발명의 캐필러리의 구조를 도시하는 단면도이다.
도 3a와 도 2를 함께 참조하면, 상기 S1단계는 와이어 본딩 스테이지(200) 상에서 배선기판(110)과 복수의 반도체칩(130)을 적층하고, 상기 와이어 본딩 스테이지(200)의 일측에 인터포저(160)가 수용된 인터포저 스테이지(210)를 마련하는 단계이다.
그리고 S2단계는 와이어(140a)가 삽입되고 이동가능하게 설치되는 캐필러리(230)를 마련하는 단계이다.
도 3b 및 도 3c는 본 발명의 캐필러리의 와이어와 인터포저가 볼 본딩되고 상승하는 모습을 도시하는 단면도이다.
도 3b 및 도 3c를 참조하면, 상기 S3단계는 캐필러리(230)에 삽입된 와이어(140a)와 상기 인터포저(160)가 볼 본딩하는 단계이다. 구체적으로, 캐필러리(230)가 인터포저(160) 상으로 하강하여 인터포저(160)와 접촉하게 되면 열 또는 초음파를 가하게 된다. 그러면 와이어(140a)가 용단되면서 구슬모양의 볼 본딩(140b)이 이루어지게 된다. 볼 본딩이 이루어진 후에는 캐필러리(230)를 상승시켜 인터포저(160)를 상기 인터포저 스테이지(210)에서 분리하게 된다.
도 3d는 본 발명의 인터포저가 반도체칩 상에 탑재되고, 와이어가 절단된 모습을 도시하는 단면도이다.
도 3d를 참조하면, S4단계는 캐필러리(230)가 볼 본딩된 인터포저(160)를 상기 와이어 본딩 스테이지(200)로 이동한 후, 해당 반도체칩(130b) 상에 탑재하고 캐필러리에 있는 와이어(140a)를 절단하여 볼 본딩(140b)을 와이어(140a)에서 분리하는 단계이다.
도 3e는 본 발명의 캐필러리로 와이어 본딩이 이루어지는 모습을 도시하는 단면도이다.
도 3e를 참조하면, S5단계는 캐필러리(230)로 상기 배선기판(110) 또는 반도체칩(130)을 와이어 본딩하되, 적어도 하나의 와이어 본딩은 상기 인터포저(160)를 통해 이루어지는 단계이다. 예를 들어, 제4반도체칩(130d)의 와이어(140)는 본딩패드(150d)와, 제2반도체칩(130b)의 인터포저(160)를 통해 배선기판(110) 상에 접속된다.
이와 같이, 반도체 칩은 본딩패드는 물론, 추가적으로 설치되는 인터포저를 이용해 와이어 본딩이 이루어지기 때문에 와이어 길이를 줄일 수 있는 것은 물론, short 불량을 없앨 수 있는 구조(도 2 참조)로 배선할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 적층형 반도체 패키지 110 : 배선기판
130 : 반도체칩 140 : 와이어
140a : 와이어 140b : 볼 본딩
150 : 본딩패드 160 : 인터포저
161 : 접착층 163 : 본딩층
200 : 와이어 본딩 스테이지 210 : 인터포저 스테이지
230 : 캐필러리 240 : 와이어 스풀

Claims (4)

  1. 배선기판과;
    상기 배선기판 상에 형성되고 상기 배선기판과 와이어 본딩되도록 제1본딩패드가 형성된 제1반도체칩과;
    상기 제1반도체칩 상에 형성되고 상기 배선기판 또는 제1반도체칩에 와이어 본딩되도록 제2본딩패드가 형성된 적어도 하나의 제2반도체칩과;
    상기 제1본딩패드 또는 제2본딩패드와 동일평면 상에서 병설되는 인터포저;를 포함하되,
    상기 제1반도체칩 또는 제2반도체칩은 상기 본딩패드 및 인터포저를 통해 와이어 본딩이 이루어지는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 배선기판과 반도체칩의 와이어 본딩이 이루어지는 와이어 본딩 스테이지와;
    상기 와이어 본딩 스테이지의 일측에 설치되고 다수의 인터포저를 수용하는 인터포저 스테이지와;
    와이어 스풀에서 인출된 와이어가 삽입되며, 상기 삽입된 와이어로 상기 배선기판과 반도체칩을 와이어 본딩하는 캐필러리;를 포함하되,
    상기 캐필러리는 상기 삽입된 와이어를 이용하여 상기 인터포저 스테이지의 인터포저를 볼 본딩한 후, 상기 와이어 본딩 스테이지 상으로 이동하여 상기 볼 본딩된 인터포저를 상기 반도체칩에 탑재하는 것을 특징으로 하는 적층형 반도체 패키지의 와이어 본딩장치.
  3. 제2항에 있어서,
    상기 캐필러리는,
    상기 배선기판과 반도체칩을 와이어 본딩하는 제1캐필러리와, 상기 인터포저를 상기 반도체칩에 탑재하는 제2캐필러리로 이루어지는 것을 특징으로 하는 적층형 반도체 패키지의 와이어 본딩장치.
  4. 와이어 본딩 스테이지 상에서 배선기판과 복수의 반도체칩을 적층하고, 상기 와이어 본딩 스테이지의 일측에 인터포저가 수용된 인터포저 스테이지를 마련하는 단계와;
    와이어가 삽입되고 이동가능하게 설치되는 캐필러리를 마련하는 단계와;
    상기 캐필러리 삽입된 와이어와 상기 인터포저가 볼 본딩하는 단계와;
    상기 캐필러리가 볼 본딩된 인터포저를 상기 와이어 본딩 스테이지로 이동한 후, 해당 반도체칩 상에 탑재하고 볼 본딩된 와이어를 절단하는 단계와;
    상기 캐필러리로 상기 배선기판 또는 반도체칩을 와이어 본딩하되, 적어도 하나의 와이어 본딩은 상기 인터포저를 통해 이루어지는 단계;
    를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 와이어 본딩방법.
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