KR20110124061A - 적층형 반도체 패키지 - Google Patents

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KR20110124061A
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stacked
wire
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정진욱
김현주
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하나 마이크론(주)
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Abstract

적층형 반도체 패키지를 제공한다.
본 발명은 제1접속패드와 제2접속패드를 구비하고, 일정크기의 개구부를 관통형성한 기판 ; 상기 기판상에 탑재되고, 상기 개구부를 통해 제1본딩패드가 하부로 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ; 상기 제1캐스캐이드 칩적층체상에 탑재되고, 제2본딩패드가 상부로 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 기판의 하부면에 노출된 제1접속패드를 전기적으로 연결하는 제1도전성 와이어; 및 상기 제2반도체칩의 제2본딩패드와 상기 기판의 상부면에 노출된 제2접속패드를 전기적으로 연결하는 제2도전성 와이어를 포함한다.

Description

적층형 반도체 패키지{Stack Type Semiconductor Package}
본 발명은 적층형 반도체 패키지에 관한 것으로, 더욱 상세히는 와이어 본딩시 외력에 의한 칩 유동을 최소화하고, 크랙을 방지하고, 와이어본딩시 사용되는 와이어 사용량 및 와이어 본딩시 소요되는 작업시간을 줄일 수 있는 한편, 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 적층형 반도체 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 다양한 요구에 따라 전자기기는 더욱 더 소형화, 경량화, 고용량화 및 다기능화되고 있는 실정이며, 이러한 전자기에 채용되는 반도체 칩을 패키징하는 기술은 이러한 요구에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 것이다.
반도체 패키지의 사이즈가 반도체 칩(chip) 또는 다이(die) 사이즈의 약 110% 내지 120%에 불과한 칩 스케일 패키지(chipscale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수 개의 반도체 칩들을 상호적층 시킨 적층형 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
복수개의 반도체 칩들을 적층한 적층형 반도체 패키지의 경우, 적층된 반도체 칩들의 본딩패드 및 기판의 접속패드를 도전성 와이어로 연결하는 고도의 기술이 요구된다.
이에 따라, 보다 많은 반도체 칩들을 제한된 공간에서 적층하여 데이터 용량 및 처리 속도를 향상시기 위해서 반도체 칩의 두께는 점차 얇아지고 있으며, 이 결과 최근 반도체 칩은 50 ㎛ 내지 100 ㎛에 불과한 두께를 갖는다.
도 10은 종래기술에 따른 적층형 반도체 패키지를 도시한 구성도로서, 종래의 적층형 반도체 패키지(1)는 기판(10)상에 복수개의 반도체 칩(21)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(22)가 칩상단 일측에 외부노출되는 제1캐스캐이드 칩적층체(20)를 구비하고, 상기 제1캐스캐이드 칩적층체(20) 상에 반대방향으로 복수개의 반도체 칩(31)을 계단형으로 경사지게 다단으로 적층하여 본딩패드(32)가 칩상단 타측에 외부노출되는 제2캐스캐이드 칩적층체(30)를 구비한 다음, 상기 제1,2캐스캐이드 칩적층체(20,30)의 각 반도체칩(21,31)에 구비되는 각각의 본딩패드(22,32)는 상기 기판(10)의 상부면에 구비된 접속패드(12,13)와 복수개의 도전성 와이어(23,33)를 매개로 하여 와이어본딩된다.
도 10에서 미설명 부호 14는 기판 하부면에 구비되는 솔더볼이다. 50은 기판상에 수지재로 성형되는 몰딩부이다.
그러나, 이러한 종래의 적층형 반도체 패키지(1)를 제조하는 공정중, 상기 제1캐스캐이드 칩적층체(20)상에 다단으로 경사진 계단형으로 적층된 반도체칩(31)의 본딩패드(32)를 접속패드(13)에 도전성 와이어(33)를 매개로 본딩하는 과정에서 칩상단 일측에 노출된 본딩패드(32)에 외력이 가해지면 도면상 좌측으로 돌출된 제1캐스캐이드 칩적층체(20)를 하부에서 지지하는 구조물이 없기 때문에 본딩작업시 바운싱(bouncing)을 유발하여 정밀한 와이어본딩 작업을 곤란하게 하고, 본딩불량을 유발하는 한편, 적층된 반도체칩들간의 접착층(25,35)에 크랙을 유발할 수 있다.
그리고, 각각의 본딩패드(22,32)와 접속패드(12,13)사이를 복수개의 도전성 와이어(23,33)를 매개로 와이어본딩해야만 하기 때문에 와이어 사용량 및 본딩작업시간이 과다하게 소요되어 제조원가를 상승시키는 요인으로 작용할 뿐만 아니라 몰딩시 와이어본딩된 도전성 와이어의 휩쓸림(sweeping)에 기인하는 루프(loop)간 쇼트에 의하여 제품불량을 초래하였다.
또한, 상기 제1캐스캐이드 칩적층체(20)에 근접하여 콘트롤러와 같은 전자부품(40)을 탑재하고자 경우, 상기 반도체칩(21)과 접속패드(12)사이를 와이어본딩하는 도전성 와이어의 본딩영역에 의해서 전자부품의 탑재영역이 기판의 외측에 배치되어야만 하기 때문에 패키지의 크기 및 부피를 줄여 소형화 설계하는데 한계가 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 와이어 본딩시 외력에 의한 칩 유동을 최소화하고, 크랙을 방지하고, 와이어본딩시 사용되는 와이어 사용량 및 와이어 본딩시 소요되는 작업시간을 줄일 수 있는 한편, 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 적층형 반도체 패키지를 제공하고자 한다.
상기 목적을 달성하기 위한 구체적인 수단으로서 본 발명은, 제1접속패드와 제2접속패드를 구비하고, 일정크기의 개구부를 관통형성한 기판 ; 상기 기판상에 탑재되고, 상기 개구부를 통해 제1본딩패드가 하부로 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ; 상기 제1캐스캐이드 칩적층체상에 탑재되고, 제2본딩패드가 상부로 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 기판의 하부면에 노출된 제1접속패드를 전기적으로 연결하는 제1도전성 와이어; 및 상기 제2반도체칩의 제2본딩패드와 상기 기판의 상부면에 노출된 제2접속패드를 전기적으로 연결하는 제2도전성 와이어를 포함하는 적층형 반도체 패키지를 제공한다.
바람직하게 상기 개구부는 상기 제1본딩패드를 외부노출시키는 제1반도체칩의 다운페이스면 전체영역과 대응하는 기판에 일정크기로 관통형성된다.
바람직하게, 상기 제1캐스캐이드 칩적층체는 상기 개구부측으로 향하는 방향으로 다단 적층되는 복수개의 제1반도체칩을 포함하고, 상기 제2캐스캐이드 칩적층체는 상기 개구부로부터 멀어지는 방향으로 다단 적층되는 복수개의 제2반도체칩을 포함한다.
바람직하게, 상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어진다.
바람직하게, 상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어진다.
바람직하게, 상기 제1캐스캐이드 칩적층체는 상기 제1반도체칩의 상부로 노출되는 업페이스면에 적어도 하나의 전자부품을 탑재한다.
더욱 바람직하게 상기 전자부품은 상기 제1반도체칩의 업페이스면에 와이어본딩되거나 플립본딩된다
바람직하게, 상기 기판은 상기 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 외부환경으로부터 보호하는 몰딩부를 포함한다.
또한, 본 발명은 제1접속패드와 제2접속패드를 구비하고, 일정높이의 지지대를 갖는 기판 ; 상기 기판상에 탑재되는 최하층의 제1반도체칩상에 적층되는 다른 제1반도체칩의 단부가 상기 지지대의 상단에 지지되고, 제1본딩패드가 상부로 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ; 상기 제1캐스캐이드 칩적층체상에 탑재되고, 제2본딩패드가 상부로 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체 ; 상기 제1반도체칩의 제1본딩패드와 상기 기판의 제1접속패드를 전기적으로 연결하는 제1도전성 와이어; 및 상기 제2반도체칩의 제1본딩패드와 상기 기판의 제2접속패드를 전기적으로 연결하는 제2도전성 와이어를 포함하는 적층형 반도체 패키지를 제공한다.
바람직하게, 상기 지지대는 탄성소재 또는 열전도성소재 중 어느 하나로 구비된다.
바람직하게, 상기 지지대는 상기 기판의 하부면과 대응하여 외부노출되는 제1반도체칩의 다운페이스면과 대응하는 길이와 같거나 짧은 길이로 구비된다.
바람직하게, 상기 제1캐스캐이드 칩적층체는 상기 지지대측으로 향하는 방향으로 다단 적층되는 복수개의 제1반도체칩을 포함하고, 상기 제2캐스캐이드 칩적층체는 상기 지지대로부터 멀어지는 방향으로 다단 적층되는 복수개의 제2반도체칩을 포함한다.
바람직하게, 상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어진다.
바람직하게, 상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어진다.
바람직하게, 상기 제1캐스캐이드 칩적층체는 상기 제1반도체칩의 상부로 노출되는 업페이스면에 적어도 하나의 전자부품을 탑재한다.
더욱 바람직하게 상기 전자부품은 상기 제1반도체칩의 업페이스면에 와이어본딩되거나 플립본딩된다
바람직하게, 상기 기판은 상기 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 외부환경으로부터 보호하는 몰딩부를 포함한다.
본 발명에 의하면, 일정크기의 개구부를 관통형성한 기판상에 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 연속하여 적층하고, 복수개의 제1,2반도체칩의 각 제1,2본딩패드와 기판의 제1,2접속패드를 제1,2도전성 와이어를 매개로 와이어본딩함으로써 기판의 개구부를 통하여 제1도전성와이어가 와이어본딩되기 때문에 와이어 본딩시 발생하는 외력에 의하여 칩 유동을 최소화할 수 있기 때문에 칩간의 접착부위에서의 크랙을 방지하여 제품의 신뢰성 및 품질을 높일 수 있다.
또한, 복수개의 반도체칩과 기판간의 와이어본딩을 하나의 단일 와이어부재에 의해서 와이어본딩처리함으로써 와이어본딩시 소요되는 와이어 사용량를 줄이고, 와이본딩 소요되는 작업시간을 줄여 제조원가를 절감하고, 가격경쟁력을 높일 수 있는 한편, 와이어본딩 루프간의 접촉에 의한 쇼트사고를 미연방지할 수 있다.
그리고, 콘트롤러와 같은 전자부품을 와이어본딩되지 않는 일측 또는 지지부재에 의해서 확보된 반도체 칩상의 여유면적에 탑재할 수 있기 때문에 패키지의 제한된 탑재공간을 최대한 활용하여 패키지 제품의 크기 및 부피를 줄일 수 있는 효과가 얻어진다.
도 1은 본 발명의 제1실시예에 따른 적층형 반도체 패키지를 도시한 것으로서,
a)는 단면도이고,
b)는 저면도이다.
도 2는 본 발명의 제1실시예의 변형예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제1실시예의 다른 변형예에 따른 적층형 반도체 패키지를 도시한 단면도이다
도 4(a)(b)는 본 발명의 제1실시예에 따른 적층형 반도체 패키지에서 와이어본딩하는 공정을 도시한 순서도이다.
도 5는 본 발명의 제2실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제2실시예의 변형예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제2실시예의 다른 변형예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제2실시예의 또 다른 변형예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 9(a)(b)(c)는 본 발명의 제2실시예에 따른 적층형 반도체 패키지에서 와이어본딩하는 공정을 도시한 순서도이다.
도 10은 종래기술에 따른 적층형 반도체 패키지를 도시한 단면도이다.
본 발명의 바람직한 실시예에 대해서 첨부된 도면을 따라 더욱 상세히 설명한다.
<제1실시예>
본 발명의 제1실시예에 따른 적층형 반도체 패키지(100)는 도 1(a)와 도 1(b)에 도시한 바와 같이, 기판(110), 제1캐스캐이드 칩적층체(120), 제2캐스캐이드 칩적층체(130), 제1도전성 와이어(140), 제2도전성 와이어(150)를 포함한다.
상기 기판(110)은 상기 제1도전성 와이어(140)의 단부와 와이어본딩되는 제1접속패드(111)와 더불어 상기 제2도전성 와이어(150)의 단부와 와이어본딩되는 제2접속패드(112)를 구비한다.
상기 제1접속패드(111)와 제2접속패드(112)의 근방에는 일정크기의 개구부(113)를 관통형성한다.
이러한 기판(110)은 상부면에 패턴회로가 인쇄되고, 하부면에 미도시된 메인기판과의 전기적인 연결을 위해서 볼랜드상에 도포되는 솔더볼(115)을 각각 구비하여 이를 매개로 메인기판상에 탑재할 수 있는 인쇄회로기판으로 구비될 수 있다.
상기 제1캐스캐이드 칩적층체(120)는 상기 기판(110)상에 적어도 2개이상 탑재되는 복수개의 제1반도체칩(121)을 포함하고, 이러한 복수개의 제1반도체칩(121)은 상기 개구부(113)를 통하여 외부면 일측에 형성된 제1본딩패드(122)가 하부로 외부노출되도록 계단형으로 적층된다.
이에 따라, 상기 복수개의 제1반도체칩(121)은 일정두께의 접착층(125)을 매개로 하여 상기 제1본딩패드(122)를 개구부(113)를 통하여 하부로 외부노출시키도록 상기 개구부(113)측으로 향하는 방향으로 다단 적층된다.
여기서, 상기 기판(110)에 관통형성되는 개구부(113)는 상기 제1본딩패드(122)를 외부노출시키는 제1반도체칩(121)의 다운페이스면 전체영역과 대응하는 기판에 일정크기로 관통형성되는 것이 바람직하다.
상기 제2캐스캐이드 칩적층체(130)는 상기 제1캐스캐이드 칩적층체(120)의 최상층 제1반도체칩상에 적어도 2개이상 다단으로 탑재되는 복수개의 제2반도체칩(131)을 포함하고, 이러한 복수개의 제2반도체칩(131)은 외부면 일측에 형성된 제2본딩패드(132)가 상부로 외부노출되도록 계단형으로 적층된다.
이에 따라, 상기 복수개의 제2반도체칩(131)은 상기 제1캐스캐이드 칩적층체(120)를 형성하는 제1반도체칩(121)의 적층방향과 반대방향을 갖도록 상기 개구부(113)로부터 멀어지는 방향으로 다단 적층된다.
여기서, 상기 제1,2 반도체칩(121)(131)은 패키지가 적용되는 세트기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩, RF집적회로칩 및 베이스밴드칩중 어느 하나로 구비될 수 있다.
상기 제1도전성 와이어(140)는 상기 제1캐스캐이드 칩적층체(120)를 구성하는 제1반도체칩(121)를 기판(110)과 전기적으로 연결하도록 상기 제1반도체칩(121)의 외부면 일측에 형성되어 상기 개구부(113)를 통해 외부노출되는 제1본딩패드(122)와 상기 기판(110)의 하부면에 외부노출된 제1접속패드(111)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
상기 제2도전성 와이어(150)는 상기 제2캐스캐이드 칩적층체(130)를 구성하는 제2반도체칩(131)를 기판(110)과 전기적으로 연결하도록 상기 제2반도체칩(121)의 외부면 일측에 형성되어 상부로 외부노출되는 제2본딩패드(132)와 상기 기판(110)의 상부면에 형성된 제2접속패드(112)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
한편, 상기 제1접속패드(111)와 와이어본딩되는 제1도전성 와이어(140) 또는 상기 제2접속패드(112)와 와이어본딩되는 제2도전성 와이어(150)는 도 1(a)에 도시한 바와 같이, 제1접속패드(111) 또는 제2접속패드(112)와 복수개의 제1반도체칩 (121)또는 복수개의 제2반도체칩(131)사이를 동시에 와이어본딩하는 단일 와이어부재(141,151)로 이루어질 수 있다.
즉, 상기 제1,2도전성 와이어(140,150)는 도 4(a)(b)에 도시한 바와 같이, 상기 제1,2캐스캐이드 칩적층체를 구성하는 복수개의 제1,2반도체칩(121,131) 중 최상층의 반도체칩의 본딩패드에 일단이 와이어본딩되고, 상기 기판(110)의 제1,2접속패드(111,112)에 타단이 와이어본딩된 다음, 전원인가시 열을 발생시키는 와이어본딩지그(180)에 의해서 길이중간이 아래층의 반도체칩의 본딩패드에 연속하여 와이어본딩되는 단일 와이어부재(141,151)로 이루어지는 것이다.
이러한 경우, 상기 기판(110)과 제1,2반도체칩(121,131)사이를 와이어본딩하는 제1,2도전성 와이어의 루프높이를 낮추어 패키지의 전체높이를 줄여 소형화 설계를 가능하게 함은 물른 와이어사용량 및 와이어본딩 공정을 줄일 수 있는 것이다.
또한, 상기 제1접속패드(111)와 와이어본딩되는 제1도전성 와이어(140) 또는 상기 제2접속패드(112)와 와이어본딩되는 제2도전성 와이어(150)는 도 2에 도시한 바와 같이, 제1접속패드(111) 또는 제2접속패드(112)와 복수개의 제1반도체칩 (121)또는 복수개의 제2반도체칩(131)사이를 개별적으로 와이어본딩하는 복수개의 와이어부재(142,152)로 이루어질 수 있다.
즉, 상기 제1,2도전성 와이어(140,150)는 상기 제1,2캐스캐이드 칩적층체(120,130)를 구성하는 복수개의 제1,2반도체칩(121,131)의 각 제1,2본딩패드(122,132)에 일단이 와이어본딩된 다음 상기 기판(110)의 제1,2접속패드(111,112)에 타단이 와이어본딩되는 복수개의 와이어부재(142,152)로 이루어지는 것이다.
여기서, 상기 제1도전성 와이어(140)와 제2도전성 와이어(150)는 단일 와이어부재(141,151) 또는 복수개의 와이어부재(142,152)로 동일한 형태의 와이어본딩방식으로 구비되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 제1,2도전성 와이어 중 어느 하나는 단일 와이어부재(141,151)로 와이어본딩되고, 나머지는 복수개의 와이어부재(142,152)로 와이어본딩되어 서로 다른 형태의 와이어본딩방식으로 구비될 수 있다.
한편, 상기 제1캐스캐이드 칩적층체(120)의 근방에는 제3도전성 와이어(172)를 매개로 콘트롤러와 같은 전자부품(170)을 기판(110)의 상부면에 탑재하거나 도 3에 도시한 바와 같이, 상기 제3도전성 와이어(172)를 매개로 기판상에 탑재되는 콘트롤러와 같은 전자부품(170)을 기판(110)상에 탑재하지 않고 복수개의 제1반도체칩(121) 중 어느 하나의 칩상부로 노출되는 업페이스면에 적어도 하나 탑재할 수도 있다.
여기서, 상기 전자부품(170)은 상기 제1반도체칩(121) 또는 기판(110)에 제3도전성 와이어(172)를 매개로 와이어본딩되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 플립본딩될 수도 있다.
또한, 상기 기판(110)은 상부면에 상기 제1캐스캐이드 칩적층체(120)와 제2캐스캐이드 칩적층체(130)와 더불어 제1,2도전성 와이어(140,150)를 외부의 물리적 손상 및 부식과 같은 외부환경으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지봉지재를 이용하여 감싸는 몰드부(160)를 구비함으로써 하나의 패키지형태를 구성한다.
<제2실시예>
본 발명의 제2실시예에 따른 적층형 반도체 패키지(200)는 도 5에 도시한 바와 같이, 기판(210), 제1캐스캐이드 칩적층체(220), 제2캐스캐이드 칩적층체(230), 제1도전성 와이어(240), 제2도전성 와이어(250)를 포함한다.
상기 기판(210)은 상기 제1도전성 와이어(240)의 단부와 와이어본딩되는 제1접속패드(211)와 더불어 상기 제2도전성 와이어(250)의 단부와 와이어본딩되는 제2접속패드(212)를 구비한다.
상기 기판(210)의 상부면에는 일정높이의 지지대(113)를 구비한다.
이러한 기판(210)은 하부면에 미도시된 메인기판과의 전기적인 연결을 위해서 볼랜드상에 도포되는 솔더볼(215)을 각각 구비하여 이를 매개로 메인기판상에 탑재할 수 있다.
여기서, 상기 기판(210)은 제1실시예와 마찬가지로 저온 동시소성 세라믹(Low Temperature Co-fired Ceramic : LTCC)기판으로 구비될 수 있다.
상기 제1캐스캐이드 칩적층체(220)는 상기 기판(210)상에 적어도 2개이상 탑재되는 복수개의 제1반도체칩(221)을 포함하고, 이러한 복수개의 제1반도체칩(221)은 상기 개구부(113)를 통하여 상부면 일측에 형성된 제1본딩패드(222)가 상부로 외부노출되도록 계단형으로 적층된다.
여기서, 복수개의 제1반도체칩(221)중 최하층의 제1반도체칩(121)은 기판상에 접착층(225)을 매개로 탑재되고, 그 상층에 적층되는 다른 제1반도체칩(121)중 어느 하나는 상기 지지대(213)의 상단부에 일단부가 올려져 지지되도록 한다.
이에 따라, 상기 복수개의 제1반도체칩(221)은 일정두께의 접착층(225)을 매개로 하여 상기 제1본딩패드(222)를 상부로 외부노출시키도록 상기 지지대(213)측으로 향하는 방향으로 다단 적층된다.
여기서, 상기 기판(210)의 상부면에 구비되는 일정높이의 지지대(213)는 제1캐스캐이드 칩적층체(220)의 일부 반도체칩과 더불어 제2캐스캐이드 칩적층체(230)의 전체 반도체칩의 하중을 탄력적으로 지지하도록 수지물과 같은 탄성소재로 이루어지거나 반도체칩의 구동시 칩에서 발생하는 열을 기판(210)으로 방출안내하도록 구리,알루미늄과 같이 열전도성이 우수한 소재로 이루어질 수 있다.
상기 제2캐스캐이드 칩적층체(230)는 상기 제1캐스캐이드 칩적층체(220)의 최상층 제1반도체칩상에 적어도 2개이상 다단으로 탑재되는 복수개의 제2반도체칩(231)을 포함하고, 이러한 복수개의 제2반도체칩(231)은 외부면 일측에 형성된 제2본딩패드(232)가 상부로 외부노출되도록 계단형으로 적층된다.
이에 따라, 상기 복수개의 제2반도체칩(231)은 상기 제1캐스캐이드 칩적층체(220)를 형성하는 제1반도체칩(221)의 적층방향과 반대방향을 갖도록 상기 지지대(213)로부터 멀어지는 방향으로 다단 적층된다.
여기서, 상기 제1,2 반도체칩(221)(231)은 제1실시예와 마찬가지로 패키지가 적용되는 세트기기에 따라 SRAM, DRAM과 같은 메모리 칩, 디지탈집적회로칩, RF집적회로칩 및 베이스밴드칩중 어느 하나로 구비될 수 있다.
상기 제1도전성 와이어(240)는 상기 제1캐스캐이드 칩적층체(220)를 구성하는 제1반도체칩(221)를 기판(210)과 전기적으로 연결하도록 상기 제1반도체칩(221)의 상부면 일측에 형성되어 외부노출되는 제1본딩패드(222)와 상기 기판(210)의 하부면에 외부노출된 제1접속패드(211)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
상기 제2도전성 와이어(250)는 상기 제2캐스캐이드 칩적층체(230)를 구성하는 제2반도체칩(231)를 기판(210)과 전기적으로 연결하도록 상기 제2반도체칩(221)의 외부면 일측에 형성되어 상부로 외부노출되는 제2본딩패드(232)와 상기 기판(210)의 상부면에 형성된 제2접속패드(212)와의 사이에 본딩연결되는 일정길이의 와어이부재로 이루어진다.
한편, 상기 제1접속패드(211)와 와이어본딩되는 제1도전성 와이어(240) 또는 상기 제2접속패드(212)와 와이어본딩되는 제2도전성 와이어(250)는 도 5에 도시한 바와 같이, 제1접속패드(211) 또는 제2접속패드(212)와 복수개의 제1반도체칩 (221)또는 복수개의 제2반도체칩(231)사이를 동시에 와이어본딩하는 단일 와이어부재(241,251)로 이루어질 수 있다.
즉, 상기 제1,2도전성 와이어(240,250)는 도 9(a)(b)(c)에 도시한 바와 같이, 상기 제1,2캐스캐이드 칩적층체를 구성하는 복수개의 제1,2반도체칩(221,231) 중 최상층의 반도체칩의 본딩패드에 일단이 와이어본딩되고, 상기 기판(210)의 제1,2접속패드(211,212)에 타단이 와이어본딩된 다음, 전원인가시 열을 발생시키는 와이어본딩지그(280)에 의해서 길이중간이 아래층의 반도체칩의 본딩패드에 연속하여 와이어본딩되는 단일 와이어부재(241,251)로 이루어지는 것이다.
이러한 경우, 상기 기판(210)과 제1,2반도체칩(221,231)사이를 와이어본딩하는 제1,2도전성 와이어의 루프높이를 낮춤으로써 패키지의 전체높이를 줄여 소형화 설계를 가능하게 함은 물른 와이어사용량 및 와이어본딩 공정을 줄일 수 있는 것이다.
또한, 상기 제1접속패드(211)와 와이어본딩되는 제1도전성 와이어(240) 또는 상기 제2접속패드(212)와 와이어본딩되는 제2도전성 와이어(250)는 도 6에 도시한 바와 같이, 제1접속패드(211) 또는 제2접속패드(212)와 복수개의 제1반도체칩 (221)또는 복수개의 제2반도체칩(231)사이를 개별적으로 와이어본딩하는 복수개의 와이어부재(242,252)로 이루어질 수 있다.
즉, 상기 제1,2도전성 와이어(240,250)는 상기 제1,2캐스캐이드 칩적층체(220,230)를 구성하는 복수개의 제1,2반도체칩(221,231)의 각 제1,2본딩패드(222,232)에 일단이 와이어본딩된 다음 상기 기판(210)의 제1,2접속패드(211,212)에 타단이 와이어본딩되는 복수개의 와이어부재(242,252)로 이루어지는 것이다.
여기서, 상기 제1도전성 와이어(240)와 제2도전성 와이어(250)는 단일 와이어부재(241,151) 또는 복수개의 와이어부재(242,252)로 동일한 형태의 와이어본딩방식으로 구비되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 제1,2도전성 와이어 중 어느 하나는 단일 와이어부재(241,251)로 와이어본딩되고, 나머지는 복수개의 와이어부재(242,252)로 와이어본딩되어 서로 다른 형태의 와이어본딩방식으로 구비될 수 있다.
한편, 상기 제1캐스캐이드 칩적층체(220)에는 도 7과 도 8에 도시한 바와 같이, 복수개의 제1반도체칩(221) 중 어느 하나의 칩상부로 노출되는 업페이스면에 제3도전성 와이어(172)를 매개로 콘트롤러와 같은 전자부품(270)을 탑재할 수 있다.
이는 상기 지지대(213)에 일단부가 지지되는 제1반도체칩(221)의 하부에 적층되는 최하층을 포함하는 제1반도체칩(221)을 상기 지지대(213)의 지지력에 의해서 상기 지지대로부터 멀어지는 방향으로 상기 제1캐스캐이드 칩적층체(220)로부터 외측으로 일정길이 돌출시킴으로써, 상기 제1본딩패드(222)가 구비되는 업페이스면의 노출면적을 상기 전자부품(270)을 탑재할 수 있도록 증대시킬 수 있기 때문이다.
여기서, 상기 전자부품(270)은 상기 제1반도체칩(221)의 업페이스면에 제3도전성 와이어(272)를 매개로 와이어본딩되는 것으로 도시하고 설명하였지만 이에 한정되는 것은 아니며 플립본딩될 수도 있다.
또한, 상기 지지대(213)는 도 5 내지 도 6 및 도 8에 도시한 바와 같이, 상기 기판(210)과 제1캐스캐이드 칩적층체(220)사이에 일정크기의 공간을 형성하도록 상기 기판(210)의 하부면과 대응하여 외부노출되는 제1반도체칩(221)의 다운페이스면과 대응하는 길이보다 상대적으로 짧은 길이로 구비될 수 있다.
상기 지지대(213)는 도 7에 도시한 바와 같이, 되거나 상기 기판(210)과 제1캐스캐이드 칩적층체(220)사이에 공간을 형성하고 지지대에 의해서 채워지도록 상기 기판(210)의 하부면과 대응하여 외부노출되는 제1반도체칩(221)의 다운페이스면과 대응하는 길이와 동일한 길이로 구비될 수도 있다.
또한, 상기 기판(210)은 상부면에 상기 제1캐스캐이드 칩적층체(220)와 제2캐스캐이드 칩적층체(230)와 더불어 제1,2도전성 와이어(240,250)를 외부의 물리적 손상 및 부식과 같은 외부환경으로부터 보호할 수 있도록 에폭시 성형 수지(Epoxy Molding Compound)와 같은 수지봉지재를 이용하여 감싸는 몰드부(260)를 구비함으로써 하나의 패키지형태를 구성한다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.
110,210 : 기판 111,211 : 제1접속패드
112,212 : 제2접속패드 113,213 : 지지대
120,220 : 제1칩적층체 121,221 : 제1반도체칩
122,222 : 제1본딩패드 125,135,225,235 : 접착층
130,230 : 제2칩적층체 131,231 : 제2반도체칩
132,232 : 제2본딩패드 140,240 : 제1도전성 와이어
150,250 : 제2도전성 와이어 160,260 : 몰딩부

Claims (17)

  1. 제1접속패드와 제2접속패드를 구비하고, 일정크기의 개구부를 관통형성한 기판 ;
    상기 기판상에 탑재되고, 상기 개구부를 통해 제1본딩패드가 하부로 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ;
    상기 제1캐스캐이드 칩적층체상에 탑재되고, 제2본딩패드가 상부로 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체 ;
    상기 제1반도체칩의 제1본딩패드와 상기 기판의 하부면에 노출된 제1접속패드를 전기적으로 연결하는 제1도전성 와이어; 및
    상기 제2반도체칩의 제2본딩패드와 상기 기판의 상부면에 노출된 제2접속패드를 전기적으로 연결하는 제2도전성 와이어를 포함하는 적층형 반도체 패키지.
  2. 제1항에 있어서,
    상기 개구부는 상기 제1본딩패드를 외부노출시키는 제1반도체칩의 다운페이스면 전체영역과 대응하는 기판에 일정크기로 관통형성됨을 특징으로 하는 적층형 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1캐스캐이드 칩적층체는 상기 개구부측으로 향하는 방향으로 다단 적층되는 복수개의 제1반도체칩을 포함하고, 상기 제2캐스캐이드 칩적층체는 상기 개구부로부터 멀어지는 방향으로 다단 적층되는 복수개의 제2반도체칩을 포함한다. 됨을 특징으로 하는 적층형 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1캐스캐이드 칩적층체는 상기 제1반도체칩의 상부로 노출되는 업페이스면에 적어도 하나의 전자부품을 탑재함을 특징으로 하는 적층형 반도체 패키지.
  7. 제7항에 있어서,
    상기 전자부품은 상기 제1반도체칩의 업페이스면에 와이어본딩되거나 플립본딩됨을 특징으로 하는 적층형 반도체 패키지.
  8. 제1항에 있어서,
    상기 기판은 상기 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 외부환경으로부터 보호하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
  9. 제1접속패드와 제2접속패드를 구비하고, 일정높이의 지지대를 구비하는 기판 ;
    상기 기판상에 탑재되는 최하층의 제1반도체칩상에 적층되는 다른 제1반도체칩의 단부가 상기 지지대의 상단에 지지되고, 제1본딩패드가 상부로 외부노출되도록 복수개의 제1반도체칩이 계단형으로 적층되는 제1캐스캐이드 칩적층체 ;
    상기 제1캐스캐이드 칩적층체상에 탑재되고, 제2본딩패드가 상부로 외부노출되도록 복수개의 제2반도체칩이 계단형으로 적층되는 제2캐스캐이드 칩적층체 ;
    상기 제1반도체칩의 제1본딩패드와 상기 기판의 제1접속패드를 전기적으로 연결하는 제1도전성 와이어; 및
    상기 제2반도체칩의 제1본딩패드와 상기 기판의 제2접속패드를 전기적으로 연결하는 제2도전성 와이어를 포함하는 적층형 반도체 패키지.
  10. 제9항에 있어서,
    상기 지지대는 탄성소재 또는 열전도성소재 중 어느 하나로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  11. 제9항에 있어서,
    상기 지지대는 상기 기판의 하부면과 대응하여 외부노출되는 제1반도체칩의 다운페이스면과 대응하는 길이와 같거나 짧은 길이로 구비됨을 특징으로 하는 적층형 반도체 패키지.
  12. 제9항에 있어서,
    상기 제1캐스캐이드 칩적층체는 상기 지지대측으로 향하는 방향으로 다단 적층되는 복수개의 제1반도체칩을 포함하고, 상기 제2캐스캐이드 칩적층체는 상기 지지대로부터 멀어지는 방향으로 다단 적층되는 복수개의 제2반도체칩을 포함함을 특징으로 하는 적층형 반도체 패키지.
  13. 제9항에 있어서,
    상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 동시에 와이어본딩하는 단일 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  14. 제9항에 있어서,
    상기 제1도전성 와이어 또는 제2도전성 와이어는 상기 기판의 제1접속패드 또는 제2접속패드와 복수개의 제1반도체칩 또는 복수개의 제2반도체칩사이를 개별적으로 와이어본딩하는 복수개의 와이어로 이루어짐을 특징으로 하는 적층형 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1캐스캐이드 칩적층체는 상기 제1반도체칩의 상부로 노출되는 업페이스면에 적어도 하나의 전자부품을 탑재함을 특징으로 하는 적층형 반도체 패키지.
  16. 제15항에 있어서,
    상기 전자부품은 상기 제1반도체칩의 업페이스면에 와이어본딩되거나 플립본딩됨을 특징으로 하는 적층형 반도체 패키지.
  17. 제9항에 있어서,
    상기 기판은 상기 제1캐스캐이드 칩적층체와 제2캐스캐이드 칩적층체를 외부환경으로부터 보호하는 몰딩부를 포함함을 특징으로 하는 적층형 반도체 패키지.
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