KR20110076604A - Ｐｏｐ 패키지 및 그 제조 방법 - Google Patents

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KR20110076604A
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semiconductor chip
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Abstract

본 발명은 POP 패키지 및 그 제조 방법에 관한 것으로, 탑 게이트 몰드 방식을 사용하지 않고 트랜스퍼 몰드 방식을 사용하여 POP 패키지를 구현할 수 있는 POP 패키지 및 그 제조 방법을 제공한다. 이를 위한 본 발명은 기판의 상측에 형성된 제 1 솔더 볼 및 반도체 칩과, 상기 제 1 솔더 볼의 일부가 노출되도록 상기 반도체 칩과 상기 솔더 볼을 몰딩하는 몰드를 포함하는 하부 반도체 패키지; 및 하면에 형성된 제 2 솔더 볼을 통하여 상기 솔더 볼의 노출부위에 접속되도록 적층되는 상부 반도체 패키지;를 포함하는 것을 특징으로 한다. 상기와 같은 구성에 의해 본 발명은 탑 게이트 몰드 방식에 따른 박리현상, 몰드 플래시, 냉납 등의 고질적인 불량을 방지할 수 있고, 소재(material) 선택 및 공정 안정화를 향상시킬 수 있는 효가 있다.
POP, 톱 게이트 몰드, 트랜스퍼 몰드, 멀티 칩 패키지

Description

ＰＯＰ 패키지 및 그 제조 방법{POP package and method for manufacturing thereof}
본 발명은 POP 패키지 및 그 제조 방법에 관한 것으로, 특히, 솔더 볼에 의한 적층구조를 개선하여 탑 게이트 몰드 방식에 따른 패키지 불량을 방지할 수 있는 POP 패키지 및 그 제조 방법에 관한 것이다.
최근의 반도체 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 반도체 패키지 기술은 반도체 패키지 내에 복수의 반도체 칩을 실장하는 PIP(package in package) 및 POP(package on package) 등과 같은 방식을 사용하는 추세이다.
이와 같은 반도체 패키지는 여러 개의 반도체 칩을 적층하면서도 그 두께는 축소될 것이 요구되고 있다.
이를 해결하기 위하여 EMC(Epoxy molding compound), 에폭시 등의 반도체 패키지를 구성하는 소재(material)들을 상황에 맞추어 최적화하여 선택적으로 사용하고 있으나 이는 많은 제약이 따르고 있다.
한편, POP 패키지는 기판에 반도체 칩을 각각 실장한 상부 반도체 패키지 및 하부 반도체 패키지를 각각 형성하고, 상부 반도체는 보편적으로 사용하는 트랜스퍼 몰드(transfer mold) 방식으로 몰딩하며, 하부 반도체는 필수적으로 탑 게이트 몰드(Top Gate Mold) 방식으로 몰딩한 다음, 솔더 범프 실장(SBM; Solder Bump Mount)에 의해 상부 반도체 패키지를 하부 반도체 패키지에 적층(stack)한다.
그러나 종래의 POP 패키지는 탑 게이트 몰드 방식을 사용함에 따른 박리현상(Die Top Delamination), 몰드 플래시(Mold Flash), 뒤틀림(warpage)에 의한 냉납(cold solder) 등의 고질적인 불량이 발생하는 문제점이 있다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 발명은 탑 게이트 몰드 방식을 사용하지 않고 트랜스퍼 몰드 방식을 사용하여 POP 패키지를 구현할 수 있는 POP 패키지 및 그 제조 방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명은 기판의 상측에 형성된 제 1 솔더 볼 및 반도체 칩과, 상기 제 1 솔더 볼의 일부가 노출되도록 상기 반도체 칩과 상기 솔더 볼을 몰딩하는 몰드를 포함하는 하부 반도체 패키지; 및 하면에 형성된 제 2 솔더 볼을 통하여 상기 솔더 볼의 노출부위에 접속되도록 적층되는 상부 반도체 패키지;를 포함하는 것을 특징으로 한다.
바람직하게는 상기 하부 반도체 패키지 및 상부 반도체 패키지 중 적어도 하나가 멀티 칩 패키지일 수 있다.
바람직하게는 상기 몰드는 상기 솔더 볼의 몰딩 높이가 상기 반도체 칩의 몰딩 높이보다 작을 수 있다.
본 발명의 다른 양태에 따른 POP 패키지 제조 방법은 상부 반도체 패키지와, 반도체 칩이 적층된 기판을 준비하는 준비 단계; 상기 기판의 상측에 제 1 솔더 볼을 형성하는 솔더 볼 형성 단계; 상기 제 1 솔더 볼의 일부가 노출되도록 상기 반도체 칩과 상기 솔더 볼을 몰딩하는 몰딩 단계; 및 상기 상부 반도체 패키지를 그 하면에 형성된 제 2 솔더 볼을 통하여 상기 솔더 볼의 노출부위에 접속되도록 상기 하부 반도체 패키지에 적층하는 스택 단계;를 포함하는 것을 특징으로 한다.
바람직하게는 상기 몰딩 단계는 상기 솔더 볼의 몰딩 높이가 상기 반도체 칩의 몰딩 높이보다 작게 되도록 몰딩할 수 있다.
바람직하게는 상기 몰딩 단계는 상기 제 1 솔더 볼의 노출부위에 형성되는 몰드 플래시(mold flash)를 제거하는 플래시 제거 단계를 포함할 수 있다.
바람직하게는 상기 플래시 제거 단계는 레이저 디플래시(laser deflash) 공정일 수 있다.
바람직하게는 상기 몰딩 단계는 트랜스퍼 몰드(transfer mold) 방식일 수 있다.
바람직하게는 상기 준비 단계는 상기 상부 반도체 패키지가 멀티 칩 패키지일 수 있다.
바람직하게는 상기 준비 단계는 상기 반도체 칩이 적층된 멀티 칩일 수 있다.
본 발명에 따른 POP 패키지 및 그 제조 방법은 솔더 볼에 의한 적층 구조를 개선하여 탑 게이트 몰드 방식을 사용하지 않고 POP 패키지를 구현함으로써 탑 게이트 몰드 방식에 따른 박리현상, 몰드 플래시, 냉납 등의 고질적인 불량을 방지할 수 있는 효과가 있다.
또한, 본 발명은 보편적으로 사용되는 트랜스퍼 몰드 방식을 사용하여 EMC 및 에폭시 등의 사용이 제한되지 않음으로써, 소재 선택 및 공정 안정화를 향상시킬 수 있는 효가 있다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것은 아니다.
먼저, 도 1을 참조하여 본 발명의 한 실시예에 따른 POP 패키지를 설명한다.
도 1은 본 발명의 실시예에 따른 POP 패키지의 단면도이다.
POP 패키지는 제 1 반도체 칩(120)과 제 2 반도체 칩(130)이 제 1 기판(110)에 실장되는 상부 반도체 패키지(100), 제 3 반도체 칩(220)과 제 4 반도체 칩(230)이 제 2 기판(210)에 실장되는 하부 반도체 패키지(200)를 포함한다.
상부 반도체 패키지(100)는 제 1 기판(110), 제 1 기판(110)에 실장되는 제 1 반도체 칩(120), 제 1 반도체 칩(120)에 접착되는 제 2 반도체 칩(130), 와이어 본딩을 위한 와이어(140), 상부 반도체 패키지(100)를 몰딩하는 몰드(150) 및 제 2 기판(210)에 접속되는 제 2 솔더 볼(160)을 포함한다.
본 실시예에서는 상부 반도체 패키지(100)가 멀티 칩 패키지인 경우를 설명하였지만, 단일 칩으로 구성될 수도 있다.
제 1 기판(110)은 하면의 외부접속단자(미도시)에 제 2 솔더 볼(160)이 형성되고, 상면의 양측에 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)과 접속되는 접속단자(112,114)가 형성된다.
제 1 반도체 칩(120)은 접착제 등을 통하여 제 1 기판(110)의 상면에 접착되고, 양측에 칩 패드(122)가 형성되며, 칩 패드(122)는 제 1 기판(110)의 접속 단자(112)에 전기적으로 접속된다.
제 2 반도체 칩(130)은 접착제 등을 통하여 제 1 반도체 칩(120)의 상면에 접착되고, 양측에 칩 패드(132)가 형성되며, 칩 패드(132)는 제 1 기판(110)의 접속 단자(114)에 전기적으로 접속된다.
와이어(140)는 제 1 반도체 칩(120)의 칩 패드(122)와 제 1 기판(110)의 접속 단자(112)를 와이어 본딩에 의해 연결하고, 제 2 반도체 칩(130)의 칩 패드(132)와 제 1 기판(110)의 접속 단자(114)를 와이어 본딩에 의해 연결한다.
몰드(150)는 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 외부의 영향으로부터 보호하기 위하여 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 완전히 덮도록 몰딩된다.
제 2 솔더 볼(160)은 제 1 기판(110)의 외부접속단자(미도시)와 하부 반도체 패키지(200)의 제 1 솔더 볼(250)을 전기적으로 연결한다.
하부 반도체 패키지(200)는 제 2 기판(210), 제 2 기판(210)에 실장되는 제 3 반도체 칩(220), 제 3 반도체 칩(220)에 접착되는 제 4 반도체 칩(230), 와이어 본딩을 위한 와이어(240), 하부 반도체 패키지(200)를 몰딩하는 몰드(250), 제 1 기판(110)의 제 2 솔더 볼(160)과 접속되는 제 1 솔더 볼(250), 및 외부장치에 접속되는 솔더 볼(270)을 포함한다.
본 실시예에서는 하부 반도체 패키지(200)가 멀티 칩 패키지인 경우를 설명하였지만, 단일 칩으로 구성될 수도 있다.
제 2 기판(210)은 하면의 외부접속단자(미도시)에 솔더 볼(270)이 형성되고, 상면의 양측에 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)과 접속되는 접속단자(212,214)가 형성된다.
제 3 반도체 칩(220)은 접착제 등을 통하여 제 2 기판(210)의 상면에 접착되고, 양측에 칩 패드(222)가 형성되며, 칩 패드(222)는 제 2 기판(210)의 접속 단자(212)에 전기적으로 접속된다.
제 4 반도체 칩(230)은 접착제 등을 통하여 제 3 반도체 칩(220)의 상면에 접착되고, 양측에 칩 패드(232)가 형성되며, 칩 패드(232)는 제 2 기판(210)의 접속 단자(214)에 전기적으로 접속된다.
와이어(240)는 제 3 반도체 칩(220)의 칩 패드(222)와 제 2 기판(210)의 접속 단자(212)를 와이어 본딩에 의해 연결하고, 제 4 반도체 칩(230)의 칩 패드(232)와 제 2 기판(210)의 접속 단자(214)를 와이어 본딩에 의해 연결한다.
제 1 솔더 볼(250)은 제 2 기판(210)의 양측에서 상부 반도체 패키지(100)의 제 2 솔더 볼(160)에 대응하는 위치에 형성된다.
몰드(260)는 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)을 외부의 영향으로부터 보호하기 위하여 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)을 완전히 덮도록 몰딩된다. 또한 몰드(260)는 제 1 솔더 볼(250)의 일부가 외부로 노출되도록 몰딩되며, 제 1 솔더 볼(250)의 몰딩 높이가 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)의 몰딩 높이보다 작게 되도록 몰딩된다.
솔더 볼(270)은 제 2 기판(210)의 외부접속단자(미도시)와 외부장치(미도시)를 전기적으로 연결한다.
이러한 구성에 의해 하부 반도체 패키지를 형성하는 경우에도 상부 반도체 패키지의 형성시 또는 보편적으로 사용되는 트랜스퍼 몰드 방식을 채용할 수 있어 탑 게이트 몰드 방식에 따른 불량 문제를 방지할 수 있다.
이하, 도 2 내지 도 3f를 참조하여 본 발명의 POP 패키지의 제조 방법을 설명한다.
도 2는 본 발명의 실시예에 따른 POP 패키지의 제조 방법을 나타낸 순서도이며, 도 3a 내지 도 3g는 본 발명의 실시예에 따른 POP 패키지의 제조 방법을 나타낸 도면도이다.
POP 패키지의 제조 방법은 상부 반도체 패키지를 준비하는 단계(단계 S201), 하부 반도체 패키지(200)를 형성하는 단계(단계 S202 내지 단계 S207), 상부 반도체 패키지(100)를 하부 반도체 패키지(200)에 적층하는 단계(단계 S208)를 포함한 다.
하부 반도체 패키지(200)의 형성 단계는 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)을 실장하는 단계(단계 S202), 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)을 제 2 기판(210)에 와이어 본딩하는 단계(단계 S203), 제 2 기판(210)의 상측에 제 1 솔더 볼(250)을 형성하는 단계(단계 S204), 하부 반도체 패키지(200)를 트랜스퍼 몰딩하는 단계(단계 S205), 몰드(260) 표면에 형성된 몰드 플래시를 제거하는 단계(단계 S206), 및 제 2 기판(210)의 하측에 솔더 볼(270)을 형성하는 단계(단계 S207)를 포함한다.
보다 상세하게는, 도 3a에 도시된 바와 같이, 준비 단계(단계 S201)는, 종래의 방식과 동일한 방식으로 상부 반도체 패키지(100)를 준비한다.
즉, 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 제 1 기판(110)에 실장하고, 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 제 1 기판(110)에 와이어 본딩한 다음, 하부 반도체 패키지(200)를 트랜스퍼 몰딩하고, 몰드 경화를 거친 후 제 1 기판(110)의 하측에 제 2 솔더 볼(160)을 형성한다. 여기서, 상부 반도체 패키지(100)는 멀티 칩 패키지를 예로 하였으나, 단일 칩으로 구성될 수도 있다.
도 3b에 도시된 바와 같이, 실장 단계(단계 S202)는 제 2 기판(210)의 상면에 접착제 등을 통하여 제 3 반도체 칩(220)을 접착하여 실장하고, 제 3 반도체 칩(220)의 상면에 접착제 등을 통하여 제 4 반도체 칩(230)을 접착하여 실장한다.
여기서, 제 1 기판(110)은 그 상면의 양측에 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)과 접속하기 위한 접속단자(212,214)가 형성되고, 제 3 반도체 칩(220)은 그 양측에 칩 패드(222)가 형성되며, 제 4 반도체 칩(230)은 그 양측에 칩 패드(232)가 형성된다. 본 실시예에서는 하부 반도체 패키지(200)는 멀티 칩 패키지를 예로 하였으나, 단일 칩으로 구성될 수도 있다.
와이어 본딩 단계(단계 S203)는 제 3 반도체 칩(220)의 칩 패드(222)와 제 2 기판(210)의 접속 단자(212)를 와이어(240)에 의해 와이어 본딩하고, 제 4 반도체 칩(230)의 칩 패드(232)와 제 2 기판(210)의 접속 단자(214)를 와이어(240)에 의해 와이어 본딩한다.
도 3c에 도시된 바와 같이, 제 1 솔더 볼(250) 형성 단계(단계 S204)는 제 2 기판(210)의 양측에서 상부 반도체 패키지(100)의 제 2 솔더 볼(160)에 대응하는 위치에 제 1 솔더 볼(250)을 형성한다.
이와 같이 종래의 공정과는 다르게 SBM 공정을 몰드 공정에 선행하여 수행함으로써, 뒤틀림에 의한 냉납 등의 불량을 최소화할 수 있다.
또한, 종래의 탑 게이트 몰드 설비를 사용하지 않고 현재 양산공정에서 가장 많이 사용하고 있는 트랜스퍼 몰드 방식을 사용할 수 있고, 이와 같이 탑 게이트 몰드 방식을 사용하지 않음으로써 그와 관련된 불량 문제를 방지할 수 있다.
도 3d에 도시된 바와 같이, 몰딩 단계(단계 S205)는 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)을 외부의 영향으로부터 보호하기 위하여 제 3 반도체 칩(220) 및 제 4 반도체 칩(230)을 완전히 덮도록 몰드(260)로 몰딩한다. 이때, 상부 반도체 패키지(100)와 접속 역할을 갖는 제 1 솔더 볼(250)은 완전히 덮이지 않도록 그 일부를 외부로 노출시켜 몰딩한다. 즉, 제 1 솔더 볼(250)의 몰딩 높이가 제 3 반 도체 칩(220) 및 제 4 반도체 칩(230)의 몰딩 높이보다 작게 되도록 몰딩한다.
이러한 몰딩은 상술한 바와 같이 현재 가장 보편적인 트랜스퍼 몰드 방식일 수 있다. 몰딩 후에는 일련의 경화 공정을 수행한다.
도 3e에 도시된 바와 같이, 디플래시 단계(단계 S206)는, 몰딩 단계에서 제 1 솔더 볼(250)의 노출부위에 형성되는 몰드 플래시(252)를 제거한다. 즉, SBM을 선행한 후 몰드 수행시 제 1 솔더 볼(250)의 위에 발생할 수 있는 몰드 플래시(252)를 제거하기 위하여 레이저 디플래시 공정을 몰드(260)의 표면에 수행되는 마킹(Marking) 공정과 함께 수행한다.
도 3f에 도시된 바와 같이, 솔더 볼(270) 형성 단계(단계 S207)는 제 2 기판(210)의 외부접속단자(미도시)와 외부장치(미도시)를 전기적으로 연결하기 위하여 솔더 볼(270)을 형성한다.
도 3g에 도시된 바와 같이, 적층 단계(단계 S208)는 상부 반도체 패키지(100)를 그 하면에 형성된 제 2 솔더 볼(160)을 통하여 하부 반도체 패키지(200)에 적층한다. 이때, 제 2 솔더 볼(160)이 제 1 솔더 볼(250)의 노출부위에 접속되도록 배치시킨 후 적층을 수행하여 POP 패키지를 완성한다.
이와 같은 방법에 의해 EMC, 에폭시 등의 소재의 선택이 자유롭고, 공정 안정화가 향상될 수 있으며, 탑 게이트 몰드 방식을 사용하지 않고 보편적인 트랜스 몰드 방식을 사용하여 POP 패키지를 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하 여 실시하는 것이 가능하고 이 또한 첨부된 특허 청구 범위에 속하는 것은 당연하다.
도 1은 본 발명의 실시예에 따른 POP 패키지의 단면도이고,
도 2는 본 발명의 실시예에 따른 POP 패키지의 제조 방법을 나타낸 순서도이며,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 POP 패키지의 제조 방법을 나타낸 도면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 상부 반도체 패키지 110 : 제 1 기판
112 : 접속 단자 114 : 접속 단자
120 : 제 1 반도체 칩 122 : 칩 패드
130 : 제 2 반도체 칩 132 : 칩 패드
140 : 와이어 150 : 몰드
160 : 제 2 솔더 볼 200 : 하부 반도체 패키지
210 : 제 2 기판 212 : 접속 단자
214 : 접속 단자 220 : 제 3 반도체 칩
222 : 칩 패드 230 : 제 4 반도체 칩
232 : 칩 패드 240 : 와이어
250 : 제 1 솔더 볼 260 : 몰드
270 : 솔더 볼

Claims (10)

  1. 기판의 상측에 형성된 제 1 솔더 볼 및 반도체 칩과, 상기 제 1 솔더 볼의 일부가 노출되도록 상기 반도체 칩과 상기 솔더 볼을 몰딩하는 몰드를 포함하는 하부 반도체 패키지; 및
    하면에 형성된 제 2 솔더 볼을 통하여 상기 솔더 볼의 노출부위에 접속되도록 적층되는 상부 반도체 패키지;
    를 포함하는 것을 특징으로 하는 POP 패키지.
  2. 제 1 항에 있어서,
    상기 하부 반도체 패키지 및 상부 반도체 패키지 중 적어도 하나가 멀티 칩 패키지인 것을 특징으로 하는 POP 패키지.
  3. 제 1 항에 있어서,
    상기 몰드는 상기 솔더 볼의 몰딩 높이가 상기 반도체 칩의 몰딩 높이보다 작은 것을 특징으로 하는 POP 패키지.
  4. 상부 반도체 패키지와, 반도체 칩이 적층된 기판을 준비하는 준비 단계;
    상기 기판의 상측에 제 1 솔더 볼을 형성하는 솔더 볼 형성 단계;
    상기 제 1 솔더 볼의 일부가 노출되도록 상기 반도체 칩과 상기 솔더 볼을 몰딩하는 몰딩 단계; 및
    상기 상부 반도체 패키지를 그 하면에 형성된 제 2 솔더 볼을 통하여 상기 솔더 볼의 노출부위에 접속되도록 상기 하부 반도체 패키지에 적층하는 스택(stack) 단계;
    를 포함하는 것을 특징으로 하는 POP 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 몰딩 단계는 상기 솔더 볼의 몰딩 높이가 상기 반도체 칩의 몰딩 높이보다 작게 되도록 몰딩하는 것을 특징으로 하는 POP 패키지 제조 방법.
  6. 제 4 항에 있어서,
    상기 몰딩 단계는 상기 제 1 솔더 볼의 노출부위에 형성되는 몰드 플래시(mold flash)를 제거하는 플래시 제거 단계를 포함하는 것을 특징으로 하는 POP 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 플래시 제거 단계는 레이저 디플래시(laser deflash) 공정인 것을 특징으로 하는 POP 패키지 제조 방법.
  8. 제 4 항에 있어서,
    상기 몰딩 단계는 트랜스퍼 몰드(transfer mold) 방식인 것을 특징으로 하는 POP 패키지 제조 방법.
  9. 제 4 항에 있어서,
    상기 준비 단계는 상기 상부 반도체 패키지가 멀티 칩 패키지인 것을 특징으로 하는 POP 패키지 제조 방법.
  10. 제 4 항에 있어서,
    상기 준비 단계는 상기 반도체 칩이 적층된 멀티 칩인 것을 특징으로 하는 POP 패키지 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140069593A (ko) 2012-11-29 2014-06-10 삼성전기주식회사 전자부품 패키지
US8847378B2 (en) 2012-01-11 2014-09-30 Samsung Electronics Co., Ltd. Semiconductor package
KR20150047674A (ko) * 2013-10-23 2015-05-06 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5766593B2 (ja) * 2011-12-09 2015-08-19 日本特殊陶業株式会社 発光素子搭載用配線基板
NL2011512C2 (en) * 2013-09-26 2015-03-30 Besi Netherlands B V Method for moulding and surface processing electronic components and electronic component produced with this method.
KR102154830B1 (ko) 2014-08-05 2020-09-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20200007509A (ko) 2018-07-13 2020-01-22 삼성전자주식회사 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308396B1 (ko) * 1998-12-03 2001-12-17 마이클 디. 오브라이언 반도체패키지의제조방법
KR100608327B1 (ko) * 2002-12-26 2006-08-04 매그나칩 반도체 유한회사 비지에이 패키지의 적층 방법
US7345361B2 (en) * 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847378B2 (en) 2012-01-11 2014-09-30 Samsung Electronics Co., Ltd. Semiconductor package
KR20140069593A (ko) 2012-11-29 2014-06-10 삼성전기주식회사 전자부품 패키지
US9155192B2 (en) 2012-11-29 2015-10-06 Samsung Electro-Mechanics Co., Ltd. Electronic component package
KR20150047674A (ko) * 2013-10-23 2015-05-06 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
US10297552B2 (en) 2013-10-23 2019-05-21 Amkor Technology, Inc. Semiconductor device with embedded semiconductor die and substrate-to-substrate interconnects

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