KR20150047674A - 반도체 패키지 및 그 제작 방법 - Google Patents

반도체 패키지 및 그 제작 방법 Download PDF

Info

Publication number
KR20150047674A
KR20150047674A KR1020130126839A KR20130126839A KR20150047674A KR 20150047674 A KR20150047674 A KR 20150047674A KR 1020130126839 A KR1020130126839 A KR 1020130126839A KR 20130126839 A KR20130126839 A KR 20130126839A KR 20150047674 A KR20150047674 A KR 20150047674A
Authority
KR
South Korea
Prior art keywords
conductive
substrate
bumps
mold member
semiconductor die
Prior art date
Application number
KR1020130126839A
Other languages
English (en)
Other versions
KR101953396B1 (ko
Inventor
김진성
안예슬
송차규
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020130126839A priority Critical patent/KR101953396B1/ko
Priority to TW103136426A priority patent/TWI594348B/zh
Priority to US14/522,572 priority patent/US9502392B2/en
Publication of KR20150047674A publication Critical patent/KR20150047674A/ko
Priority to US15/357,551 priority patent/US10297552B2/en
Application granted granted Critical
Publication of KR101953396B1 publication Critical patent/KR101953396B1/ko
Priority to US16/418,079 priority patent/US20190311991A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명의 반도체 패키지 제작 방법은, 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과, 상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과, 상부 표면이 노출된 상기 각 하부 도전성 범프 상에 각 보강용 범프를 부착하는 과정을 포함할 수 있다.

Description

반도체 패키지 및 그 제작 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지의 휨(warpage) 방지를 위해 적용되는 몰드 부재의 두께 증가를 억제함으로써 반도체 패키지의 두께를 박형화하는데 적합한 반도체 패키지 및 그 제작 방법에 관한 것이다.
잘 알려진 바와 같이, 각종 전자 기기들이 점진적으로 소형화 및 박형화되어 감에 따라 전자 기기들에 사용되는 반도체 패키지의 크기도 점진적으로 소형화 및 박형화되어 가고 있으며, 이러한 소형화 및 박형화를 실현할 수 있는 반도체 패키지의 제작 기법에 필요하다.
일반적으로, 반도체 패키지를 1층 구조로 제작하고자 할 때 박막 구조로 인해 휨(또는 뒤틀림) 등과 같이 변형이 야기되는 문제가 발생할 수 있는데, 이러한 문제를 해결하기 위한 하나의 방편으로서 몰드 부재를 이용하는 것이 잘 알려져 있다.
즉, 기판의 상부와 하부에 각각 몰드 부재를 형성하거나 혹은 반도체 다이 등이 부착되는 상부에 후막의 몰드 부재를 형성하는 방식으로 반도체 패키지를 제작할 때 발생할 수 있는 휨 등의 변형 문제에 대처하고 있다.
그러나, 반도체 패키지의 휨 문제 해소를 위해 몰드 부재를 상부 및 하부에 각각 형성하거나 혹은 상부에 후막의 몰드 부재를 형성할 경우, 반도체 패키지가 상대적으로 두껍게 되어 박형화를 저해시키는 요인으로 작용하고 있다.
대한민국 공개특허 제2011-0001156호(공개일 : 2011. 01. 06.)
본 발명은 반도체 패키지를 제작할 때 발생할 수 있는 휨 등의 변형 문제를 확실하게 방지하면서도 반도체 패키지의 두께가 불필요하게 증가하는 것을 효과적으로 억제할 수 있는 새로운 구조의 반도체 패키지 및 그 제작 기법을 제공하고자 한다.
본 발명이 해결하고자 하는 과제는 상기에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재들로부터 본 발명이 속하는 통상의 지식을 가진 자에 의해 명확하게 이해될 수 있을 것이다.
본 발명은, 일 관점에 따라, 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과, 상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과, 상부 표면이 노출된 상기 각 하부 도전성 범프 상에 각 보강용 범프를 부착하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 다른 관점에 따라, 기판과, 상기 기판 상에 형성되는 반도체 다이 및 다수의 상부 도전성 범프와, 상기 반도체 다이와 다수의 상부 도전성 범프를 몰딩하는 상부 몰드 부재와, 상기 기판의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과, 상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과, 상기 상부 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 상부 도전성 범프의 상부 표면을 노출시키는 과정과, 다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과, 각 하부 범프와 서로 대응하는 상기 각 상부 도전성 범프를 맞닿도록 하여 상기 기판 구조물의 상부 측에 확장용 기판을 접착시키는 과정을 더 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 형성되는 반도체 다이 및 다수의 상부 도전성 범프와, 상기 반도체 다이를 몰딩하며, 상기 다수의 상부 도전성 범프의 상부 표면을 노출시키는 형태로 몰딩하는 상부 몰드 부재와, 다수의 하부 범프가 서로 대응하는 각 상부 도전성 범프에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판과, 상기 기판의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 제 1 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과, 상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과, 상기 제 1 상부 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 제 1 상부 도전성 범프의 상부 표면을 노출시키는 과정과, 상부 표면이 노출된 상기 각 제 1 상부 도전성 범프 상에 제 2 상부 도전성 범프를 각각 부착하는 과정과, 상기 제 2 상부 도전성 범프의 각 상부 표면을 노출시키는 제 2 상부 몰드 부재를 상기 제 1 상부 몰드 부재 상에 형성하는 과정과, 다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과, 각 하부 범프와 서로 대응하는 상기 제 2 상부 도전성 범프를 맞닿도록 하여 상기 기판 구조물의 상부 측에 확장용 기판을 접착시키는 과정을 더 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 형성되는 반도체 다이 및 다수의 제 1 상부 도전성 범프와, 상기 반도체 다이를 몰딩하며, 상기 다수의 제 1 상부 도전성 범프의 상부 표면을 노출시키는 형태로 몰딩하는 제 1 상부 몰드 부재와, 상기 다수의 제 1 상부 도전성 범프 상에 각각 부착되는 다수의 제 2 상부 도전성 범프와, 상기 다수의 제 2 상부 도전성 범프의 상부 표면을 노출시키는 형태로 몰딩하는 제 2 상부 몰드 부재와, 다수의 하부 범프가 서로 대응하는 각 제 2 상부 도전성 범프에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판과, 상기 기판의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상에 반도체 다이를 부착하는 과정과, 상기 기판 상의 소정 위치에 다수의 도전성 부재를 형성하는 과정과, 상기 반도체 다이와 다수의 도전성 부재를 몰드 부재로 몰딩하는 과정과, 전면 그라인딩 공정을 진행하여 상기 몰드 부재, 반도체 다이의 상부 일부 및 다수의 도전성 부재의 상부 일부를 평탄하게 제거하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상에 반도체 다이와 다수의 도전성 부재를 각각 형성하는 과정과, 상기 반도체 다이와 다수의 도전성 부재를 몰드 부재로 몰딩하는 과정과, 전면 그라인딩 공정을 진행하여 상기 몰드 부재, 반도체 다이의 상부 일부 및 다수의 도전성 부재의 상부 일부를 평탄하게 제거하는 과정과, 다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과, 각 하부 범프와 서로 대응하는 각 도전성 범프를 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정을 더 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 부착되어 상부 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 상부 몰드 부재와 함께 상부 일부가 평탄하게 제거된 반도체 다이 및 다수의 도전성 부재와, 상기 반도체 다이의 상부 표면과 다수의 도전성 부재의 각 상부 표면을 노출시키는 형태로 몰딩하는 상기 상부 몰드 부재와, 다수의 하부 범프가 서로 대응하는 각 도전성 부재의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상에 반도체 다이와 다수의 제 1 도전성 부재를 각각 형성하는 과정과, 상기 반도체 다이와 다수의 제 1 도전성 부재를 제 1 몰드 부재로 몰딩하는 과정과, 전면 그라인딩 공정을 진행하여 상기 제 1 몰드 부재, 반도체 다이의 상부 일부 및 다수의 제 1 도전성 부재의 상부 일부를 평탄하게 제거하는 과정과, 상부 표면이 노출된 제 1 도전성 부재 상에 제 2 도전성 부재를 각각 부착하는 과정과, 상기 제 2 도전성 부재의 각 상부 표면을 노출시키는 제 2 몰드 부재를 상기 제 1 몰드 부재 상에 형성하는 과정과, 다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과, 각 하부 범프와 서로 대응하는 상기 제 2 도전성 부재를 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정을 더 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 부착되어 제 1 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 제 1 몰드 부재와 함께 상부 일부가 평탄하게 제거된 반도체 다이 및 다수의 제 1 도전성 부재와, 상기 반도체 다이의 상부 표면과 다수의 제 1 도전성 부재의 각 상부 표면을 노출시키는 형태로 몰딩하는 상기 제 1 몰드 부재와, 상기 다수의 제 1 도전성 부재 상에 각각 부착되는 다수의 제 2 도전성 부재와, 상기 다수의 제 2 도전성 부재의 상부 표면을 노출시키는 형태로 몰딩하는 제 2 몰드 부재와, 다수의 하부 범프가 서로 대응하는 각 제 2 도전성 부재의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상에 반도체 다이와 다수의 도전성 부재를 각각 형성하는 과정과, 상기 반도체 다이와 다수의 도전성 부재를 몰드 부재로 몰딩하는 과정과, 전면 그라인딩 공정을 진행하여 상기 몰드 부재의 일부를 평탄하게 제거하는 과정과, 상기 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 도전성 부재의 상부 표면을 노출시키는 과정과, 다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과, 각 하부 범프와 서로 대응하는 상기 각 도전성 부재의 상부 표면을 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 부착되는 반도체 다이 및 다수의 도전성 부재와, 상기 반도체 다이를 몰딩하며, 상기 다수의 도전성 부재의 상부 표면을 노출시키는 형태로 몰딩하는 몰드 부재와, 다수의 하부 도전성 범프가 서로 대응하는 각 도전성 부재의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상에 반도체 다이와 다수의 제 1 도전성 부재를 각각 형성하는 과정과, 상기 반도체 다이와 다수의 제 1 도전성 부재를 제 1 몰드 부재로 몰딩하는 과정과, 전면 그라인딩 공정을 진행하여 상기 제 1 몰드 부재의 일부를 평탄하게 제거하는 과정과, 상기 제 1 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 제 1 도전성 부재의 상부 표면을 노출시키는 과정과, 상기 각 제 1 도전성 부재의 상부 표면에 각 제 2 도전성 부재를 부착한 후 상기 각 제 2 도전성 부재를 제 2 몰드 부재로 몰딩하는 과정과, 전면 그라인딩 공정을 진행하여 상기 제 2 몰드 부재의 일부와 각 제 2 도전성 부재의 상부 일부를 평탄하게 제거하는 과정과, 상기 제 2 몰드 부재 상에 임의의 패턴을 갖는 트레이스를 형성하는 과정을 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 부착되는 반도체 다이 및 다수의 제 1 도전성 부재와, 상기 반도체 다이를 몰딩하며, 상기 다수의 제 1 도전성 부재의 상부 표면을 노출시키는 형태로 몰딩하는 제 1 몰드 부재와, 상기 제 1 도전성 부재의 상부 표면에 부착되어 제 2 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 제 1 몰드 부재와 함께 상부 일부가 평탄하게 제거된 다수의 제 2 도전성 부재와, 상기 다수의 제 2 도전성 부재의 각 상부 표면을 노출시키는 형태로 몰딩하는 상기 제 2 몰드 부재와, 상기 제 2 몰드 부재 상에 임의의 패턴으로 형성된 트레이스를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상의 소정 위치에 다수의 도전성 포스트를 형성하는 과정과, 상기 기판 상의 기 설정된 위치에 반도체 다이를 부착하는 과정과, 필름 타입 몰드 부재를 상기 기판의 전면에 부착시켜 상기 다수의 도전성 포스트의 상부 표면을 노출시키는 형태로 상기 반도체 다이를 몰딩하는 과정과, 다수의 도전성 패드가 형성된 확장용 기판을 준비하는 과정과, 각 도전성 패드와 서로 대응하는 각 도전성 포스트의 상부 표면이 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정을 더 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상에 형성된 반도체 다이 및 다수의 도전성 포스트와, 상기 반도체 다이를 몰딩하며, 상기 다수의 도전성 포스트의 상부 표면을 노출시키는 형태로 몰딩하는 필름 타입 몰드 부재와, 다수의 도전성 패드가 서로 대응하는 각 도전성 포스트의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판을 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판 상의 소정 위치에 다수의 도전성 포스트를 형성하는 과정과, 기판 상의 기 설정된 위치에 반도체 다이를 부착하는 과정과, 상기 다수의 도전성 포스트와 반도체 다이를 몰드 부재로 몰딩하는 과정과, 상기 몰드 부재에 대한 선택적 제거 공정을 진행하여 상기 다수의 도전성 포스트의 각 상부 표면을 노출시키는 과정과, 다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과, 각 하부 범프와 서로 대응하는 각 도전성 포스트의 상부 표면이 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정을 더 포함하는 반도체 패키지 제작 방법을 제공한다.
본 발명은 반도체 패키지의 휨 방지를 위해 적용되는 몰드 부재의 두께 증가를 억제함으로써 휨 등의 변형 문제를 방지하면서도 반도체 패키지의 두께 증가를 절감할 수 있으며, 이를 통해 반도체 패키지의 박형화를 효과적으로 실현할 수 있다.
도 1a 내지 1c는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 2a 내지 2e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 3a 내지 3f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 4a 내지 4f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 5a 내지 5f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 6a 내지 6g는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 7a 내지 7h는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 8a 내지 8e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 9a 내지 9e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1a 내지 1c는 본 발명의 일실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 상부 몰드 부재(110)에 의해 몰딩되는 반도체 다이(106)와 다수의 상부 도전성 범프(108)가 기판(102)의 상부 측에 형성되며, 하부 몰드 부재(116)에 의해 몰딩되는 다수의 하부 도전성 범프(114)가 기판(102)의 하부 측에 형성되는 기판 구조물을 준비한다.
즉, 기판(102)의 상부의 기 설정된 목표 위치에는, 예컨대 솔더볼(도시 생략) 등을 포함하는 범프 부재(104)를 통해 반도체 다이(106)가 부착되고, 기판(102) 상의 소정 위치에 다수의 상부 도전성 범프(108)가 형성되며, 반도체 다이(106)를 완전히 몰딩(매립)하면서 각 개구(112)를 상부 도전성 범프(108)의 상부 표면을 선택적으로 노출(open)시키는 형태를 갖는 상부 몰드 부재(110)가 형성된다.
여기에서, 상부 및 하부 도전성 범프 각각은, 예컨대 솔더, 솔더볼, 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 중 어느 하나를 의미할 수 있으며, 상부 도전성 범프(108)의 상부 표면 노출은, 예컨대 레이저 드릴링 공정 등을 이용하여 상부 몰드 부재(110)의 일부를 선택적으로 제거함으로써 실현할 수 있다.
한편, 본 실시 예에서는 다수의 상부 도전성 범프(108)들의 각 상부 표면이 각 개구(112)를 통해 노출되는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 필요 또는 용도 등에 따라 각 상부 도전성 범프(108)들의 상부 표면을 노출시키지 않는 구조로 적용할 수도 있음은 물론이다.
그리고, 기판(102)의 하부의 소정 위치에는 다수의 하부 도전성 범프(114)들이 형성되며, 이러한 다수의 하부 도전성 범프(114)들은 후막의 하부 몰드 부재(116)에 의해 완전히 몰딩(매립)되는 형태를 갖는다.
다음에, 다수의 하부 도전성 범프(114)를 완전히 몰딩(매립)하는 형태로 기판(102)의 하부(하면)에 형성된 하부 몰드 부재(116)에 대해 백그라인드 공정(하부 전면 그라인딩 공정)을 진행함으로써, 일례로서 도 1b에 도시된 바와 같이, 하부 몰드 부재(116)와 다수의 하부 도전성 범프(114)의 상부 일부를 평탄하게 제거, 즉 각 하부 도전성 범프(114)의 상부 표면을 노출시킨다.
이후, 각 상부 표면이 노출된 하부 도전성 범프(114) 상에 보강용 범프(118)를 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행(실시)함으로써, 일례로서 도 1c에 도시된 바와 같이, 상부 표면이 노출된 각 하부 도전성 범프(114) 상에 각 보강용 범프(118)들을 부착시킨다. 여기에서, 보강용 범프(118)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 범프(또는 솔더볼) 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(102)과, 기판(102) 상에 형성되는 반도체 다이(106) 및 다수의 상부 도전성 범프(108)와, 반도체 다이(106)와 다수의 상부 도전성 범프(108)를 몰딩하는 상부 몰드 부재(110)와, 기판(102)의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재(116)에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프(114) 등을 포함하는 구조를 가질 수 있다.
[실시 예2]
도 2a 내지 2e는 본 발명의 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 상부 몰드 부재(210)에 의해 몰딩되는 반도체 다이(206)와 다수의 상부 도전성 범프(208)가 기판(202)의 상부 측에 형성되며, 하부 몰드 부재(216)에 의해 몰딩되는 다수의 하부 도전성 범프(214)가 기판(202)의 하부 측에 형성되는 기판 구조물을 준비한다.
즉, 기판(202)의 상부의 기 설정된 목표 위치에는, 예컨대 솔더볼(도시 생략) 등을 포함하는 범프 부재(204)를 통해 반도체 다이(206)가 부착되고, 기판(202) 상의 소정 위치에 다수의 상부 도전성 범프(208)가 형성되며, 반도체 다이(206)와 다수의 상부 도전성 범프(208)들을 완전히 몰딩(매립)하는 형태를 갖는 상부 몰드 부재(210)가 형성된다.
여기에서, 상부 및 하부 도전성 범프 각각은, 예컨대 솔더, 솔더볼, 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 중 어느 하나를 의미할 수 있다.
그리고, 기판(202)의 하부의 소정 위치에는 다수의 하부 도전성 범프(214)들이 형성되며, 이러한 다수의 하부 도전성 범프(214)들은 후막의 하부 몰드 부재(216)에 의해 완전히 몰딩(매립)되는 형태를 갖는다.
다음에, 다수의 하부 도전성 범프(214)를 완전히 몰딩(매립)하는 형태로 기판(202)의 하부(하면)에 형성된 하부 몰드 부재(216)에 대해 백그라인드 공정(하부 전면 그라인딩 공정)을 진행함으로써, 일례로서 도 2b에 도시된 바와 같이, 하부 몰드 부재(216)와 다수의 하부 도전성 범프(214)의 상부 일부를 평탄하게 제거, 즉 각 하부 도전성 범프(214)의 상부 표면을 노출시킨다.
이어서, 상부 몰드 부재(210)에 대한 선택적 제거 공정, 예컨대 레이저 드릴링을 이용하여 상부 몰드 부재(210)의 일부를 선택적으로 제거하는 공정을 진행함으로써, 일례로서 도 2c에 도시된 바와 같이, 각 상부 도전성 범프(208)의 상부 표면을 노출, 즉 각 개구(218)를 통해 각 상부 도전성 범프(208)의 상부 표면을 노출(open)시킨다.
다시, I/O(도시 생략)의 재배치 등과 관련되는 다수의 하부 범프(220)가 형성된 확장용 기판(222)을 준비하고, 이 준비된 확장용 기판(222)의 각 하부 범프(220)와 서로 대응하는 기판(202) 상의 각 상부 도전성 범프(208)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 2d에 도시된 바와 같이, 기판 구조물의 상부 측에 확장용 기판(222)을 접착시킨다. 여기에서, 확장용 기판(222)은, 예컨대 인터포저 등을 의미할 수 있으며, 확장용 기판(222)의 하부에 형성되는 다수의 하부 범프(220)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 의미할 수 있다.
이후, 각 상부 표면이 노출된 하부 도전성 범프(214) 상에 보강용 범프(224)를 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 2e에 도시된 바와 같이, 상부 표면이 노출된 각 하부 도전성 범프(214) 상에 각 보강용 범프(224)들을 부착시킨다. 여기에서, 보강용 범프(224)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 범프(또는 솔더볼) 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(202)과, 기판(202) 상에 형성되는 반도체 다이(206) 및 다수의 상부 도전성 범프(208)와, 반도체 다이(206)를 완전히 몰딩하며, 다수의 상부 도전성 범프(208)의 상부 표면을 노출시키는 형태로 몰딩하는 상부 몰드 부재(210)와, 다수의 하부 범프(220)가 서로 대응하는 각 상부 도전성 범프(208)에 맞닿는 형태로 기판(202) 상에 접착되는 확장용 기판(222)과, 기판(202)의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재(216)에 의해 부분적으로 몰딩되는 형태의 다수의 하보 도전성 범프(214) 등을 포함하는 구조를 가질 수 있다.
[실시 예3]
도 3a 내지 3f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 3a를 참조하면, 제 1 상부 몰드 부재(310)에 의해 몰딩되는 반도체 다이(306)와 다수의 제 1 상부 도전성 범프(308)가 기판(302)의 상부 측에 형성되며, 하부 몰드 부재(316)에 의해 몰딩되는 다수의 하부 도전성 범프(314)가 기판(302)의 하부 측에 형성되는 기판 구조물을 준비한다.
즉, 기판(302)의 상부의 기 설정된 목표 위치에는 솔더볼(도시 생략) 등을 포함하는 범프 부재(304)를 통해 반도체 다이(306)가 부착되고, 기판(302) 상의 소정 위치에 다수의 제 1 상부 도전성 범프(308)가 형성되며, 반도체 다이(306)와 다수의 제 1 상부 도전성 범프(308)들을 완전히 몰딩(매립)하는 형태를 갖는 제 1 상부 몰드 부재(310)가 형성된다.
여기에서, 제 1 상부 도전성 범프와 하부 도전성 범프 각각은, 예컨대 솔더, 솔더볼, 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 중 어느 하나를 의미할 수 있다.
그리고, 기판(302)의 하부의 소정 위치에는 다수의 하부 도전성 범프(314)들이 형성되며, 이러한 다수의 하부 도전성 범프(314)들은 후막의 하부 몰드 부재(316)에 의해 완전히 몰딩(매립)되는 형태를 갖는다.
다음에, 다수의 하부 도전성 범프(314)를 완전히 몰딩(매립)하는 형태로 기판(302)의 하부(하면)에 형성된 하부 몰드 부재(316)에 대해 백그라인드 공정(하부 전면 그라인딩 공정)을 진행함으로써, 일례로서 도 3b에 도시된 바와 같이, 하부 몰드 부재(316)와 다수의 하부 도전성 범프(314)의 상부 일부를 평탄하게 제거, 즉 각 하부 도전성 범르(314)의 상부 표면을 노출시킨다.
이어서, 제 1 상부 몰드 부재(310)에 대한 선택적 제거 공정, 예컨대 레이저 드릴링을 이용하여 제 1 상부 몰드 부재(310)의 일부를 선택적으로 제거하는 공정을 진행함으로써, 일례로서 도 3c에 도시된 바와 같이, 각 제 1 상부 도전성 범프(308)의 상부 표면을 노출, 즉 각 개구(318)를 통해 각 제 1 상부 도전성 범프(308)의 상부 표면을 노출(open)시킨다.
그리고, 각 개구(318)를 통해 상부 표면이 노출된 제 1 상부 도전성 범프(308) 상에 제 2 상부 도전성 범프(320)(예컨대, 솔더볼 등)를 각각 정렬시켜 부착하고, 각 개구(324)를 통해 제 2 상부 도전성 범프(320)의 각 상부 표면을 노출시키는 제 2 상부 몰드 부재(322)를 제 1 상부 몰드 부재(310) 상에 형성, 즉 몰딩 공정을 진행하여 제 2 상부 도전성 범프(320)들을 제 2 상부 몰드 부재(322)로 완전히 몰딩한 후, 제 2 상부 몰드 부재(322)에 대한 선택적 제거 공정(예컨대, 레이저 드릴링 공정 등)을 진행함으로써, 일례로서 도 3d에 도시된 바와 같이, 각 개구(324)를 통해 제 2 상부 도전성 범프(320)의 각 상부 표면을 노출시킨다.
다음에, I/O(도시 생략)의 재배치 등과 관련되는 다수의 하부 범프(326)가 형성된 확장용 기판(328)을 준비하고, 이 준비된 확장용 기판(328)의 각 하부 범프(326)와 서로 대응하는 기판(302) 상의 제 2 상부 도전성 범프(320)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 3e에 도시된 바와 같이, 기판 구조물의 상부 측에 확장용 기판(328)을 접착시킨다. 여기에서, 확장용 기판(328)은, 예컨대 인터포저 등을 의미할 수 있으며, 확장용 기판(328)의 하부에 형성되는 다수의 하부 범프(326)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 의미할 수 있다.
이후, 각 상부 표면이 노출된 하부 도전성 범프(314) 상에 보강용 범프(330)를 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 3f에 도시된 바와 같이, 상부 표면이 노출된 각 하부 도전성 범프(314) 상에 각 보강용 범프(330)들을 부착시킨다. 여기에서, 보강용 범프(330)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 범프(또는 솔더볼) 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(302)과, 기판(302) 상에 형성되는 반도체 다이(306) 및 다수의 제 1 상부 도전성 범프(308)와, 반도체 다이(306)를 완전히 몰딩하며, 다수의 제 1 상부 도전성 범프(308)의 상부 표면을 노출시키는 형태로 몰딩하는 제 1 상부 몰드 부재(310)와, 다수의 제 1 상부 도전성 범프(308) 상에 각각 부착되는 다수의 제 2 상부 도전성 범프(320)와, 다수의 제 2 상부 도전성 범프(320)의 상부 표면을 노출시키는 형태로 몰딩하는 제 2 상부 몰드 부재(322)와, 다수의 하부 범프(326)가 서로 대응하는 각 제 2 상부 도전성 범프(320)에 맞닿는 형태로 기판(302) 상에 접착되는 확장용 기판(328)과, 기판(302)의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재(316)에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프(314) 등을 포함하는 구조를 가질 수 있다.
[실시 예4]
도 4a 내지 4f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 4a를 참조하면, 기판(402)의 상부의 기 설정된 목표 위치에, 예컨대 솔더볼(도시 생략) 등을 포함하는 범프 부재(404)를 통해 반도체 다이(406)를 부착시킨다.
다음에, 기판(402) 상의 목표 위치에 도전성 부재들을 정렬시킨 후 리플로우 등과 같은 본딩 공정을 진행함으로써, 일례로서 도 4b에 도시된 바와 같이, 기판(402)의 소정 위치에 다수의 도전성 부재(408)들을 형성한다. 여기에서, 도전성 부재(408)는 솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나일 수 있다.
이어서, 몰딩 공정 등을 진행함으로써, 일례로서 도 4c에 도시된 바와 같이, 반도체 다이(406)와 다수의 도전성 부재(408)들을 몰드 부재(410)로 완전히 몰딩(매립)한다.
다시, 반도체 다이(406)와 다수의 도전성 부재(408)를 완전히 몰딩(매립)하는 형태로 기판(402)의 상부(상면)에 형성된 몰드 부재(410)에 대해 상부 전면 그라인드 공정을 진행함으로써, 일례로서 도 4d에 도시된 바와 같이, 몰드 부재(410)와 반도체 다이(406) 및 다수의 도전성 부재(408)의 상부 일부를 평탄하게 제거, 즉 반도체 다이(406)의 표면과 각 도전성 부재(408)의 상부 표면을 노출시킨다.
다음에, I/O(도시 생략)의 재배치 등과 관련되는 다수의 하부 범프(412)가 형성된 확장용 기판(414)을 준비하고, 이 준비된 확장용 기판(414)의 각 하부 범프(412)와 서로 대응하는 기판(402) 상의 도전성 부재(408)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 4e에 도시된 바와 같이, 기판(402)의 상부 측에 확장용 기판(414)을 접착시킨다. 여기에서, 확장용 기판(414)은, 예컨대 인터포저 등을 의미할 수 있으며, 확장용 기판(414)의 하부에 형성되는 다수의 하부 도전성 범프(412)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 의미할 수 있다.
이후, 기판(402)의 하부의 목표 위치에 다수의 솔더볼 등을 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 4f에 도시된 바와 같이, 기판(402)의 하부 소정 위치에 다수의 보드 실장용 범프(416)들을 부착시킨다. 여기에서, 보드 실장용 범프(416)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 솔더볼 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(402)과, 기판(402) 상에 부착되어 상부 몰드 부재(410)를 통해 몰딩된 후 그라인딩을 통해 상부 몰드 부재(410)와 함께 상부 일부가 평탄하게 제거된 반도체 다이(406) 및 다수의 도전성 부재(408)와, 반도체 다이(406)의 상부 표면과 다수의 도전성 부재(408)의 각 상부 표면을 노출시키는 형태로 몰딩하는 상부 몰드 부재(410)와, 다수의 하부 범프(412)가 서로 대응하는 각 도전성 부재(408)의 상부 표면에 맞닿는 형태로 기판(402) 상에 접착되는 확장용 기판(414) 등을 포함하는 구조를 가질 수 있다.
[실시 예5]
도 5a 내지 5f는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 5a를 참조하면, 기판(502)의 상부의 기 설정된 목표 위치에, 예컨대 솔더볼(도시 생략) 등을 포함하는 범프 부재(504)를 통해 반도체 다이(506)를 부착시킨다.
다음에, 기판(502) 상의 목표 위치에 도전성 부재들을 정렬시킨 후 리플로우 등과 같은 본딩 공정을 진행함으로써, 일례로서 도 5b에 도시된 바와 같이, 기판(502)의 소정 위치에 다수의 제 1 도전성 부재(508)들을 형성한다. 여기에서, 제 1 도전성 부재(508)는 솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나일 수 있다.
이어서, 몰딩 공정 등을 진행함으로써, 일례로서 도 5c에 도시된 바와 같이, 반도체 다이(506)와 다수의 제 1 도전성 부재(508)들을 제 1 몰드 부재(510)로 완전히 몰딩(매립)한다.
다시, 반도체 다이(506)와 다수의 제 1 도전성 부재(508)를 완전히 몰딩(매립)하는 형태로 기판(502)의 상부(상면)에 형성된 제 1 몰드 부재(510)에 대해 상부 전면 그라인드 공정을 진행함으로써, 일례로서 도 5d에 도시된 바와 같이, 제 1 몰드 부재(510)와 반도체 다이(506) 및 다수의 제 1 도전성 부재(508)의 상부 일부를 평탄하게 제거, 즉 반도체 다이(506)의 표면과 각 제 1 도전성 부재(508)의 상부 표면을 노출시킨다.
그리고, 상부 표면이 노출된 각 제 1 도전성 부재(508) 상에 제 2 도전성 부재(512)(예컨대, 솔더볼 등)를 각각 정렬시켜 부착하고, 각 개구(516)를 통해 제 2 도전성 부재(512)의 각 상부 표면을 노출시키는 제 2 몰드 부재(514)를 제 1 몰드 부재(510) 상에 형성, 즉 몰딩 공정을 진행하여 제 2 도전성 부재(512)들을 제 2 몰드 부재(514)로 완전히 몰딩한 후, 제 2 몰드 부재(514)에 대한 선택적 제거 공정(예컨대, 레이저 드릴링 공정 등)을 진행함으로써, 일례로서 도 5e에 도시된 바와 같이, 각 개구(516)를 통해 제 2 도전성 부재(512)의 각 상부 표면을 노출시킨다.
다음에, I/O(도시 생략)의 재배치 등과 관련되는 다수의 하부 범프(518)가 형성된 확장용 기판(520)을 준비하고, 이 준비된 확장용 기판(520)의 각 하부 범프(518)와 서로 대응하는 기판(502) 상의 제 2 도전성 부재(512)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 5f에 도시된 바와 같이, 기판(502)의 상부 측에 확장용 기판(520)을 접착시킨다. 여기에서, 확장용 기판(520)은, 예컨대 인터포저 등을 의미할 수 있으며, 확장용 기판(520)의 하부에 형성되는 다수의 하부 범프(518)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 의미할 수 있다.
이후, 기판(502)의 하부의 목표 위치에 다수의 솔더볼 등을 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 5g에 도시된 바와 같이, 기판(502)의 하부 소정 위치에 다수의 보드 실장용 범프(522)들을 부착시킨다. 여기에서, 보드 실장용 범프(522)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 솔더볼 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(502)과, 기판(502) 상에 부착되어 제 1 몰드 부재(510)를 통해 몰딩된 후 그라인딩을 통해 제 1 몰드 부재(510)와 함께 상부 일부가 평탄하게 제거된 반도체 다이(506) 및 다수의 제 1 도전성 부재(508)와, 반도체 다이(506)의 상부 표면과 다수의 제 1 도전성 부재(508)의 각 상부 표면을 노출시키는 형태로 몰딩하는 제 1 몰드 부재(510)와, 다수의 제 1 도전성 부재(508) 상에 각각 부착되는 다수의 제 2 도전성 부재(512)와, 다수의 제 2 도전성 부재(512)의 상부 표면을 노출시키는 형태로 몰딩하는 제 2 몰드 부재(514)와, 다수의 하부 범프(518)가 서로 대응하는 각 제 2 도전성 부재(512)의 상부 표면에 맞닿는 형태로 기판(502) 상에 접착되는 확장용 기판(520) 등을 포함하는 구조를 가질 수 있다.
[실시 예6]
도 6a 내지 6g는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 6a를 참조하면, 기판(602)의 상부의 기 설정된 목표 위치에, 예컨대 솔더볼(도시 생략) 등을 포함하는 범프 부재(604)를 통해 반도체 다이(606)를 부착시킨다.
다음에, 기판(602) 상의 목표 위치에 도전성 부재들을 정렬시킨 후 리플로우 등과 같은 본딩 공정을 진행함으로써, 일례로서 도 6b에 도시된 바와 같이, 기판(602)의 소정 위치에 다수의 도전성 부재(608)들을 형성한다. 여기에서, 도전성 부재(608)는 솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나일 수 있다.
이어서, 몰딩 공정 등을 진행함으로써, 일례로서 도 6c에 도시된 바와 같이, 반도체 다이(606)와 다수의 도전성 부재(608)들을 몰드 부재(610)로 완전히 몰딩(매립)한다.
다시, 몰드 부재(610)에 대해 상부 전면 그라인딩 공정을 진행함으로써, 일례로서 도 6d에 도시된 바와 같이, 몰드 부재(610)의 일부를 평탄하게 제거, 즉 몰드 부재(610)의 두께를 최소화시킨다.
그리고, 몰드 부재(610)에 대한 선택적 제거 공정, 예컨대 레이저 드릴링을 이용하여 상부 몰드 부재(610)의 일부를 선택적으로 제거하는 공정을 진행함으로써, 일례로서 도 6e에 도시된 바와 같이, 각 도전성 부재(608)의 상부 표면을 노출, 즉 각 개구(612)를 통해 각 도전성 부재(608)의 상부 표면을 노출(open)시킨다.
다시, I/O(도시 생략)의 재배치 등과 관련되는 다수의 하부 범프(614)가 형성된 확장용 기판(616)을 준비하고, 이 준비된 확장용 기판(616)의 각 하부 범프(614)와 서로 대응하는 기판(602) 상의 각 도전성 부재(608)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 6f에 도시된 바와 같이, 기판(602) 상의 상부 측에 확장용 기판(616)을 접착시킨다. 여기에서, 확장용 기판(616)은, 예컨대 인터포저 등을 의미할 수 있으며, 확장용 기판(616)의 하부에 형성되는 다수의 하부 범프(614)는, 예컨대 솔더볼 또는 도전성 포스트(구리 포스트, 알루미늄 포스트 등) 등을 의미할 수 있다.
이후, 기판(602)의 하부의 목표 위치에 다수의 솔더볼 등을 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 6g에 도시된 바와 같이, 기판(602)의 하부 소정 위치에 다수의 보드 실장용 범프(618)들을 부착시킨다. 여기에서, 보드 실장용 범프(618)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 솔더볼 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(602)과, 기판(602) 상에 부착되는 반도체 다이(606) 및 다수의 도전성 부재(608)와, 반도체 다이(606)를 완전히 몰딩하며, 다수의 도전성 부재(608)의 상부 표면을 노출시키는 형태로 몰딩하는 몰드 부재(610)와, 다수의 하부 도전성 범프(614)가 서로 대응하는 각 도전성 부재(608)의 상부 표면에 맞닿는 형태로 기판(602) 상에 접착되는 확장용 기판(616) 등을 포함하는 구조를 가질 수 있다.
[실시 예7]
도 7a 내지 7h는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 7a를 참조하면, 기판(702)의 상부의 기 설정된 목표 위치에, 예컨대 솔더볼(도시 생략) 등을 포함하는 범프 부재(704)를 통해 반도체 다이(706)를 부착시킨다.
다음에, 기판(702) 상의 목표 위치에 도전성 부재들을 정렬시킨 후 리플로우 등과 같은 본딩 공정을 진행함으로써, 일례로서 도 7b에 도시된 바와 같이, 기판(702)의 소정 위치에 다수의 제 1 도전성 부재(708)들을 형성한다. 여기에서, 제 1 도전성 부재(708)는 솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나일 수 있다.
이어서, 몰딩 공정 등을 진행함으로써, 일례로서 도 7c에 도시된 바와 같이, 반도체 다이(706)와 다수의 제 1 도전성 부재(708)들을 제 1 몰드 부재(710)로 완전히 몰딩(매립)한다.
다시, 제 1 몰드 부재(710)에 대해 상부 전면 그라인딩 공정을 진행함으로써, 일례로서 도 7d에 도시된 바와 같이, 제 1 몰드 부재(710)의 일부를 평탄하게 제거, 즉 제 1 몰드 부재(710)의 두께를 최소화시킨다.
그리고, 제 1 몰드 부재(710)에 대한 선택적 제거 공정, 예컨대 레이저 드릴링을 이용하여 제 1 몰드 부재(710)의 일부를 선택적으로 제거하는 공정을 진행함으로써, 일례로서 도 7e에 도시된 바와 같이, 각 제 1 도전성 부재(708)의 상부 표면을 노출, 즉 각 개구(712)를 통해 각 제 1 도전성 부재(708)의 상부 표면을 노출(open)시킨다.
다음에, 상부 표면이 노출된 각 제 1 도전성 부재(708) 상에 제 2 도전성 부재(714)(예컨대, 솔더볼 등)를 각각 정렬시켜 부착한 후 몰딩 공정을 진행함으로써, 일례로서 도 7f에 도시된 바와 같이, 다수의 제 2 도전성 부재(714)를 제 2 몰드 부재(716)로 완전히 몰딩한다.
이어서, 다수의 제 2 도전성 부재(714)를 완전히 몰딩(매립)하는 제 2 몰드 부재(716)에 대해 상부 전면 그라인드 공정을 진행함으로써, 일례로서 도 7g에 도시된 바와 같이, 제 2 몰드 부재(716)와 다수의 제 2 도전성 부재(714)의 상부 일부를 평탄하게 제거, 즉 각 제 2 도전성 부재(714)의 상부 표면을 노출시킨다.
그리고, 선택적인 부분 제거 공정(식각 공정) 등을 실시하여 트렌치를 형성한 후 금속 물질을 충진함으로써, 일례로서 도 7h에 도시된 바와 같이, 제 2 몰드 부재(716) 상에 임의의 패턴을 갖는 트레이스(718)를 형성한다.
이후, 기판(702)의 하부의 목표 위치에 다수의 솔더볼 등을 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 기판(702)의 하부 소정 위치에 다수의 보드 실장용 범프들을 부착시킨다. 여기에서, 보드 실장용 범프들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 솔더볼 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(702)과, 기판(702) 상에 부착되는 반도체 다이(706) 및 다수의 제 1 도전성 부재(708)와, 반도체 다이(706)를 완전히 몰딩하며, 다수의 제 1 도전성 부재(708)의 상부 표면을 노출시키는 형태로 몰딩하는 제 1 몰드 부재(710)와, 제 1 도전성 부재(708)의 상부 표면에 부착되어 제 2 몰드 부재(716)를 통해 몰딩된 후 그라인딩을 통해 제 1 몰드 부재(710)와 함께 상부 일부가 평탄하게 제거된 다수의 제 2 도전성 부재(714)와, 다수의 제 2 도전성 부재(714)의 각 상부 표면을 노출시키는 형태로 몰딩하는 제 2 몰드 부재(716)와, 제 2 몰드 부재(716) 상에 임의의 패턴으로 형성된 트레이스(718) 등을 포함하는 구조를 가질 수 있다.
[실시 예8]
도 8a 내지 8e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 8a를 참조하면, 기판(802) 상의 소정 위치에 다수의 도전성 포스트(804)를 형성, 예컨대 기판(802) 상에 희생막을 도포한 후 비아를 뚫고 이 비아에 도전성 물질을 충진시키거나 혹은 비아에 도전성 물질을 충진시킨 후 그 위에 솔더볼을 부착하는 등의 공정을 진행함으로써, 기판(802) 상에 다수의 도전성 포스트(804)를 형성한다. 여기에서, 도전성 포스트(804)는, 예컨대 구리 포스트(804a)와 그 상부에 부착된 솔더볼(804b)로 구성될 수 있다.
이어서, 솔더볼(도시 생략) 등을 포함하는 범프 부재(806)를 이용하는 부착 공정을 진행함으로써, 일례로서 도 8b에 도시된 바와 같이, 기판(802) 상의 기 설정된 목표 위치에 반도체 다이(808)를 부착시킨다.
다음에, 필름 타입 몰드 부재를 이용하는 몰딩 공정, 예컨대 필름 타입의 몰드 부재를 기판(802)의 전면에 가압 부착시킴으로써, 일례도서 도 8c에 도시된 바와 같이, 반도체 다이(808)를 완전히 몰딩하면서 다수의 도전성 포스트(804)의 상부 표면, 즉 솔더볼(804b)을 노출시키는 형태의 몰두 부재(810)를 형성한다.
그리고, I/O(도시 생략)의 재배치 등과 관련되는 다수의 도전성 패드(도시 생략)들이 형성된 확장용 기판(812)을 준비하고, 이 준비된 확장용 기판(812)의 각 도전성 패드와 서로 대응하는 기판(802) 상의 솔더볼(804b)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 8d에 도시된 바와 같이, 기판(802)의 상부 측에 확장용 기판(812)을 접착시킨다. 여기에서, 확장용 기판(814)은, 예컨대 인터포저 등을 의미할 수 있다.
이후, 기판(802)의 하부의 목표 위치에 다수의 솔더볼 등을 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 8e에 도시된 바와 같이, 기판(802)의 하부 소정 위치에 다수의 보드 실장용 범프(814)들을 부착시킨다. 여기에서, 보드 실장용 범프(814)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 솔더볼 등을 의미할 수 있다.
즉, 본 실시 예에 따라 제작되는 반도체 패키지는 기판(802)과, 기판(802) 상에 형성된 반도체 다이(808) 및 다수의 도전성 포스트(804)와, 반도체 다이(808)를 완전히 몰딩하며, 다수의 도전성 포스트(804)의 상부 표면을 노출시키는 형태로 몰딩하는 필름 타입 몰드 부재(810)와, 다수의 도전성 패드가 서로 대응하는 각 도전성 포스트(804)의 상부 표면에 맞닿는 형태로 기판(802) 상에 접착되는 확장용 기판(812) 등을 포함하는 구조를 가질 수 있다.
[실시 예9]
도 9a 내지 9e는 본 발명의 또 다른 실시 예에 따라 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 9a를 참조하면, 기판(902) 상의 소정 위치에 다수의 도전성 포스트(904)를 형성, 예컨대 기판(902) 상에 희생막을 도포한 후 비아를 뚫고 이 비아에 도전성 물질을 충진시키는 등의 공정을 진행함으로써, 기판(902) 상에 다수의 도전성 포스트(904)를 형성한다. 여기에서, 도전성 포스트(904)는, 예컨대 구리 포스트, 알루미늄 포스트 등을 의미할 수 있다.
이어서, 솔더볼(도시 생략) 등을 포함하는 범프 부재(906)를 이용하는 부착 공정을 진행함으로써, 일례로서 도 9b에 도시된 바와 같이, 기판(902) 상의 기 설정된 목표 위치에 반도체 다이(908)를 부착시킨다.
그리고, 몰딩 공정을 진행하여 다수의 도전성 포스트(904)와 반도체 다이(908)를 몰드 부재(910)로 완전히 몰딩(매립)하고, 이후 몰드 부재(910)에 대한 선택적 제거 공정(예컨대, 레이저 드릴링 공정 등)을 진행함으로써, 일례로서 도 9c에 도시된 바와 같이, 각 개구(912)를 통해 도전성 포스트(904)의 각 상부 표면을 노출시킨다.
다음에, I/O(도시 생략)의 재배치 등과 관련되는 다수의 하부 범프(914)가 형성된 확장용 기판(916)을 준비하고, 이 준비된 확장용 기판(916)의 각 하부 범프(914)와 서로 대응하는 기판(902) 상의 도전성 포스트(904)의 상부 표면이 맞닿도록 정렬시킨 후 본딩(부착) 공정을 진행함으로써, 일례로서 도 9d에 도시된 바와 같이, 기판(902)의 상부 측에 확장용 기판(916)을 접착시킨다. 여기에서, 확장용 기판(916)은, 예컨대 인터포저 등을 의미할 수 있으며, 확장용 기판(916)의 하부에 형성되는 다수의 하부 범프(914)는, 예컨대 솔더볼 등을 의미할 수 있다.
이후, 기판(902)의 하부의 목표 위치에 다수의 솔더볼 등을 정렬시킨 후, 예컨대 리플로우 등과 같은 본딩(부착) 공정을 진행함으로써, 일례로서 도 9e에 도시된 바와 같이, 기판(902)의 하부 소정 위치에 다수의 보드 실장용 범프(918)들을 부착시킨다. 여기에서, 보드 실장용 범프(918)들은 반도체 패키지를 도시 생략된 보드 등에 실장(부착)하기 위한 보드 실장용 솔더볼 등을 의미할 수 있다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (83)

  1. 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과,
    상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과,
    상부 표면이 노출된 상기 각 하부 도전성 범프 상에 각 보강용 범프를 부착하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  2. 제 1 항에 있어서,
    상기 다수의 도전성 범프는,
    솔더 또는 솔더볼 또는 도전성 포스트인
    반도체 패키지 제작 방법.
  3. 제 1 항에 있어서,
    상기 노출시키는 과정은,
    백그라인딩 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  4. 기판과,
    상기 기판 상에 형성되는 반도체 다이 및 다수의 상부 도전성 범프와,
    상기 반도체 다이와 다수의 상부 도전성 범프를 몰딩하는 상부 몰드 부재와,
    상기 기판의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프
    를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    각 하부 도전성 범프는,
    상기 기판의 하부에 부착되어 상기 하부 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 하부 몰드 부재와 함께 상부 일부가 평탄하게 제거된 베이스 범프와,
    상기 베이스 범프 상에 부착된 보강용 범프
    을 포함하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 다수의 도전성 범프는,
    솔더 또는 솔더볼 또는 도전성 포스트인
    반도체 패키지.
  7. 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과,
    상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과,
    상기 상부 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 상부 도전성 범프의 상부 표면을 노출시키는 과정과,
    다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과,
    각 하부 범프와 서로 대응하는 상기 각 상부 도전성 범프를 맞닿도록 하여 상기 기판 구조물의 상부 측에 확장용 기판을 접착시키는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  8. 제 7 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상부 표면이 노출된 상기 각 하부 도전성 범프 상에 각 보강용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  9. 제 7 항에 있어서,
    상기 다수의 도전성 범프는,
    솔더 또는 솔더볼 또는 도전성 포스트인
    반도체 패키지 제작 방법.
  10. 제 7 항에 있어서,
    상기 각 하부 도전성 범프의 상부 표면 노출은,
    백그라인딩 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  11. 제 7 항에 있어서,
    상기 각 상부 도전성 범프의 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  12. 제 7 항에 있어서,
    상기 다수의 하부 범프는,
    솔더볼 또는 도전성 포스트인
    반도체 패키지 제작 방법.
  13. 제 7 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  14. 기판과,
    상기 기판 상에 형성되는 반도체 다이 및 다수의 상부 도전성 범프와,
    상기 반도체 다이를 몰딩하며, 상기 다수의 상부 도전성 범프의 상부 표면을 노출시키는 형태로 몰딩하는 상부 몰드 부재와,
    다수의 하부 범프가 서로 대응하는 각 상부 도전성 범프에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판과,
    상기 기판의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프
    를 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지.
  16. 제 14 항에 있어서,
    각 하부 도전성 범프는,
    상기 기판의 하부에 부착되어 상기 하부 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 하부 몰드 부재와 함께 상부 일부가 평탄하게 제거된 베이스 범프와,
    상기 베이스 범프 상에 부착된 보강용 범프
    를 포함하는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 다수의 도전성 범프는,
    솔더 또는 솔더볼 또는 도전성 포스트인
    반도체 패키지.
  18. 제 1 상부 몰드 부재에 의해 몰딩되는 반도체 다이와 다수의 제 1 상부 도전성 범프가 상부 측에 형성되며, 하부 몰드 부재에 의해 몰딩되는 다수의 하부 도전성 범프가 하부 측에 형성되는 기판 구조물을 준비하는 과정과,
    상기 하부 몰드 부재 및 다수의 하부 도전성 범프의 상부 일부를 평탄하게 제거하여 각 하부 도전성 범프의 상부 표면을 노출시키는 과정과,
    상기 제 1 상부 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 제 1 상부 도전성 범프의 상부 표면을 노출시키는 과정과,
    상부 표면이 노출된 상기 각 제 1 상부 도전성 범프 상에 제 2 상부 도전성 범프를 각각 부착하는 과정과,
    상기 제 2 상부 도전성 범프의 각 상부 표면을 노출시키는 제 2 상부 몰드 부재를 상기 제 1 상부 몰드 부재 상에 형성하는 과정과,
    다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과,
    각 하부 범프와 서로 대응하는 상기 제 2 상부 도전성 범프를 맞닿도록 하여 상기 기판 구조물의 상부 측에 확장용 기판을 접착시키는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  19. 제 18 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상부 표면이 노출된 상기 각 하부 도전성 범프 상에 각 보강용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  20. 제 18 항에 있어서,
    상기 다수의 제 1 상부 도전성 범프는,
    솔더 또는 솔더볼 또는 도전성 포스트인
    반도체 패키지 제작 방법.
  21. 제 18 항에 있어서,
    상기 각 하부 도전성 범프의 상부 표면 노출은,
    백그라인딩 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  22. 제 18 항에 있어서,
    상기 각 제 1 상부 도전성 범프의 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  23. 제 18 항에 있어서,
    상기 제 2 상부 도전성 범프 각각은,
    솔더볼인
    반도체 패키지 제작 방법.
  24. 제 18 항에 있어서,
    상기 제 2 상부 몰드 부재를 형성하는 과정은,
    몰딩 공정을 진행하여 상기 제 2 상부 도전성 범프를 상기 제 2 상부 몰드 부재로 몰딩하는 과정과,
    상기 제 2 상부 몰드 부재에 대한 선택적 제거 공정을 진행하여 상기 제 2 상부 도전성 범프의 각 상부 표면을 노출시키는 과정
    을 포함하는 반도체 패키지 제작 방법.
  25. 제 24 항에 있어서,
    상기 제 2 상부 도전성 범프의 각 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  26. 제 18 항에 있어서,
    상기 다수의 하부 범프는,
    솔더볼 또는 도전성 포스트인
    반도체 패키지 제작 방법.
  27. 제 18 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  28. 기판과,
    상기 기판 상에 형성되는 반도체 다이 및 다수의 제 1 상부 도전성 범프와,
    상기 반도체 다이를 몰딩하며, 상기 다수의 제 1 상부 도전성 범프의 상부 표면을 노출시키는 형태로 몰딩하는 제 1 상부 몰드 부재와,
    상기 다수의 제 1 상부 도전성 범프 상에 각각 부착되는 다수의 제 2 상부 도전성 범프와,
    상기 다수의 제 2 상부 도전성 범프의 상부 표면을 노출시키는 형태로 몰딩하는 제 2 상부 몰드 부재와,
    다수의 하부 범프가 서로 대응하는 각 제 2 상부 도전성 범프에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판과,
    상기 기판의 하부에 형성되며, 신장 방향으로의 일부가 하부 몰드 부재에 의해 부분적으로 몰딩되는 형태의 다수의 하부 도전성 범프
    를 포함하는 반도체 패키지.
  29. 제 28 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지.
  30. 제 28 항에 있어서,
    각 하부 도전성 범프는,
    상기 기판의 하부에 부착되어 상기 하부 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 하부 몰드 부재와 함께 상부 일부가 평탄하게 제거된 베이스 범프와,
    상기 베이스 범프 상에 부착된 보강용 범프
    를 포함하는 반도체 패키지.
  31. 제 28 항에 있어서,
    상기 다수의 제 1 상부 도전성 범프는,
    솔더 또는 솔더볼 또는 도전성 포스트인
    반도체 패키지.
  32. 기판 상에 반도체 다이를 부착하는 과정과,
    상기 기판 상의 소정 위치에 다수의 도전성 부재를 형성하는 과정과,
    상기 반도체 다이와 다수의 도전성 부재를 몰드 부재로 몰딩하는 과정과,
    전면 그라인딩 공정을 진행하여 상기 몰드 부재, 반도체 다이의 상부 일부 및 다수의 도전성 부재의 상부 일부를 평탄하게 제거하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  33. 제 32 항에 있어서,
    각 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지 제작 방법.
  34. 제 32 항에 있어서,
    상기 제조 방법은,
    상기 제거하는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  35. 기판 상에 반도체 다이와 다수의 도전성 부재를 각각 형성하는 과정과,
    상기 반도체 다이와 다수의 도전성 부재를 몰드 부재로 몰딩하는 과정과,
    전면 그라인딩 공정을 진행하여 상기 몰드 부재, 반도체 다이의 상부 일부 및 다수의 도전성 부재의 상부 일부를 평탄하게 제거하는 과정과,
    다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과,
    각 하부 범프와 서로 대응하는 각 도전성 범프를 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  36. 제 35 항에 있어서,
    상기 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지 제작 방법.
  37. 제 35 항에 있어서,
    상기 다수의 하부 범프는,
    도전성 포스트 또는 솔더볼인
    반도체 패키지 제작 방법.
  38. 제 35 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  39. 제 35 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  40. 기판과,
    상기 기판 상에 부착되어 상부 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 상부 몰드 부재와 함께 상부 일부가 평탄하게 제거된 반도체 다이 및 다수의 도전성 부재와,
    상기 반도체 다이의 상부 표면과 다수의 도전성 부재의 각 상부 표면을 노출시키는 형태로 몰딩하는 상기 상부 몰드 부재와,
    다수의 하부 범프가 서로 대응하는 각 도전성 부재의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판
    을 포함하는 반도체 패키지.
  41. 제 40 항에 있어서,
    상기 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지.
  42. 제 40 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지.
  43. 제 40 항에 있어서,
    상기 패키지는,
    상기 기판의 하부에 형성되는 다수의 보드 실장용 범프
    를 더 포함하는 반도체 패키지.
  44. 기판 상에 반도체 다이와 다수의 제 1 도전성 부재를 각각 형성하는 과정과,
    상기 반도체 다이와 다수의 제 1 도전성 부재를 제 1 몰드 부재로 몰딩하는 과정과,
    전면 그라인딩 공정을 진행하여 상기 제 1 몰드 부재, 반도체 다이의 상부 일부 및 다수의 제 1 도전성 부재의 상부 일부를 평탄하게 제거하는 과정과,
    상부 표면이 노출된 제 1 도전성 부재 상에 제 2 도전성 부재를 각각 부착하는 과정과,
    상기 제 2 도전성 부재의 각 상부 표면을 노출시키는 제 2 몰드 부재를 상기 제 1 몰드 부재 상에 형성하는 과정과,
    다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과,
    각 하부 범프와 서로 대응하는 상기 제 2 도전성 부재를 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  45. 제 44 항에 있어서,
    상기 제 1 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지 제작 방법.
  46. 제 44 항에 있어서,
    상기 제 2 몰드 부재를 형성하는 과정은,
    몰딩 공정을 진행하여 상기 제 2 도전성 부재를 상기 제 2 몰드 부재로 몰딩하는 과정과,
    상기 제 2 몰드 부재에 대한 선택적 제거 공정을 진행하여 상기 제 2 도전성 부재의 각 상부 표면을 노출시키는 과정
    을 포함하는 반도체 패키지 제작 방법.
  47. 제 46 항에 있어서,
    상기 제 2 도전성 부재의 각 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  48. 제 44 항에 있어서,
    상기 다수의 하부 범프는,
    도전성 포스트 또는 솔더볼인
    반도체 패키지 제작 방법.
  49. 제 44 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  50. 제 44 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  51. 기판과,
    상기 기판 상에 부착되어 제 1 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 제 1 몰드 부재와 함께 상부 일부가 평탄하게 제거된 반도체 다이 및 다수의 제 1 도전성 부재와,
    상기 반도체 다이의 상부 표면과 다수의 제 1 도전성 부재의 각 상부 표면을 노출시키는 형태로 몰딩하는 상기 제 1 몰드 부재와,
    상기 다수의 제 1 도전성 부재 상에 각각 부착되는 다수의 제 2 도전성 부재와,
    상기 다수의 제 2 도전성 부재의 상부 표면을 노출시키는 형태로 몰딩하는 제 2 몰드 부재와,
    다수의 하부 범프가 서로 대응하는 각 제 2 도전성 부재의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판
    을 포함하는 반도체 패키지.
  52. 제 51 항에 있어서,
    상기 제 1 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지.
  53. 제 51 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지.
  54. 제 51 항에 있어서,
    상기 패키지는,
    상기 기판의 하부에 형성되는 다수의 보드 실장용 범프
    를 더 포함하는 반도체 패키지.
  55. 기판 상에 반도체 다이와 다수의 도전성 부재를 각각 형성하는 과정과,
    상기 반도체 다이와 다수의 도전성 부재를 몰드 부재로 몰딩하는 과정과,
    전면 그라인딩 공정을 진행하여 상기 몰드 부재의 일부를 평탄하게 제거하는 과정과,
    상기 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 도전성 부재의 상부 표면을 노출시키는 과정과,
    다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과,
    각 하부 범프와 서로 대응하는 상기 각 도전성 부재의 상부 표면을 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정
    을 포함하는 반도체 패키지 제작 방법.
  56. 제 55 항에 있어서,
    상기 각 도전성 부재의 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  57. 제 55 항에 있어서,
    상기 다수의 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지 제작 방법.
  58. 제 55 항에 있어서,
    상기 다수의 하부 범프는,
    도전성 포스트 또는 솔더볼인
    반도체 패키지 제작 방법.
  59. 제 55 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  60. 제 55 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  61. 기판과,
    상기 기판 상에 부착되는 반도체 다이 및 다수의 도전성 부재와,
    상기 반도체 다이를 몰딩하며, 상기 다수의 도전성 부재의 상부 표면을 노출시키는 형태로 몰딩하는 몰드 부재와,
    다수의 하부 도전성 범프가 서로 대응하는 각 도전성 부재의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판
    을 포함하는 반도체 패키지.
  62. 제 61 항에 있어서,
    상기 다수의 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지.
  63. 제 61 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지.
  64. 제 61 항에 있어서,
    상기 패키지는,
    상기 기판의 하부에 형성되는 다수의 보드 실장용 범프
    를 더 포함하는 반도체 패키지.
  65. 기판 상에 반도체 다이와 다수의 제 1 도전성 부재를 각각 형성하는 과정과,
    상기 반도체 다이와 다수의 제 1 도전성 부재를 제 1 몰드 부재로 몰딩하는 과정과,
    전면 그라인딩 공정을 진행하여 상기 제 1 몰드 부재의 일부를 평탄하게 제거하는 과정과,
    상기 제 1 몰드 부재에 대한 선택적 제거 공정을 진행하여 각 제 1 도전성 부재의 상부 표면을 노출시키는 과정과,
    상기 각 제 1 도전성 부재의 상부 표면에 각 제 2 도전성 부재를 부착한 후 상기 각 제 2 도전성 부재를 제 2 몰드 부재로 몰딩하는 과정과,
    전면 그라인딩 공정을 진행하여 상기 제 2 몰드 부재의 일부와 각 제 2 도전성 부재의 상부 일부를 평탄하게 제거하는 과정과,
    상기 제 2 몰드 부재 상에 임의의 패턴을 갖는 트레이스를 형성하는 과정
    을 포함하는 반도체 패키지 제작 방법.
  66. 제 65 항에 있어서,
    상기 각 제 1 도전성 부재의 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  67. 제 65 항에 있어서,
    상기 다수의 제 1 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지 제작 방법.
  68. 제 65 항에 있어서,
    상기 제조 방법은,
    상기 트레이스를 형성하는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  69. 기판과,
    상기 기판 상에 부착되는 반도체 다이 및 다수의 제 1 도전성 부재와,
    상기 반도체 다이를 몰딩하며, 상기 다수의 제 1 도전성 부재의 상부 표면을 노출시키는 형태로 몰딩하는 제 1 몰드 부재와,
    상기 제 1 도전성 부재의 상부 표면에 부착되어 제 2 몰드 부재를 통해 몰딩된 후 그라인딩을 통해 상기 제 1 몰드 부재와 함께 상부 일부가 평탄하게 제거된 다수의 제 2 도전성 부재와,
    상기 다수의 제 2 도전성 부재의 각 상부 표면을 노출시키는 형태로 몰딩하는 상기 제 2 몰드 부재와,
    상기 제 2 몰드 부재 상에 임의의 패턴으로 형성된 트레이스
    를 포함하는 반도체 패키지.
  70. 제 69 항에 있어서,
    상기 다수의 제 1 도전성 부재는,
    솔더, 솔더볼, 도전성 포스트 및 도전성 와이어 중 어느 하나인
    반도체 패키지.
  71. 제 69 항에 있어서,
    상기 패키지는,
    상기 기판의 하부에 형성되는 다수의 보드 실장용 범프
    를 더 포함하는 반도체 패키지.
  72. 기판 상의 소정 위치에 다수의 도전성 포스트를 형성하는 과정과,
    상기 기판 상의 기 설정된 위치에 반도체 다이를 부착하는 과정과,
    필름 타입 몰드 부재를 상기 기판의 전면에 부착시켜 상기 다수의 도전성 포스트의 상부 표면을 노출시키는 형태로 상기 반도체 다이를 몰딩하는 과정과,
    다수의 도전성 패드가 형성된 확장용 기판을 준비하는 과정과,
    각 도전성 패드와 서로 대응하는 각 도전성 포스트의 상부 표면이 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  73. 제 72 항에 있어서,
    상기 각 도전성 포스트는,
    구리 포스트와 그 상부에 부착된 솔더볼
    을 포함하는 반도체 패키지 제작 방법.
  74. 제 72 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  75. 제 72 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  76. 기판과,
    상기 기판 상에 형성된 반도체 다이 및 다수의 도전성 포스트와,
    상기 반도체 다이를 몰딩하며, 상기 다수의 도전성 포스트의 상부 표면을 노출시키는 형태로 몰딩하는 필름 타입 몰드 부재와,
    다수의 도전성 패드가 서로 대응하는 각 도전성 포스트의 상부 표면에 맞닿는 형태로 상기 기판 상에 접착되는 확장용 기판
    을 포함하는 반도체 패키지.
  77. 제 76 항에 있어서,
    상기 각 도전성 포스트는,
    구리 포스트와 그 상부에 부착된 솔더볼
    을 포함하는 반도체 패키지.
  78. 제 76 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지.
  79. 제 76 항에 있어서,
    상기 패키지는,
    상기 기판의 하부에 형성되는 다수의 보드 실장용 범프
    를 더 포함하는 반도체 패키지.
  80. 기판 상의 소정 위치에 다수의 도전성 포스트를 형성하는 과정과,
    상기 기판 상의 기 설정된 위치에 반도체 다이를 부착하는 과정과,
    상기 다수의 도전성 포스트와 반도체 다이를 몰드 부재로 몰딩하는 과정과,
    상기 몰드 부재에 대한 선택적 제거 공정을 진행하여 상기 다수의 도전성 포스트의 각 상부 표면을 노출시키는 과정과,
    다수의 하부 범프가 형성된 확장용 기판을 준비하는 과정과,
    각 하부 범프와 서로 대응하는 각 도전성 포스트의 상부 표면이 맞닿도록 하여 상기 기판의 상부 측에 확장용 기판을 접착시키는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
  81. 제 80 항에 있어서,
    상기 다수의 도전성 포스트의 각 상부 표면 노출은,
    레이저 드릴링 공정을 통해 수행되는
    반도체 패키지 제작 방법.
  82. 제 80 항에 있어서,
    상기 확장용 기판은,
    인터포저인
    반도체 패키지 제작 방법.
  83. 제 80 항에 있어서,
    상기 제조 방법은,
    상기 접착시키는 과정 이후에, 상기 기판의 하부에 보드 실장용 범프를 부착하는 과정
    을 더 포함하는 반도체 패키지 제작 방법.
KR1020130126839A 2013-10-23 2013-10-23 반도체 패키지 및 그 제작 방법 KR101953396B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020130126839A KR101953396B1 (ko) 2013-10-23 2013-10-23 반도체 패키지 및 그 제작 방법
TW103136426A TWI594348B (zh) 2013-10-23 2014-10-22 具有嵌入式半導體晶粒的半導體裝置和基板對基板的互連
US14/522,572 US9502392B2 (en) 2013-10-23 2014-10-23 Semiconductor device with embedded semiconductor die and substrate-to-substrate interconnects
US15/357,551 US10297552B2 (en) 2013-10-23 2016-11-21 Semiconductor device with embedded semiconductor die and substrate-to-substrate interconnects
US16/418,079 US20190311991A1 (en) 2013-10-23 2019-05-21 Semiconductor device with embedded semiconductor die and substrate-to-substrate interconnects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130126839A KR101953396B1 (ko) 2013-10-23 2013-10-23 반도체 패키지 및 그 제작 방법

Publications (2)

Publication Number Publication Date
KR20150047674A true KR20150047674A (ko) 2015-05-06
KR101953396B1 KR101953396B1 (ko) 2019-03-04

Family

ID=52825488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130126839A KR101953396B1 (ko) 2013-10-23 2013-10-23 반도체 패키지 및 그 제작 방법

Country Status (3)

Country Link
US (3) US9502392B2 (ko)
KR (1) KR101953396B1 (ko)
TW (1) TWI594348B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101953396B1 (ko) 2013-10-23 2019-03-04 앰코테크놀로지코리아(주) 반도체 패키지 및 그 제작 방법
US10872879B2 (en) 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
TWI610409B (zh) * 2016-08-30 2018-01-01 南茂科技股份有限公司 半導體封裝及其製造方法
US10818627B2 (en) * 2017-08-29 2020-10-27 Advanced Semiconductor Engineering, Inc. Electronic component including a conductive pillar and method of manufacturing the same
TWI839179B (zh) * 2018-01-15 2024-04-11 美商艾馬克科技公司 半導體封裝以及其製造方法
KR20210073958A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지
KR20220009218A (ko) 2020-07-15 2022-01-24 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지
KR20220039385A (ko) 2020-09-22 2022-03-29 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001156A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이의 제조 방법
KR20110076604A (ko) * 2009-12-29 2011-07-06 하나 마이크론(주) Ｐｏｐ 패키지 및 그 제조 방법
KR20120094712A (ko) * 2011-02-17 2012-08-27 삼성전자주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
US20120286404A1 (en) * 2009-08-12 2012-11-15 Stats Chippac, Ltd. Semiconductor Device and Method of Dual-Molding Die Formed on Opposite Sides of Build-Up Interconnect Structure

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372151B1 (en) * 2003-09-12 2008-05-13 Asat Ltd. Ball grid array package and process for manufacturing same
US7205177B2 (en) * 2004-07-01 2007-04-17 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
US7919868B2 (en) * 2007-08-15 2011-04-05 Qimonda Ag Carrier substrate and integrated circuit
TW201007924A (en) * 2008-08-07 2010-02-16 Advanced Semiconductor Eng Chip package structure
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US20100289145A1 (en) * 2009-05-18 2010-11-18 Jayprakash Vijay Chipalkatti Wafer chip scale package with center conductive mass
US8900922B2 (en) * 2012-02-16 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fine-pitch package-on-package structures and methods for forming the same
KR101953396B1 (ko) 2013-10-23 2019-03-04 앰코테크놀로지코리아(주) 반도체 패키지 및 그 제작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001156A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 반도체 패키지용 기판 및 이의 제조 방법
US20120286404A1 (en) * 2009-08-12 2012-11-15 Stats Chippac, Ltd. Semiconductor Device and Method of Dual-Molding Die Formed on Opposite Sides of Build-Up Interconnect Structure
KR20110076604A (ko) * 2009-12-29 2011-07-06 하나 마이크론(주) Ｐｏｐ 패키지 및 그 제조 방법
KR20120094712A (ko) * 2011-02-17 2012-08-27 삼성전자주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US20170162510A1 (en) 2017-06-08
KR101953396B1 (ko) 2019-03-04
US9502392B2 (en) 2016-11-22
TWI594348B (zh) 2017-08-01
US20150108643A1 (en) 2015-04-23
US10297552B2 (en) 2019-05-21
TW201528393A (zh) 2015-07-16
US20190311991A1 (en) 2019-10-10

Similar Documents

Publication Publication Date Title
KR101953396B1 (ko) 반도체 패키지 및 그 제작 방법
TW201126618A (en) Method and system for manufacturing an IC package
TW200917395A (en) Semiconductor device and manufacturing method thereof
JP2007157795A (ja) 回路装置および回路装置の製造方法
JP2011187551A (ja) 半導体装置の製造方法および半導体装置
TWM512216U (zh) 半導體基板結構與半導體封裝結構
TWI413210B (zh) 電子裝置封裝及製造方法
JP2010232471A (ja) 半導体装置の製造方法および半導体装置
KR20140060390A (ko) 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
JP2008192818A (ja) マイクロボール搭載装置およびその搭載方法
CN109712941A (zh) 衬底结构、包含衬底结构的半导体封装结构，以及制造半导体封装结构的半导体工艺
US20090166892A1 (en) Circuit board for semiconductor package having a reduced thickness, method for manufacturing the same, and semiconductor package having the same
TW200826267A (en) Wafer level chip package and a method of fabricating thereof
JP2022168143A (ja) 半導体装置用基板、および半導体装置
KR101711710B1 (ko) 반도체 패키지 및 그 제작 방법
TWI684250B (zh) 封裝基板及其製造方法以及半導體裝置
JP2008288481A (ja) 半導体装置およびその製造方法
KR100925669B1 (ko) 코어리스 패키지 기판 제조 공법에 의한 솔더 온 패드 제조방법
JP6216157B2 (ja) 電子部品装置及びその製造方法
KR20170041161A (ko) 회로기판 및 제조방법
JP6644978B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JP2005026636A (ja) 半導体装置及びその製造方法
JP6626639B2 (ja) 半導体装置用基板の製造方法
TW201933965A (zh) 電子裝置製造方法及其結構
CN107516638A (zh) 一种扇出型封装方法

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)