KR20220039385A - 인터포저 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20220039385A
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KR
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insulating layer
central portion
package substrate
outer portion
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박종호
김승환
오준영
김용현
이용관
이정아
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Abstract

본 개시의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 패키지 기판 상의 제1 도전성 커넥터; 및 상기 제1 반도체 칩 위에 있는 중심부와 상기 제1 도전성 커넥터가 부착되는 외곽부를 포함하는 인터포저;를 포함하고, 상기 인터포저의 중심부는 상기 제1 반도체 칩과 마주하는 상기 인터포저의 중심부의 하면에 제공된 리세스부를 포함하고, 상기 인터포저의 상기 외곽부의 두께는 상기 인터포저의 중심부의 두께보다 큰 반도체 패키지를 제공한다.

Description

인터포저 및 이를 포함하는 반도체 패키지 {INTERPOSER AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 개시의 기술적 사상은 인터포저 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 따라서, 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩들 사이를 인터포저를 이용하여 연결하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 인터포저 및 이를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 패키지 기판 상의 제1 도전성 커넥터; 및 상기 제1 반도체 칩 위에 있는 중심부와 상기 제1 도전성 커넥터가 부착되는 외곽부를 포함하는 인터포저;를 포함하고, 상기 인터포저의 중심부는 상기 제1 반도체 칩과 마주하는 상기 인터포저의 중심부의 하면에 제공된 리세스부를 포함하고, 상기 인터포저의 상기 외곽부의 두께는 상기 인터포저의 중심부의 두께보다 큰 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 제1 패키지 기판; 상기 제1 패키지 기판 상의 제1 반도체 칩; 상기 제1 반도체 칩으로부터 이격되도록 상기 제1 패키지 기판 상에 배치된 제1 도전성 커넥터; 상기 제1 반도체 칩 위에 있는 중심부와 상기 제1 도전성 커넥터가 부착되는 외곽부를 포함하는 인터포저; 상기 제1 패키지 기판과 상기 인터포저 사이에 채워지고, 상기 제1 반도체 칩과 상기 제1 도전성 커넥터에 접하는 절연성 충전재; 상기 인터포저의 외곽부 상의 제2 도전성 커넥터; 상기 제2 도전성 커넥터를 통해 상기 인터포저 상에 실장된 제2 패키지 기판; 및 상기 제2 패키지 기판 상의 제2 반도체 칩;을 포함하고, 상기 인터포저의 외곽부의 하면과 상기 패키지 기판의 상면 사이의 거리는 상기 제1 반도체 칩의 상면과 상기 패키지 기판의 상기 상면 사이의 거리보다 작고, 상기 인터포저의 상기 중심부의 상면과 상기 인터포저의 상기 외곽부의 상면의 경계에는 홈이 형성된 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 반도체 패키지용 인터포저로서, 하측에 배치된 하부 도전성 패드들 및 상측에 배치된 상부 도전성 패드들을 포함하는 외곽부; 및 상기 외곽부로부터 돌출되고 하측에 제공된 리세스부를 포함하는 중심부;를 포함하고, 상기 외곽부의 두께는 상기 중심부의 두께보다 크고, 상기 외곽부의 상면과 상기 중심부의 상면의 경계 사이에는 홈이 형성된 인터포저를 제공한다.
본 개시의 예시적인 실시예들에 의하면, 외곽부가 중심부보다 패키지 기판에 인접되도록 절곡된 구조를 가지는 인터포저를 포함하므로, 인터포저와 패키지 기판 사이를 전기적으로 연결하는 도전성 커넥터들을 미세 피치로 배치할 수 있고, 인터포저를 이용하여 구현된 반도체 패키지의 두께를 줄일 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 인터포저를 나타내는 단면도이다.
도 3a 및 도 3b는 각각 도 1 및 도 2에 도시된 인터포저를 나타내는 평면도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6a는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6b는 도 6a의 반도체 패키지에 포함된 인터포저의 일부분을 보여주는 평면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9a 내지 도 9e는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000)를 나타내는 단면도이다. 도 2는 도 1의 인터포저(200)를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 제1 패키지 기판(101), 제1 반도체 칩(130), 제1 도전성 커넥터(160), 절연성 충전재(insulating filler, 170), 및 인터포저(200)를 포함할 수 있다.
제1 패키지 기판(101)은 예를 들면, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 제1 패키지 기판(101)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함하는 기판 베이스(111)를 포함할 수 있다. 또한, 제1 패키지 기판(101)은 기판 베이스(111)의 상면에 배치된 제1 상부 기판 패드(121) 및 제2 상부 기판 패드(123)와, 기판 베이스(111)의 하면 상에 배치된 하부 기판 패드(125)를 포함할 수 있다. 상기 기판 베이스(111) 내에는 제1 상부 기판 패드(121), 제2 상부 기판 패드(123), 및 하부 기판 패드(125)를 전기적으로 연결시키도록 구성된 내부 배선 패턴(127)이 형성될 수 있다. 상기 내부 배선 패턴(127)은 제1 패키지 기판(101) 내에 수평 방향(X 방향 또는 Y방향)으로 연장된 라인 패턴과, 제1 패키지 기판(101) 내에서 수직 방향(Z 방향)으로 연장된 비아 패턴을 포함할 수 있다.
기판 베이스(111)의 상면 상에는 기판 상부 보호층(115)이 형성될 수 있고, 기판 베이스(111)의 하면 상에는 기판 하부 보호층(113)이 형성될 수 있다. 기판 상부 보호층(115)에는 제1 상부 기판 패드(121)를 노출시키기 위한 제1 오프닝 및 제2 상부 기판 패드(123)를 노출시키기 위한 제2 오프닝이 형성될 수 있다. 기판 하부 보호층(113)에는 하부 기판 패드(125)를 노출시키기 위한 오프닝이 형성될 수 있다. 기판 상부 보호층(115) 및 기판 하부 보호층(113)은 예를 들어, 솔더 레지스트로 형성될 수 있다.
제1 상부 기판 패드(121), 제2 상부 기판 패드(123) 및 하부 기판 패드(125)는 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
제1 상부 기판 패드(121)는 제1 도전성 커넥터(160)가 부착되는 패드이고, 제2 상부 기판 패드(123)는 마이크로 범프와 같은 칩 연결 범프(141)가 부착되는 패드일 수 있다. 제1 도전성 커넥터(160)는 기판 상부 보호층(115)의 상기 제1 오프닝을 통해 제1 상부 기판 패드(121)에 연결될 수 있고, 칩 연결 범프(141)는 기판 상부 보호층(115)의 상기 제2 오프닝을 통해 제2 상부 기판 패드(123)에 연결될 수 있다.
하부 기판 패드(125)는 외부 연결 단자(150)가 부착되는 패드로 기능할 수 있다. 외부 연결 단자(150)는 기판 하부 보호층(113)의 상기 오프닝을 통해 하부 기판 패드(125)에 연결될 수 있다. 외부 연결 단자(150)는 예를 들면, 솔더 볼일 수 있다. 외부 연결 단자(150)는 반도체 패키지(1000)와 외부 장치 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 제1 패키지 기판(101)의 하면 상에는 적어도 하나의 수동 소자(180)가 부착될 수 있다. 적어도 하나의 수동 소자(180)는 SMD(surface-mount device)일 수 있다. 예를 들면, 적어도 하나의 수동 소자(180)는 커패시터 또는 저항일 수 있다. 적어도 하나의 수동 소자(180)의 단자부는, 하부 기판 패드(125) 상에 배치되는 연결 단자(183)를 통하여, 하부 기판 패드(125)에 전기적으로 연결될 수 있다.
제1 반도체 칩(130)은 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 반도체 칩(130)은 제1 패키지 기판(101)의 상면에 수직한 수직 방향(Z방향)으로 제1 패키지 기판(101)과 인터포저(200) 사이에 배치될 수 있다.
제1 반도체 칩(130)은 서로 반대된 활성면 및 비활성면을 가지는 반도체 기판을 포함할 수 있고, 상기 반도체 기판의 상기 활성면에 형성된 반도체 소자층을 포함할 수 있다. 제1 반도체 칩(130)은 서로 반대된 하면 및 상면(139)을 포함하며, 상기 제1 반도체 칩(130)의 상기 하면에는 칩 패드(131)가 마련될 수 있다. 제1 반도체 칩(130)의 상기 하면은 상기 반도체 기판의 상기 활성면에 인접한 표면이고, 제1 반도체 칩(130)의 상면(139)은 상기 반도체 기판의 상기 비활성면에 인접한 표면일 수 있다. 상기 제1 반도체 칩(130)의 칩 패드(131)는 제1 반도체 칩(130)의 내부에 제공된 배선 구조(미도시)를 통하여 상기 반도체 소자층에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)은 메모리 칩으로서, 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)를 포함할 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)은 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)은 로직 칩으로서, 인공지능 반도체, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서를 포함할 수 있다.
제1 반도체 칩(130)은 페이스-다운(face-down) 방식 또는 플립 칩 방식으로 제1 패키지 기판(101) 상에 실장될 수 있다. 즉, 제1 반도체 칩(130)은 칩 패드(131)가 마련된 제1 반도체 칩(130)의 하면이 제1 패키지 기판(101)을 향하도록 제1 패키지 기판(101) 상에 실장될 수 있다. 제1 반도체 칩(130)의 칩 패드(131)는 칩 연결 범프(141)를 통해 제2 상부 기판 패드(123)에 전기적으로 연결될 수 있다. 제1 반도체 칩(130)의 칩 패드(131)는 제1 반도체 칩(130)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 제1 반도체 칩(130)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
제1 반도체 칩(130)과 제1 패키지 기판(101) 사이에는 칩 연결 범프(141)를 감싸는 언더필 물질층(143)이 채워질 수 있다. 예를 들어, 언더필 물질층(143)은 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예들에서, 언더필 물질층(143)은 비전도성 필름(non conductive film)일 수 있다. 그러나, 일부 예시적인 실시예들에서, 절연성 충전재(170)는 몰디드 언더필(molded underfill) 방법으로 제1 반도체 칩(130)과 제1 패키지 기판(101) 사이의 틈으로 직접 충전될 수도 있다. 이 경우, 언더필 물질층(143)은 생략될 수 있다.
인터포저(200)는 제1 패키지 기판(101) 및 제1 반도체 칩(130) 상에 배치될 수 있다. 인터포저(200)는 베이스 절연층(211), 상부 보호 절연층(213), 하부 보호 절연층(215), 및 배선 구조물(220)을 포함할 수 있다.
베이스 절연층(211)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 베이스 절연층(211)은 폴리이미드(Polyimide), FR-4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
배선 구조물(220)은, 베이스 절연층(211)의 상면 상의 상부 도전성 패드(221), 베이스 절연층(211)의 하면 상의 하부 도전성 패드(223), 및 베이스 절연층(211)을 관통하는 도전성 비아(225)를 포함할 수 있다. 상부 도전성 패드(221)는 인터포저(200) 상에 실장되는 다른 기판과 인터포저(200) 사이의 전기적 연결을 위한 제2 도전성 커넥터(도 7의 290 참조)가 부착되는 패드일 수 있다. 하부 도전성 패드(223)는 제1 패키지 기판(101)과 인터포저(200) 사이를 전기적으로 연결하기 위한 제1 도전성 커넥터(160)가 부착되는 패드일 수 있다. 상기 도전성 비아(225)는 상부 도전성 패드(221) 및 하부 도전성 패드(223)에 각각 접촉하며, 상부 도전성 패드(221)와 하부 도전성 패드(223)를 서로 전기적으로 연결하도록 구성될 수 있다.
배선 구조물(220)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
상부 보호 절연층(213)은 베이스 절연층(211)의 상면 상에 배치되고, 하부 보호 절연층(215)은 베이스 절연층(211)의 하면 상에 배치될 수 있다. 상부 보호 절연층(213)은 베이스 절연층(211)의 상면을 덮도록 형성되며, 상부 도전성 패드(221)를 오픈시키는 상부 오프닝(213o)을 포함할 수 있다. 하부 보호 절연층(215)은 베이스 절연층(211)의 하면을 덮도록 형성되며, 하부 도전성 패드(223)를 오픈시키는 하부 오프닝(215o)을 포함할 수 있다. 상부 보호 절연층(213) 및 하부 보호 절연층(215)은 예를 들어, 솔더 레지스트로 형성될 수 있다.
인터포저(200)는 중심부(201)와 외곽부(207)를 포함할 수 있다. 인터포저(200)의 중심부(201) 및 외곽부(207)는 인터포저(200)의 서로 다른 부분을 의미하며, 인터포저(200)의 중심부(201)와 외곽부(207)는 서로 연결될 수 있다. 인터포저(200)의 중심부(201)는 제1 반도체 칩(130)의 위에 있는 부분일 수 있다. 제1 패키지 기판(101)의 상면에 수직한 수직 방향(Z방향)에 있어서, 제1 반도체 칩(130)은 인터포저(200)의 중심부(201)에 수직 방향(Z방향)으로 중첩될 수 있다. 인터포저(200)의 외곽부(207)는 제1 도전성 커넥터(160) 및/또는 제2 도전성 커넥터(290) 가 부착되는 부분으로서, 제1 도전성 커넥터(160)에 연결되는 하부 도전성 패드(223) 및 제2 도전성 커넥터(290)에 연결되는 상부 도전성 패드(221)가 배치되는 부분일 수 있다.
인터포저(200)의 중심부(201)는 수직 방향(Z방향)으로 제1 두께(201T)를 가질 수 있고, 인터포저(200)의 외곽부(207)는 수직 방향(Z방향)으로 제2 두께(207T)를 가질 수 있다. 상기 제1 두께(201T)는 인터포저(200)의 중심부(201)의 상면(255)과 하면(251) 사이의 거리이고, 상기 제2 두께(207T)는 인터포저(200)의 외곽부(207)의 상면(257)과 하면(253) 사이의 거리일 수 있다. 예시적인 실시예들에서, 인터포저(200)의 중심부(201)의 제1 두께(201T)는 90마이크로미터(㎛) 내지 120㎛ 사이일 수 있다. 예시적인 실시예들에서, 인터포저(200)의 외곽부(207)의 제2 두께(207T)는 95㎛ 내지 150㎛ 사이일 수 있다.
예시적인 실시예들에서, 인터포저(200)의 외곽부(207)의 제2 두께(207T)는 인터포저(200)의 중심부(201)의 제1 두께(201T)보다 클 수 있다. 예를 들어, 인터포저(200)의 외곽부(207)의 제2 두께(207T)와 인터포저(200)의 중심부(201)의 제1 두께(201T)의 차이는 5㎛ 내지 30㎛ 사이일 수 있다. 예를 들어, 인터포저(200)의 중심부(201)의 제1 두께(201T)가 100㎛일 때, 인터포저(200)의 외곽부(207)는 105㎛ 내지 130㎛ 사이의 제2 두께(207T)를 가지도록 형성될 수 있다.
인터포저(200)의 중심부(201)에 포함된 상부 보호 절연층(213)은 수직 방향(Z방향)으로 제3 두께(213T1)를 가지고, 인터포저(200)의 외곽부(207)에 포함된 상부 보호 절연층(213)은 수직 방향(Z방향)으로 제4 두께(213T2)를 가질 수 있다. 예를 들어, 상기 제3 두께(213T1)는 10㎛ 내지 20㎛ 사이일 수 있다. 예를 들어, 상기 제4 두께(213T2)는 15㎛ 내지 100㎛ 사이일 수 있다. 예시적인 실시예들에서, 상기 제4 두께(213T2)는 15㎛ 내지 40㎛ 사이일 수 있다.
예시적인 실시예들에서, 인터포저(200)의 외곽부(207)에 포함된 상부 보호 절연층(213)의 제4 두께(213T2)는 인터포저(200)의 중심부(201)에 포함된 상부 보호 절연층(213)의 제3 두께(213T1)보다 클 수 있다. 예를 들어, 인터포저(200)의 외곽부(207)에 포함된 상부 보호 절연층(213)의 제4 두께(213T2)와 인터포저(200)의 중심부(201)에 포함된 상부 보호 절연층(213)의 제3 두께(213T1) 간의 차이는 5㎛ 내지 30㎛ 사이일 수 있다.
인터포저(200)의 외곽부(207)에 포함된 상부 보호 절연층(213)의 제4 두께(213T2)가 인터포저(200)의 중심부(201)에 포함된 상부 보호 절연층(213)의 제3 두께(213T1)보다 큰 경우, 상부 보호 절연층(213)의 상부 오프닝(213o)의 높이는 하부 보호 절연층(215)의 하부 오프닝(215o)의 높이보다 클 수 있다. 즉, 상부 오프닝(213o)을 정의하는 상부 보호 절연층(213)의 측벽의 높이는 하부 오프닝(215o)을 정의하는 하부 보호 절연층(215)의 측벽의 높이보다 클 수 있다.
예시적인 실시예들에서, 인터포저(200)의 외곽부(207)의 제2 두께(207T)와 인터포저(200)의 중심부(201)의 제1 두께(201T) 간의 차이는, 인터포저(200)의 외곽부(207)에 포함된 상부 보호 절연층(213)의 제4 두께(213T2)와 인터포저(200)의 중심부(201)에 포함된 상부 보호 절연층(213)의 제3 두께(213T1) 간의 차이와 동일할 수 있다. 즉, 베이스 절연층(211)의 두께와 하부 보호 절연층(215)의 두께는 인터포저(200)의 중심부(201) 및 외곽부(207)에 걸쳐 균일할 때, 상부 보호 절연층(213)의 두께가 인터포저(200)의 중심부(201)와 외곽부(207) 사이에서 차이를 가지도록 형성됨에 따라, 인터포저(200)의 외곽부(207)의 제2 두께(207T)와 인터포저(200)의 중심부(201)의 제1 두께(201T)가 차이를 가질 수 있다.
예시적인 실시예들에서, 인터포저(200)의 외곽부(207)에 포함된 상부 보호 절연층(213)의 제4 두께(213T2)는 인터포저(200)의 외곽부(207)에 포함된 하부 보호 절연층(215)의 두께(215T2)보다 클 수 있다.
예시적인 실시예들에서, 인터포저(200)의 중심부(201)에 포함된 상부 보호 절연층(213)의 제4 두께(213T2)는 인터포저(200)의 중심부(201)에 포함된 하부 보호 절연층(215)의 두께(215T1)와 동일할 수 있다.
인터포저(200)의 중심부(201)는 인터포저(200)의 외곽부(207)에 대해 상방으로(예를 들어, 제1 반도체 칩(130)의 상면(139)으로부터 멀어지는 방향으로) 돌출된 형태를 가질 수 있다. 예를 들면, 인터포저(200)의 중심부(201)의 하면(251)은 인터포저(200)의 외곽부(207)의 하면(253)에 대해 상방으로 돌출될 수 있다. 예시적인 실시예들에서, 인터포저(200)의 돌출 형태는 대체로 베이스 절연층(211)의 중심부가 베이스 절연층(211)의 외곽부에 대해 상방으로 돌출되는 것에 의해 달성될 수 있다.
인터포저(200)가 중심부(201)가 외곽부(207)에 대해 돌출된 형태를 가지도록 형성됨에 따라, 인터포저(200)의 중심부(201)에는 리세스부(230)가 제공될 수 있다. 즉, 인터포저(200)의 중심부(201)는 제1 반도체 칩(130)의 상면(139)과 마주하는 하면(251)에 리세스부(230)를 포함할 수 있다. 리세스부(230)는 인터포저(200)의 중심부(201)의 하면(251)이 인터포저(200)의 외곽부(207)의 하면(253)으로부터 리세스되어 형성된 공간으로 정의될 수 있다. 예를 들어, 인터포저(200)의 외곽부(207)의 하면(253)을 기준으로 측정된 리세스부(230)의 수직 방향(Z방향)에 따른 높이(230H)는 10㎛ 내지 100㎛ 사이일 수 있다. 예시적인 실시예들에서, 리세스부(230)의 높이(230H)는 10㎛ 내지 30㎛ 사이일 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)의 일부는 리세스부(230)에 수용될 수 있다. 제1 반도체 칩(130)의 상부가 리세스부(230)가 수용됨에 따라, 제1 반도체 칩(130)의 상면(139)은 인터포저(200)의 외곽부(207)의 하면(253)보다 높은 레벨에 위치될 수 있다. 즉, 제1 패키지 기판(101)의 상면과 제1 반도체 칩(130)의 상면(139) 사이의 수직 방향(Z방향)에 따른 거리는 제1 패키지 기판(101)의 상면과 인터포저(200)의 외곽부(207)의 하면(253) 사이의 거리보다 클 수 있다.
인터포저(200)의 중심부(201)는 제1 패키지 기판(101)의 상면과 대체로 평행하게 연장된 제1 부분(202)과, 제1 부분(202)과 인터포저(200)의 외곽부(207) 사이에서 연장된 제2 부분(203)을 포함할 수 있다. 제1 부분(202)은 제1 반도체 칩(130)과 수직 방향(Z방향)으로 중첩될 수 있다. 제2 부분(203)은 제1 부분(202)과 인터포저(200)의 외곽부(207) 사이에서 절곡되도록 또는 경사지도록 연장되어, 제1 부분(202)과 인터포저(200)의 외곽부(207) 사이를 연결할 수 있다. 제1 부분(202)의 하면은 제1 반도체 칩(130)의 상면(139)과 대체로 평행하게 연장될 수 있고, 제2 부분(203)의 하면은 제1 부분(202)의 하면과 인터포저(200)의 외곽부(207)의 하면(253) 사이에서 경사지게 연장될 수 있다. 제2 부분(203)의 하면은 서로 다른 레벨에 위치된 제1 부분(202)의 하면과 인터포저(200)의 외곽부(207)의 하면(253) 사이를 연결할 수 있다.
예시적인 실시예들에서, 인터포저(200)의 중심부(201)의 상면(255)과 인터포저(200)의 외곽부(207)의 상면(257)의 경계 근방에는, 홈(240)이 형성될 수 있다. 보다 구체적으로, 인터포저(200)의 중심부(201)의 제2 부분(203)과 인터포저(200)의 외곽 부분이 만나는 부분에서, 상부 보호 절연층(213)에 홈(240)이 형성될 수 있다. 상기 홈(240)은, 상대적으로 작은 두께를 가지는 인터포저(200)의 중심부(201)가 인터포저(200)의 외곽부(207)에 대해 상방으로 돌출됨에 따라 형성될 수 있다.
인터포저(200)의 외곽부(207)와 제1 패키지 기판(101) 사이에는 제1 도전성 커넥터(160)가 배치될 수 있다. 제1 도전성 커넥터(160)는 인터포저(200)와 제1 패키지 기판(101)을 전기적으로 연결하도록 구성될 수 있다. 제1 도전성 커넥터(160)는 인터포저(200)의 하부 도전성 패드(223)와 제1 패키지 기판(101)의 제1 상부 기판 패드(121) 사이에서 연장된 기둥 형태를 가질 수 있다. 제1 도전성 커넥터(160)의 하부는 제1 패키지 기판(101)의 제1 상부 기판 패드(121)에 접촉될 수 있고, 제1 도전성 커넥터(160)의 상부는 하부 절연 보호층의 하부 오프닝(215o)에 채워져 인터포저(200)의 하부 도전성 패드(223)에 접촉될 수 있다. 제1 도전성 커넥터(160)는, 예를 들어 솔더, 구리(Cu) 등의 도전성 물질을 포함할 수 있다.
절연성 충전재(170)는 제1 패키지 기판(101) 상에 제공될 수 있다. 절연성 충전재(170)는 제1 패키지 기판(101), 제1 반도체 칩(130), 제1 도전성 커넥터(160), 및 인터포저(200)를 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 절연성 충전재(170)는 제1 패키지 기판(101), 제1 반도체 칩(130), 제1 도전성 커넥터(160), 및 인터포저(200) 각각의 적어도 일부를 덮도록 형성될 수 있다. 예를 들어, 절연성 충전재(170)는 제1 패키지 기판(101)의 상면, 제1 반도체 칩(130)의 측벽 및 상면(139), 제1 도전성 커넥터(160)의 측벽, 및 인터포저(200)의 하면을 덮을 수 있다. 또한, 절연성 충전재(170)는 인터포저(200)의 중심부(201)의 하면과 제1 반도체 칩(130)의 상면(139) 사이의 틈을 채우도록 형성될 수 있다.
예시적인 실시예들에서, 상기 절연성 충전재(170)는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 예를 들어, 절연성 충전재(170)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
본 개시의 예시적인 실시예들에 의하면, 인터포저(200)는 외곽부(207)가 중심부(201)보다 제1 패키지 기판(101)에 인접되도록 절곡된 구조를 가지므로, 인터포저(200)의 외곽부(207)와 제1 패키지 기판(101) 사이를 전기적으로 연결하는 제1 도전성 커넥터들(160)이 비교적 작은 높이를 가지며, 제1 도전성 커넥터들(160)을 미세 피치(fine pitch)로 배치할 수 있다. 제1 도전성 커넥터들(160)을 미세 피치로 배치할 수 있으므로, 제한된 면적 또는 공간 내에 배치 가능한 제1 도전성 커넥터(160)의 개수가 증가되며, 제1 패키지 기판(101) 상의 제1 반도체 칩(130)과 인터포저(200) 상에 실장되는 다른 반도체 장치 사이의 데이터 전송 능력이 향상될 수 있다.
도 3a 및 도 3b는 각각 도 1 및 도 2에 도시된 인터포저(200)를 나타내는 평면도이다.
도 1, 도 2, 및 도 3a를 참조하면, 인터포저(200)의 중심부(201)는 인터포저(200)의 제1 가장자리로부터 상기 제1 가장자리에 반대된 제2 가장자리까지 연장될 수 있다. 인터포저(200)의 외곽부(207)는 인터포저(200)의 중심부(201)를 사이에 두고 이격된 2개의 부분을 포함할 수 있다. 이 경우, 인터포저(200)의 리세스부(230)는 인터포저(200)의 제1 가장자리로부터 상기 제1 가장자리에 반대된 제2 가장자리까지 연장될 수 있다. 또한, 인터포저(200)의 상면에 형성된 홈(240)은 인터포저(200)의 제1 가장자리로부터 상기 제1 가장자리에 반대된 제2 가장자리까지 연장될 수 있다.
도 1, 도 2, 및 도 3b를 참조하면, 인터포저(200)의 외곽부(207)는 인터포저(200)의 중심부(201)를 둘러쌀 수 있다. 예컨대, 인터포저(200)의 외곽부(207)는 상방에서 보았을 때 인터포저(200)의 중심부(201)를 포위하는 링 형태일 수 있다. 이 경우, 인터포저(200)의 리세스부(230)는 제1 반도체 칩(130)과 대체로 유사한 수준의 사이즈를 가질 수 있다. 또한, 인터포저(200)의 상면에 형성된 홈(240)은 인터포저(200)의 중심부(201)와 인터포저(200)의 외곽부(207) 사이의 경계를 따라 연속적으로 연장된 링 형태일 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000a)를 나타내는 단면도이다. 도 4의 반도체 패키지(1000a)는 인터포저(200a)가 스페이서(260)를 더 포함하는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)와 대체로 동일 또는 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로 설명하도록 한다.
도 4를 도 2와 함께 참조하면, 인터포저(200a)는 인터포저(200a)의 중심부(201)에 배치된 스페이서(260)를 포함할 수 있다. 스페이서(260)는 인터포저(200a)의 중심부(201) 내에 있는 하부 보호 절연층(215)의 표면으로부터 제1 반도체 칩(130)의 상면(139)을 향해 하방으로 돌출된 기둥 형태일 수 있다.
예시적인 실시예들에서, 인터포저(200a)의 하면에는 복수의 스페이서(260)가 배치될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 복수의 스페이서(260)는 리세스부(230) 내에 위치되고, 인터포저(200a)의 중심부(201) 내에 있는 하부 보호 절연층(215)의 표면 상에 2차원 어레이 형태로 배열될 수 있다. 복수의 스페이서(260) 각각의 하면은 제1 반도체 칩(130)의 상면(139)에 접촉될 수 있으며, 복수의 스페이서(260) 각각의 측벽은 절연성 충전재(170)에 의해 덮일 수 있다.
스페이서(260)는 인터포저(200a)의 중심부(201)의 하면(251)을 제1 반도체 칩(130)의 상면(139)으로부터 이격시킬 수 있다. 절연성 충전재(170)의 형성 공정 동안, 스페이서(260)는 인터포저(200a)의 중심부(201)의 하면(251)이 제1 반도체 칩(130)의 상면(139)으로부터 이격될 수 있도록 인터포저(200a)를 지지할 수 있다. 인터포저(200a)의 중심부(201)의 하면(251)과 제1 반도체 칩(130)의 상면(139) 사이의 간격은 스페이서(260)의 높이와 같거나 보다 클 수 있다. 스페이서(260)는 인터포저(200a)의 중심부(201)의 하면(251)과 제1 반도체 칩(130)의 상면(139) 사이의 최소 간격을 규정할 수 있다.
예시적인 실시예들에서, 스페이서(260)는 하부 보호 절연층(215)과 동일한 물질로 형성될 수 있다. 예를 들어, 스페이서(260)는 솔더 레지스트로 형성될 수 있다. 예를 들어, 상기 스페이서(260)를 형성하기 위하여, 베이스 절연층(211)의 하면을 덮는 솔더 레지스트 물질층을 형성하고, 상기 솔더 레지스트 물질층에 대한 패터닝 공정을 수행하여 하부 보호 절연층(215) 및 스페이서(260)를 동시에 형성할 수 있다.
예시적인 실시예들에서, 스페이서(260)는 하부 보호 절연층(215)과 다른 물질로 형성될 수 있다. 예를 들어, 하부 보호 절연층(215)은 솔더 레지스트로 형성되고, 스페이서(260)는 에폭시계 수지 또는 폴리이미드계 수지로 형성될 수 있다. 예를 들어, 상기 스페이서(260)는 하부 보호 절연층(215)의 표면 상에 도트 형태의 구조물을 부착하여 형성될 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000b)를 나타내는 단면도이다. 설명의 편의를 위하여, 도 4를 참조하여 설명된 반도체 패키지(1000a)와의 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 제1 반도체 칩(130)은 인터포저(200a)의 스페이서(260)의 일부를 수용하도록 구성된 홈(137)을 포함할 수 있다. 제1 반도체 칩(130)의 홈(137)은 제1 반도체 칩(130)의 상면(139)에 제공될 수 있다. 제1 반도체 칩(130)의 홈(137)은 인터포저(200a)의 스페이서(260)의 일부분이 삽입될 수 있도록, 인터포저(200a)의 스페이서(260)에 대응되도록 위치되며 인터포저(200a)의 스페이서(260)에 상응하는 형태를 가질 수 있다. 인터포저(200a)의 스페이서(260)가 제1 반도체 칩(130)의 홈(137)에 삽입됨에 따라, 인터포저(200a)는 제1 반도체 칩(130)에 견고하게 고정될 수 있다. 또한, 인터포저(200a)의 스페이서(260)가 제1 반도체 칩(130)의 홈(137)에 삽입되는 것에 의해 인터포저(200a)가 제1 반도체 칩(130)에 정렬될 수 있으므로, 인터포저(200a)와 제1 반도체 칩(130) 사이의 오정렬을 방지할 수 있다.
도 6a는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000c)를 나타내는 단면도이다. 도 6b는 도 6a의 반도체 패키지(1000c)에 포함된 인터포저(200b)의 일부분을 보여주는 평면도이다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)와의 차이점을 중심으로 설명하도록 한다.
도 6a 및 도 6b를 도 2와 함께 참조하면, 인터포저(200b)는 상부 도전성 패드(221)를 오픈시키기 위한 상부 오프닝(213o)을 정의하는 댐 구조(270)를 포함할 수 있다. 댐 구조(270)는 상부 도전성 패드(221)가 다른 물질에 의해 막히는 것을 차단하는 구조물일 수 있다. 댐 구조(270)는 그 주변의 상부 보호 절연층(213)의 표면으로부터 상방으로 돌출된 구조물로서, 인터포저(200b)의 외곽부(207)의 상면(257)은 댐 구조(270)의 상면에 의해 규정될 수 있다.
댐 구조(270)는 상부 도전성 패드(221)의 가장자리를 따라 연속적으로 연장된 링 형태를 가질 수 있다. 상방에서 보았을 때, 댐 구조(270)는 상부 도전성 패드(221)의 가장자리를 둘러싸는 형태일 수 있다. 예시적인 실시예들에서, 댐 구조(270)는 평면적 관점에서 원형의 링 형태를 가질 수 있다. 예시적인 실시예들에서, 댐 구조(270)는 평면적 관점에서 삼각형, 사각형, 오각형과 같은 다각형의 링 형태를 가질 수 있다.
예시적인 실시예들에서, 댐 구조(270)는 상부 도전성 패드(221)의 형태에 대응된 형태를 가질 수 있다. 예를 들면, 도 6b에 도시된 바와 같이, 상부 도전성 패드(221)의 상면이 원형일 때, 댐 구조(270)는 상부 도전성 패드(221)의 가장자리를 따라 연장되어 원형의 링 형태를 가질 수 있다.
예시적인 실시예들에서, 댐 구조(270)는 상부 도전성 패드(221)의 형태와 상이한 형태를 가질 수도 있다. 예를 들면, 상부 도전성 패드(221)의 상면이 원형일 때, 댐 구조(270)는 다각형의 링 형태를 가질 수 있다.
인터포저(200b) 상에는 상호 이격된 2개 이상의 댐 구조들(270)이 제공될 수 있다. 댐 구조들(270)은 서로 다른 상부 도전성 패드(221)의 가장자리를 따라 연장될 수 있다. 예를 들어, 댐 구조들(270) 각각은 인터포저(200b)에 2차원 어레이 형태로 배열된 복수의 상부 도전성 패드(221) 각각의 가장자리를 둘러쌀 수 있다.
예시적인 실시예들에서, 댐 구조(270)는 인터포저(200b)의 외곽부(207)에 있는 상부 보호 절연층(213)의 일부분에 해당할 수 있다. 댐 구조(270)는 베이스 절연층(211)을 덮는 솔더 레지스트 물질막에 대한 패터닝 공정을 통해 형성될 수 있고, 상부 보호 절연층(213)과 동일한 물질로 형성될 수 있다.
다른 예시적인 실시예들에서, 댐 구조(270)는 상부 보호 절연층(213)과 상이한 물질로 형성될 수도 있다. 예를 들어, 댐 구조(270)는 에폭시계 수지, 폴리이미드계 수지 등의 절연 물질을 포함할 수 있다. 예를 들어, 댐 구조(270)는 도전성 물질을 포함할 수 있다. 예를 들어, 댐 구조(270)는 금속, 도전성 폴리머 등을 포함할 수 있다. 예를 들어, 댐 구조(270)는 구리(Cu), 니켈(Ni), 코발트(Co), 금(Au), 텅스텐(W) 등의 금속을 포함할 수 있다. 예시적인 실시예들에서, 댐 구조(270)는 상부 도전성 패드(221)에 부착되는 제2 도전성 커넥터(도 7의 270 참조)를 구성하는 물질보다 용융점이 높은 물질을 포함할 수 있다. 예를 들면, 상기 제2 도전성 커넥터(290)가 솔더로 형성될 때, 댐 구조(270)는 구리(Cu), 니켈(Ni), 코발트(Co) 등의 금속으로 형성될 수 있다. 댐 구조(270)가 제2 도전성 커넥터(290)를 구성하는 물질보다 용융점이 높은 물질로 형성되면, 상기 제2 도전성 커넥터(290)와 상부 도전성 패드(221)를 접합하기 위한 리플로우 공정 시 댐 구조(270)는 제2 도전성 커넥터(290)에 비해 상대적으로 용융되지 않을 수 있다. 이에 따라, 리플로우 공정 동안 제2 도전성 커넥터(290)가 댐 구조(270)에 의해 안정적으로 지지할 수 있다.
댐 구조들(270) 사이에는 절연성 물질(171)이 채워질 수 있다. 절연성 물질(171)은 인터포저(200b)의 외곽부(207)의 적어도 일부 영역에 배치될 수 있다. 예컨대, 절연성 물질(171)은 인터포저(200b)의 측벽에 인접한 인터포저(200b)의 외곽부(207)의 일부 영역 내에 있는 댐 구조들(270) 사이에 채워지되, 댐 구조들(270)의 상부 오프닝(213o)에는 채워지지 않는다. 절연성 물질(171)의 상면은 댐 구조(270)의 상면과 동일한 레벨에 위치되거나 댐 구조(270)의 상면보다 낮은 레벨에 위치될 수 있다.
절연성 물질(171)은 절연성 충전재(170)를 형성하기 위한 충전 공정에서 절연성 충전 물질의 일부가 인터포저(200b)의 상측으로 유입됨에 따라 형성될 수 있다. 절연성 충전재(170)를 형성하기 위한 공정에서, 인터포저(200b)의 상측으로 유입된 몰딩 물질은 댐 구조(270)에 막혀 상부 오프닝(213o)의 내부로 유입되지 못하고, 댐 구조들(270) 사이에서 유동하게 된다. 상기 충전 물질이 경화되면, 댐 구조들(270) 사이에 채워진 절연성 물질(171)이 형성될 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000d)를 나타내는 단면도이다.
도 7을 도 1 및 도 2와 함께 참조하면, 반도체 패키지(1000d)는 하부 패키지(400L) 및 상부 패키지(400U)를 포함할 수 있다. 반도체 패키지(1000d)는 하부 패키지(400L) 상에 상부 패키지(400U)가 적층된 패키지-온-패키지(Package-on-Package) 타입의 반도체 패키지일 수 있다.
도 7에서는, 하부 패키지(400L)가 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(1000)에 해당하는 것으로 도시되었으나, 하부 패키지(400L)는 도 4, 도 5, 및 도 6a 및 도 6b를 참조하여 설명된 반도체 패키지(1000a, 1000b, 1000c)들 중 어느 하나에 해당할 수도 있다.
상부 패키지(400U)는 제2 패키지 기판(301), 제2 반도체 칩(370), 및 몰딩층(385)을 포함할 수 있다.
제2 패키지 기판(301)은 예를 들면, 인쇄회로기판일 수 있다. 제2 패키지 기판(301)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(311)를 포함할 수 있다. 또한, 제2 패키지 기판(301)은 기판 베이스(311)의 상면에 배치된 제1 상부 기판 패드(321) 및 제2 상부 기판 패드(323)와, 기판 베이스(311)의 하면 상에 배치된 하부 기판 패드(325)를 포함할 수 있다. 상기 기판 베이스(311) 내에는 제1 상부 기판 패드(321), 제2 상부 기판 패드(323) 및 하부 기판 패드(325)를 전기적으로 연결시키도록 구성된 내부 배선이 형성될 수 있다. 기판 베이스(311)의 상면 상에는 기판 상부 보호층(315)이 배치될 수 있고, 기판 베이스(311)의 하면 상에는 기판 하부 보호층(313)이 배치될 수 있다.
제2 패키지 기판(301)은 인터포저(200)의 외곽부(207) 상에 배치된 제2 도전성 커넥터(290)를 통해 인터포저(200) 상에 실장될 수 있다. 제2 도전성 커넥터(290)는 인터포저(200)의 상부 도전성 패드(221)와 제2 패키지 기판(301)의 하부 기판 패드(325)에 각각 연결되어, 인터포저(200a)의 상부 도전성 패드(221)와 제2 패키지 기판(301)의 하부 기판 패드(325)를 전기적으로 연결할 수 있다.
제2 반도체 칩(370)은 제2 패키지 기판(301) 상에 배치될 수 있다. 예를 들어, 제2 반도체 칩(370)의 칩 패드(371)는 칩 연결 범프(381)를 통해 제2 패키지 기판(301)의 제2 상부 기판 패드(323)에 전기적으로 연결될 수 있다. 제2 반도체 칩(370)과 제2 패키지 기판(301) 사이에는, 칩 연결 범프(381)를 감싸는 언더필 물질층(383)이 배치될 수 있다.
예시적인 실시예들에서, 제1 반도체 칩(130)과 제2 반도체 칩(370)은 동종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 제1 반도체 칩(130)과 제2 반도체 칩(370)은 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(130)이 로직 칩일 때, 제2 반도체 칩(370)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(370)은 HBM(High Bandwidth Memory) 메모리 칩으로 구현될 수 있다. 예시적인 실시예들에서, 반도체 패키지(1000d)는 서로 다른 종류의 반도체 칩들 및 수동 소자 등의 부품 등이 서로 전기적으로 연결되어 하나의 시스템으로 동작하도록 구성될 수 있다.
상기 몰딩층(385)은 제2 반도체 칩(370)의 적어도 일부를 덮도록 제2 패키지 기판(301) 상에 배치될 수 있다. 몰딩층(385)은, 예를 들어 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예를 들어, 몰딩층(385)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
본 개시의 예시적인 실시예들에 의하면, 인터포저(200)는 외곽부(207)가 중심부(201)보다 제1 패키지 기판(101)에 인접되도록 절곡된 구조를 가지므로, 인터포저(200)의 중심부(201)와 상부 패키지(400U) 사이의 간격이 줄어들 수 있고, 패키지-온-패키지 형태의 반도체 패키지(1000d)의 총 두께가 감소될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(1000e)를 나타내는 단면도이다. 설명의 편의를 위하여, 도 7을 참조하여 설명된 반도체 패키지(1000d)와의 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 반도체 패키지(1000e)는 하부 패키지(400L) 및 상부 패키지(400Ua)를 포함하며, 상부 패키지(400Ua)의 제2 패키지 기판(301a)은 중심부와 상기 중심부의 주변에 있는 외곽부를 포함할 수 있다. 제2 패키지 기판(301a)의 중심부는 제2 반도체 칩(370)이 실장되는 부분이고, 제2 패키지 기판(301a)의 외곽부는 제2 도전성 커넥터(290)가 부착되는 부분일 수 있다.
제2 패키지 기판(301a)은 도 2에 도시된 인터포저(200)와 유사한 구조를 가질 수 있다. 예를 들어, 제2 패키지 기판(301a)은 그 중심부가 그 외곽부에 대해 상방으로(예를 들어, 인터포저(200)로부터 멀어지는 방향으로) 돌출된 형태를 가지며, 제2 패키지 기판(301a)의 중심부는 인터포저(200)와 마주하는 하면에 리세스부(331)를 포함할 수 있다. 예를 들면, 제2 패키지 기판(301a)의 중심부의 하면은 제2 패키지 기판(301a)의 외곽부의 하면에 대해 상방으로 돌출될 수 있다. 예시적인 실시예들에서, 제2 패키지 기판(301a)의 돌출 형태는 대체로 기판 베이스(311a)의 중심부가 기판 베이스(311a)의 외곽부에 대해 상방으로 돌출되는 것에 의해 달성될 수 있다.
예시적인 실시예들에서, 제2 패키지 기판(301a)의 중심부 내에 있는 기판 상부 보호층(315a)의 두께는 제2 패키지 기판(301a)의 외곽부 내에 있는 기판 상부 보호층(315a)의 두께보다 작을 수 있다.
예시적인 실시예들에서, 기판 베이스(311a) 및 기판 하부 보호층(313a)의 두께는 제2 패키지 기판(301a)의 중심부 및 외곽부에 걸쳐서 대체로 균일할 수 있다.
또한, 제2 패키지 기판(301a)의 외곽부의 두께는 제2 패키지 기판(301a)의 중심부의 두께보다 클 수 있다. 제2 패키지 기판(301a)의 중심부의 상면과 제2 패키지 기판(301a)의 외곽부의 상면의 경계 근방에는, 홈(333)이 형성될 수 있다. 보다 구체적으로, 제2 패키지 기판(301a)의 중심부와 제2 패키지 기판(301a)의 외곽부가 만나는 부분에서, 기판 상부 보호층(315a)에 홈(333)이 형성될 수 있다. 상기 홈(333)은, 상대적으로 작은 두께를 가지는 제2 패키지 기판(301a)의 중심부가 제2 패키지 기판(301a)의 외곽부에 대해 상방으로 돌출됨에 따라 형성될 수 있다. 상기 홈(333)에는 몰딩층(385)이 채워질 수 있다.
본 개시의 예시적인 실시예들에 의하면, 제2 패키지 기판(301a)은 외곽부(207)의 하면(253)이 중심부(201)의 하면(251)보다 낮은 레벨에 위치되도록 절곡된 구조를 가지므로, 인터포저(200)의 외곽부(207)와 제2 패키지 기판(301a)의 외곽부(207) 사이를 전기적으로 연결하는 제2 도전성 커넥터들(290)이 비교적 작은 높이로 형성될 수 있어, 패키지-온-패키지 형태의 반도체 패키지(1000e)의 총 두께가 감소될 수 있다. 또한, 제2 도전성 커넥터들(290)을 미세 피치로 배치할 수 있으므로, 제한된 면적 또는 공간 내에 배치 가능한 제2 도전성 커넥터(290)의 개수가 증가될 수 있고, 제2 도전성 커넥터들(290)을 통한 데이터 전송 능력이 향상될 수 있다.
도 9a 내지 도 9e는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 이하에서는, 도 9a 내지 도 9e를 참조하여, 도 7에 예시된 반도체 패키지(1000d)의 제조 방법을 설명한다.
도 9a를 참조하면, 대체로 평평한 플레이트 형태를 가지는 인터포저(200p)를 준비한다. 인터포저(200p)는 중심부(201)의 하면(251)과 외곽부(207)의 하면(253)이 대체로 동일한 레벨에 있을 수 있다. 인터포저(200p)는 베이스 절연층(211), 상부 보호 절연층(213), 하부 보호 절연층(215)을 포함할 수 있다.
인터포저(200p)의 중심부(201) 내에 있는 상부 보호 절연층(213)은 트렌치부(281)를 포함할 수 있다. 상기 트렌치부는 인터포저(200p)의 중심부(201)의 전체 또는 대부분을 차지하도록 형성될 수 있으며, 트렌치부에 의해 제공된 인터포저(200p)의 중심부(201)의 상면(255)은 인터포저(200p)의 외곽부(207)의 상면(257)보다 낮은 레벨에 있을 수 있다.
도 9b를 참조하면, 제1 패키지 기판(101) 상에 배치된 제1 도전성 커넥터(160)를 이용하여 제1 패키지 기판(101) 상에 인터포저(200p)를 실장한다.
도 9b 및 도 9c를 도 2와 함께 참조하면, 중심부(201)가 외곽부(207)에 대해 돌출되도록 인터포저(200)를 변형시킨다. 예를 들어, 인터포저(200)는 금형(501)을 이용하여 인터포저(200)의 형태를 변형시키는 스템핑 공정을 이용하여 원하는 형태로 변형될 수 있다. 이 경우, 인터포저(200)는 열 및 압력을 가하여 형태를 변형시키는 스템핑 공정에 의하여 형태가 변형될 수 있는 물질로 형성될 수 있다.
인터포저(200)를 형성하기 위하여, 평평한 형태의 인터포저(200p) 상에 금형(501)을 위치시키고, 상온 보다 높은 온도 분위기에서 금형(501)으로 인터포저(200p)를 가압할 수 있다. 인터포저(200p)의 외곽부(207)가 하방으로 눌리도록 금형(501)으로 인터포저(200p)를 가압하면, 인터포저(200)의 중심부(201)와 외곽부(207)의 경계 근방의 부분이 절곡되도록 변형되고, 인터포저(200)의 중심부(201)의 하측에 리세스부(230)가 형성될 수 있다. 또한, 인터포저(200)의 중심부(201)가 인터포저(200)의 외곽부(207)에 대해 상방으로 돌출됨에 따라, 인터포저(200)의 중심부(201)의 상면(255)과 인터포저(200)의 외곽부(207)의 상면(257) 사이의 경계 근방에 홈(240)이 형성될 수 있다.
도 9c 및 도 2에 예시된 바와 같이, 인터포저(200)의 외곽부(207)의 상면(257)이 인터포저(200)의 중심부(201)의 제1 부분(202)의 상면보다 낮은 레벨에 위치될 수 있다. 그러나, 일부 예시적인 실시예들에서, 금형(501)의 형태 또는 금형(501)을 이용하여 인터포저(200)의 외곽부(207)가 변형되는 높이 등을 조절함으로써, 인터포저(200)의 외곽부(207)의 상면(257)과 인터포저(200)의 중심부(201)의 제1 부분(202)의 상면은 동일한 레벨에 있을 수도 있고, 인터포저(200)의 외곽부(207)의 상면(257)이 인터포저(200)의 중심부(201)의 제1 부분(202)의 상면보다 높은 레벨에 있을 수도 있다.
예시적인 실시예들에서, 인터포저(200)의 외곽부(207)의 하면(253)을 기준으로 측정된 리세스부(230)의 수직 방향(Z방향)에 따른 높이(230H)는 10㎛ 내지 100㎛ 사이일 수 있다. 만약, 리세스부(230)의 높이(230H)가 10㎛보다 작은 경우, 패키지-온-패키지 형태의 반도체 패키지의 총 두께를 충분히 감소시킬 수 없다. 만약, 리세스부(230)의 높이(230H)가 100㎛보다 큰 경우, 인터포저(200)가 손상될 염려가 있다.
도 9d를 도 2와 참조하면, 제1 패키지 기판(101)과 인터포저(200) 사이를 채우는 절연성 충전재(170)를 형성한다. 예를 들어, 절연성 충전재(170)를 형성하기 위하여, 주입 공정에 의해 적절한 양의 충전 물질을 제1 패키지 기판(101) 및 인터포저(200) 사이에 공급하고, 경화 공정을 통해 상기 충전 물질을 경화시킬 수 있다. 예시적인 실시예들에서, 상기 절연성 충전재(170)를 형성하기 위한 충전 물질은 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예를 들어, 상기 절연성 충전재(170)를 형성하기 위한 충전 물질은 에폭시 몰딩 컴파운드를 포함할 수 있다. 인터포저(200)의 외곽부(207) 내에 있는 상부 보호 절연층(213)은 비교적 두껍게 형성되므로, 상기 절연성 충전재(170)가 형성되는 동안 충전 물질이 인터포저(200)의 외곽부(207)와 금형(501) 사이의 틈을 통해 유입되는 것을 방지하는 댐으로 기능할 수 있다.
도 9e를 참조하면, 인터포저(200)의 외곽부(207) 상에 배치된 제2 도전성 커넥터(290)를 이용하여 인터포저(200) 상에 상부 패키지(400U)를 실장한다. 상부 패키지(400U)가 인터포저(200) 상에 실장됨에 따라, 인터포저(200)를 이용하여 구현된 패키지-온-패키지 타입의 반도체 패키지가 완성될 수 있다.
본 개시의 예시적인 실시예들에 의하면, 외곽부(207)가 중심부보다 제1 패키지 기판(101)에 인접되도록 절곡된 구조를 가지는 인터포저를 포함하므로, 인터포저(207)와 제1 패키지 기판(101) 사이를 전기적으로 연결하는 제1 도전성 커넥터들(160)을 미세 피치로 배치할 수 있고, 인터포저(200)를 이용하여 구현된 반도체 패키지의 두께를 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
101: 제1 패키지 기판 130: 제1 반도체 칩
160: 제1 도전성 커넥터 170: 절연성 충전재
200: 인터포저 211: 베이스 절연층
213: 상부 보호 절연층 215: 하부 보호 절연층
220: 배선 구조물 230: 리세스부
240: 홈 1000: 반도체 패키지

Claims (20)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 패키지 기판 상의 제1 도전성 커넥터; 및
    상기 제1 반도체 칩 위에 있는 중심부와 상기 제1 도전성 커넥터가 부착되는 외곽부를 포함하는 인터포저;
    를 포함하고,
    상기 인터포저의 중심부는 상기 제1 반도체 칩과 마주하는 상기 인터포저의 중심부의 하면에 제공된 리세스부를 포함하고,
    상기 인터포저의 상기 외곽부의 두께는 상기 인터포저의 중심부의 두께보다 큰 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인터포저의 상기 중심부의 상면과 상기 인터포저의 상기 외곽부의 상면의 경계에는 홈이 형성된 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 인터포저의 중심부는,
    상기 제1 반도체 칩의 상면에 중첩된 제1 부분; 및
    상기 제1 부분과 상기 인터포저의 외곽부 사이에서 경사지게 연장된 제2 부분;
    을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 인터포저는,
    베이스 절연층;
    상기 베이스 절연층의 상면 상의 상부 보호 절연층; 및
    상기 베이스 절연층의 하면 상의 하부 보호 절연층;
    을 포함하고,
    상기 인터포저의 외곽부에 포함된 상기 상부 보호 절연층의 두께는 상기 인터포저의 중심부에 포함된 상기 상부 보호 절연층의 두께보다 큰 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 인터포저의 외곽부에서, 상기 상부 보호 절연층의 두께는 상기 하부 보호 절연층의 두께보다 큰 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 인터포저의 외곽부 내에 있는 상기 상부 보호 절연층의 두께는 15㎛ 내지 40㎛ 사이인 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 인터포저는 상기 인터포저의 상기 중심부 내에 있는 상기 하부 보호 절연층으로부터 상기 제1 반도체 칩을 향해 돌출된 스페이서를 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 반도체 칩의 일부는 상기 인터포저의 상기 중심부의 상기 리세스부에 수용된 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 리세스부의 높이는 10㎛ 내지 100㎛ 사이인 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 인터포저의 상기 외곽부 상에 배치된 제2 도전성 커넥터;
    상기 제2 도전성 커넥터를 통해 상기 인터포저 상에 배치된 제2 패키지 기판; 및
    상기 제2 패키지 기판 상의 제2 반도체 칩;
    을 더 포함하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 제2 패키지 기판은 중심부와 상기 제2 도전성 커넥터가 부착되는 외곽부를 포함하고,
    상기 제2 패키지 기판의 중심부는 상기 인터포저와 마주하는 하면에 제공된 리세스부를 포함하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 인터포저는,
    상기 제2 도전성 커넥터에 연결되는 상부 도전성 패드; 및
    상기 상부 도전성 패드의 가장자리를 따라 연장된 댐 구조;
    를 포함하는 반도체 패키지.
  13. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 제1 반도체 칩;
    상기 제1 반도체 칩으로부터 이격되도록 상기 제1 패키지 기판 상에 배치된 제1 도전성 커넥터;
    상기 제1 반도체 칩 위에 있는 중심부와 상기 제1 도전성 커넥터가 부착되는 외곽부를 포함하는 인터포저;
    상기 제1 패키지 기판과 상기 인터포저 사이에 채워지고, 상기 제1 반도체 칩과 상기 제1 도전성 커넥터에 접하는 절연성 충전재;
    상기 인터포저의 외곽부 상의 제2 도전성 커넥터;
    상기 제2 도전성 커넥터를 통해 상기 인터포저 상에 실장된 제2 패키지 기판; 및
    상기 제2 패키지 기판 상의 제2 반도체 칩;
    을 포함하고,
    상기 인터포저의 외곽부의 하면과 상기 패키지 기판의 상면 사이의 거리는 상기 제1 반도체 칩의 상면과 상기 패키지 기판의 상기 상면 사이의 거리보다 작고,
    상기 인터포저의 상기 중심부의 상면과 상기 인터포저의 상기 외곽부의 상면의 경계에는 홈이 형성된 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 인터포저는,
    베이스 절연층;
    상기 베이스 절연층의 하면 상에 배치되고, 상기 제1 도전성 커넥터와 연결된 하부 도전성 패드;
    상기 베이스 절연층의 상기 하면 상에 배치되고, 상기 제2 도전성 커넥터가 채워지는 하부 오프닝을 포함하는 하부 보호 절연층;
    상기 베이스 절연층의 상면 상에 배치되고, 상기 제2 도전성 커넥터와 연결된 상부 도전성 패드; 및
    상기 베이스 절연층의 상기 상면 상에 배치되고, 상기 제2 도전성 커넥터가 채워지는 상부 오프닝을 포함하는 상부 보호 절연층;
    을 포함하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 인터포저의 외곽부에 포함된 상기 상부 보호 절연층의 두께는 상기 인터포저의 중심부에 포함된 상기 상부 보호 절연층의 두께보다 큰 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 인터포저는 상기 하부 보호 절연층으로부터 상기 제1 반도체 칩의 상면을 향해 돌출된 복수의 스페이서를 더 포함하는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 상부 보호 절연층은 상기 상부 도전성 패드의 가장자리를 따라 연장되어, 상기 상부 오프닝을 정의하는 댐 구조를 포함하는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 제2 패키지 기판은 중심부 및 외곽부를 포함하고,
    상기 제2 패키지 기판의 중심부는 상기 인터포저로부터 멀어지는 방향으로 상기 제2 패키지 기판의 외곽부로부터 돌출되고,
    상기 제2 패키지 기판의 중심부는 상기 인터포저와 마주하는 하면에 제공된 리세스부를 포함하는 반도체 패키지.
  19. 반도체 패키지용 인터포저로서,
    하측에 배치된 하부 도전성 패드들 및 상측에 배치된 상부 도전성 패드들을 포함하는 외곽부; 및
    상기 외곽부로부터 돌출되고 하측에 제공된 리세스부를 포함하는 중심부;
    를 포함하고,
    상기 외곽부의 두께는 상기 중심부의 두께보다 크고,
    상기 외곽부의 상면과 상기 중심부의 상면의 경계 사이에는 홈이 형성된 인터포저.
  20. 제 19 항에 있어서,
    상기 인터포저는,
    베이스 절연층;
    상기 베이스 절연층의 상면 상에 배치되고, 상기 상부 도전성 패드들을 노출시키기 위한 상부 오프닝들을 포함하는 상부 보호 절연층; 및
    상기 베이스 절연층의 하면 상에 배치되고, 상기 하부 도전성 패드들을 노출시키기 위한 하부 오프닝들을 포함하는 하부 보호 절연층;
    을 포함하고,
    상기 인터포저의 외곽부에 포함된 상기 상부 보호 절연층의 두께는 상기 인터포저의 중심부에 포함된 상기 상부 보호 절연층의 두께보다 큰 인터포저.

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