JP2004022610A

JP2004022610A - インターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法

Info

Publication number: JP2004022610A
Application number: JP2002171973A
Authority: JP
Inventors: Toshiyuki Asahi; 朝日　俊行; Yutaka Taguchi; 田口　豊; Yasuhiro Sugaya; 菅谷　康博; Shingo Komatsu; 小松　慎五; Yoshiyuki Yamamoto; 山本　義之; Eiji Kawamoto; 川本　英司
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-12
Filing date: 2002-06-12
Publication date: 2004-01-22

Abstract

【課題】高密度実装化に効果があるインターポーザ及び半導体実装体とそれらの製造方法を提供する。
【解決手段】インターポーザは、実装基板に実装されるインターポーザであって、電気絶縁材と、前記電気絶縁材を前記実装基板に実装するために前記電気絶縁材の前記実装基板側の第１表面に形成された基板実装パターンと、前記電気絶縁材に半導体を実装するために前記電気絶縁材の前記実装基板と反対側の第２表面に形成された半導体実装パターンと、前記基板実装パターンと前記半導体実装パターンとを電気的に接続するように前記電気絶縁材に形成された接続導体とを具備しており、前記基板実装パターンと前記半導体実装パターンとの少なくとも一方に電気的に接続された電子部品が前記電気絶縁材の内部に形成されていることを特徴とする。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体を基板に実装するために使用するインターポーザ、半導体実装体、インターポーザの製造方法および半導体実装体の製造方法に関する。
【０００２】
【従来の技術】
近年の電子機器の高性能化・小型化の流れの中において、回路部品の高密度化、高機能化が一層求められている。回路部品を高密度に実装する方法として、半導体のベアチップ実装が多様化されつつある。その際、ベアチップ半導体の電極パッドルールと実装基板の配線ルールの違い等から、ベアチップ半導体を実装基板に直接実装するのではなく、セラミック等によって構成されたインターポーザにベアチップ半導体を実装し、ベアチップ半導体を実装したインターポーザを実装基板に実装する方法が用いられている。
【０００３】
また、ＣＰＵの高速化や、通信用のシステムＬＳＩに見られる高周波化等により、ベアチップ半導体を安定に動作させるためにノイズ対策が求められている。ノイズ対策としては、電源の変動に起因するノイズを吸収するためにバイパスコンデンサを使用している。ノイズ対策のためのバイパスコンデンサは、ベアチップ半導体に近接して配置されるために、ベアチップ半導体を実装したインターポーザに高誘電層を形成することが検討されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、ベアチップ半導体を実装基板に実装するためにインターポーザを用いると、半導体をベアチップで実装した際の面積的な、高密度化は得られるものの、厚み的には、効果が得られないという問題がある。
【０００５】
また、インターポーザの厚みは、ベアチップ半導体に近接して電子部品を配置することを阻害することになるという問題がある。
【０００６】
セラミック材料によって形成されたインターポーザに高誘電層を形成しようとすると、セラミック材料の構造上、チップコンデンサ程には多層に形成することができないため、容量的な制限が生じてしまいインターポーザの小型化には適していない。
【０００７】
また、インターポーザを形成する材料として樹脂材料を使用した場合、高誘電率のセラミック材料と混合したとしても、比誘電率としては、１００以下であり、インターポーザのサイズが非常に大きくなってしまう。
【０００８】
さらに、インピーダンスマッチング等は、現在、カスタマーが個別に調整しているため、実装基板を最適に設計するためにインピーダンスマッチング等を実施するカスタマーに負荷が生じている。
【０００９】
本発明は係る問題を解決するためになされたものであり、その目的は、高密度実装化に効果があるインターポーザ及び半導体実装体とそれらの製造方法を提供することにある。
【００１０】
本発明の他の目的は、ノイズ対策に有効なインターポーザ及び半導体実装体とそれらの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
係る目的を達成するために本発明に係るインターポーザは、実装基板に実装されるインターポーザであって、電気絶縁材と、前記電気絶縁材の前記実装基板側の第１表面に形成された第１パターンと、前記電気絶縁材の前記実装基板と反対側の第２表面に形成された第２パターンと、前記第１パターンと前記第２パターンとを電気的に接続するように前記電気絶縁材に形成された接続導体とを具備しており、前記第１パターンと前記第２パターンとの少なくとも一方に電気的に接続された電子部品が前記電気絶縁材の内部に設けられていることを特徴とする。
【００１２】
ここでインターポーザとは、ベアチップ半導体を実装した部材であって、ベアチップ半導体を実装した状態で実装基板上に実装される部材をいい、例えば、ベアチップ半導体の電極パッドルールとは異なる配線ルールによって形成された実装基板にベアチップ半導体を実装するために使用される。
【００１３】
本発明に係る半導体実装体は、実装基板に実装される半導体実装体であって、インターポーザと、前記インターポーザの前記実装基板と反対側に実装された半導体とを具備しており、前記インターポーザは、電気絶縁材と、前記電気絶縁材を前記実装基板に実装するために前記電気絶縁材の前記実装基板側の第１表面に形成された基板実装パターンと、前記電気絶縁材に前記半導体を実装するために前記電気絶縁材の前記実装基板と反対側の第２表面に形成された半導体実装パターンと、前記基板実装パターンと前記半導体実装パターンとを電気的に接続するように前記電気絶縁材に形成された接続導体とを有しており、前記基板実装パターンと前記半導体実装パターンとの少なくとも一方に電気的に接続された電子部品が前記電気絶縁材の内部に設けられていることを特徴とする。
【００１４】
本発明に係るインターポーザの製造方法は、実装基板に実装されるインターポーザの製造方法であって、電気絶縁材と、前記電気絶縁材を前記実装基板に実装するための基板実装パターンと、前記電気絶縁材に半導体を実装するための半導体実装パターンとを形成する形成工程と、前記基板実装パターンと前記半導体実装パターンとのいずれかに電子部品を実装する電子部品実装工程と、前記基板実装パターンと前記半導体実装パターンとのいずれかに実装された前記電子部品を前記電気絶縁材に埋設する埋設工程と、前記基板実装パターンと前記半導体実装パターンとを電気的に接続する接続導体を前記電気絶縁材に形成する接続導体形成工程とを包含することを特徴とする。
【００１５】
本発明に係る半導体実装体の製造方法は、実装基板に実装される半導体実装体の製造方法であって、電気絶縁材と、前記電気絶縁材を前記実装基板に実装するための基板実装パターンと、前記電気絶縁材に半導体を実装するための半導体実装パターンとを形成する形成工程と、前記基板実装パターンと前記半導体実装パターンとのいずれかに電子部品を実装する電子部品実装工程と、前記基板実装パターンと前記半導体実装パターンとのいずれかに実装された前記電子部品を前記電気絶縁材に埋設する埋設工程と、前記基板実装パターンと前記半導体実装パターンとを電気的に接続する接続導体を前記電気絶縁材に形成する接続導体形成工程と、前記電気絶縁材の前記第２表面に積層された前記半導体実装パターンに前記半導体を実装する半導体実装工程とを包含することを特徴とする。
【００１６】
【発明の実施の形態】
本発明に係るインターポーザによれば、電気絶縁材の実装基板と反対側の第２表面に形成された第２パターンの上に半導体を実装することができるとともに、電気絶縁材の内部に電子部品が設けられる。このため、簡単な構成によって容易に半導体と電子部品とを三次元的に実装することができる。
【００１７】
前記第１パターンは、前記電気絶縁材を前記実装基板に実装するための基板実装パターンを含んでおり、前記第２パターンは、前記電気絶縁材に半導体を実装するための半導体実装パターンを含んでいることが好ましい。
【００１８】
前記電子部品は、前記第１パターンに実装されていることが好ましい。
【００１９】
前記電気絶縁材の内部には、前記第１パターンと前記第２パターンとを電気的に接続するための配線パターンが形成されており、前記電子部品は、前記配線パターンに実装されていることが好ましい。
【００２０】
前記電子部品の両端には、一対の電極が設けられており、前記電子部品は、前記一対の電極が前記電気絶縁材の厚み方向に沿って配置されるように形成されていることが好ましい。電子部品に設けられた一対の電極の一方を半導体実装パターンと電気的に接続することができるために、半導体と電子部品との間の接続距離をより短くすることができるので、高密度実装に適したインターポーザを得ることができるからである。
【００２１】
前記電気絶縁材の第１表面と第２表面との少なくとも一方には、凹部が形成されていることが好ましい。第１表面に形成された凹部の中には半導体を配置することができ、第２表面に形成された凹部と実装基板との間には他の電子部品を配置することができるために、インターポーザを薄型化することができ、高密度実装に適したインターポーザを得ることができるからである。
【００２２】
前記電気絶縁材は、フィラと電気絶縁樹脂との混合物によって構成されていることが好ましい。フィラを電気絶縁樹脂に混合することによって、電気絶縁材の誘電率、熱膨張率および熱伝導率を容易に調整することができるからである。また、電気絶縁樹脂のみによって電気絶縁材を構成するよりも電気絶縁材の強度が向上する。
【００２３】
前記第１パターンと前記第２パターンとの少なくとも一方は、ランド形状をしていることが好ましい。より簡単に高密度実装化を図ることができるからである。
【００２４】
前記第１パターンには、前記電気絶縁材を前記実装基板に実装するための半田ボールが形成されていることが好ましい。インターポーザを実装基板に精度良く簡易に実装することができるからである。
【００２５】
前記第１パターンと前記第２パターンとの少なくとも一方は、グリッド状に配置されていることが好ましい。インターポーザの実装基板への実装と半導体のインターポーザへの実装との少なくとも一方が容易になり、配線ルールも共通化することができるため、インターポーザに汎用性を付加することができるからである。
【００２６】
前記電気絶縁材には、前記第１パターンと前記第２パターンとを接続するためのスルーホールが形成されており、前記接続導体は、前記スルーホールに設けられたメッキによって構成されていることが好ましい。基板実装パターンと半導体実装パターンとを電気的に接続するための接続導体を容易に形成することができるからである。
【００２７】
前記スルーホールは、前記電気絶縁材の端面に形成されていることが好ましい。実装基板に実装されたインターポーザの実装状態を確認しやすくなるので、インターポーザの実装基板への実装の信頼性および歩留まりを向上させることができるからである。
【００２８】
前記接続導体は、金属粒子と熱硬化性樹脂との混合物によって構成されるビアであることが好ましい。インナービア構造による電気的接続が可能になるので、配線パターンの高密度化および部品実装の高密度化を図ることができるからである。
【００２９】
前記電子部品は、ディスクリート部品であることが好ましい。電気絶縁材に内蔵する電子部品は、既存の電子部品を使用することができるので、内蔵する電子部品を新規に開発する必要がない。このため、実装基板に実装する実装モジュール自体の開発スピードを向上させることができる。また、既存のディスクリート部品の信頼性および精度をそのまま利用することができるので、最適なインターポーザの特性を得ることができる。
【００３０】
前記電子部品は、コンデンサであることが好ましい。電源の電圧変動を抑制する抑制効果の高いインターポーザを提供することができるからである。
【００３１】
前記電気絶縁材の内部には、電磁シールド層が形成されていることが好ましい。前記電磁シールド層は、前記第２パターンと前記電子部品との間に形成されていてもよく、前記電磁シールド層は、前記第１パターンと前記電子部品との間に形成されていてもよい。インターポーザの外部からの電波干渉、および／またはインターポーザに実装された半導体からの電波放出を低減することができるからである。
【００３２】
本発明に係る半導体実装体によれば、電気絶縁材の実装基板と反対側の第２表面に形成された半導体実装パターンの上に半導体が実装されるとともに、電気絶縁材の内部に電子部品が形成される。このため、簡単な構成によって容易に半導体と電子部品とを三次元的に実装することができる。
【００３３】
前記半導体は、ベアチップであることが好ましい。半導体パッケージよりも狭い面積に半導体を実装することができる実装モジュールを作成することができるので、より高密度に実装することができる半導体実装体を提供することができる。
【００３４】
本発明に係るインターポーザの製造方法によれば、本発明に係るインターポーザを製造することができる。
【００３５】
前記埋設工程は、前記電気絶縁材の前記実装基板側の第１表面に前記基板実装パターンを積層し、前記電気絶縁材の前記実装基板と反対側の第２表面に前記半導体実装パターンを積層する工程を含んでいることが好ましい。
【００３６】
前記形成工程によって形成された前記電気絶縁材は前記第１表面と前記第２表面との少なくとも一方に凹部が形成されていることが好ましい。
【００３７】
前記形成工程によって形成された前記電気絶縁材には、電磁シールド層が形成されていることが好ましい。
【００３８】
前記接続導体形成工程は、前記基板実装パターンと前記半導体実装パターンとを接続するためのスルーホールを前記電気絶縁材に形成する工程と、前記スルーホールにメッキを形成する工程とを含んでいることが好ましい。
【００３９】
前記接続導体形成工程は、金属粒子と熱硬化性樹脂との混合物によって構成されるビアを形成する工程を含んでいることが好ましい。
【００４０】
本発明に係る半導体実装体の製造方法によれば、本発明に係る半導体実装体を製造することができる。
【００４１】
前記埋設工程は、前記電気絶縁材の前記実装基板側の第１表面に前記基板実装パターンを積層し、前記電気絶縁材の前記実装基板と反対側の第２表面に前記半導体実装パターンを積層する工程を含んでいることが好ましい。
【００４２】
以下図面を参照して本発明の実施の形態を説明する。
【００４３】
（実施の形態１）
図１は実施の形態１に係るインターポーザ１００の側面断面図であり、図２は図１における線ＡＡに沿った平面断面図である。図３は、実施の形態１に係る半導体実装体１５０の側面断面図である。
【００４４】
半導体実装体１５０は、インターポーザ１００とインターポーザ１００の上に実装された半導体９とを備えている。
【００４５】
インターポーザ１００は、実装基板１０上に実装されている。インターポーザ１００は、略直方体形状をした電気絶縁材２を備えている。電気絶縁材２は、例えば、フィラと電気絶縁性樹脂との混合物によって構成されている。電気絶縁材２の実装基板１０と反対側の表面６には、略直方体形状をした半導体９が実装されている。半導体９の端面には、半導体電極１３が設けられている。電気絶縁材２の表面６には、半導体９を電気絶縁材２に実装するための半導体実装パターン４が、半導体９に設けられた各半導体電極１３と接続するように形成されている。
【００４６】
電気絶縁材２の実装基板１０側の表面５には、電気絶縁材２を実装基板１０に実装するための基板実装パターン３が形成されている。実装基板１０上には、基板配線１４が基板実装パターン３と接続するように形成されている。
【００４７】
電気絶縁材２の４つの端面には、略半円筒形状をした複数の端面スルーホール１２がそれぞれ形成されている。各端面スルーホール１２には、半導体実装パターン４と基板実装パターン３とを接続するための接続導体７がそれぞれ形成されている。各接続導体７は、メッキによって構成されている。
【００４８】
電気絶縁材２の内部には、基板実装パターン３に実装された複数の電子部品１がマトリックス状に形成されている。各電子部品１の両端には、一対の電極８がそれぞれ設けられている。各電子部品１は、電気絶縁材２の表面５に対して平行な方向に沿って一対の電極８が配置されるようにそれぞれ形成されている。
【００４９】
電気絶縁材２を構成する電気絶縁性樹脂としては、熱硬化性樹脂、熱可塑樹脂および光硬化性樹脂等を用いることができる。耐熱性の高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂を用いることにより、電気絶縁材２の耐熱性を向上させることができる。また、誘電正接の低いフッ素樹脂、ＰＴＦＥ樹脂、ＰＰＯ樹脂、ＰＰＥ樹脂、液晶ポリマーを含む樹脂もしくはそれらの樹脂を変性させた樹脂を用いることにより、電気絶縁材２の高周波特性が向上する。
【００５０】
電気絶縁材２として、フィラと電気絶縁性樹脂との混合物を用いた場合、フィラ及び絶縁性樹脂を選択することによって、電気絶縁材２の線膨張率、熱伝導率、誘電率などを容易に調整することができる。例えばフィラとして、アルミナ、マグネシア、窒化ホウ素、窒化アルミ、窒化珪素、テフロン（登録商標）及び、シリカなどを用いることができる。アルミナ、窒化ホウ素、窒化アルミを用いることにより、従来のガラス−エポキシ基板よりも熱伝導率を高くすることができるために、内蔵された電子部品１の発熱を効果的に放熱させることができる。また、アルミナはコストが安いという利点もある。シリカを用いた場合、電気絶縁材２の誘電率を低くすることができ、比重も軽いため、インターポーザ１００を携帯電話などの高周波用途として使用するために好ましい。窒化珪素やテフロン（登録商標）を用いても電気絶縁材２の誘電率を低くすることができる。また、窒化ホウ素を用いることにより線膨張率を低減することができる。
【００５１】
さらに、電気絶縁材２は分散剤、着色剤、カップリング剤または離型剤を含んでいてもよい。分散剤によって、電気絶縁性樹脂に混合されたフィラを均一性よく分散させることができる。着色剤によって、電気絶縁材２を着色することができるため、インターポーザ１００を実装基板１０に実装するために自動認識装置を容易に利用することができる。カップリング剤によって、電気絶縁性樹脂とフィラとの間の接着強度を高くすることができるため、電気絶縁材２の絶縁性を向上させることができる。離型剤によって、金型と混合物との離型性を向上させることができるため、生産性が向上する。
【００５２】
半導体実装パターン４および／または基板実装パターン３は、電気伝導性を有する物質によって構成されており、例えば、金属箔、導電性樹脂組成物、金属板を加工したリードフレームを用いることができる。金属箔、リードフレームを用いることにより、エッチング等により微細なパターンの作成が容易となる。また、金属箔においては、離型フィルムを用いた転写等によるパターンの形成も可能となる。特に銅箔は値段も安く、電気伝導性も高いため好ましい。また、離型フィルム上にパターンを形成することにより、取り扱いやすくなる。
【００５３】
また、導電性樹脂組成物を用いることにより、スクリーン印刷等による、パターンの製作が可能となる。リードフレームを用いることにより、電気抵抗の低い、厚みのある金属を使用できる。また、エッチングによる微細パターン化や打ち抜き加工等の簡易な製造法が使える。また、これらの半導体実装パターン４および／または基板実装パターン３は表面にメッキ処理をする事により、耐食性や電気伝導性を向上させることができる。また、電気絶縁材２との間の接触面を粗化することで、電気絶縁材２との接着性を向上させることができる。実施の形態１においては、半導体実装パターン４と基板実装パターン３が配線パターンとして機能する例を示しているが、配線パターンの機能を限定するものではなく、配線パターンの機能としては信号伝送、グランド、ベアチップ半導体と実装基板との間の配線ルールを変更する再配線機能等も含まれる。
【００５４】
端面スルーホール１２は、メッキによって構成される接続導体７を形成することによって、半導体実装パターン４と基板実装パターン３との間を電気的に接続する機能を有している。電気絶縁材２の端面に端面スルーホール１２を形成した場合、インターポーザ１００を実装基板１０に実装した際の半田等による実装状態をチェックすることができる。端面スルーホール１２の形状は、半円筒形状に限定されるものではなく、例えば、三角柱形状等であってもよい。
【００５５】
接続導体７を構成するメッキは、Ｎｉメッキ後にＡｕメッキを形成する等、複数のメッキをすることもできる。また、端面スルーホール１２以外の領域、例えば、半導体実装パターン４および／または基板実装パターン３上にメッキが形成されていても良い。
【００５６】
電子部品１は、半導体実装パターン４および／または基板実装パターン３と直接接続されている必要はなく、電子部品１の替わりに別の回路が形成されていてもよい。電子部品１としては、例えば、コンデンサ、インダクタ、抵抗等のチップ部品、ダイオード、サーミスタ、スイッチ等を用いることができる。ディスクリート部品を電気絶縁材２内に配置することによって、電子部品を新たに開発する必要がなくなる。また、精度や温度特性など半導体実装体１５０の用途に応じた電子部品として既存の電子部品を使用することができるので、半導体実装体１５０の信頼性の向上につながる。また、印刷抵抗や薄膜コンデンサ・インダクタ等を電子部品１として形成しても良い。
【００５７】
半導体９として、実施の形態１においては、リード端子である半導体電極１３を有した半導体パッケージを半導体実装パターン４に実装している例を示している。しかし、本発明はこれに限定されない。半導体９は、ベアチップ半導体であってもよい。
【００５８】
本来、半導体パッケージは実装基板１０上に直接実装することができるため、インターポーザを必要としないが、図３に示すように、実施の形態１におけるインターポーザ１００を用いることによって、半導体パッケージの表面によって覆われる領域にも電子部品１を配置することができるので、半導体および電子部品を３次元的に実装することが可能となる。従って、高密度実装化を図ることができる。また、半導体９から発生する熱を電気絶縁材２によって放熱する機能も付加できている。
【００５９】
このように構成されたインターポーザ１００は、以下のようにして製造される。図４（ａ）〜図４（ｅ）は、実施の形態１に係るインターポーザ１００の製造工程を説明するための側面断面図である。図４（ａ）は、電気絶縁材２と基板実装パターン３と半導体実装パターン４とを形成する形成工程を説明するための側面断面図である。まず、電気絶縁材２と、電気絶縁材２を前述した実装基板１０に実装するための基板実装パターン３と、電気絶縁材２に前述した半導体９を実装するための半導体実装パターン４とをそれぞれ形成する。そして、基板実装パターン３に、各電子部品１の両端に設けられた一対の電極８が基板実装パターン３に対して平行な方向に沿って配置されるように各電子部品１をそれぞれ実装する。
【００６０】
電気絶縁材２は、電気絶縁性樹脂、またはフィラと電気絶縁性樹脂との混合物等によって形成することができる。最初にフィラと電気絶縁性樹脂とを混合し、攪拌することによって、ペースト状の絶縁性樹脂混合物を作製する。絶縁性樹脂混合物には粘度を調整するために溶剤を添加しても良い。この絶縁性樹脂混合物をシート形状に成形することによって電気絶縁材２を形成することができる。絶縁性樹脂混合物をシート形状に成形する方法としては、例えば、ドクターブレード法等を用いることによって、フィルム上に、絶縁性樹脂混合物をシート形状に成形することができる。電気絶縁材２は、硬化温度以下で乾燥させることによって、粘着性を低下させることができる。この熱処理によって、板状の電気絶縁材２の粘着性が失われるため取り扱いが容易となる。
【００６１】
半導体実装パターン４および／または基板実装パターン３は、金属箔、導電性樹脂組成物、金属板を加工したリードフレームによって形成することができる。また、図示しないキャリア上に半導体実装パターン４および／または基板実装パターン３を形成すると、取り扱いが容易になる。キャリアは、ＰＥＴ（ポリエチレンテレフタレート）、ＰＰＳ（ポリフェニレンサルファイト）の様な樹脂フィルムの他、銅箔、アルミ箔の様な金属箔等によって形成することができる。また、半導体実装パターン４および／または基板実装パターン３とキャリアとの間に剥離層を形成してもよい。
【００６２】
電子部品１を基板実装パターン３に実装する方法としては、例えば、導電性接着剤、例えば、金、銀、銅、銀−パラジウム合金等を熱硬化性樹脂とともに混練したものによって電子部品１を基板実装パターン３に接着することができる。また、実装した電子部品１と基板実装パターン３との間に封止樹脂を注入してもよい。封止樹脂を注入することによって、後述する後の工程において電子部品１を電気絶縁材２に埋設する際に、電子部品１と基板実装パターン３との間に隙間ができることを防止することができる。封止樹脂は、通常のフリップチップボンディングに使用されるアンダーフィル樹脂によって構成することができる。実施の形態１においては基板実装パターン３に電子部品１を実装する例を示したが、半導体実装パターン４に電子部品１を実装しても良い。
【００６３】
図４（ｂ）は、電子部品埋設工程を説明するための側面断面図である。電気絶縁材２の一方の表面に半導体実装パターン４を積層し、電気絶縁材２の他方の表面に、電子部品１が実装された基板実装パターン３を積層した後、加圧することによって、基板実装パターン３に実装された各電子部品１を電気絶縁材２の内部に埋設することができる。
【００６４】
電気絶縁材２を構成する電気絶縁性樹脂に熱硬化性樹脂を用いた場合、加圧後、加熱することによって、電気絶縁材２を構成する熱硬化性樹脂を硬化させることができ、電子部品１が埋設された板状の電気絶縁材２を形成することができる。加熱は、熱硬化性樹脂が硬化する温度以上の温度によって行う。この電子部品埋設工程によって、半導体実装パターン４、基板実装パターン３と電気絶縁材２とが機械的に強固に接着する。なお、加熱によって熱硬化性樹脂を硬化させる際に、加圧しながら加熱してもよい。また、シート形状の電気絶縁材を用いずに、粉末、ペレット状樹脂を、トランスファーモールドや射出成型することによって電気絶縁材２を形成することもできる。
【００６５】
図４（ｃ）は、スルーホール１２を形成する工程を説明するための側面断面図である。スルーホール１２は、例えば、レーザー加工、ドリル加工、パンチング加工によって形成することができる。レーザー加工は、微細なピッチによってスルーホールを形成することができ、削りくずも発生しないため望ましい。レーザー加工の場合、炭酸ガスレーザー、ＹＡＧレーザー、エキシマレーザー等を用いることができる。また、ドリル加工、パンチング加工の場合、汎用性のある既存の設備によって容易にスルーホールを形成することができる。実施の形態１においては、図４（ｂ）を参照して前述したように電気絶縁材２を構成する熱硬化性樹脂を硬化させた後に、スルーホールを形成する例を示したが、電気絶縁材２を構成する熱硬化性樹脂が未硬化状態であっても、スルーホールを形成することができる。
【００６６】
図４（ｄ）は、スルーホール１２にメッキを形成する工程を説明するための側面断面図である。スルーホール１２を形成した後、形成したスルーホール１２に接続導体７を形成する。接続導体７は、メッキによって構成されており、メッキによって半導体実装パターン４と基板実装パターン３とを電気的に接続する。メッキを行う前に、デスミア処理等を施すと、スルーホール１２に形成されたメッキの強度を向上させることができる。メッキ処理は、Ｎｉ、Ａｕ，Ｓｎ、半田等による処理の他、複数のメッキ処理を施してもよい。
【００６７】
メッキを形成した後、半導体実装パターン４および基板実装パターン３をパターニングする。半導体実装パターン４および／または基板実装パターン３は、エッチング、印刷といった方法を用いてパターニングすることができる。特にエッチングでは、フォトリソ工法など微細な配線パターンの形成法を利用することができる。
【００６８】
キャリア上に半導体実装パターン４および／または基板実装パターン３を形成した場合は、図４（ｂ）を参照して前述した積層工程の前にパターニングし、その後パターニングされた基板実装パターン３の上に電子部品１を実装してもよい。その場合、電子部品１を実装する方法としては、クリーム半田の印刷、半田ボールを使用した半田実装を用いることもでき、基板実装パターン３の上における電子部品１の実装状態もチェックすることが可能となり、リペアや不良の原因解析を行うことができる。
【００６９】
図４（ｅ）は、端面スルーホール１２を形成する工程を説明するための側面断面図である。各スルーホール１２の中心に沿って電気絶縁材２を切断することによって、略半円筒形状をした端面スルーホール１２を形成することができる。端面スルーホール１２を形成した場合、インターポーザ１００を実装基板１０に実装した際、インターポーザ１００と実装基板１０との間の半田等による接続状態をチェックしやすい。なお、この端面スルーホール１２を形成する工程を実施しなくても、インターポーザは形成することができる。
【００７０】
このように図４（ａ）〜図４（ｅ）を参照して説明した工程により、実施形態１に係る高密度実装に適したインターポーザ１００を製造することができる。
【００７１】
なお、電気絶縁材２の内部に形成される電子部品１が基板実装パターン３に実装されている例を説明したが、本発明はこれに限定されない。電子部品１は、半導体実装パターン４に実装されていてもよい。
【００７２】
以上のように実施の形態１によれば、基板実装パターン３と半導体実装パターン４との少なくとも一方に電気的に接続された電子部品１が電気絶縁材２の内部に形成されている。このため、電気絶縁材２の実装基板１０と反対側の第２表面６に形成された半導体実装パターン４の上に半導体９を実装することができるとともに、電気絶縁材２の内部に電子部品１が形成される。従って、簡単な構成によって容易に半導体９と電子部品１とを三次元的に実装することができる。その結果、高密度実装化に効果があるインターポーザ及び半導体実装体を提供することができる。
【００７３】
（実施の形態２）
図５は、実施の形態２に係るインターポーザ１００Ａの側面断面図である。図１を参照して前述した実施の形態１に係るインターポーザ１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００７４】
インターポーザ１００Ａは、略直方体形状をした電気絶縁材２Ａを備えている。電気絶縁材２Ａは、例えば、フィラと電気絶縁性樹脂との混合物によって構成されている。電気絶縁材２Ａの表面６Ａには、半導体を電気絶縁材２Ａに実装するための半導体実装パターン４Ａが、半導体に設けられた各半導体電極と接続するように形成されている。電気絶縁材２Ａの表面５には、電気絶縁材２Ａを実装基板に実装するための基板実装パターン３Ａが形成されている。
【００７５】
電気絶縁材２Ａの内部には、半導体実装パターン４Ａと基板実装パターン３Ａとを電気的に接続するための配線パターン１６が、表面５Ａおよび表面６Ａに平行に形成されている。配線パターン１６の基板実装パターン３Ａ側には、電子部品１が電気絶縁材２Ａによって覆われるようにして実装されている。電子部品１は、その両端に設けられた一対の電極が配線パターン１６に対して平行な方向に沿って配置されるように形成されている。電気絶縁材２Ａには、半導体実装パターン４Ａと基板実装パターン３とを配線パターン１６を介して電気的に接続するためのビア１７が、配線パターン１６に垂直な方向に沿って形成されている。各基板実装パターン３上には、電気絶縁材２を実装基板に実装するための半田ボール１５がそれぞれ形成されている。
【００７６】
ビア１７は、例えば、熱硬化性の導電性物質によって構成されている。熱硬化性の導電性物質としては、例えば、金属粒子と熱硬化性樹脂とを混合した導電性樹脂組成物を用いることができる。金属粒子としては、金、銀、銅またはニッケル等を用いることができる。金、銀、銅またはニッケルは導電性が高いため好ましく、銅は導電性が高くマイグレーションも少ないため特に好ましい。銅を銀によって被覆した金属粒子を用いても、マイグレーションの少なさと導電性の高さとの両方の特性を満たすことができる。熱硬化性樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂またはシアネート樹脂を用いることができる。エポキシ樹脂は、耐熱性が高いため特に好ましい。また、金属と半田の組み合わせ等によってビア１７を形成してもよい。
【００７７】
半田ボール１５は、ボール状の半田を基板実装パターン３Ａに実装することにより形成している。半田ボール１５を形成することにより、インターポーザ１００Ａを実装基板上へ容易に実装することができる。半田ボール１５は、半田メッキした金属等によって構成してもよい。
【００７８】
配線パターン１６は、半導体実装パターン４Ａおよび基板実装パターン３Ａと同様にして形成することができる。配線パターン１６はまた、半導体実装パターン４Ａの設計ルールを基板実装パターン３Ａの設計ルールに変換する機能を有しており、また、信号伝送機能およびグランド等の機能を有している。半導体実装パターン４Ａは、特にペアチップ半導体を実装する際は、スペース当たりのライン幅を微細にする必要がある。また、半導体のパッド電極がベアチップの周囲に形成されている場合、実装基板への実装に適したパターン、例えばアレイ状のパターンに変換する必要がある。このような場合に配線パターン１６は、ベアチップ半導体の周囲に形成されたパッド電極パターンを実装基板への実装に適したアレイ状のパターンに変換する。
【００７９】
実施の形態２においては、配線パターン１６を半導体実装パターン４Ａが形成された層および基板実装パターン３Ａが形成された層と異なる層に形成している例を示しているが、配線パターン１６は半導体実装パターン４Ａまたは基板実装パターン３Ａとそれぞれ同様の層に形成されていても良く、半導体実装パターン４Ａまたは基板実装パターン３Ａの機能を兼ねていてもよい。
【００８０】
なお、実施の形態２においては、半導体実装パターン４Ａ、基板実装パターン３Ａおよび配線パターン１６の３層の配線層を構成する例を示したが、層数を限定するものではなく、４層以上の配線層を構成してもよい。
【００８１】
以上のように実施の形態２によれば、基板実装パターン３Ａと半導体実装パターン４Ａとを電気的に接続するように電気絶縁材２Ａに形成された接続導体が、金属粒子と熱硬化性樹脂との混合物によって構成されるビア１７によって形成されている。このため、インナービア構造によって、基板実装パターン３Ａと半導体実装パターン４Ａとを電気的に接続することができるので、配線パターンの高密度化および部品実装の高密度化を図ることができる。
【００８２】
（実施の形態３）
図６は、実施の形態３に係るインターポーザ１００Ｂの側面断面図である。図１を参照して前述した実施の形態１に係るインターポーザ１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００８３】
インターポーザ１００Ｂは、略直方体形状をした電気絶縁材２Ｂを備えている。電気絶縁材２Ｂは、例えば、フィラと電気絶縁性樹脂との混合物によって構成されている。電気絶縁材２Ｂの一方の表面６Ｂには、半導体を電気絶縁材２Ｂに実装するための半導体実装パターン４Ｂが、半導体に設けられた各半導体電極と接続するように形成されている。電気絶縁材２Ｂの他方の表面５Ｂには、電気絶縁材２Ｂを実装基板に実装するための基板実装パターン３Ｂが形成されている。
【００８４】
電気絶縁材２Ｂの内部には、電子部品１が、その両端に設けられた一対の電極８が電気絶縁材２Ｂの厚み方向に沿って配置されるように形成されている。電子部品１に設けられた一方の電極８は、基板実装パターン３Ｂに導電性接着剤１８を介して実装されている。電子部品１に設けられた他方の電極８は、半導体実装パターン４Ｂに導電性接着剤１８を介して実装されている。この構成において、基板実装パターン３Ｂおよび／または半導体実装パターン４Ｂがグリッド状に配置されていると、より狭い面積に電子部品１を配置することができるため、特に有効である。また、基板実装パターン３Ｂおよび／または半導体実装パターン４Ｂをランド形状のみによって形成することができる。さらに、電源の負荷の変動等の影響を抑えるためのバイパスコンデンサ、および半導体に設けられた端子のインピーダンスマッチング等に関連して最短配線が可能となる。
【００８５】
以上のように実施の形態３によれば、電子部品１の両端には、一対の電極８が設けられており、電子部品１は、一対の電極８が電気絶縁材２Ｂの厚み方向に沿って配置されるように形成されている。このため、電子部品１に設けられた一対の電極８の他方を半導体実装パターン４Ｂと電気的に接続することができる。従って、半導体と電子部品１との間の接続距離をより短くすることができる。その結果、高密度実装に適したインターポーザ１００Ｂを得ることができる。
【００８６】
（実施の形態４）
図７は、実施の形態４に係るインターポーザ１００Ｃの側面断面図である。図５を参照して前述した実施の形態２に係るインターポーザ１００Ａの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００８７】
インターポーザ１００Ｃは、略直方体形状をした電気絶縁材２Ｃを備えている。電気絶縁材２Ｃは、例えば、フィラと電気絶縁性樹脂との混合物によって構成されている。電気絶縁材２Ｃの一方の表面には、半導体を電気絶縁材２Ｃに実装するための半導体実装パターン４Ｃが、半導体に設けられた各半導体電極と接続するように形成されている。電気絶縁材２Ｃの他方の表面には、電気絶縁材２Ｃを実装基板に実装するための基板実装パターン３Ｃが形成されている。
【００８８】
電気絶縁材２Ｃの内部には、配線パターン１６Ｃが電気絶縁材２Ｃの表面に対して平行な方向に沿って形成されている。電気絶縁材２Ａの内部にはまた、電子部品１が、その両端に向けられた電極８が配線パターン１６Ｃに対して垂直な方向に沿って配置されるように、基板実装パターン３Ｃと配線パターン１６Ｃとの間に形成されている。各電子部品１は、導電性樹脂によって構成されるビア１７Ｃを介して基板実装パターン３Ｃと電気的に接続されており、半田２０を介して配線パターン１６Ｃに実装されている。半田２０を高温半田によって構成すると、電子部品１をリフローによって配線パターン１６Ｃに実装する際の半田の再溶融を防止することができる。また、半田２０を鉛フリー半田によって構成すると、地球環境への負荷を軽減することができる。
【００８９】
配線パターン１６Ｃと半導体実装パターン４Ｃとの間には、電磁シールド層１９が、配線パターン１６Ｃと平行な方向に沿って形成されている。電磁シールド層１９は、電磁波の干渉を弱める効果を有し、例えば、磁性粉と絶縁性樹脂との混合物等によって構成されている。磁性粉と混合する絶縁性樹脂としては、電気絶縁材２Ｃと同様に熱硬化性樹脂、熱可塑樹脂および光硬化性樹脂等の電気絶縁性樹脂を用いることができ、特に電気絶縁材２Ｃと同じ樹脂を用いることにより、電気絶縁性樹脂２Ｃと同じ作製工程によって形成することができ、信頼性も向上する。磁性粉としては、軟磁性体を用いると、電磁シールド層１９が磁化することを防止することができる。軟磁性体として、特にフェライト用の複素透磁率の高い電波吸収系の材料を用いると、シールド効果が向上する。なお、電磁シールド層１９は１層に限定されず、２層以上形成してもよい。
【００９０】
電気絶縁材２Ｃには、スルーホール１２Ｃが形成されている。各スルーホール１２Ｃには、半導体実装パターン４Ｃと基板実装パターン３Ｃとを接続するための接続導体７Ｃがそれぞれ形成されている。
【００９１】
以上のように実施の形態４によれば、電子部品１は、基板実装パターン３Ｃに電気的に接続されており、電気絶縁材２Ｃには、半導体実装パターン４Ｃと電子部品１との間に形成された電磁シールド層１９が設けられている。このため、インターポーザ１００Ｃの外部からの電波干渉、および／またはインターポーザ１００Ｃに実装された半導体からの電波放出を低減することができる。
【００９２】
（実施の形態５）
図８は、実施の形態５に係る半導体実装体１００Ｄの製造方法を説明するための側面断面図である。図１を参照して前述した実施の形態１に係るインターポーザ１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００９３】
図８（ａ）は、電気絶縁材２Ｄと基板実装パターン３Ｄと半導体実装パターン４Ｄとを形成する形成工程を説明するための側面断面図である。まず、キャリア２２上に半導体実装パターン４Ｄを形成する。そして、未硬化の電気絶縁材２Ｄに貫通孔を形成し、形成した各貫通孔にビア１７Ｄを充填する。ビア１７Ｄは、印刷または注入によって貫通孔に充填することができる。特に印刷によってビア１７Ｄを貫通孔に充填する場合は、配線パターンも同時に形成することができる。
【００９４】
次に、未硬化の他の電気絶縁材２Ｄに、貫通孔および電子部品１を内蔵するための空隙を形成し、形成した貫通孔にビアを充填し、ビアを充填した各貫通孔をそれぞれ覆うように配線パターン１６Ｄを形成する。その後、未硬化のさらに他の電気絶縁材２Ｄに、貫通孔および電子部品１を内蔵するための空隙を形成し、形成した貫通孔にビアを充填する。そして、キャリア２１に形成された基板実装パターン３Ｄの上に導電性接着剤１８Ｄを介して電子部品１を、電子部品１の両端に設けられた一対の電極８がキャリア２１に対して垂直な方向に沿って配置されるように実装する。
【００９５】
次に、キャリア２２と未硬化の電気絶縁材２Ｄと未硬化の他の電気絶縁材２Ｄと未硬化のさらに他の電気絶縁材２Ｄとキャリア２１とを図８（ａ）に示すように位置合わせする。
【００９６】
図８（ｂ）は、電子部品埋設工程を説明するための側面断面図である。互いに位置合わせされたキャリア２２と未硬化の電気絶縁材２Ｄと未硬化の他の電気絶縁材２Ｄと未硬化のさらに他の電気絶縁材２Ｄとキャリア２１とを図８（ｂ）に示すように積層し、加圧および加熱することによって、電子部品１を電気絶縁材２Ｄに埋設し、電気絶縁材２Ｄを硬化させる。この工程によって、半導体実装パターン４Ｄ、基板実装パターン３Ｄおよび配線パターン１６Ｄが電気絶縁材２Ｄと機械的に強固に接着する。また、ビア１７Ｄによって、半導体実装パターン４Ｄと電子部品１とが互いに電気的に接続する。この工程によってアレイ状に配置したインターポーザが形成される。
【００９７】
図８（ｃ）は、インターポーザに半導体を実装する工程を説明するための側面断面図である。次に、ウエハ状の半導体９Ｄを上記工程によって作製したインターポーザに実装する。半導体９Ｄは、フリップチップボンディングによって実装する。例えば、金、銅、半田等の金属によって半導体９Ｄの半導体電極１３Ｄに形成されたバンプ２３を用いて、金−金接合、導電性接着剤、異方性導電フィルム（ＡＣＦ）、非導電性フィルム（ＮＣＦ）を利用した方法によって実装することができる。また、半導体９Ｄを再配線し、電極をグリッド状に形成したウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）を用いると、実装が容易となる。
【００９８】
半導体９Ｄと半導体電極１３Ｄおよびバンプ２３の少なくとも一部をアンダーフィル２４によって封止しても良い。アンダーフィル２４を注入することによって、半導体９Ｄとインターポーザとの間の接合が強化され信頼性が向上する。
【００９９】
図８（ｄ）は、実施の形態５に係る半導体実装体の製造方法によって製造された半導体実装体１００Ｄの側面断面図である。前述した図８（ｃ）に示すウエハレベルの半導体実装体を個片に切断すると、図８（ｄ）に示す半導体実装体１００Ｄを形成することができる。
【０１００】
（実施の形態６）
図９は実施の形態６に係るインターポーザ１００Ｅの側面断面図であり、図１０は実施の形態６に係る半導体実装体１５０Ｅの側面断面図である。図１を参照して前述した実施の形態１に係るインターポーザ１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１０１】
インターポーザ１００Ｅは、略直方体形状をした電気絶縁材２Ｅを備えている。電気絶縁材２Ｅの一方の表面の略中央には、半導体９Ｅの面積よりも広い面積を有し、半導体９Ｅの高さよりも大きい深さを有する凹部２５が形成されている。凹部２５の底面には、半導体実装パターン４Ｅが形成されている。半導体実装パターン４Ｅの上には、半導体９Ｅが実装されている。半導体９Ｅの上面は、電気絶縁材２Ｅの一方の表面よりも低くなっている。半導体９Ｅの半導体実装パターン４Ｅ側の表面には、半導体電極１３Ｅが設けられており、各半導体電極１３Ｅの上には、バンプ２３が半導体実装パターン４Ｅと接続するように設けられている。半導体実装パターン４Ｅは、ビアを介して、電気絶縁材２Ｅの他方の表面に形成された基板実装パターン３Ｅと接続されている。
【０１０２】
電気絶縁材２Ｅの凹部２５の外側の内部には、電子部品１が、電子部品１の両端に設けられた１対の電極８が電気絶縁材２Ｅの一方の表面に対して垂直な方向に沿って配置されるように形成されている。このように、電子部品１は、インターポーザ１００Ｅの厚みの増加を抑制するように、電気絶縁材２Ｅの凹部２５の外側の内部に形成されている。凹部２５は、予め空隙を形成した電気絶縁材を積層することによって形成することができる。
【０１０３】
電子部品１に設けられた電極８の一方は、導電性接着剤１８Ｅを介して基板実装パターン３Ｅと電気的に接続されている。電子部品１に設けられた電極８の他方は、ビアを介して、電気絶縁材２Ｅの一方の表面に形成された配線パターン１６Ｅと接続されている。電気絶縁材２Ｅの一方の表面に形成された配線パターン１６Ｅは、ビア１７Ｅを介して、電気絶縁材２Ｅの他方の表面に形成された基板実装パターン３Ｅと接続されている。
【０１０４】
以上のように実施の形態６によれば、電気絶縁材２Ｅの表面には凹部２５が形成されている。このため、半導体９Ｅを凹部２５の中に配置することができるため、インターポーザを薄型化することができる。その結果、高密度実装に適したインターポーザを得ることができる。
【０１０５】
（実施の形態７）
図１１は実施の形態７に係るインターポーザ１００Ｆの側面断面図であり、図１２は実施の形態７に係る半導体実装体１５０Ｆの側面断面図である。図９および図１０を参照して前述した実施の形態６に係るインターポーザ１００Ｅおよび半導体実装体１５０Ｅの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１０６】
インターポーザ１００Ｆは、略直方体形状をした電気絶縁材２Ｆを備えている。電気絶縁材２Ｆの実装基板１０と反対側の表面の略中央には、半導体９Ｆの面積よりも広い面積を有し、半導体９Ｆの高さよりも大きい深さを有する凹部２６が形成されている。
【０１０７】
電気絶縁材２Ｆの実装基板１０側の表面の略中央には、電気絶縁材２Ｆと実装基板１０との間に他の電子部品を配置するための凹部２７が形成されている。凹部２７は、凹部２６と同じサイズにする必要はない。
【０１０８】
凹部２６の内部には、半導体９Ｆが配置されている。半導体９Ｆの上面には、半導体電極１３Ｆが設けられている。電気絶縁材２Ｆの実装基板１０と反対側の表面には、半導体実装パターン４Ｆが形成されている。半導体９Ｆに設けられた半導体電極１３Ｆと半導体実装パターン４Ｆとは、ワイヤー２８によって電気的に接続されている。凹部２６の深さを調整することで、ワイヤー２８を用いた実装においても、短配線化を図ることができる。
【０１０９】
半導体実装パターン４Ｆは、ビアを介して、電気絶縁材２Ｆの他方の表面に形成された基板実装パターン３Ｆと接続されている。電気絶縁材２Ｆの凹部２６の外側の内部には、電子部品１が、電子部品１の両端に設けられた１対の電極８が電気絶縁材２Ｆの一方の表面に対して垂直な方向に沿って配置されるように形成されている。
【０１１０】
電子部品１に設けられた電極８の一方は、ビア１７Ｆを介して基板実装パターン３Ｆと電気的に接続されている。電子部品１に設けられた電極８の他方は、ビア１７Ｆを介して、電気絶縁材２Ｆの一方の表面に形成された半導体実装パターン４Ｆと接続されている。電気絶縁材２Ｆの一方の表面に形成された半導体実装パターン４Ｆは、ビアを介して、電気絶縁材２Ｆの他方の表面に形成された基板実装パターン３Ｆと接続されている。
【０１１１】
以上のように実施の形態７によれば、電気絶縁材２Ｆの実装基板１０と反対側の表面に凹部２６が形成され、実装基板１０側の表面に凹部２７が形成される。このため、実装基板１０と反対側の表面に形成された凹部２６の中には半導体９Ｆを配置することができ、実装基板１０側の表面に形成された凹部２７と実装基板１０との間には他の電子部品を配置することができる。その結果、インターポーザを薄型化することができ、高密度実装に適したインターポーザを得ることができる。
【０１１２】
【実施例】
本実施例においては、電気絶縁材を以下に示す工程によって作製した。液状エポキシ樹脂を主成分する熱硬化性樹脂と、平均粒径約１０ミクロン（μｍ）であるＳｉＯ_２、Ａｌ_２Ｏ_３の２種類をフィラとして、重量比７０％の割合で秤量し、攪拌混合機によって、混合ペーストを作製した。作製した混合ペーストをＰＥＴ（ポリエチレンテレフタレート）の離型フィルム（７５μｍｔ）上にドクターブレード法によって、２００μｍ厚のシート形状に加工した。シート状に加工した後、１１５℃の乾燥工程を経て未硬化状態の電気絶縁材とした。重量比は、シートの形状を保持することができる９６％以下において選択することができる。シートの厚みは、乾燥工程を行いやすい２００μｍ以下が望ましいが、内蔵する部品の高さに応じて、厚いシートを形成してもよい。本実施例では２００μｍのシートを形成した後に、積層することによって所望の厚さ（４００μｍ）を得ることができた。
【０１１３】
上記工程と平行して、基板実装パターンとなる片面粗化の１８μｍ銅箔に電子部品を実装した。電子部品の実装には、導電性接着剤を用いた。導電性接着剤をスクリーン版（＃４００）によって銅箔上（粗化面）に塗布し、０６０３サイズ（縦０．６ミリメートル、横０．３ミリメートル）の電子部品をマウントした後、乾燥機（１５０℃）によって硬化した。電子部品として本実施例においては、ＬＣＲのチップ部品を２８個実装した。実装した電子部品はフィルタ回路及び、バイパスコンデンサとして形成した。内蔵する電子部品のサイズも小さいほうが高密度実装に適しており、縦３．２ミリメートル、横１．６ミリメートル以下（３２１６サイズ以下）が望ましい。
【０１１４】
その後、半導体実装パターンとなる片面粗化の１８μｍ銅箔と、上記工程で作製した未硬化状態の電気絶縁材と、電子部品を実装した基板実装パターンとなる１８μｍ銅箔とを積層した。銅箔は、粗化面が電気絶縁材と密着するように積層した。基板実装パターンとなる銅箔には、前もって位置合わせのマーキングを施している。
【０１１５】
積層後、平板金型にセットし、熱プレス機を用いて加圧（５ＭＰａ）した。加圧時の温度は１００℃とした。加圧によって、電気絶縁材と電子部品及び／または半導体を電気絶縁材に埋設した。埋設後、同じ圧力で加圧しながら、２００℃において２時間の間加熱し、電気絶縁材を硬化した。電気絶縁材の硬化により、銅箔が電気絶縁材に固着した。
【０１１６】
電気絶縁材が硬化した後、パンチャーを用いて、スルーホールを形成した。基板実装パターンに形成したマーキングをもとに加工した。スルーホール径は直径２００μｍとした。スルーホールを形成した後、デスミア処理−無電解銅メッキ−電解銅メッキの順番で接続導体を形成した。メッキ部の厚みは２０μｍ程度であった。
【０１１７】
メッキ処理の後、半導体実装パターン、基板実装パターンをエッチングにより形成した。フォトレジストフィルムをラミネータにより貼り付け（１００℃　０．４ＭＰａ）、紫外線露光、現像をした後、塩化第２鉄を用いてエッチングした。配線設計ルールとして、最小Ｌ／Ｓ（ライン／スペース）を１００／１００（μｍ）とした。
【０１１８】
その後、ダイサーを用いた切断により、個片として、実施の形態１に係るインターポーザを作製した。インターポーザのサイズは縦８ｍｍ×横８ｍｍ×高さ０．４ｍｍサイズである。電子部品をインターポーザ内に配置しており、実装面積の拡大による高密度実装化を達成している。
【０１１９】
ＳｉＯ_２をフィラとしたインターポーザは、電気絶縁材の誘電率が３．７であり、高周波用途のインターポーザとして有効である。Ａｌ_２Ｏ_３をフィラとしたインターポーザは、熱抵抗が３Ｗ／ｍＫであり、熱拡散性が高く、放熱を必要とする半導体実装用のインターポーザとして有効である。
【０１２０】
上記工程で作製したインターポーザに半導体パッケージ（リード端子：４９）及び、ベアチップ半導体を実装し、半導体実装体を形成した。半導体パッケージの実装には半田を使用した。本実施例のインターポーザに実装することにより、高密度実装化を達成できている。ベアチップ半導体の実装は、ワイヤーボンディングによりおこなった。この時、インターポーザは金メッキ処理を施した物を用いた。２５μｍワイヤーを用いて実装を行った。本実施例のインターポーザに実装することにより、高密度実装化を達成できている。
【０１２１】
【発明の効果】
以上のように本発明によれば、高密度実装化に効果があるインターポーザ及び半導体実装体とそれらの製造方法を提供することができる。
【０１２２】
また本発明によれば、ノイズ対策に有効なインターポーザ及び半導体実装体とそれらの製造方法を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るインターポーザの側面断面図である。
【図２】図１における線ＡＡに沿った平面断面図である。
【図３】実施の形態１に係る半導体実装体の側面断面図である。
【図４】実施の形態１に係るインターポーザの製造工程を説明するための側面断面図である。
（ａ）は、電気絶縁材と基板実装パターンと半導体実装パターンとを形成する形成工程を説明するための側面断面図であり、
（ｂ）は、電子部品埋設工程を説明するための側面断面図であり、
（ｃ）は、スルーホールを形成する工程を説明するための側面断面図であり、
（ｄ）は、スルーホールにメッキを形成する工程を説明するための側面断面図であり、
（ｅ）は、端面スルーホールを形成する工程を説明するための側面断面図である。
【図５】実施の形態２に係るインターポーザの側面断面図である。
【図６】実施の形態３に係るインターポーザの側面断面図である。
【図７】実施の形態４に係るインターポーザの側面断面図である。
【図８】実施の形態５に係る半導体実装体の製造方法を説明するための側面断面図である。
（ａ）は、電気絶縁材と基板実装パターンと半導体実装パターンとを形成する形成工程を説明するための側面断面図であり、
（ｂ）は、電子部品埋設工程を説明するための側面断面図であり、
（ｃ）は、インターポーザに半導体を実装する工程を説明するための側面断面図であり、
（ｄ）は、実施の形態５に係る半導体実装体の製造方法によって製造された半導体実装体の側面断面図である。
【図９】実施の形態６に係るインターポーザの側面断面図である。
【図１０】実施の形態６に係る半導体実装体の側面断面図である。
【図１１】実施の形態７に係るインターポーザの側面断面図である。
【図１２】実施の形態７に係る半導体実装体の側面断面図である。
【符号の説明】
１　電子部品
２　電気絶縁材
３　基板実装パターン
４　半導体実装パターン
５　第１表面
６　第２表面
７　接続導体
８　電極
９　半導体
１０　実装基板
１１　端面
１２　スルーホール
１５　半田ボール
１７　ビア
１９　電磁シールド層
１５０　半導体実装体

Claims

実装基板に実装されるインターポーザであって、
電気絶縁材と、
前記電気絶縁材の前記実装基板側の第１表面に形成された第１パターンと、
前記電気絶縁材の前記実装基板と反対側の第２表面に形成された第２パターンと、
前記第１パターンと前記第２パターンとを電気的に接続するように前記電気絶縁材に形成された接続導体とを具備しており、
前記第１パターンと前記第２パターンとの少なくとも一方に電気的に接続された電子部品が前記電気絶縁材の内部に設けられていることを特徴とするインターポーザ。
前記第１パターンは、前記電気絶縁材を前記実装基板に実装するための基板実装パターンを含んでおり、
前記第２パターンは、前記電気絶縁材に半導体を実装するための半導体実装パターンを含んでいる、請求項１記載のインターポーザ。
前記電子部品は、前記第１パターンに実装されている、請求項１記載のインターポーザ。
前記電気絶縁材の内部には、前記第１パターンと前記第２パターンとを電気的に接続するための配線パターンが形成されており、
前記電子部品は、前記配線パターンに実装されている、請求項１記載のインターポーザ。
前記電子部品の両端には、一対の電極が設けられており、
前記電子部品は、前記一対の電極が前記電気絶縁材の厚み方向に沿って配置されるように形成されている、請求項１記載のインターポーザ。
前記電気絶縁材の第１表面と第２表面との少なくとも一方には、凹部が形成されている、請求項１記載のインターポーザ。
前記電気絶縁材は、フィラと電気絶縁樹脂との混合物によって構成されている、請求項１記載のインターポーザ。
前記第１パターンと前記第２パターンとの少なくとも一方は、ランド形状をしている、請求項１記載のインターポーザ。
前記第１パターンには、前記電気絶縁材を前記実装基板に実装するための半田ボールが形成されている、請求項１記載のインターポーザ。
前記第１パターンと前記第２パターンとの少なくとも一方は、グリッド状に配置されている、請求項１記載のインターポーザ。
前記電気絶縁材には、前記第１パターンと前記第２パターンとを接続するためのスルーホールが形成されており、
前記接続導体は、前記スルーホールに設けられたメッキによって構成されている、請求項１記載のインターポーザ。
前記スルーホールは、前記電気絶縁材の端面に形成されている、請求項１１記載のインターポーザ。
前記接続導体は、金属粒子と熱硬化性樹脂との混合物によって構成されるビアである、請求項１記載のインターポーザ。
前記電子部品は、ディスクリート部品である、請求項１記載のインターポーザ。
前記電子部品は、コンデンサである、請求項１記載のインターポーザ。
前記電気絶縁材の内部には、電磁シールド層が形成されている、請求項１記載のインターポーザ。
前記電磁シールド層は、前記第２パターンと前記電子部品との間に形成されている、請求項１６記載のインターポーザ。
前記電磁シールド層は、前記第１パターンと前記電子部品との間に形成されている、請求項１６記載のインターポーザ。
実装基板に実装される半導体実装体であって、
インターポーザと、
前記インターポーザの前記実装基板と反対側に実装された半導体とを具備しており、
前記インターポーザは、電気絶縁材と、
前記電気絶縁材を前記実装基板に実装するために前記電気絶縁材の前記実装基板側の第１表面に形成された基板実装パターンと、
前記電気絶縁材に前記半導体を実装するために前記電気絶縁材の前記実装基板と反対側の第２表面に形成された半導体実装パターンと、
前記基板実装パターンと前記半導体実装パターンとを電気的に接続するように前記電気絶縁材に形成された接続導体とを有しており、
前記基板実装パターンと前記半導体実装パターンとの少なくとも一方に電気的に接続された電子部品が前記電気絶縁材の内部に設けられていることを特徴とする半導体実装体。
前記半導体は、ベアチップである、請求項１９記載の半導体実装体。
実装基板に実装されるインターポーザの製造方法であって、
電気絶縁材と、前記電気絶縁材を前記実装基板に実装するための基板実装パターンと、前記電気絶縁材に半導体を実装するための半導体実装パターンとを形成する形成工程と、
前記基板実装パターンと前記半導体実装パターンとのいずれかに電子部品を実装する電子部品実装工程と、
前記基板実装パターンと前記半導体実装パターンとのいずれかに実装された前記電子部品を前記電気絶縁材に埋設する埋設工程と、
前記基板実装パターンと前記半導体実装パターンとを電気的に接続する接続導体を前記電気絶縁材に形成する接続導体形成工程とを包含することを特徴とするインターポーザの製造方法。
前記埋設工程は、前記電気絶縁材の前記実装基板側の第１表面に前記基板実装パターンを積層し、前記電気絶縁材の前記実装基板と反対側の第２表面に前記半導体実装パターンを積層する工程を含んでいる、請求項２１記載のインターポーザの製造方法。
前記形成工程によって形成された前記電気絶縁材は前記第１表面と前記第２表面との少なくとも一方に凹部が形成されている、請求項２１記載のインターポーザの製造方法。
前記形成工程によって形成された前記電気絶縁材には、電磁シールド層が形成されている、請求項２１記載のインターポーザの製造方法。
前記接続導体形成工程は、前記基板実装パターンと前記半導体実装パターンとを接続するためのスルーホールを前記電気絶縁材に形成する工程と、
前記スルーホールにメッキを形成する工程とを含んでいる、請求項２１記載のインターポーザの製造方法。
前記接続導体形成工程は、金属粒子と熱硬化性樹脂との混合物によって構成されるビアを形成する工程を含んでいる、請求項２１記載のインターポーザの製造方法。
実装基板に実装される半導体実装体の製造方法であって、
電気絶縁材と、前記電気絶縁材を前記実装基板に実装するための基板実装パターンと、前記電気絶縁材に半導体を実装するための半導体実装パターンとを形成する形成工程と、
前記基板実装パターンと前記半導体実装パターンとのいずれかに電子部品を実装する電子部品実装工程と、
前記基板実装パターンと前記半導体実装パターンとのいずれかに実装された前記電子部品を前記電気絶縁材に埋設する埋設工程と、
前記基板実装パターンと前記半導体実装パターンとを電気的に接続する接続導体を前記電気絶縁材に形成する接続導体形成工程と、
前記電気絶縁材の前記第２表面に積層された前記半導体実装パターンに前記半導体を実装する半導体実装工程とを包含することを特徴とする半導体実装体の製造方法。
前記埋設工程は、前記電気絶縁材の前記実装基板側の第１表面に前記基板実装パターンを積層し、前記電気絶縁材の前記実装基板と反対側の第２表面に前記半導体実装パターンを積層する工程を含んでいる、請求項２７記載の半導体実装体の製造方法。