CN107516638A - 一种扇出型封装方法 - Google Patents

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Abstract

本发明公开了一种扇出型封装方法，该方法包括：提供封装基板，所述封装基板包括玻璃基层、焊盘及第一再布线层，所述焊盘设置于所述玻璃基层一侧，所述第一再布线层设置于所述玻璃基层的另一侧，其中，所述焊盘和所述第一再布线层电连接；将芯片与所述封装基板的所述焊盘电连接。通过上述方式，本发明所提供的实施方式能够防止芯片发生偏移，同时可使再布线层的线宽和线距更窄。

Description

一种扇出型封装方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种扇出型封装方法。
背景技术
随着半导体技术的发展，芯片的尺寸越来越小，芯片表面的I/O(输入/输出)引脚密度也越来越高，扇出型封装应运而生，扇出型封装将芯片高密度的I/O引脚扇出为低密度的封装引脚。
目前，现有的扇出型封装方法包括如下流程：提供载板，在载板上贴附一层双面胶膜，将芯片的正面贴附在胶膜上，将芯片进行塑封后，剥离胶膜和载板，在芯片的正面形成再布线层、植球、切割。
本发明的发明人在长期研究过程中发现，上述扇出型封装方法中由于采用了胶膜，在芯片塑封时温度变化使得胶膜发生伸缩、塑封时由于塑封材料、芯片和载板的热膨胀系数(CTE)不同发生翘曲等情况，导致芯片在塑封时产生偏移。芯片的偏移导致后续制程如光刻对位发生困难；另外，用上述扇出型封装方法制备的再布线层在窄线宽/线距上都受到一定限制。
发明内容
本发明主要解决的技术问题是提供一种扇出型封装方法，能够防止芯片发生偏移，同时可使再布线层的线宽和线距更窄。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种扇出型封装方法，所述方法包括：提供封装基板，所述封装基板包括玻璃基层、焊盘及第一再布线层，所述焊盘设置于所述玻璃基层一侧，所述第一再布线层设置于所述玻璃基层的另一侧，其中，所述焊盘和所述第一再布线层电连接；将芯片与所述封装基板的所述焊盘电连接。
本发明的有益效果是：区别于现有技术的情况，本发明所采用的扇出型封装方法中的封装基板包括玻璃基层、焊盘及第一再布线层，焊盘和第一再布线层分别位于玻璃基层的两侧，焊盘与第一再布线层电连接，芯片与焊盘电连接；一方面，封装基板包括焊盘，芯片与封装基板的焊盘电连接，从而避免采用胶膜的封装方法导致的芯片在塑封时温度变化导致的胶膜伸缩、塑封时由于塑封材料、芯片和载板的热膨胀系数(CTE)不同发生翘曲等情况，导致芯片在塑封时产生偏移的情况；另一方面，封装基板包括玻璃基层，玻璃基层为绝缘体，从而可以简化扇出型封装器件的制备过程；再另一方面，封装基板的焊盘与第一再布线层位于玻璃基层的相对两侧，为后续提供双面有焊球结构的扇出型封装结构提供技术支持；又一方面，本发明所提供的扇形封装方法为先做再布线层再在再布线层上制备芯片，该方法比先做芯片再在芯片上进行再布线的方法的再布线层的线宽和线距更窄。
附图说明
图1为本发明扇出型封装方法一实施方式的流程示意图；
图2为半导体封装领域晶圆一实施方式的俯视图；
图3为玻璃基层上形成通孔一实施方式的结构示意图；
图4为本发明扇出型封装方法一实施方式的流程示意图；
图5为图4中S201-S206对应的封装器件一实施方式的结构示意图；
图6为图4中S207-S215对应的封装器件一实施方式的结构示意图；
图7为图4中S207对应的封装器件另一实施方式的结构示意图；
图8为图4中S215对应的封装器件另一实施方式的结构示意图；
图9为本发明扇出型封装方法另一实施方式的流程示意图；
图10为图9中S301-S309对应的封装器件一实施方式的结构示意图；
图11为图9中S307对应的封装器件另一实施方式的结构示意图；
图12为图9中S310-S316对应的封装器件另一实施方式的结构示意图；
图13为图9中S316对应的封装器件另一实施方式的结构示意图；
图14为本发明扇出型封装方法另一实施方式的流程示意图；
图15为图14中S407-S420对应的封装器件一实施方式的结构示意图；
图16为图14中S412对应的封装器件另一实施方式的结构示意图；
图17为图14中S420对应的封装器件另一实施方式的结构示意图；
图18为本发明扇出型封装方法另一实施方式的结构示意图；
图19为图18中S507-S517对应的封装器件一实施方式的结构示意图；
图20为本发明扇出型封装器件一实施方式的结构示意图；
图21为本发明扇出型封装器件另一实施方式的结构示意图；
图22为本发明扇出型封装器件另一实施方式的结构示意图；
图23为本发明扇出型封装器件又一实施方式的结构示意图；
图24为本发明扇出型封装器件再一实施方式的结构示意图。
具体实施方式
请参阅图1，图1为本发明扇出型封装方法一实施方式的流程示意图，该方法包括：
S101：提供封装基板，封装基板包括玻璃基层、焊盘及第一再布线层，焊盘设置于玻璃基层一侧，第一再布线层设置于玻璃基层的另一侧，其中，焊盘和第一再布线层电连接。
在一个应用场景中，玻璃基层可以直接设置有焊盘，如图2所示，图2为半导体封装领域晶圆一实施方式的俯视图。该晶圆10包括基层120和焊盘100，基层120设有正面及背面，焊盘100形成于基层120的正面，相对地，后续第一再布线层形成于基层120的背面；在本实施例中，基层120的材质为玻璃，由于玻璃具有绝缘性，因此可以简化后续制备扇出型封装器件的过程，例如，可以省略在玻璃基层上形成与其接触的绝缘层(或掩膜层)的步骤。
具体地，上述步骤S101包括：提供设有焊盘的玻璃基层，即提供如图2中的晶圆10；在玻璃基层相对设置的两侧分别形成第一再布线层、第二再布线层，第二再布线层形成于焊盘之上且电连接焊盘，即在如图2所示的基层120的正面的焊盘100上形成第二再布线层，在基层120的背面形成第一再布线层。
由于玻璃基层本身具有绝缘性，因此为达到焊盘与第一再布线层电连接的目的，在一个实施方式中，在形成第一再布线层之前包括设置玻璃基层的状态使其具有焊盘的一侧位于下方；在玻璃基层的背对焊盘的位置形成通孔。请参阅图3，在一个应用场景中，如图3a所示，玻璃基层20具有焊盘22的一面朝下，利用激光或者光刻的方式在玻璃基层20背对焊盘22的一侧的对应焊盘22的位置形成通孔24，所形成的通孔24的截面为矩形；在另一个应用场景中，如图3b所示，玻璃基层26具有焊盘28的一面朝下，利用蚀刻的方式在玻璃基层26背对焊盘28的一侧的对应焊盘28的位置形成通孔21，所形成的通孔21的截面为弧形。一般而言，当玻璃基层厚度较厚时，例如＞100um时，可以直接采用激光或者光刻的方式形成通孔；当玻璃基层厚度较薄时，例如＜100um时，可以采用蚀刻的方式，例如干法蚀刻或湿法蚀刻的方式形成通孔；当然，当玻璃基层厚度较厚时，也可先研磨玻璃基层背对焊盘的一侧，使其厚度减薄，然后采取蚀刻、激光、或者光刻的方式形成通孔。在其他实施例中，也可采用其他方式形成通孔或采用其他方式将焊盘与第一再布线层电连接。
S102：将芯片与封装基板的焊盘电连接。
具体地，当玻璃基层的正面的焊盘上形成有第二再布线层时，上述步骤S102具体为：将芯片与第二再布线层电连接，并通过第二再布线层与焊盘电连接；在一个应用场景中，芯片上设置有金属凸点，通过金属凸点与第二再布线层回流焊接的方式，实现芯片与第二再布线层电连接，该方式可以避免在后续芯片塑封过程中由于胶膜受热软化等导致的芯片位置发生偏移的情况。
下面，将以几个具体的实施例就上述封装方法作进一步详细描述。
在第一个实施例中，请参阅图4，图4为本发明扇出型封装方法一实施方式的流程示意图；该方法包括：
S201：提供设置有焊盘的玻璃基层；具体地，请结合图5a，在一个应用场景中，封装基板包括直接设置有焊盘32的玻璃基层30；
S202：在玻璃基层设置有焊盘的一侧形成第一钝化层，并在第一钝化层对应焊盘的位置设置第一开口；具体地，请结合图5b，在一个实施方式中，首先在玻璃基层30的表面涂覆一层第一钝化层34，接着通过曝光显影或者其他手段将第一钝化层34对应焊盘32的位置形成第一开口340，使得焊盘32露出；在另一个实施方式中，在第一钝化层34背对玻璃基层30的表面还可形成一介电层(图未示)，介电层上对应焊盘34的位置也设置有开口(图未示)，以使得焊盘32露出。
S203：在第一钝化层背对玻璃基层的表面形成第一种子层；具体地，请结合图5c，在一个实施方式中，第一种子层36的材料为钛、铝、铜、金、银其中的一种或几种的混合物，形成第一种子层36的工艺为溅射工艺或物理气相沉积工艺。
S204：在第一种子层背对玻璃基层的表面形成第一掩膜层，并在第一掩膜层对应焊盘的位置设置第二开口；具体地，请结合图5d，第一掩膜层38的材料为光刻胶、氧化硅、氮化硅、无定形碳其中的一种或几种，在本实施例中，第一掩膜层38的材料为光刻胶，利用光刻工艺在第一掩膜层38内形成贯穿第一掩膜层38的第二开口380，第二开口380位于焊盘32上方。
S205：在第二开口内形成第二再布线层；具体地，请参阅图5e，在一个实施例中，利用电镀工艺在第二开口380内形成第二再布线层31，第二再布线层31的材料为铜或其他合适的金属。在本实施方式中第二再布线层31的高度低于第二开口380的深度，在其他实施方式中第二再布线层31的高度也可以与第二开口380的深度相同。
S206：去除第一掩膜层以及第二再布线层以外的第一种子层；具体地，请参阅图5f，在一个实施方式中，利用光刻工艺将第一掩膜层38去除，暴露出部分第一种子层36；然后利用湿法刻蚀工艺或干法刻蚀工艺去除暴露出的部分第一种子层36，仅保留位于第二再布线层31下方的第一种子层36；其中，焊盘32、第一种子层36、第二再布线层31电连接。
S207：将芯片与封装基板的焊盘电连接；具体地，在一个应用场景中，如图6a所示，芯片40表面设置有金属凸点400，将芯片40的金属凸点400与第二再布线层31回流焊接，以使得芯片40与第二再布线层31电连接，并通过第二再布线层31与焊盘32电连接；在另一个应用场景中，步骤S207具体还包括：在第二再布线层31上形成钝化层50，并在钝化层50上设置开口500(如图7a所示)，芯片52表面设置有金属凸点520，将芯片52的金属凸点520与通过开口500与第二再布线层31回流焊接，以使得芯片52与第二再布线层31电连接，并通过第二再布线层31与焊盘32电连接(图7b所示)；上述两个实施例中，芯片40或52采用倒装的方式，在其他实施例中，芯片40或52也可采取正装的方式，本发明对此不作限定。
S208：将芯片和玻璃基层的形成有第二再布线层一侧进行塑封；具体地，可参见图6b；在一个实施方式中，在玻璃基层30具有焊盘32的一面填充液态或者粉末态树脂，使芯片40和第二再布线层31全部覆盖在树脂材料内，固化后形成塑封层42。
S209：设置玻璃基层的状态使其具有焊盘的一侧位于下方，在玻璃基层的背对焊盘的位置形成通孔；具体地，可参见图6c，形成通孔44的方式上述实施例中已经提及，在此不再赘述，在本实施例中，可采用激光或者光刻的方式形成通孔44，通孔44的截面为矩形。
S210：在玻璃基层背对焊盘的一侧形成第三种子层，第三种子层与玻璃基层直接接触；具体地，请参见图6d，在一个实施方式中，第三种子层46的材料为钛、铝、铜、金、银其中的一种或几种的混合物，形成第三种子层46的工艺为溅射工艺或物理气相沉积工艺。
S211:在第三种子层背对玻璃基层的表面形成第三掩膜层，并在第三掩膜层上形成第六开口；具体地，请参见图6e，第三掩膜层48的材料为光刻胶、氧化硅、氮化硅、无定形碳其中的一种或几种，在本实施例中，第三掩膜层48的材料为光刻胶，利用光刻工艺在第三掩膜层48内形成贯穿第三掩膜层48的第六开口480。
S212：在第六开口内形成第一再布线层；具体地，请参见图6f，在一个实施方式中，利用电镀工艺在第六开口480内形成第一再布线层41，第一再布线层41的材料为铜或其他金属。图6f中第一再布线层41填满第六开口480，在其他实施例中，第一再布线层41也可在第六开口480内铺满一层，其厚度可根据实际情况进行设计，本发明对此不作限定。
S213：去除第三掩膜层以及第一再布线层以外的第三种子层；具体地，请参见图6g，其过程与步骤S206类似，在此不再赘述。
S214：在第一再布线层背对玻璃基层的表面设置第一阻挡层，并在第一阻挡层上形成第七开口；具体地，请参见图6h，第一阻挡层43的材质具有绝缘特性，在一个实施方式中，利用光刻或者其他刻蚀的方式在第一阻挡层43上形成第七开口430。
S215：设置焊球；在一个应用场景中，请参见图6i，可以直接在第七开口430内设置焊球，例如，利用植球机在第七开口430内植焊球45，焊球45的材质为锡或者锡合金。其中，焊球45和第一再布线层41电连接；在另一个应用场景中，请参见图8，可以在第一再布线层41上形成球下金属层的方式进行植球；具体地，在第一阻挡层43背对玻璃基层30的表面形成第四种子层60(如图8a所示)，第四种子层60可以采用溅射的方法形成先形成一层钛层，再在钛层上溅射一层铜层形成；在第四种子层背60对玻璃基层30的表面形成第四掩膜层62，并在第四掩膜层62上对应第七开口430的位置形成第八开口620(如图8b所示)；在第八开口620内形成球下金属层64(如图8c所示)，球下金属层64的材质可以是金属铜，可以采用电镀的方式形成；去除第四掩膜层62以及第四掩膜层62下方对应的第四种子层60(如图8d所示)；在球下金属层64对应位置上形成焊球66，可以通过植球机将焊球66落到对应的球下金属层64的位置，再经过回流形成(如图8e所示)；其中，焊球66、球下金属层64、第四种子层60、第一再布线层41电连接。
在第二个实施例中，请参阅图9，图9为本发明扇出型封装方法另一实施方式的流程示意图，该方法与第一个实施例的主要区别在于，提供封装基板包括：在基层背对焊盘的一侧贴合加强板，其具体流程如下所示：
S301：提供设置有焊盘的玻璃基层，并在玻璃基层背对焊盘的一侧贴合加强板；具体地，可参见图10a，可根据实际需求在开始时选择厚度小于等于预定厚度的玻璃基层70，例如，当预定厚度为100um时，可直接选择厚度为50、60、80um等的玻璃基层70；为防止在后续制备过程中玻璃基层70的强度不够，在本实施例中，在玻璃基层70背对焊盘72的一侧贴合加强板74，加强板74的材质可以为玻璃、金属、硅片等，加强板74和玻璃基层70之间可以通过一双面胶膜贴合固定。
S302-S308与上述实施例中S202-S208相同，在此不再赘述，其结构示意图可参见图10b-10h；其中，步骤S307对应的封装结构还可参见图11。
S309：撤去加强板；具体地，如图10i所示，在一个实施方式中，加强板74和玻璃基层70通过一双面胶膜粘贴，可直接撕去双面胶膜，进而达到撤去加强板74的目的。
S310：设置玻璃基层的状态使其具有焊盘的一侧位于下方，在玻璃基层的背对焊盘的位置形成通孔；具体地，可参见图12a，由于在本实施例中，玻璃基层的厚度相对较薄，可以采用蚀刻的方式形成通孔，所形成的通孔的截面为弧形，当然，在其他实施例中，也可采取激光或者光刻的方法，本发明对此不作限定。
S311-S316与上述实施例中S210-S215相同，其对应的结构可参见图12b-12g，其中步骤S316中设置焊球的方式也可如图13所示。
在第三个实施例中，请参阅图14，图14为本发明扇出型封装方法另一实施方式的流程示意图，该方法与第一个实施例的主要区别在于，玻璃基层具有焊盘的一侧可进行多次布线，即在第二再布线层背对玻璃基层的一侧至少再形成一再布线层，在本实施例中，玻璃基层具有焊盘的一侧包括两次布线层，其具体流程如下所示：
S401-S406与上述实施例中S201-S206相同，在此不再赘述，其结构可参见图5a-5f。
S407：在第二再布线层背对玻璃基层的表面形成第一介电层，并在第一介电层上设置第三开口；具体地，请参见图15a，在一个实施方式中，第一介电层80的材质为光刻胶，在第二再布线层31的表面涂覆一层光刻胶后，利用光刻的工艺在第一介电层80上形成第三开口800。
S408：在第一介电层背对玻璃基层的表面形成第二种子层；具体地，请参见图15b，在一个实施方式中，可以利用溅射工艺在第一介电层80背对玻璃基层30的表面形成第二种子层82，第二种子层82的材质为铜、钛等金属。
S409：在第二种子层背对玻璃基层的表面形成第二掩膜层，并在第二掩膜层设置第四开口；具体地，请参阅图15c，在一个实施方式中，第二掩膜层84的材质为光刻胶，利用光刻的工艺形成第四开口840。
S410：在第四开口内形成第三再布线层；具体地，请参阅图15d，可以利用电镀的工艺在第四开口840内形成第三再布线层86，第三再布线层86的材质可以为铜等金属；图15d中第三再布线层86填满整个第四开口840，在其他实施例中，第三再布线层86也可只在第四开口840内铺满一层，其厚度可根据实际情况进行设定。
S411：去除第二掩膜层以及第三再布线层以外的第二种子层；具体地，请参阅图15e；其中，第二再布线层31、第二种子层82、第三再布线层86电连接。
S412：将芯片与封装基板的焊盘电连接；具体地，该步骤与上述实施例中步骤S207类似，芯片88表面设置有金属凸点880，可以采取将芯片88的金属凸点880与第三再布线层86回流焊接，以使得芯片88与第三再布线层86电连接，并通过第三再布线层86与焊盘32电连接(如图15f所示)，也可以采取在第三再布线层86上设置钝化层的方式(如图16所示)，在第三再布线层上形成第二钝化层，并在第二钝化层上设置第五开口(未标示)，芯片表面设置有金属凸点，将芯片的金属凸点与通过第五开口与第三再布线层回流焊接，以使得芯片与第三再布线层电连接，并通过第三再布线层与焊盘电连接。
S413-S420与上述实施例中S208-S215相同，在此不再赘述，其结构可参见图15g-15n；其中，步骤S420的结构还可参见图17。
在第四个实施例中，请参阅图18，图18为本发明扇出型封装方法另一实施方式的流程示意图，该方法与第一个实施例的主要区别在于，可先在玻璃基层两侧进行再布线完成后，即先形成封装基板后，再将封装基板与芯片进行电连接，其具体流程如下：
S501-S506与上述实施例中S201-S206相同，在此不再赘述，其结构可参见图5a-5f。
S507-S511与上述实施例中S209-S213相同，在此不再赘述，其结构可参见图19a-19e，其中，步骤S507中为避免玻璃基层在形成通孔时破裂，在形成通孔之前该步骤可能还包括：提供基板，将基板与玻璃基层的具有焊盘的一侧贴合。
S512：提供载板，将玻璃基层的形成有第一再布线层的一侧与载板连接；具体地，请参阅图19f，载板的材质可以为玻璃、金属等，载板与第一再布线层一侧可以通过一双面胶膜连接。
S513：设置玻璃基层的状态使其具有焊盘的一侧位于上方，将芯片与封装基板的焊盘电连接；具体地，该步骤与上述实施例中步骤S207相同，可以采取将芯片倒装至第二再布线层上的方式(如图19g所示)，也可以采取在第二再布线层上设置钝化层的方式，在此不再赘述。
S514：将芯片和玻璃基层的形成有第二再布线层一侧进行塑封，具体地，该步骤与上述实施例中步骤S208相同，如图19h所示。
S515：去除载板；具体的，如图19i所示，当载板与第一再布线层通过胶膜贴附连接时，可以通过将胶膜撕去的方式去除载板。
S516：在第一再布线层背对玻璃基层的表面设置第一阻挡层，并在第一阻挡层上形成第七开口；具体地，该步骤与上述实施例中步骤S214相同，如图19j所示。
S517：在第一再布线层上设置焊球；具体地，该步骤与上述实施例中步骤S215相同，如图19k或图8所示。
上述仅示意给出四个具体实施例，只要是涉及玻璃基层背对焊盘一侧有再布线的扇出型封装方法均在本发明的保护范围之内。
请参阅图20，图20为本发明扇出型封装器件一实施方式的结构示意图，该器件包括：封装基板90和芯片92，其中，封装基板90包括玻璃基层900、焊盘902及第一再布线层904，焊盘902设置于玻璃基层900一侧，第一再布线层904设置于玻璃基层900的另一侧，其中，焊盘902和第一再布线层904电连接，芯片92与封装基板90的焊盘902电连接。
在一个应用场景中，玻璃基层900可直接设置有焊盘902；在另一个应用场景中，由于玻璃基层900的导电性较差，为实现位于玻璃基层900相对两侧的焊盘902和第一再布线层904电连接，在上述玻璃基层900背对焊盘902的一侧设置通孔906，且通孔906的位置对应焊盘902的位置，以使得第一再布线层904通过通孔906与焊盘902电连接。在本实施例中，形成通孔906的方式为激光或者光刻的方式，通孔906的截面为矩形。
在另一个应用场景中，请继续参阅图20，上述封装基板90还包括第二再布线层908，第二再布线层908设置于焊盘902之上且电连接焊盘902。
下面，将就几个具体的实施例对本发明所提供的扇出型封装器件的结构作进一步说明。
请继续参阅图20，在一个实施方式中，玻璃基层900背对焊盘902的一侧除包括第一再布线层904外，该器件还包括：第三种子层901，第三种子层901与玻璃基层900直接接触；其中，第一再布线层904、第三种子层901、焊盘902电连接；第一阻挡层903，设置于第一再布线层904背对玻璃基层900的一侧，且在第一阻挡层903上形成第七开口(未标示)；焊球905，设置于第七开口(未标示)内，且与第一再布线层904电连接。玻璃基层900设置有焊盘902的一侧除包括第二再布线层908之外，该器件还包括：第一钝化层907，设置于玻璃基层900的焊盘902一侧和第二再布线层908之间，且第一钝化层907对应焊盘902的位置设置有第一开口(未标示)；第一种子层909，设置于第一钝化层907与第二再布线层908之间；其中，焊盘902、第一种子层909、第二再布线层908电连接。芯片92上设置有金属凸点920，芯片92通过金属凸点920与第二再布线层908通过回流焊接；塑封层911，塑封层911覆盖芯片92及玻璃基层900设置有焊盘902的一侧。
请参阅图21，图21为本发明扇出型封装器件另一实施方式的结构示意图；在本实施例中，该封装器件与上述图20中封装器件的差异在于玻璃基层形成通孔的方式为蚀刻的方式，通孔的截面为弧形。
请参阅图22，图22为本发明扇出型封装器件另一实施方式的结构示意图；在本实施例中，该封装器件与上述图20中封装器件的差异在于玻璃基层背对焊盘的一侧设置焊球的方式，本实施例中采取设置球下金属层的方式。具体地，该封装器件除包括上述图20中的结构外，还包括：第四种子层1002，覆盖第一阻挡层1000的第七开口(未标示)，且设置在第一阻挡层1000背对玻璃基层1004的一侧；球下金属层1006，设置于第四种子层1002背对玻璃基层1004的一侧；焊球1008，设置于球下金属层1006背对玻璃基层1004的一侧；其中，焊球1008、球下金属层1006、第四种子层1002、第一再布线层1001电连接。
请参阅图23，图23为本发明扇出型封装器件又一实施方式的结构示意图；在本实施例中，该封装器件与上图20中封装器件的差异在于，可以在玻璃基层设置焊盘的一侧进行多次再布线，以在玻璃基层设置有焊盘的一侧进行两次布线为例，即第二再布线层1102背对玻璃基层1100的一侧还包括第三再布线层1104。具体地，该封装器件与上述图20中相同的结构在此不再赘述，本实施例中封装器件还包括：第一介电层1106，设置于第二再布线层1102与第三再布线层1104之间，且第一介电层1106上设置有第三开口(未标示)；第二种子层1108，设置于第一介电层1106与第三再布线层1104之间；其中，第二再布线层1102、第二种子层1108、第三再布线层1104电连接；芯片112表面设置有金属凸点1120，芯片112通过金属凸点1120与第三再布线层1104回流焊接。
请参阅图24，图24为本发明扇出型封装器件再一实施方式的结构示意图；在本实施例中，该封装器件与上图23中封装器件的差异在于，芯片与第三再布线层电连接的方式。具体地，如图24所示，该封装器件还包括：第二钝化层1200，设置于第三再布线层1202背对玻璃基层1204的一侧，且第二钝化层1200设置有第五开口，芯片122表面设置有金属凸点1220，芯片122的金属凸点1220通过第五开口与第三再布线层1202回流焊接。
在其他实施例中，也可为其他结构形式的封装器件，本发明对此不作限定。总而言之，区别于现有技术的情况，本发明所采用的扇出型封装方法中的封装基板包括玻璃基层、焊盘及第一再布线层，焊盘和第一再布线层分别位于玻璃基层的两侧，焊盘与第一再布线层电连接，芯片与焊盘电连接；一方面，封装基板包括焊盘，芯片与封装基板的焊盘电连接，从而避免采用胶膜的封装方法导致的芯片在塑封时温度变化导致的胶膜伸缩、塑封时由于塑封材料、芯片和载板的热膨胀系数(CTE)不同发生翘曲等情况，导致芯片在塑封时产生偏移的情况；另一方面，封装基板包括玻璃基层，玻璃基层为绝缘体，从而可以简化扇出型封装器件的制备过程；再另一方面，封装基板的焊盘与第一再布线层位于玻璃基层的相对两侧，为后续提供双面有焊球结构的扇出型封装结构提供技术支持；又一方面，本发明所提供的扇形封装方法为先做再布线层再在再布线层上制备芯片，该方法比先做芯片再在芯片上进行再布线的方法的再布线层的线宽和线距更窄。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (13)

1.一种扇出型封装方法，其特征在于，所述方法包括：
提供封装基板，所述封装基板包括玻璃基层、焊盘及第一再布线层，所述焊盘设置于所述玻璃基层一侧，所述第一再布线层设置于所述玻璃基层的另一侧，其中，所述焊盘和所述第一再布线层电连接；
将芯片与所述封装基板的所述焊盘电连接。
2.根据权利要求1所述的方法，其特征在于，所述提供封装基板包括：
提供设有所述焊盘的所述玻璃基层；
在所述玻璃基层相对设置的两侧分别形成所述第一再布线层、第二再布线层，所述第二再布线层形成于所述焊盘之上且电连接所述焊盘。
3.根据权利要求2所述的方法，其特征在于，所述形成所述第一再布线层之前包括：
设置所述玻璃基层的状态使其具有所述焊盘的一侧位于下方；
在所述玻璃基层的背对所述焊盘的位置形成通孔。
4.根据权利要求3所述的方法，其特征在于，所述在所述玻璃基层的背对所述焊盘的位置形成通孔，包括：
利用激光或者蚀刻或者光刻的方法，在所述玻璃基层的背对所述焊盘的位置形成通孔；其中，利用所述激光方法形成的所述通孔的截面为矩形；或者，利用所述蚀刻的方法形成的所述通孔的截面为弧形；或者，利用所述光刻的方法形成的所述通孔的截面为矩形。
5.根据权利要求3所述的方法，其特征在于，
所述提供封装基板包括：在所述玻璃基层背对所述焊盘的一侧贴合加强板；
所述在在所述玻璃基层的背对所述焊盘的位置形成通孔之前包括：撤去所述加强板。
6.根据权利要求2所述的方法，其特征在于，
所述将芯片与所述封装基板的所述焊盘电连接包括：所述芯片表面设置有金属凸点，将所述芯片的所述金属凸点与所述第二再布线层回流焊接，以使得所述芯片与所述第二再布线层电连接，并通过所述第二再布线层与所述焊盘电连接。
7.根据权利要求6所述的方法，其特征在于，所述将所述芯片与所述第二再布线层电连接之后包括：将所述芯片和所述玻璃基层形成有所述第二再布线层一侧进行塑封。
8.根据权利要求7所述的方法，其特征在于，所述将所述芯片与所述第二再布线层电连接之前包括：提供载板，将所述玻璃基层的形成有所述第一再布线层的一侧与所述载板连接；所述将所述芯片和所述玻璃基层的形成有所述第二再布线层一侧进行塑封之后还包括：去除所述载板。
9.根据权利要求2所述的方法，其特征在于，所述在所述玻璃基层形成所述第二再布线层，包括：
在所述玻璃基层设置有所述焊盘的一侧形成第一钝化层，并在所述第一钝化层对应所述焊盘的位置设置第一开口；
在所述第一钝化层背对所述玻璃基层的表面形成第一种子层；
在所述第一种子层背对所述玻璃基层的表面形成第一掩膜层，并在所述第一掩膜层对应所述焊盘的位置设置第二开口；
在所述第二开口内形成所述第二再布线层；
去除所述第一掩膜层以及所述第二再布线层以外的第一种子层；
其中，所述焊盘、所述第一种子层、所述第二再布线层电连接。
10.根据权利要求9所述的方法，其特征在于，所述在所述玻璃基层形成所述第二再布线层之后，包括：在所述第二再布线层背对所述玻璃基层的一侧至少再形成一再布线层；
所述在所述第二再布线层背对所述玻璃基层的一侧至少再形成一再布线层包括：
在所述第二再布线层背对所述玻璃基层的表面形成第一介电层，并在所述第一介电层上设置第三开口；
在所述第一介电层背对所述玻璃基层的表面形成第二种子层；
在所述第二种子层背对所述玻璃基层的表面形成第二掩膜层，并在所述第二掩膜层设置第四开口；
在所述第四开口内形成第三再布线层；
去除所述第二掩膜层以及所述第三再布线层以外的第二种子层；
其中，所述第二再布线层、所述第二种子层、所述第三再布线层电连接。
11.根据权利要求10所述的方法，其特征在于，
所述将芯片与所述封装基板的所述焊盘电连接包括：所述芯片表面设置有金属凸点，将所述芯片的所述金属凸点与所述第三再布线层回流焊接，以使得所述芯片与所述第三再布线层电连接，并通过所述第三再布线层与所述焊盘电连接；或者，
所述将芯片与所述封装基板的所述焊盘电连接包括：在所述第三再布线层上形成第二钝化层，并在所述第二钝化层上设置第五开口，所述芯片表面设置有金属凸点，将所述芯片的所述金属凸点与通过所述第五开口与所述第三再布线层回流焊接，以使得所述芯片与所述第三再布线层电连接，并通过所述第三再布线层与所述焊盘电连接。
12.根据权利要求3所述的方法，其特征在于，在所述玻璃基层形成所述第一再布线层包括：
在所述玻璃基层背对所述焊盘的一侧形成第三种子层，所述第三种子层与所述玻璃基层直接接触；
在所述第三种子层背对所述玻璃基层的表面形成第三掩膜层，并在所述第三掩膜层上形成第六开口；
在所述第六开口内形成所述第一再布线层；
去除第三掩膜层以及所述第一再布线层以外的第三种子层；
其中，所述第一再布线层、所述第三种子层与所述焊盘电连接。
13.根据权利要求12所述的方法，其特征在于，所述在所述玻璃基层形成所述第一再布线层之后包括：
在所述第一再布线层背对所述玻璃基层的表面设置第一阻挡层，并在所述第一阻挡层上形成第七开口；在所述第七开口内设置焊球；其中，所述焊球、所述第一再布线层电连接；或者，
在所述第一再布线层背对所述玻璃基层的表面设置第一阻挡层，并在所述第一阻挡层上形成第七开口；在所述第一阻挡层背对所述玻璃基层的表面形成第四种子层；在所述第四种子层背对所述玻璃基层的表面形成第四掩膜层，并在所述第四掩膜层上对应第七开口的位置形成第八开口；在所述第八开口内形成球下金属层；去除所述第四掩膜层及所述球下金属层以外的第四种子层；在所述球下金属层对应位置上形成焊球；其中，所述焊球、所述球下金属层、所述第四种子层、所述第一再布线层电连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162054A (zh) * 2019-12-31 2020-05-15 中芯集成电路（宁波）有限公司 一种晶圆级芯片封装方法及封装结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120146216A1 (en) * 2010-12-09 2012-06-14 Nepes Corporation Semiconductor package and fabrication method thereof
US20130210198A1 (en) * 2012-02-10 2013-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure
CN103258803A (zh) * 2012-02-15 2013-08-21 日月光半导体制造股份有限公司 半导体元件及其制造方法
CN103606542A (zh) * 2013-11-30 2014-02-26 华进半导体封装先导技术研发中心有限公司 穿透硅通孔金属互连结构及其制造方法
CN105470235A (zh) * 2014-08-12 2016-04-06 矽品精密工业股份有限公司 中介板及其制法
US20170229380A1 (en) * 2016-02-08 2017-08-10 Mitsubishi Electric Corporation Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120146216A1 (en) * 2010-12-09 2012-06-14 Nepes Corporation Semiconductor package and fabrication method thereof
US20130210198A1 (en) * 2012-02-10 2013-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure
CN103258803A (zh) * 2012-02-15 2013-08-21 日月光半导体制造股份有限公司 半导体元件及其制造方法
CN103606542A (zh) * 2013-11-30 2014-02-26 华进半导体封装先导技术研发中心有限公司 穿透硅通孔金属互连结构及其制造方法
CN105470235A (zh) * 2014-08-12 2016-04-06 矽品精密工业股份有限公司 中介板及其制法
US20170229380A1 (en) * 2016-02-08 2017-08-10 Mitsubishi Electric Corporation Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162054A (zh) * 2019-12-31 2020-05-15 中芯集成电路（宁波）有限公司 一种晶圆级芯片封装方法及封装结构
CN111162054B (zh) * 2019-12-31 2022-01-11 中芯集成电路（宁波）有限公司 一种晶圆级芯片封装方法及封装结构

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SE01 Entry into force of request for substantive examination
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RJ01 Rejection of invention patent application after publication

Application publication date: 20171226

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