CN105023906A - 具电性连接结构的基板及其制法 - Google Patents

具电性连接结构的基板及其制法 Download PDF

Info

Publication number
CN105023906A
CN105023906A CN201410408637.4A CN201410408637A CN105023906A CN 105023906 A CN105023906 A CN 105023906A CN 201410408637 A CN201410408637 A CN 201410408637A CN 105023906 A CN105023906 A CN 105023906A
Authority
CN
China
Prior art keywords
layer
electric contact
metal
contact mat
making
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410408637.4A
Other languages
English (en)
Other versions
CN105023906B (zh
Inventor
吴柏毅
杨侃儒
黄晓君
庄建隆
马光华
卢俊宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN105023906A publication Critical patent/CN105023906A/zh
Application granted granted Critical
Publication of CN105023906B publication Critical patent/CN105023906B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

一种具电性连接结构的基板及其制法，具电性连接结构的基板的制法，先提供一具有电性接触垫、设于其表面上且对应外露该电性接触垫的第一及第二钝化层的板体，再形成晶种层于该第二钝化层与该电性接触垫上。接着，形成第一金属层于该电性接触垫上且埋设于该第一与第二钝化层中，而未凸出该第二钝化层，再形成第二金属层于该第一金属层上且凸出该第二钝化层，以于之后蚀刻移除该第二钝化层上的晶种层时，蚀刻液不会侵蚀该第一金属层，因而该第二金属层下方不会产生底切结构。

Description

具电性连接结构的基板及其制法
技术领域
本发明涉及一种具电性连接结构的基板，尤指电性接触垫与导电凸块间的结合性改良。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于晶片封装领域的技术，例如晶片尺寸构装(Chip Scale Package,CSP)、晶片直接贴附封装(Direct Chip Attached,DCA)或多晶片模组封装(Multi－ChipModule,MCM)等覆晶型态的封装模组、或将晶片立体堆叠化整合为三维积体电路(3D IC)晶片堆叠技术等。
目前三维积体电路(3D IC)晶片堆叠技术，通过于封装基板与半导体晶片之间增设一硅中介板(Silicon interposer)，使该封装基板可结合具有高布线密度电极垫的半导体晶片，而达到整合高布线密度的半导体晶片的目的。
图1A至图1E为现有硅中介板1的制法的剖面示意图。
如图1A所示，提供一具有相对的第一表面10a与第二表面10b的硅板体10，该硅板体10中具有连通该第一表面10a与第二表面10b的多个导电穿孔100、及设于该第一表面10a与该导电穿孔100上的多个电性接触垫101。
接着，形成一钝化层11于该硅板体10的第一表面10a上，且该钝化层11外露出各该电性接触垫101的部分表面。
接着，形成一晶种层(seed layer)13于该钝化层11与各该电性接触垫101上，再形成一电镀铜层12于该晶种层13上，且该晶种层13的材质为钛/铜。
接着，形成一阻层14于该电镀铜层12上，且该阻层14未覆盖对应各该电性接触垫101的位置上的电镀铜层12。
接着，形成多个金属部15于该未覆盖该阻层14的电镀铜层12上，且该金属部15由一铜层150、一镍层151、一金层152所构成，该铜层150结合至该电镀铜层12上，而该镍层151结合至该铜层150上，使该金层152为最外层。
如图1B所示，移除该阻层14及其下方的电镀铜层12。
如图1C所示，利用该镍层151与金层152作为蚀刻挡层，以蚀刻移除位于该金属部15周围的晶种层13，使该金属部15电性连接各该电性接触垫101。
如图1D所示，于该硅板体10的第二表面10b上进行线路重布层(Redistribution layer,RDL)制程，即先将该硅板体10的第一表面10a及金属部15藉由粘着层160结合至一承载件16上，再形成一线路重布结构17于该硅板体10的第二表面10b上，且该线路重布结构17电性连接该导电穿孔100。
如图1E所示，利用隐形切割(stealth dicing,SD)方式进行切单制程，之后再移除该承载件16与该粘着层160，以获取多个硅中介板1。具体地，先于该硅板体10内以雷射扫瞄形成内嵌切割线(即隐形切割)，再从该承载件16之处向上顶升，使该硅板体10沿该内嵌切割线断裂，而形成多个硅中介板1，之后提供热风予该粘着层160，使该粘着层160受热扩张而呈紧绷状，即可取出各该硅中介板1，以完成切单制程。
于后续应用中，如图1F所示，将该硅中介板1应用至3D堆叠制程中，以制成一半导体封装件1’。具体地，将该硅中介板1的线路重布结构17藉由多个导电元件170电性结合至间距较大的一封装基板18的多个焊垫180上，并形成底胶181包覆该些导电元件170；而将间距较小的一半导体晶片19的多个电极垫190藉由多个导电元件15a覆晶结合至各该电性接触垫101上，再形成底胶191包覆该些该导电元件15a。
如图1G所示，上述导电元件15a的制作先于该金属部15上形成含焊锡材料153的导电凸块，再将该电极垫190对接该导电凸块，之后回焊该焊锡材料153；其中，该导电凸块的种类繁多，且为业界所熟知，所以不详加赘述与图示。
惟，前述现有硅中介板1的制法中，于蚀刻该晶种层13时，会无效部分该金属部15的铜层150，致使于该镍层151与金层152下会形成底切(undercut)结构15’，如第1C图所示，所以于分离该硅中介板1与该承载件16后，如图1E所示，该底切结构15’下容易残留粘着材160’，即使以清洁液体(如水)冲洗该硅中介板1以移除任何残留物，该底切结构15’下仍会有残胶(Glue Rsidue)。
此外，由于该底切结构15’粘附有该粘着材160’，所以于后续制程中，当形成具有焊锡材料153的导电凸块时，残留的粘着材160’会流至该导电凸块与该金层152之间，如图1G所示，而使各该电性接触垫101与该导电凸块间的结合力不佳，致使该半导体晶片19与该硅中介板1的接合不佳及电性连结不良等问题，因而导致该半导体封装件1’的良率不佳。
因此，如何克服上述现有技术的底切问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种具电性连接结构的基板及其制法，能确保第二金属层下方不会产生底切结构。
本发明的具电性连接结构的基板，包括：板体，其具有多个电性接触垫；第一钝化层，其设于该板体上且覆盖各该电性接触垫的部分表面；第二钝化层，其设于该第一钝化层上且外露各该电性接触垫；第一金属层，其设于各该电性接触垫与第一钝化层上，并埋设于该第二钝化层中，而未凸出该第二钝化层；以及第二金属层，其设于该第一金属层上，并凸出该第二钝化层。
前述的基板中，该板体为非导体的板材。
前述的基板中，该板体还具有线路部，各该电性接触垫形成于该线路部上，该第一钝化层设于该线路部上。
前述的基板中，该板体中还具有导电穿孔，各该电性接触垫形成于该导电穿孔的孔端上。
前述的基板中，该第一金属层与第二金属层构成凸块底下金属层。
前述的基板中，该第一金属层具有一延伸垫与一外接部，该延伸垫设于各该电性接触垫上，该外接部设于该延伸垫上。
前述的基板中，该第一金属层的材质不同于该第二金属层的材质。
前述的基板中，该第一金属层为铜层，且该第二金属层为镍层、金层或其二者的组合。
前述的基板中，该第二金属层的材质不同于该晶种层的材质。
前述的基板中，还包括设于该金属部与该导电穿孔之间的晶种层，且该第二金属层的材质不同于该晶种层的材质，例如，该晶种层的材质为钛、铜或其二者的组合。
前述的基板中，还包括设于该第二金属层上的导电凸块。例如，该导电凸块具有焊锡材料。
前述的基板中，该第二钝化层对应位于各该电性接触垫的部分表面的上方、或未对应位于各该电性接触垫的上方。
本发明还提供一种具电性连接结构的基板的制法，包括：提供一板体，该板体具有多个电性接触垫、及设于该板体上且外露各该电性接触垫的第一钝化层；形成第二钝化层于该第一钝化层上，且该第二钝化层具有对应外露各该电性接触垫的多个开口；形成第一金属层于该开口中的电性接触垫上，且该第一金属层埋设于该第一与第二钝化层中，而未凸出该第二钝化层；以及形成第二金属层于该第一金属层上，且该第二金属层凸出该第二钝化层。
前述的基板及其制法中，该第二钝化层的厚度大于该第一钝化层的厚度。
前述的制法中，还包括于形成该第一金属层之前，形成晶种层于该第二钝化层、开口的孔壁与各该电性接触垫上，以于形成该第一金属层后，令部分该晶种层设于该第一金属层与各该电性接触垫之间，且于形成该第二金属层之后，移除该第二钝化层上的晶种层。
前述的制法中，该开口的径宽大于、等于或小于该电性接触垫的宽度。
本发明还提供一种具电性连接结构的基板的制法，包括：提供一板体，该板体具有多个电性接触垫、及设于该板体上且外露各该电性接触垫的钝化层；形成第一金属层于各该电性接触垫与部分该钝化层上，且该第一金属层具有无效部；形成第二金属层于该第一金属层上，且该第二金属层未覆盖于该无效部上；以及移除该无效部。
前述的制法中，还包括于形成该第一金属层之前，形成晶种层于该钝化层与各该电性接触垫上，以于形成该第一金属层时，令该部分晶种层位于该第一金属层与各该电性接触垫之间、及位于该第一金属层与该钝化层之间，且于移除该无效部时，一并移除该无效部下的晶种层。
本发明另提供一种具电性连接结构的基板的制法，包括：提供一具有多个电性接触垫的板体；形成一第一阻层于该板体上，且形成一第二阻层于该第一阻层上，其中，该第一阻层上形成有多个第一开口区，而该第二阻层上形成有多个连通该第一开口区的第二开口区，使该第一开口区的开口大于该第二开口区的开口，并使该些电性接触垫外露于该些第一与第二开口区；形成第一金属层于该第一开口区中，且该第一金属层具有无效部；形成第二金属层于该第一金属层上，且该第二金属层位于该第二开口中而未覆盖于该无效部上；移除该第一与第二阻层；以及移除该无效部。
前述的制法中，还包括于形成该第一与第二开口区的制程包括：于形成该第二阻层之前，对该第一阻层进行第一次曝光作业，使部分该第一阻层形成第一曝光区；于形成该第二阻层之后，对该第二阻层进行第二次曝光作业，使部分该第二阻层形成第二曝光区；以及进行一次显影作业，使该第一曝光区形成该第一开口区，且该第二曝光区形成该第二开口区。
前述的制法中，还包括于形成该第一与第二开口区的制程包括：于形成该第二阻层之后，对该第一与第二阻层进行一次曝光作业，使部分该第一阻层形成第一曝光区，且部分该第二阻层形成第二曝光区；以及进行至少一次显影作业，使该第一曝光区形成该第一开口区，且该第二曝光区形成该第二开口区。
前述的制法中，还包括于形成该第一与第二开口区的制程包括：于形成该第二阻层之前，对该第一阻层进行曝光作业，使部分该第一阻层形成第一曝光区；进行第一次显影作业，使该第一曝光区形成该第一开口区；于形成该第二阻层之后，对该第二阻层进行曝光作业，使部分该第二阻层形成第二曝光区；以及进行第二次显影作业，使该第二曝光区形成该第二开口区。
前述的制法中，还包括于形成该第一阻层之前，形成晶种层于各该电性接触垫上，以于形成该第一金属层时，令该部分晶种层位于该第一金属层与各该电性接触垫之间，且于移除该无效部时，一并移除该无效部下的晶种层。
前述的三种制法中，移除该晶种层的方式为蚀刻方式。
前述的三种制法中，还包括于移除该晶种层后，形成导电凸块于该第二金属层上。
由上可知，本发明的基板及其制法，可藉由第二钝化层的设计，使该第一金属层埋设于该第二钝化层中，而未凸出该第二钝化层，所以于蚀刻该晶种层时，蚀刻液不会侵蚀该第一金属层，因而该第二金属层下方不会产生底切结构。
或者，藉由该第一金属层具有无效部的设计，以于蚀刻该晶种层时，该无效部能消耗蚀刻液，而避免蚀刻液过度蚀刻该第一金属层，所以能确保该第二金属层下方不会产生底切结构。
附图说明
图1A至图1E为现有硅中介板的制法的剖面示意图；
图1F为现有半导体封装件的剖面示意图；
图1G为图1F的局部放大图；
图2A至图2H为本发明的具电性连接结构的基板的制法的第一实施例的剖面示意图；其中，图2A’与图2A”为本发明的板体的不同实施例的剖面示意图，图2C’及图2C”为图2G的其它实施例，图2G’及图2G”为图2G的其它实施例，图2H’为图2H的另一实施例；
图3A至图3H为本发明的具电性连接结构的基板的制法的第二实施例的剖面示意图；
图4A至图4F为本发明的具电性连接结构的基板的制法的第三实施例的剖面示意图；其中，图4B’为图4B的另一实施例；以及
图5A至图5D为本发明的具电性连接结构的基板的制法的第四实施例的剖面示意图。
符号说明
1                        硅中介板
1’                      半导体封装件
10                       硅板体
10a,20a                  第一表面
10b,20b                  第二表面
100,200                  导电穿孔
101,201,401              电性接触垫
11,31                    钝化层
12                       电镀铜层
13,23                    晶种层
14,24                    阻层
15,25,25’,25”,35       金属部
15’                     底切结构
15a                      导电元件
150                      铜层
151,251a,351a            镍层
152,251b,351b            金层
153,261                  焊锡材料
16                       承载件
160                      粘着层
160’                    粘着材
17                       线路重布结构
170                      导电元件
18                       封装基板
180                      焊垫
181,191                  底胶
19                       半导体晶片
190                      电极垫
190a                     结合处
2,3,4                    基板
20,20’,20”,40          板体
202                      板部
203                      线路部
21                       第一钝化层
210                      第一开口
22                       第二钝化层
220,220’,220”          第二开口
240                      开口区
250,250’,250”,350      第一金属层
250a                     延伸垫
250b                     外接部
251,251’,251”,351      第二金属层
26,26’                  导电凸块
260                      块体
310,X,Y                  开口
32,42                    第一阻层
320,420                  第一开口区
34,44                    第二阻层
340,440                  第二开口区
350a                     无效部
42a                      第一曝光区
44a                      第二曝光区
D,R                      孔径
d,d’,d”,r              径宽
t,h                      厚度
w,L                      宽度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2H为本发明的具电性连接结构的基板2的制法的第一实施例的剖面示意图，其中，该电性连接结构具有凸块底下金属层(Under Bump Metallurgy,UBM)的功能。
如图2A所示，提供一板体20，该板体20具有相对的第一表面20a与第二表面20b、及设于该第一表面20a上的多个电性接触垫201，且于该板体20的第一表面20a上形成有一第一钝化层21，该第一钝化层21具有多个第一开口210，以令各该电性接触垫201外露于各该第一开口210。
于本实施例中，该板体20为非导体材的板材，且各该电性接触垫201可为铜垫。
此外，形成该第一钝化层21的材质为无机材质，如氧化硅(SiO2)、氮化硅(SixNy)等；或者，该第一钝化层21的材质为有机材质，如聚酰亚胺(Polyimide,PI)、聚对二唑苯(Polybenzoxazole, PBO)、苯环丁烯(Benzocyclclobutene,BCB)等。
又，该板体20的材质为半导体材，其可为玻璃板、硅中介板或硅晶圆；或者，该板体20的材质为陶瓷材料、绝缘材或复合材料，其可为封装基板。
具体地，以硅中介板为例，如图2A’所示，该板体20’还具有连通该第一表面20a与第二表面20b的多个导电穿孔200，且各该电性接触垫201形成于该导电穿孔200的孔端上。
或者，如图2A”所示，该板体20”还具有一板部202与设于该板部202上的线路部203，该板部202中具有多个导电穿孔200，且该线路部203电性连接该导电穿孔200，并使各该电性接触垫201形成于该线路部203上，而该第一钝化层21设于该线路部203上。其中，该线路部203以进行线路重布层(Redistributionlayer,RDL)制程完成者。
另外，该板体20的种类可依需求而设计，并不限于上述。
如图2B所示，形成一第二钝化层22于该第一钝化层21上，且该第二钝化层22具有多个第二开口220，各该第二开口220的孔径D大于各该第一开口210的孔径R，以令各该电性接触垫210外露于各该第二开口220。
于本实施例中，该第二钝化层22的厚度t大于该第一钝化层21的厚度h，且该第二钝化层22的厚度t为1至5微米(um)。
此外，形成该第二钝化层22的材质为无机材质，如氧化硅(SiO2)、氮化硅(SixNy)等；或有机材质，如聚酰亚胺(Polyimide,PI)、聚对二唑苯(Polybenzoxazole,PBO)、苯环丁烯(Benzocyclclobutene,BCB)等。
又，该第一钝化层21的材质与第二钝化层22的材质可为相同或不相同。
如图2C所示，形成一晶种层(seed layer)23于该第二钝化层22、该第二开口220的孔壁、该第一开口210的孔壁与各该电性接触垫201上。
于本实施例中，该晶种层23的材质为钛、铜或其二者的组合。
此外，该第二开口220的径宽d大于该电性接触垫201的宽度L，使该第二钝化层22未对应位于各该电性接触垫201的上方。
又，于其它实施例中，该第二钝化层22对应位于各该电性接触垫201的部分表面的上方。具体地，如图2C’所示，该第二开口220’的径宽d’小于该电性接触垫201的宽度L；或者，该第二开口220”的径宽d”等于该电性接触垫201的宽度L，如图2C”所示。
如图2D所示，形成一阻层24于该第二钝化层22上的晶种层23上，且该阻层24未覆盖该第二开口220。
于本实施例中，该阻层24具有对应该第二开口220的开口区240，且该开口区240的径宽r等于或略大于该第二开口220的径宽d。
如图2E所示，形成多个金属部25于各该第二开口220中，使该金属部25电性连接各该电性接触垫201与导电穿孔200。
于本实施例中，该金属部25由相迭的第一金属层250与第二金属层251所构成，所以具有凸块底下金属层(Under Bump Metallurgy,UBM)的功能。具体地，先形成该第一金属层250于该第二开口220中的电性接触垫201的晶种层23上，再形成该第二金属层251于该第一金属层250上。
此外，该第一金属层250的材质不同于该第二金属层251的材质。具体地，该第一金属层250为铜层，该第二金属层251由一镍层251a与一金层251b所构成，且该镍层251a结合至该第一金属层250上，而该金层251b结合至该镍层251a上。
又，该晶种层23的材质可与该第一金属层250的材质相同。
如图2F至图2G所示，先剥离移除该阻层24，再移除其下的晶种层23(即该第二钝化层22上的晶种层23)，且该金属部25凸出该第二钝化层22。
于本实施例中，该第一金属层250埋设于该第一与第二钝化层21,22中，而未凸出该第二钝化层22，而该第二金属层251凸出该第二钝化层22。
此外，移除该晶种层23的方式为蚀刻方式，且由于该第二金属层251的材质不同于该晶种层23的材质，所以可利用该第二金属层251作为蚀刻挡层，以蚀刻移除位于该金属部25周围的晶种层23，而不会蚀刻移除该第二金属层251。
又，若接续图2C’及图2C”的制程，将改变该金属部25’,25”的尺寸，即该第一金属层250’,250”与该第二金属层251’,251”的尺寸，如图2G’及图2G”所示。
另外，于其它实施例中，如图2G”所示，当各该电性接触垫201为铝材时，该第一金属层250”也可具有一延伸垫250a与一外接部250b，该延伸垫250a设于各该电性接触垫201上，该外接部250b设于该延伸垫250a上。
如图2H所示，形成导电凸块26于该金属部25上，且该导电凸块26为焊锡球。
此外，该导电凸块26’也可具有设于该第二金属层251上的块体260与设于该块体260上的焊锡材料261，如图2H’所示。
又，所述的电性连接结构至少包含该金属部25与各该电性接触垫201。
另外，于后续制程中，将该基板2应用至封装制程中。若该板体20为中介板，还可于该板体20的第二表面20b上进行线路重布层(Redistribution layer,RDL)制程，即形成一线路重布结构(图略，可参考图1D的线路重布结构17)于该板体20的第二表面20b上，且该线路重布结构电性连接该导电穿孔200。
本实施例的制法中，藉由该第二钝化层22的设计，使该第一金属层250,250’,250”埋设于该第二钝化层22中，而未凸出该第二钝化层22，所以于蚀刻该金属部25周围的晶种层23时，蚀刻液不会向下侵蚀该第一金属层250,250’,250”，因而该第二金属层251,251’,251”下方不会产生底切结构。
图3A至图3H为本发明的基板3的制法的第二实施例的剖面示意图。
如图3A所示，可参照图2A的结构，于该板体20的第一表面20a上仅形成有一钝化层31，且该钝化层31具有多个开口310，以令各该电性接触垫201外露于各该开口310。接着，形成一晶种层23于该钝化层31、该开口310的孔壁与各该电性接触垫201上。
如图3B所示，形成一第一阻层32于该晶种层23上，且该第一阻层32具有多个第一开口区320，以外露部分该晶种层23。
如图3C所示，形成一第一金属层350于该第一开口区320中，且该第一金属层350结合至该晶种层23上。
于本实施例中，该第一金属层350为铜层，且该第一金属层350具有无效部350a(如图的虚线范围)，该无效部350a为特定形成的部分，以于发生底切效应时，可供移除之。
如图3D所示，移除该第一阻层32。
如图3E所示，形成一第二阻层34于该晶种层23与该第一金属层350上，且该第二阻层34具有多个第二开口区340，以令该第一金属层350的部分表面外露于该第二开口区340。
如图3F所示，形成一第二金属层351于该第二开口区340中的第一金属层350上，且该第二金属层351未覆盖于该无效部350a上。
于本实施例中，该第二金属层351由一镍层351a与一金层351b所构成，且该镍层351a结合至该第一金属层350上，而该金层351b结合至该镍层351a上。
如图3G至图3H所示，先移除该第二阻层34，再移除其下的该第一金属层350与该晶种层23(即该钝化层31上的晶种层23)，使相迭的该第一与第二金属层350,351作为金属部35，且各该金属部35电性连接各该电性接触垫201与导电穿孔200。
于本实施例中，移除该晶种层23的方式为蚀刻方式，且由于该第二金属层351的材质不同于该晶种层23的材质，所以可利用该第二金属层351作为蚀刻挡层，以蚀刻移除位于该金属部35周围的晶种层23，而不会蚀刻移除该第二金属层351。
此外，于移除该第二阻层34后，由于该第二金属层351未覆盖于该无效部350a上，使该无效部350a会外露于该第二金属层351的周围，所以于蚀刻该晶种层23时，将一并蚀刻该无效部350a，藉以能避免该第二金属层351下方形成底切结构的情况。具体地，于该第二金属层351各侧中，该无效部350a的宽度w的较佳值为1微米(um)，如图3G所示，且该宽度w的范围可为0.5微米≦2w≦20微米，以作为蚀刻该金属部35以外的铜材的底切内缩量。
之后，形成导电凸块(图略，可参考图2H)于该金属部35上，再将该基板3应用至封装制程中，其中，该电性连接结构至少包含该金属部35与各该电性接触垫201。
本实施例的制法中，藉由先形成较大布设范围的第一金属层350，使该第一金属层350具有无效部350a，再形成较小布设范围的第二金属层351，以于蚀刻该晶种层23时，该无效部350a能消耗蚀刻液，而避免蚀刻液过度蚀刻该第一金属层350，因而能确保该第二金属层351下方不会产生底切结构，所以使该金属部35的完整性符合要求。
图4A至图4F为本发明的基板4的制法的第三实施例的剖面示意图。本实施例为第二实施例的另一应用。
如图4A所示，提供一具有多个电性接触垫401的板体40，且该些电性接触垫401上已形成有凸块底下金属层(Under Bump Metallurgy,UBM)，并选择性形成晶种层23于该板体40与各该电性接触垫401上。于本实施例中，该板体40为硅晶圆。
接着，形成一第一阻层42于该板体40上(即该晶种层23上)，且该第一阻层42覆盖该些电性接触垫401，再对该第一阻层42进行第一次曝光作业，使部分该第一阻层42形成第一曝光区42a。之后，对该第一阻层42进行如烘烤的固化制程。
如图4B所示，形成一第二阻层44于该第一阻层42上。接着，对该第二阻层44进行第二次曝光作业，使部分该第二阻层44形成第二曝光区44a。
如图4C所示，进行一次显影作业，使该第一曝光区42a形成第一开口区420，且该第二曝光区44a形成该第二开口区440。
于本实施例中，该第一开口区420连通该第二开口区440，且该第一开口区420的开口X大于该第二开口区440的开口Y，并使该些电性接触垫401(或其上的晶种层23)外露于该些第一与第二开口区420,440。
此外，于另一方式中，也可使用不同光阻(如该第一阻层42与第二阻层44具不同显影特性)，于形成该第二阻层44之后，再一并对该第一与第二阻层42,44进行一次曝光作业，如图4B’所示，之后于相同曝光时间下，可一次显影形成如图4C所示的该些第一与第二开口区420,440；或者，当如图4B’所示的对该第一与第二阻层42,44进行一次曝光作业之后，若该第一阻层42与第二阻层44具相同显影特性，可进行两次显影作业，以先形成该些第二开口区440，再形成该些第一开口区420。
如图4D所示，形成一第一金属层350于该第一开口区420中，且该第一金属层350结合至该晶种层23上。接着，形成第二金属层351于该第一金属层350上，且该第二金属层351位于该第二开口区440中。
于本实施例中，该第一金属层350为铜层，且该第一金属层350具有无效部350a(如图的虚线范围)。
此外，该第二金属层351未覆盖于该无效部350a上，且该第二金属层351由一镍层351a与一金层351b所构成，且该镍层351a结合至该第一金属层350上，而该金层351b结合至该镍层351a上。
如图4E所示，移除该第一与第二阻层42,44。
如图4F所示，移除该无效部350a与其下的晶种层23，使相迭的该第一与第二金属层350,351作为金属部35。
于本实施例中，移除该晶种层23的方式为蚀刻方式，且由于该第二金属层351的材质不同于该晶种层23的材质，所以可利用该第二金属层351作为蚀刻挡层，以蚀刻移除位于该金属部35周围的晶种层23，而不会蚀刻移除该第二金属层351。
此外，于移除该第二阻层44后，如图4E所示，由于该第二金属层351未覆盖于该无效部350a上，使该无效部350a会外露于该第二金属层351的周围，所以于蚀刻该晶种层23与该无效部350a时，能避免该第二金属层351下方形成底切结构的情况。具体地，于该第二金属层351各侧中，该无效部350a的宽度w的较佳值为1微米(um)，如图4E所示，且该宽度w的范围可为0.5微米≦2w≦20微米，以作为蚀刻该金属部35以外的铜材的底切内缩量。
之后，形成导电凸块(图略，可参考第2H图)于该金属部35上，再将该基板4应用至封装制程中。
本实施例的制法中，藉由该第一开口区420的开口X大于该第二开口区440的开口Y，使该第一金属层350具有无效部350a，以于蚀刻该晶种层23与该无效部350a时，能避免蚀刻液过度蚀刻该第一金属层350，因而能确保该第二金属层351下方不会产生底切结构。
图5A至图5D为本发明的基板的制法的第四实施例的剖面示意图。本实施例为第三实施例的另一应用。
如图5A所示，提供图4A的结构。
如图5B所示，进行第一次显影作业，使该第一曝光区42a形成第一开口区420。
如图5C所示，形成一第二阻层44于该第一阻层42上。接着，对该第二阻层44进行曝光作业，使部分该第二阻层44形成第二曝光区44a。
如图5D所示，进行第二次显影作业，使该第二曝光区44a形成该第二开口区440。后续制程如同图4D至图4F所述的制程，所以不再赘述。
本发明提供一种具电性连接结构的基板2，包括：一板体20,20’,20”、一第一钝化层21、一第二钝化层22、一晶种层23、第一金属层250,250’,250”以及第二金属层251,251’,251”。
所述的板体20,20’,20”为非导体的板材，其具有相对的第一表面20a与第二表面20b、及设于该第一表面20a上的电性接触垫201。
所述的第一钝化层21设于该板体20,20’,20”的第一表面20a上，且该第一钝化层21外露各该电性接触垫201。
所述的第二钝化层22设于该第一钝化层21上，且该第二钝化层22外露各该电性接触垫201。
所述的第一金属层250,250’,250”设于各该电性接触垫201与该第一钝化层21上，并埋设于该第二钝化层22中，而未凸出该第二钝化层22。
所述的第二金属层251,251’,251”设于该第一金属层250,250’,250”上，并凸出该第二钝化层22，且该第一金属层250,250’,250”与第二金属层251,251’,251”构成凸块底下金属层。
所述的晶种层23设于该第一金属层250,250’,250”与各该电性接触垫201之间、及该第一金属层250,250’,250”与该第一钝化层21之间，且该晶种层23的材质为钛、铜或其二者的组合。
于一实施例中，该板体20’,20”中还具有多个连通该第一表面20a与第二表面20b的导电穿孔200，各该电性接触垫201形成于该导电穿孔200的孔端上。
于一实施例中，该板体20”还具有线路部203，各该电性接触垫201形成于该线路部203上，且该第一钝化层21设于该线路部203上。
于一实施例中，该第二钝化层22的厚度t大于该第一钝化层21的厚度h。
于一实施例中，该第一金属层250”具有一延伸垫250a与一外接部250b，该延伸垫250a设于各该电性接触垫201上，且该外接部250b设于该延伸垫250a上。
于一实施例中，该第一金属层250,250’,250”的材质不同于该第二金属层251,251’,251”的材质。
于一实施例中，该第二金属层251,251’,251”的材质不同于该晶种层23的材质。
于一实施例中，该第一金属层250,250’,250”为铜层，且该第二金属层251,251’,251”为镍层251a、金层251b或其二者的组合。
于一实施例中，该基板2还包括设于该第二金属层251,251’,251”上的导电凸块26,26’，且该导电凸块26,26’具有焊锡材料。
于一实施例中，该第二钝化层22未位于各该电性接触垫201的上方。
于一实施例中，该第二钝化层22对应位于各该电性接触垫201的部分表面的上方。
综上所述，本发明的基板及其制法，由于该金属部不会形成底切结构，所以于后续制程中，该电性连接结构不会残留粘着材或其它物质于该金属部上，以于该半导体晶片覆晶结合至各该电性接触垫时，各该电性接触垫与该导电凸块间的结合性良好，因而该半导体晶片与各该电性接触垫间的电性连结良好，进而有效提升半导体封装件的良率。
上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (34)

1.一种具电性连接结构的基板，包括：
板体，其具有多个电性接触垫；
第一钝化层，其设于该板体上且覆盖各该电性接触垫的部分表面；
第二钝化层，其设于该第一钝化层上且外露各该电性接触垫；
第一金属层，其设于各该电性接触垫与第一钝化层上，并埋设于该第二钝化层中，而未凸出该第二钝化层；以及
第二金属层，其设于该第一金属层上，并凸出该第二钝化层。
2.如权利要求1所述的基板，其特征为，该板体为非导体的板材。
3.如权利要求1所述的基板，其特征为，该板体中还具有多个导电穿孔，供该电性接触垫形成于该导电穿孔的孔端上。
4.如权利要求1所述的基板，其特征为，该板体还具有线路部，供各该电性接触垫形成于该线路部上、及该第一钝化层形成于该线路部上。
5.如权利要求1所述的基板，其特征为，该第二钝化层的厚度大于该第一钝化层的厚度。
6.如权利要求1所述的基板，其特征为，该第一金属层与第二金属层构成凸块底下金属层。
7.如权利要求1所述的基板，其特征为，该第一金属层具有一延伸垫与一外接部，该延伸垫设于各该电性接触垫上，且该外接部设于该延伸垫上。
8.如权利要求1所述的基板，其特征为，该第一金属层的材质不同于该第二金属层的材质。
9.如权利要求1所述的基板，其特征为，该第一金属层为铜层。
10.如权利要求1所述的基板，其特征为，该第二金属层为镍层、金层或其二者的组合。
11.如权利要求1所述的基板，其特征为，该基板还包括设于该第一金属层与各该电性接触垫之间的晶种层。
12.如权利要求11所述的基板，其特征为，该第二金属层的材质不同于该晶种层的材质。
13.如权利要求11所述的基板，其特征为，该晶种层的材质为钛、铜或其二者的组合。
14.如权利要求1所述的基板，其特征为，该基板还包括设于该第二金属层上的导电凸块。
15.如权利要求14所述的基板，其特征为，该导电凸块具有焊锡材料。
16.如权利要求1所述的基板，其特征为，该第二钝化层对应位于各该电性接触垫的部分表面的上方。
17.如权利要求1所述的基板，其特征为，该第二钝化层未对应位于各该电性接触垫的上方。
18.一种具电性连接结构的基板的制法，其包括：
提供一板体，该板体具有多个电性接触垫、及设于该板体上且外露各该电性接触垫的第一钝化层；
形成第二钝化层于该第一钝化层上，该第二钝化层并形成有对应外露各该电性接触垫的多个开口；
形成第一金属层于各该开口中的电性接触垫上，以使该第一金属层埋设于该第一与第二钝化层中，且该第一金属层未凸出该第二钝化层；以及
形成第二金属层于该第一金属层上，且使该第二金属层凸出该第二钝化层。
19.如权利要求18所述的基板的制法，其特征为，该第二钝化层的厚度大于该第一钝化层的厚度。
20.如权利要求18所述的基板的制法，其特征为，该制法还包括于形成该第一金属层之前，形成晶种层于该第二钝化层、开口的孔壁与各该电性接触垫上，以于形成该第一金属层后，令部分该晶种层设于该第一金属层与各该电性接触垫之间，且于形成该第二金属层之后，移除该第二钝化层上的晶种层。
21.如权利要求20所述的基板的制法，其特征为，移除该晶种层的方式为蚀刻方式。
22.如权利要求20所述的基板的制法，其特征为，该制法还包括于移除该晶种层后，形成导电凸块于该第二金属层上。
23.如权利要求18所述的基板的制法，其特征为，该开口的径宽大于、等于或小于该电性接触垫的宽度。
24.一种具电性连接结构的基板的制法，包括：
提供一板体，该板体具有多个电性接触垫、及设于该板体上且外露各该电性接触垫的钝化层；
形成第一金属层于各该电性接触垫与部分该钝化层上，且该第一金属层具有无效部；
形成第二金属层于该第一金属层上，且该第二金属层未覆盖于该无效部上；以及
移除该无效部。
25.如权利要求24所述的基板的制法，其特征为，该制法还包括于形成该第一金属层之前，形成晶种层于该钝化层与各该电性接触垫上，以于形成该第一金属层时，令该部分晶种层位于该第一金属层与各该电性接触垫之间、及位于该第一金属层与该钝化层之间，且于移除该无效部时，一并移除该无效部下的晶种层。
26.如权利要求25所述的基板的制法，其特征为，移除该晶种层的方式为蚀刻方式。
27.如权利要求25所述的基板的制法，其特征为，该制法还包括于移除该晶种层后，形成导电凸块于该第二金属层上。
28.一种具电性连接结构的基板的制法，包括：
形成一第一阻层于一具有多个电性接触垫的板体上，再形成一第二阻层于该第一阻层上，其中，该第一阻层形成有多个第一开口区，而该第二阻层上形成有多个连通该第一开口区的第二开口区，且该第一开口区的开口大于该第二开口区的开口，并使该些电性接触垫外露于该些第一与第二开口区；
形成第一金属层于该第一开口区中，且该第一金属层具有无效部；
形成第二金属层于该第一金属层上，且该第二金属层位于该第二开口中而未覆盖该无效部；
移除该第一与第二阻层；以及
移除该无效部。
29.如权利要求28所述的基板的制法，其特征为，形成该第一与第二开口区的制程包括：
于形成该第二阻层前，对该第一阻层进行第一次曝光作业，使部分该第一阻层形成为第一曝光区；
于形成该第二阻层之后，对该第二阻层进行第二次曝光作业，使部分该第二阻层形成为第二曝光区；以及
进行至少一次显影作业，使该第一曝光区形成为该第一开口区，且该第二曝光区形成为该第二开口区。
30.如权利要求28所述的基板的制法，其特征为，形成该第一与第二开口区的制程包括：
于形成该第二阻层之后，对该第一与第二阻层进行至少一次曝光作业，使部分该第一阻层形成为第一曝光区，且部分该第二阻层形成为第二曝光区；以及
进行至少一次显影作业，使该第一曝光区形成为该第一开口区，且该第二曝光区形成为该第二开口区。
31.如权利要求28所述的基板的制法，其特征为，形成该第一与第二开口区的制程包括：
于形成该第二阻层之前，对该第一阻层进行曝光作业，使部分该第一阻层形成为第一曝光区；
进行第一次显影作业，使该第一曝光区形成为该第一开口区；
于形成该第二阻层之后，对该第二阻层进行曝光作业，使部分该第二阻层形成为第二曝光区；以及
进行第二次显影作业，使该第二曝光区形成为该第二开口区。
32.如权利要求28所述的基板的制法，其特征为，该制法还包括于形成该第一阻层之前，形成晶种层于各该电性接触垫上，以于形成该第一金属层时，令该部分晶种层位于该第一金属层与各该电性接触垫之间，且于移除该无效部时，一并移除该无效部下的晶种层。
33.如权利要求32所述的基板的制法，其特征为，移除该晶种层的方式为蚀刻方式。
34.如权利要求32所述的基板的制法，其特征为，该制法还包括于移除该晶种层后，形成导电凸块于该第二金属层上。
CN201410408637.4A 2014-04-16 2014-08-19 具电性连接结构的基板及其制法 Active CN105023906B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
TW103113822 2014-04-16
TW103113822 2014-04-16
TW103125795 2014-07-29
TW103125795A TWI551199B (zh) 2014-04-16 2014-07-29 具電性連接結構之基板及其製法

Publications (2)

Publication Number Publication Date
CN105023906A true CN105023906A (zh) 2015-11-04
CN105023906B CN105023906B (zh) 2018-10-09

Family

ID=54322638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410408637.4A Active CN105023906B (zh) 2014-04-16 2014-08-19 具电性连接结构的基板及其制法

Country Status (3)

Country Link
US (3) US9903024B2 (zh)
CN (1) CN105023906B (zh)
TW (1) TWI551199B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204294A (zh) * 2016-03-18 2017-09-26 联芯科技有限公司 一种倒装焊芯片的制作方法及裸芯片组件
CN108962869A (zh) * 2017-05-23 2018-12-07 矽品精密工业股份有限公司 基板结构及其制法
TWI651819B (zh) * 2016-11-28 2019-02-21 矽品精密工業股份有限公司 基板結構及其製法
CN111293099A (zh) * 2018-12-10 2020-06-16 南茂科技股份有限公司 半导体线路结构及其制作方法
CN111490004A (zh) * 2019-01-28 2020-08-04 中芯长电半导体（江阴）有限公司 重新布线层的制备方法及半导体结构
CN112752994A (zh) * 2019-08-30 2021-05-04 京东方科技集团股份有限公司 背板、背光源、显示装置及背板的制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI551199B (zh) 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法
CN107424973B (zh) * 2016-05-23 2020-01-21 凤凰先驱股份有限公司 封装基板及其制法
US10043740B2 (en) * 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
KR102545168B1 (ko) * 2019-03-26 2023-06-19 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
KR20230042945A (ko) * 2021-09-23 2023-03-30 삼성전기주식회사 인쇄회로기판 제조방법 및 이에 이용되는 레지스트 적층체

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US20080054461A1 (en) * 2006-08-30 2008-03-06 Dennis Lang Reliable wafer-level chip-scale package solder bump structure in a packaged semiconductor device
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
US20110049705A1 (en) * 2009-09-01 2011-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
CN102265716A (zh) * 2008-12-26 2011-11-30 米辑电子股份有限公司 具有功率管理集成电路的芯片封装和相关技术
US20120056318A1 (en) * 2010-09-03 2012-03-08 Masaharu Seto Semiconductor device
US8450203B2 (en) * 2011-07-20 2013-05-28 Chipbond Technology Corporation Bumping process and structure thereof

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223527A (ja) * 1999-01-28 2000-08-11 Mitsubishi Electric Corp 半導体装置
US6346469B1 (en) * 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
US6630736B1 (en) * 2000-07-27 2003-10-07 National Semiconductor Corporation Light barrier for light sensitive semiconductor devices
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
TW531873B (en) * 2001-06-12 2003-05-11 Advanced Interconnect Tech Ltd Barrier cap for under bump metal
US6593220B1 (en) * 2002-01-03 2003-07-15 Taiwan Semiconductor Manufacturing Company Elastomer plating mask sealed wafer level package method
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6740577B2 (en) * 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
TWI242866B (en) * 2003-08-21 2005-11-01 Siliconware Precision Industries Co Ltd Process of forming lead-free bumps on electronic component
TW592013B (en) * 2003-09-09 2004-06-11 Advanced Semiconductor Eng Solder bump structure and the method for forming the same
JP2005116632A (ja) * 2003-10-03 2005-04-28 Rohm Co Ltd 半導体装置の製造方法および半導体装置
TWI229920B (en) * 2004-04-12 2005-03-21 Phoenix Prec Technology Corp Electrical connection structure of embedded chip and method for fabricating the same
JP4327657B2 (ja) * 2004-05-20 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置
US8399989B2 (en) * 2005-07-29 2013-03-19 Megica Corporation Metal pad or metal bump over pad exposed by passivation layer
US20070087544A1 (en) * 2005-10-19 2007-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming improved bump structure
US7932615B2 (en) * 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
KR100772920B1 (ko) * 2006-02-20 2007-11-02 주식회사 네패스 솔더 범프가 형성된 반도체 칩 및 제조 방법
JP2007317979A (ja) * 2006-05-29 2007-12-06 Toshiba Corp 半導体装置の製造方法
US20080014532A1 (en) 2006-07-14 2008-01-17 3M Innovative Properties Company Laminate body, and method for manufacturing thin substrate using the laminate body
TWI419242B (zh) * 2007-02-05 2013-12-11 Chipmos Technologies Inc 具有加強物的凸塊結構及其製造方法
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
US7829450B2 (en) * 2007-11-07 2010-11-09 Infineon Technologies Ag Method of processing a contact pad, method of manufacturing a contact pad, and integrated circuit element
TWI450666B (zh) * 2007-11-22 2014-08-21 Ajinomoto Kk 多層印刷配線板之製造方法及多層印刷配線板
KR100990546B1 (ko) * 2008-12-08 2010-10-29 삼성전기주식회사 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법
TW201023278A (en) * 2008-12-09 2010-06-16 Wan-Ling Yu Method for forming metallic bump on semiconductor component and sealing semiconductor component
US7994045B1 (en) * 2009-09-08 2011-08-09 Amkor Technology, Inc. Bumped chip package fabrication method and structure
US8624391B2 (en) * 2009-10-08 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Chip design with robust corner bumps
US8729405B2 (en) * 2010-03-31 2014-05-20 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8492891B2 (en) * 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
US8901736B2 (en) * 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US8227924B2 (en) * 2010-07-13 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate stand-offs for semiconductor devices
US8298930B2 (en) * 2010-12-03 2012-10-30 International Business Machines Corporation Undercut-repair of barrier layer metallurgy for solder bumps and methods thereof
EP2645829B1 (en) * 2010-12-24 2019-10-09 LG Innotek Co., Ltd. Printed circuit board and method for manufacturing same
US8765531B2 (en) * 2012-08-21 2014-07-01 Infineon Technologies Ag Method for manufacturing a metal pad structure of a die, a method for manufacturing a bond pad of a chip, a die arrangement and a chip arrangement
CN103635035B (zh) * 2012-08-29 2016-11-09 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
US9269678B2 (en) * 2012-10-25 2016-02-23 United Microelectronics Corp. Bond pad structure and method of manufacturing the same
TWI551199B (zh) * 2014-04-16 2016-09-21 矽品精密工業股份有限公司 具電性連接結構之基板及其製法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US20080054461A1 (en) * 2006-08-30 2008-03-06 Dennis Lang Reliable wafer-level chip-scale package solder bump structure in a packaged semiconductor device
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
CN102265716A (zh) * 2008-12-26 2011-11-30 米辑电子股份有限公司 具有功率管理集成电路的芯片封装和相关技术
US20110049705A1 (en) * 2009-09-01 2011-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US20120056318A1 (en) * 2010-09-03 2012-03-08 Masaharu Seto Semiconductor device
US8450203B2 (en) * 2011-07-20 2013-05-28 Chipbond Technology Corporation Bumping process and structure thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204294A (zh) * 2016-03-18 2017-09-26 联芯科技有限公司 一种倒装焊芯片的制作方法及裸芯片组件
TWI651819B (zh) * 2016-11-28 2019-02-21 矽品精密工業股份有限公司 基板結構及其製法
CN108962869A (zh) * 2017-05-23 2018-12-07 矽品精密工业股份有限公司 基板结构及其制法
CN108962869B (zh) * 2017-05-23 2022-07-05 矽品精密工业股份有限公司 基板结构及其制法
CN111293099A (zh) * 2018-12-10 2020-06-16 南茂科技股份有限公司 半导体线路结构及其制作方法
CN111293099B (zh) * 2018-12-10 2021-10-22 南茂科技股份有限公司 半导体线路结构及其制作方法
CN111490004A (zh) * 2019-01-28 2020-08-04 中芯长电半导体（江阴）有限公司 重新布线层的制备方法及半导体结构
CN112752994A (zh) * 2019-08-30 2021-05-04 京东方科技集团股份有限公司 背板、背光源、显示装置及背板的制造方法
CN112752994B (zh) * 2019-08-30 2022-08-02 京东方科技集团股份有限公司 背板、背光源、显示装置及背板的制造方法

Also Published As

Publication number Publication date
US20150303139A1 (en) 2015-10-22
US9903024B2 (en) 2018-02-27
TWI551199B (zh) 2016-09-21
US20200370184A1 (en) 2020-11-26
US20180135185A1 (en) 2018-05-17
TW201542049A (zh) 2015-11-01
US10774427B2 (en) 2020-09-15
CN105023906B (zh) 2018-10-09
US11913121B2 (en) 2024-02-27

Similar Documents

Publication Publication Date Title
CN105023906A (zh) 具电性连接结构的基板及其制法
CN106328627B (zh) 堆叠的半导体器件及其形成方法
CN1332431C (zh) 半导体器件的制造方法
CN102157473B (zh) 半导体装置及其制造方法
CN102637608B (zh) 半导体器件和形成用于3d fo‑wlcsp的垂直互连结构的方法
TWI402939B (zh) 包含一矽貫通電極之積體電路結構及形成該積體電路結構之方法
CN102332435B (zh) 电子元件及其制作方法
CN110137151A (zh) 半导体器件和制造方法
CN103050476B (zh) 形成用于导电互连结构的保护和支撑结构的器件和方法
CN102969305B (zh) 用于半导体结构的管芯对管芯间隙控制及其方法
US20070045779A1 (en) Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
CN104347528B (zh) 半导体封装件及其制法
CN106206511A (zh) 器件、封装结构及其形成方法
CN108666214A (zh) 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
CN101521187A (zh) 具有顶部及底部侧电连接的晶片级集成电路封装
CN107068645A (zh) 半导体器件及制造方法
CN101859752A (zh) 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法
JP2007036060A (ja) 半導体装置及びその製造方法
JP2009033153A (ja) 半導体素子パッケージ用の相互接続構造およびその方法
CN105470235A (zh) 中介板及其制法
TW202008539A (zh) 構裝結構、其接合方法及用於其的線路板
JP2024001301A (ja) 半導体パッケージングのための構造及び方法
CN105633053A (zh) 基板结构及其制法
CN101256994B (zh) 半导体器件及其制造方法
CN106409813A (zh) 多元件封装体及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant