CN106328627B - 堆叠的半导体器件及其形成方法 - Google Patents

堆叠的半导体器件及其形成方法 Download PDF

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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

提供了堆叠的半导体器件及其形成方法。在管芯上形成接触焊盘。钝化层毯式沉积在接触焊盘上方。随后地，图案化钝化层以形成第一开口，第一开口暴露出接触焊盘。缓冲层毯式沉积在钝化层和接触焊盘上方。随后地，图案化缓冲层以形成第二开口，第二开口暴露出第一组接触焊盘。第一导电支柱形成在第二开口中。导电线和第一导电支柱同时形成在缓冲层上方，导电线的端终终止于第一导电支柱。外部连接件结构形成在第一导电支柱和导电线上方，第一导电支柱将接触焊盘电连接至外部连接件结构。本发明实施例涉及堆叠的半导体器件及其形成方法。

Description

堆叠的半导体器件及其形成方法
技术领域
本发明实施例涉及堆叠的半导体器件及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体工业已经经历了快速的发展。在很大程度上，集成度的这种提高源自于最小部件尺寸的不断减小(例如，将半导体工艺节点减小至亚20nm节点)，这样允许更多的组件集成在给定区域内。随着对微型化、更高速度、更大带宽以及更低功耗和延迟的要求提高，也产生了对于半导体管芯的更小和更具创造性的封装技术的需要。
随着半导体技术的进一步发展，已经出现了堆叠的半导体器件(例如，3D集成电路(3DIC))，以作为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠的半导体器件中，晶圆/芯片使用诸如通孔(TV)的贯穿连接间堆叠在彼此的顶部上和互连。例如，3DIC的一些优势包括：显示较小的覆盖区，通过减小信号互连件的长度来减少功耗，以及如果在装配之前分别地测试单独的管芯，提高产量和生产成本。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：焊盘，具有：位于其上的接触焊盘；和布线结构，位于所述接触焊盘上方，所述布线结构包括：钝化层，位于所述接触焊盘上方；缓冲层，位于所述接触焊盘和所述钝化层上方；第一导电支柱，位于第一组接触焊盘的上方，所述第一导电支柱具有第一部分和第二部分，所述第一部分延伸穿过所述钝化层和所述缓冲层，所述第一部分与所述第一组接触焊盘接触，所述第二部分在所述缓冲层上方延伸；和导电线，位于所述缓冲层上方，所述导电线连接配对的所述第一导电支柱；以及外部连接件结构，位于所述布线结构上方，所述布线结构将所述接触焊盘电连接至所述外部连接件结构。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：管芯，由模制结构密封，所述管芯具有：位于其上的接触焊盘；以及布线结构，位于所述接触焊盘上方，所述模制结构沿着所述布线结构的侧壁延伸，所述布线结构包括：钝化层，位于所述接触焊盘上方，所述钝化层具有暴露出第一组接触焊盘的和第二组接触焊盘的第一开口，所述第一组接触焊盘不同于所述第二组接触焊盘；缓冲层，位于所述接触焊盘和所述钝化层上方，所述缓冲层具有暴露出所述第二组接触焊盘的第二开口；第一导电支柱，接触所述第一组接触焊盘，所述第一导电支柱具有第一部分和第二部分，所述第一部分设置在所述第一开口中和所述第二部分在所述钝化层的最高表面之上延伸，其中，每个所述第一导电支柱与所述布线结构的其他导电元件分隔开；第二导电支柱，接触所述第二组接触焊盘，所述第二导电支柱具有第三部分和第四部分，所述第三部分设置在所述第二开口中，以及所述第四部分在所述缓冲层的最高表面之上延伸；以及导电线，位于所述缓冲层上方，所述导电线的端终终止于所述第二导电支柱；以及外部连接件结构，位于所述布线结构上方，所述布线结构将所述接触焊盘电连接至所述外部连接件结构。
根据本发明的又一些实施例，还提供了一种方法，包括：在管芯上形成接触焊盘；在所述接触焊盘上方毯式沉积钝化层；图案化所述钝化层以形成第一开口，所述第一开口暴露出所述接触焊盘；在所述钝化层和所述接触焊盘上方毯式沉积缓冲层；图案化所述缓冲层以形成第二开口，所述第二开口暴露出第一组接触焊盘；在所述第二开口中形成第一导电支柱，所述第一导电支柱的最高表面位于所述缓冲层的最高表面之上；在形成所述第一导电支柱的同时，在所述缓冲层上方形成导电线，所述导电线的端终终止于所述第一导电支柱；以及在所述第一导电支柱和所述导电线上方形成外部连接件结构，所述第一导电支柱将所述接触焊盘电连接至所述外部连接件结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1A至图5B是根据一些实施例的在半导体管芯的制造期间的各个处理步骤的顶视图和截面图。
图6A至图10B是根据一些实施例的在半导体管芯的制造期间的各个处理步骤的顶视图和截面图。
图11A至图15B是根据一些实施例的在半导体管芯的制造期间的各个处理步骤的顶视图和截面图。
图16是根据一些实施例示出的形成半导体管芯的方法的流程图。
图17至图21是根据一些实施例的在堆叠的半导体器件的制造期间的各个处理步骤的截面图。
图22是根据一些实施例示出的形成堆叠的半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
将通过在特定上下文中的实施例来描述实施例，即诸如叠层封装(PoP)器件、封装件上芯片(CoP)器件等的堆叠器件。示出了形成堆叠器件的各个中间阶段。讨论实施例的一些变型。
图1A至图5B是根据一些实施例的在半导体管芯100的制造期间的各个处理步骤的顶视图和截面图，其中，“A”图表示顶视图以及“B”图表示沿相应的“A”图的B-B'线的截面图。
首先转向图1A和图1B，示出了半导体管芯100。在示出的实施例中，半导体管芯100包括处理过的晶圆101的部分以及形成在处理过的晶圆101和接触焊盘103上方的钝化层105，其中，处理过的晶圆101的部分具有形成在其上的接触焊盘103。图案化钝化层105以在钝化层105中形成开口107并且暴露出接触焊盘103的部分。
在一些实施例中，处理过的晶圆101包括衬底和衬底上的各个有源器件和无源器件，以及衬底上方的各个金属化层，由于这些器件对于理解以下描述的各个实施例来说是非必要的，所以图1A和图1B中没有明确示出这些器件。衬底可以由硅形成，但是其还可以由其他III族、IV族和/或V族元素形成，诸如，硅、锗、镓、砷以及它们的组合。衬底也可以是绝缘体上硅(SOI)的形式。SOI衬底可包括形成在绝缘层(诸如掩埋氧化物等)上方的半导体材料层(诸如硅、锗等)，其中，绝缘层形成在硅衬底上。另外，可以使用的其他衬底，包括多层衬底、梯度衬底、混合定向衬底、它们的任意组合等。
在一些实施例中，各种有源器件和无源器件可以包括诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等的各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件。
金属化层可以包括形成在衬底上方的层间电介质(ILD)/金属间介电层(IMD)。例如，可以通过诸如，旋涂、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)等的本领域内已知的任何合适的方法由诸如，磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物、它们的组合等的低K介电材料形成ILD/IMD。
在一些实施例中，例如，可以使用镶嵌工艺、双镶嵌工艺等在ILD/IMD中形成互连结构。可以使用光刻技术图案化ILD/IMD以形成沟槽和通孔。通过使用各个沉积和镀方法等在ILD/IMD中的沟槽和通孔中沉积合适的导电材料来形成互连结构。另外，互连结构可以包括一个或多个阻挡/粘合层以保护ILD/IMD免于被扩散和金属中毒。一个或多个阻挡/粘合层可以包括钛、氮化钛、钽、氮化钽或其他可选材料。可以使用物理汽相沉积(PVD)、原子层沉积(ALD)、溅射等形成阻挡层。互连结构的导电材料可以包括铜、铜合金、银、金、钨、钽、铝等。在实施例中，用于形成互连结构的步骤可以包括：毯式形成一个或多个阻挡/粘合层；沉积导电材料的薄晶种层；以及例如通过镀使ILD/IMD中的沟槽和通孔填充有导电材料。然后，实施化学机械抛光(CMP)以去除互连结构的多余部分。在一些实施例中，互连结构可以在形成在衬底上的各个无源器件和有源器件之间提供电连接。
在一些实施例中，处理过的晶圆101可以是逻辑晶圆、存储晶圆、传感器晶圆、模拟晶圆等。可以使用互补金属氧化物半导体(CMOS)工艺、微机电系统(MEMS)工艺、纳米机电系统(NEMS)工艺等或它们的组合形成处理过的晶圆101。如以下更详细地描述，将切割处理过的晶圆101以形成单独的管芯(诸如半导体管芯100)，其随后将被封装以形成堆叠的半导体器件。
进一步参照图1A和图1B，接触焊盘103形成在金属化层上方的处理过的晶圆101上。接触焊盘103将处理过的晶圆101电连接至如以下更详细地描述的外部电路。接触焊盘103可以包括诸如铜、钨、铝、银、金等或它们的组合的导电材料，并且可以通过电化学镀工艺、化学镀工艺、ALD、PVD等或它们的组合形成。在一些实施例中，接触焊盘103可以进一步包括薄晶种层(未示出)，其中，接触焊盘103的导电材料沉积在薄晶种层上方。晶种层可以包括铜、钛、镍、金、锰等或它们的组合，并且可以通过ALD、PVD、溅射等或它们的组合来形成。
在示出的实施例中，诸如铝的接触焊盘103的导电材料沉积在处理过的晶圆101上方并且被图案化以形成如图1A和图1B中示出的接触焊盘103。可以使用光刻技术图案化接触焊盘103。通常，光刻技术涉及沉积光刻胶材料，随后，对该光刻胶材料进行照射(曝光)以及显影，以去除部分光刻胶材料。剩余的光刻胶材料保护诸如接触焊盘103的导电材料的下面的材料免受诸如蚀刻的后续处理步骤的影响。将诸如反应离子蚀刻(RIE)或其他干蚀刻、各向同性或各向异性湿蚀刻的合适的蚀刻工艺或任何其他合适的蚀刻工艺或图案化工艺应用于接触焊盘103的导电材料以去除导电材料的暴露部分并且形成接触焊盘103。在一些实施例中，可以使用含有80％磷酸、5％硝酸、5％乙酸和10％去离子(DI)水的混合物蚀刻诸如铝的导电材料的暴露部分。在一些实施例中，接触焊盘103具有在约37μm和约110μm之间的宽度W1，诸如约54μm。
在一些实施例中，钝化层105形成在处理过的晶圆101和接触焊盘103上方。在一些实施例中，钝化层105可以包括介电材料(诸如氮化硅、碳化硅、氧化硅、氮氧化硅)、低k电介质(诸如碳掺杂的氧化物)，极低k电介质(诸如多孔碳掺杂的二氧化硅)等或它们的组合，并且可以使用CVD、PVD、ALD等或它们的组合来形成。
进一步参照图1A和图1B，开口107形成在钝化层105中以暴露出接触焊盘103的部分。在一些实施例中，可以使用合适的光刻和蚀刻方法图案化钝化层105。在一些实施例中，在钝化层105上方形成光刻胶材料(未示出)。随后，对光刻胶材料进行照射(曝光)以及显影，以去除部分光刻胶材料。随后，例如，使用合适的蚀刻工艺去除钝化层105的暴露部分以形成开口107。在一些实施例中，例如，使用氢氟酸缓冲液(HF)蚀刻由氧化硅形成的钝化层105。在其他实施例中，例如，使用热磷酸(H3PO4)蚀刻由氮化硅形成的钝化层105。在示出的实施例中，开口107的顶视图形状为圆形。但是，在其他实施例中，开口107的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口107具有在约33μm和约106μm之间的宽度W2，诸如约50μm。在一些实施例中，接触焊盘103的宽度W1大于开口107的宽度W2。
参照图2A和图2B，缓冲层201形成在钝化层105和接触焊盘103上方。在一些实施例中，缓冲层201可以包括诸如可光图案化聚合物的介电材料，可光图案化聚合物包括但不限制于聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等或它们的组合。在一些实施例中，例如，可以使用CVD、旋涂方法等形成缓冲层201。在一些实施例中，缓冲层201可以具有介于约3μm和约10μm之间的厚度T1。
在一些实施例中，图案化缓冲层201以形成开口203和暴露出接触焊盘103。在一些实施例中，可以使用合适的光刻技术以将缓冲层201暴露于光来形成开口203。在曝光之后，显影和/或固化缓冲层201。如以下更详细地描述，布线层形成在开口203中和缓冲层201上方。在一些实施例中，布线层包括形成在开口203中的第一导电支柱和第二导电支柱(诸如图4A和图4B中示出的第一导电支柱401和第二导电支柱403)以及形成在缓冲层201上方并且互连配对的第二导电支柱的导电线(诸如图4A和图4B中示出的导电线405)。在示出的实施例中，开口203的顶视图形状为圆形。但是，在其他实施例中，开口203的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口203具有介于约13μm和约86μm之间的宽度W3，诸如约30μm。在一些实施例中，开口107的宽度W2大于开口203的宽度W3。
参照图3A和图3B，晶种层301毯式沉积在缓冲层201和开口203上方。晶种层301可以包括以下材料的一层或多层：铜、钛、镍、金、锰等或它们的组合，并且可以通过ALD、PVD、溅射等或它们的组合来形成。在一些实施例中，晶种层301包括形成在钛层上方的铜层。
进一步参照图3A和图3B，在晶种层301上方形成图案化的掩模303。在一些实施例中，图案化的掩模303包括光刻胶材料或任何可光图案化材料。在一些实施例中，沉积、照射(曝光)和显影图案化的掩模303的材料以去除材料的部分并且形成开口305、307和309，由此形成图案化的掩模303。在示出的实施例中，开口305和307暴露出形成在开口203中的接触焊盘103上方的晶种层301的部分，并且开口309暴露出形成在缓冲层201上方的晶种层301的部分。如以下更详细的讨论，第一导电支柱(诸如图4A和图4B中示出的第一导电支柱401)和第二导电支柱(诸如图4A和图4B中示出的第二导电支柱403)将分别形成在开口305和307中，以提供至接触焊盘103的电连接。此外，导电线(诸如图4A和图4B中示出的导电线405)将形成在开口309中以电互连配对的第二接触支柱。在示出的实施例中，开口305和307的顶视图形状为圆形。但是，在其他实施例中，开口305和307的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口305和307具有介于约33μm和约106μm之间(诸如约50μm)的宽度W4，并且开口309具有介于约15μm和约60μm之间(诸如约15μm)的宽度W5。
参照图4A和图4B，第一导电支柱401形成在由开口305和开口203形成的组合的开口中(见图3A和图3B)，第二导电支柱403形成在由开口307和203形成的组合的开口中(见图3A和图3B)，以及导电线405形成在开口309中(见图3A和图3B)。在一些实施例中，使用电化学镀工艺、化学镀工艺、ALD、PVD等或它们的组合使开口203、305、307和309填充有诸如铜、钨、铝、银、金等或它们的组合的导电材料。相应地，第一导电支柱401和第二导电支柱403具有开口305和307的宽度W4，以及导电线405具有开口309的宽度W5。在示出的实施例中，第一导电支柱401不直接地耦合至其他导电支柱或导电线405，并且第二导电支柱403的对通过导电线405直接耦合。在一些实施例中，如图4A和图4B所示，导电线405与诸如第一导电支柱401和第二导电支柱403的两个相邻的导电支柱分别地分隔开第一距离D1和第二距离D2。在示出的实施例中，第二距离D2大于第一距离D1。在其他实施例中，第二距离D2可以小于或等于第一距离D1。在一些实施例中，第一距离D1介于约15μm和约50μm之间，并且第二距离D2介于约15μm和约50μm之间。
进一步参照图4A和图4B，在形成第一导电支柱401、第二导电支柱403和导电线405之后，去除图案化的掩模303。在一些实施例中，使用，例如，灰化工艺和之后通过湿清洗工艺去除包括光刻胶材料的图案化的掩模303。随后，使用，例如，合适的蚀刻工艺去除晶种层301的暴露部分。在其中晶种层301包括形成在钛层上方的铜层的实施例中，可以使用，例如，FeCl3、HCl和H2O的混合物(用于蚀刻铜)以及H2O2、HF和H2O的混合物(用于蚀刻钛)来蚀刻晶种层301。
参照图5A和图5B，保护层501形成在第一导电支柱401、第二导电支柱403和导电线405上方和周围。在一些实施例中，保护层501可以包括诸如聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)等或它们的组合的介电材料，并且可以使用旋涂方法等来形成。在接下来的描述中，钝化层105、缓冲层201、保护层501、晶种层301、第一导电支柱401、第二导电支柱403和导电线405可以共同地称为布线结构503。在一些实施例中，通过锯切、激光烧蚀方法等，可以将处理过的晶圆101切割成单独的半导体管芯(诸如半导体管芯100)。随后，为了进一步处理，可以测试每个管芯以识别已知良好管芯(KGD)。
如上所述，缓冲层201插入在钝化层105与第一导电支柱401、第二导电支柱403和导电线405之间。使用缓冲层201可以有利地允许减少或消除在钝化层105和下方的层中形成裂痕，例如，裂痕的形成可能由钝化层105与第一导电支柱401、第二导电支柱403和导电线405之间的热膨胀系数(CTE)的失配造成。
进一步参照图5A和图5B，在一些实施例中，与第二导电支柱403接触的接触焊盘103可以与半导体管芯100的各个有源器件和无源器件电去耦合，并且也可以称为浮置接触焊盘。相应地，在这样的实施例中，第二导电支柱403和导电线405不直接耦合至半导体管芯100的各个有源器件和无源器件。如以下更详细地描述，在一些实施例中，在将处理过的晶圆101切割成单独的半导体管芯(诸如半导体管芯100)之后，一个或多个重分布层(RDL)可以形成在布线结构503上方。在一些实施例中，例如，通过将耦合至半导体芯片100的各个有源器件和无源器件的接触焊盘103互连至第二导电支柱403，RDL可以将第二导电支柱403、相应的接触焊盘103和导电线405电连接至半导体管芯100的各个有源器件和无源器件。在其他实施例中，RDL可能不将第二导电支柱403、相应的接触焊盘103和导电线405耦合至半导体管芯100的各个有源器件和无源器件。在这样的实施例中，第二导电支柱403和导电线405可用作用于将一个或多个外部器件耦合至半导体管芯100的重分布线。例如，来自第一外部器件的信号可以通过RDL传输至一对第二导电支柱403的第一支柱，然后通过相应的导电线405传输至该对第二导电支柱403的第二支柱，然后再次贯穿RDL以到达第二外部器件或第一外部器件的另一RDL，在该工艺中绕过半导体管芯100的各个有源器件和无源器件。通过在形成一个或多个RDL之前，在半导体管芯100上形成布线结构503，可能有利地简化RDL的结构。在一些实施例中，可以减少一个或多个RDL的数量，这转而可以减小由于一个或多个RDL的消除的层导致的寄生。
图6A至图10B是根据一些实施例的在半导体管芯600的制造期间的各个处理步骤的顶视图和截面图，其中，“A”图表示顶视图以及“B”图表示沿相应的“A”图的B-B'线的截面图。如以上关于图1A至图5B所述，缓冲层201完全地覆盖钝化层105。在以下描述的实施例中，缓冲层701部分地覆盖钝化层605(见，例如，图7A和图7B)。
首先转向图6A和图6B，示出了半导体管芯600。在示出的实施例中，半导体管芯600包括处理过的晶圆601的部分以及形成在处理过的晶圆601和接触焊盘603上方的钝化层605，其中，处理过的晶圆601的部分具有形成在其上的接触焊盘603。图案化钝化层605以在钝化层605中形成开口607并且暴露出接触焊盘603的部分。在一些实施例中，可以分别使用与以上关于图1A和图1B的所讨论的处理过的晶圆101、接触焊盘103和钝化层105相似的材料和方法来形成处理过的晶圆601、接触焊盘603和钝化层605，并且描述在此不再赘述。在一些实施例中，可以使用与以上关于图1A和图1B的所讨论的形成钝化层105中的开口107的相似的方法来形成钝化层605中的开口607，并且描述在此处不再赘述。在一些实施例中，接触焊盘603具有介于约37μm和约110μm之间的宽度W1，诸如约54μm。在一些实施例中，开口607具有在约33μm和约106μm之间的宽度W2，诸如约50μm。在一些实施例中，接触焊盘603的宽度W1大于开口607的宽度W2。
参照图7A和图7B，缓冲层701形成在钝化层605和接触焊盘603上方。在一些实施例中，可以使用与缓冲层201相似的材料和方法(见，例如，图2A和图2B)来形成缓冲层701，并且描述在此不再赘述。在一些实施例中，缓冲层701的厚度等于介于约3μm和约10μm之间的厚度T1。
在一些实施例中，图案化缓冲层701以形成开口703和暴露出接触焊盘603。此外，缓冲层701的图案化工艺暴露出钝化层605的部分，以使缓冲层701的所期望的图案形成在钝化层605和接触焊盘603上方。在示出的实施例中，开口703的顶视图形状为圆形。但是，在其他实施例中，开口703的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口703具有在约13μm和约86μm之间的宽度W3，诸如约30μm。在一些实施例中，开口607的宽度W2大于开口703的宽度W3。
如以下更详细地描述，布线层形成在开口703中和缓冲层701上方。在一些实施例中，布线层包括形成在开口703中的第一导电支柱和第二导电支柱(诸如图9A和图9B中示出的第一导电支柱901和第二导电支柱903)以及形成在缓冲层701上方和互连配对的第二导电支柱的导电线(诸如图9A和图9B中示出的导电线905)。在示出的实施例中，缓冲层701的从顶部观察的图案包括封闭开口703的环状结构705和使一些配对的环状结构705互连的矩形结构707。在一些实施例中，从顶部观察，第一接触支柱和第二接触支柱可以具有与环状结构705相似的圆形形状，并且导电线可以具有与矩形结构707相似的矩形形状(见，例如，图9A)。
参照图8A和图8B，晶种层801毯式沉积在缓冲层701上方，钝化层605上方和开口703中。在一些实施例中，可以使用与晶种层301相似的材料和方法(见，例如，图3A和图3B)来形成晶种层801，并且描述在此不再赘述。
进一步参照图8A和图8B，在晶种层801上方形成图案化的掩模803。在一些实施例中，可以使用与图案化的掩模303相似的材料和方法(见，例如，图3A和图3B)来形成图案化的掩模803，并且描述在此不再赘述。在一些实施例中，图案化的掩模803具有形成在其中的开口805，807和809。在示出的实施例中，开口805和807暴露出形成在开口703中的接触焊盘603上方的晶种层801的部分，并且开口809暴露出形成在缓冲层701上方的晶种层801的部分。如以下更详细的讨论，第一导电支柱(诸如图9A和图9B中示出的第一导电支柱901)和第二导电支柱(诸如图9A和图9B中示出的第二导电支柱903)将分别形成在开口805和807中，以提供至接触焊盘603的电连接。此外，导电线(诸如图9A和图9B中示出的导电线905)将形成在开口809中以电互连配对的第二导电支柱。在示出的实施例中，开口805和807的顶视图形状为圆形。但是，在其他实施例中，开口805和807的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口805和807具有介于约33μm和约106μm之间(诸如约50μm)的宽度W4，并且开口809具有介于约15μm和约60μm之间(诸如约15μm)的宽度W5。
参照图9A和图9B，第一导电支柱901形成在由开口805和开口703形成的组合的开口中，第二导电支柱903形成在由开口807和703形成的组合的开口中，以及导电线905形成在开口809中(见图8A和图8B)。在一些实施例中，可以使用与第一导电支柱401、第二导电支柱403和导电线405相似的材料和方法(见，例如，图4A和图4B)来形成第一导电支柱901、第二导电支柱903和导电线905，并且描述在此不再赘述。相应地，第一导电支柱901和第二导电支柱903具有开口805和807的宽度W4，以及导电线905具有开口809的宽度W5。在一些实施例中，如图9A和图9B所示，导电线905与诸如第一导电支柱901和第二导电支柱903的两个相邻的导电支柱分别地分隔开第一距离D1和第二距离D2。在示出的实施例中，第二距离D2大于第一距离D1。在其他实施例中，第二距离D2可以小于或等于第一距离D1。在一些实施例中，第一距离D1介于约15μm和约50μm之间，并且第二距离D2介于约15μm和约50μm之间。
进一步参照图9A和图9B，在形成第一导电支柱901、第二导电支柱903和导电线905之后，去除图案化的掩模803。在一些实施例中，例如，使用灰化工艺和之后通过湿清洗工艺去除包括光刻胶材料的图案化的掩模803。随后，使用与晶种层301相似的方法(见，例如，图4A和图4B)去除晶种层801的暴露部分，并且描述在此不再赘述。
图9A示出了包括第一导电支柱901、第二导电支柱903和导电线905的布线层的顶视图图案与缓冲层701的顶视图图案相似，缓冲层701的顶视图图案的元件的尺寸大于布线层的顶视图图案的相似元件的尺寸。在一些实施例中，可以使用具有尺寸相同的部件的掩模，图案化缓冲层701和图案化的掩模803。但是，由于工艺变化，取决于缓冲层701和图案化掩模803的材料属性和使用的图案化方法，在被转移至缓冲层701之后，掩模的相同部件和图案化掩模803可能具有不同的尺寸。在示出的实施例中，环状结构705的外直径大于第一导电支柱901和第二导电支柱903的宽度W4，并且矩形结构707的宽度大于导电线905的宽度W5。在一些实施例中，第一导电支柱901和第二导电支柱903的侧壁与环状结构705的相应的外侧壁分隔开第三距离D3，第三距离D3介于约3μm和约7μm之间，诸如约5μm，并且导电线905的侧壁与矩形结构707的相应的侧壁分隔开第三距离D3。但是，在其他实施例中，取决于图案化材料的属性和使用的图案化方法，第三距离D3可以变化。相应地，环状结构705的外直径等于W4+2D3，并且矩形结构707的宽度等于W5+2D3。
进一步参照图9A和图9B，由于工艺变化，在图案化的掩模803中分辨(resolved)的一些部件可能不会在缓冲层701中分辨。在一些实施例中，如果在缓冲层701中将要图案化的部件小于临界尺寸，这样的部件将不会被图案化工艺分辨。在一些实施例中，缓冲层701的临界尺寸为约10μm，并且图案化的掩模803的临界尺寸为约8μm。但是，在其他实施例中，取决于图案化材料的属性和使用的图案化方法，临界尺寸可以变化。在示出的实施例中，第一距离D1小于缓冲层701的临界尺寸并且第二距离D2大于缓冲层701的临界尺寸。相应地，对应于第一导电支柱901和导电线905的由第一距离D1分隔开的环状结构705和矩形结构707不被分辨并且形成单一的连续结构。此外，对应于第二导电支柱903和导电线905的由第二距离D2分隔开的环状结构705和矩形结构707被分辨并且形成两个分离的结构。此外，如图9A和图9B所示，由于图案化掩模803的临界尺寸小于缓冲层701的临界尺寸，开口805、807、809和相应的第一导电支柱901、第二导电支柱903和导电线905被完全地分辨。
参照图10A和图10B，保护层1001形成在第一导电支柱901、第二导电支柱903和导电线905上方和周围。在一些实施例中，可以使用与保护层501相似的材料和方法(见，例如，图5A和图5B)来形成保护层1001，并且描述在此不再赘述。在接下来的描述中，钝化层605、缓冲层701、保护层1001、晶种层801、第一导电支柱901、第二导电支柱903和导电线905可以共同地称为布线结构1003。在一些实施例中，通过锯切、激光烧蚀方法等，可以将处理过的晶圆601切割成单独的半导体管芯(诸如半导体管芯600)。随后，为了进一步处理，可以测试每个管芯以识别已知良好管芯(KGD)。
如上所述，缓冲层701插入在钝化层605与第一导电支柱901、第二导电支柱903和导电线905之间。使用缓冲层701可以有利地允许减少或消除在钝化层605和下方的层中形成裂痕，例如，裂痕的形成可能由钝化层605与第一导电支柱901、第二导电支柱903和导电线905之间的热膨胀系数(CTE)的失配造成。
进一步参照图10A和图10B，在一些实施例中，与第二导电支柱903接触的接触焊盘603可以与半导体管芯600的各个有源器件和无源器件电去耦合，并且也可以称为浮置接触焊盘。相应地，在这样的实施例中，第二导电支柱903和导电线905不直接耦合至半导体管芯600的各个有源器件和无源器件。如以下更详细地描述，在一些实施例中，在将处理过的晶圆601切割成单独的半导体管芯(诸如半导体管芯600)之后，一个或多个重分布层(RDL)可以形成在布线结构1003上方。在一些实施例中，例如，通过将耦合至半导体芯片600的各个有源器件和无源器件的接触焊盘603互连至第二导电支柱903，RDL可以将第二导电支柱903、相应的接触焊盘603和导电线905电连接至半导体管芯600的各个有源器件和无源器件。在其他实施例中，RDL可能不将第二导电支柱903、相应的接触焊盘603和导电线905耦合至半导体管芯600的各个有源器件和无源器件。在这样的实施例中，第二导电支柱903和导电线905可用作用于将一个或多个外部器件耦合至半导体管芯600的重分布线。例如，来自第一外部器件的信号可以通过RDL传输至一对第二导电支柱903的第一支柱，然后通过相应的导电线905传输至该对第二导电支柱903的第二支柱，然后再次贯穿RDL以到达第二外部器件或第一外部器件的另一RDL，在该工艺中，绕过半导体管芯600的各个有源器件和无源器件。通过在形成一个或多个RDL之前，在半导体管芯600上形成布线结构1003，可能有利地简化RDL的结构。在一些实施例中，可以减少一个或多个RDL的数量，这转而可以减小由于一个或多个RDL的消除的层导致的寄生。
图11A至图15B是根据一些实施例的在半导体管芯1100的制造期间的各个处理步骤的顶视图和截面图，其中，“A”图表示顶视图以及“B”图表示沿相应的“A”图的B-B'线的截面图。在以下所述的实施例中，缓冲层1201的图案(见，例如，图12A和图12B)不同于缓冲层701的图案(见，例如，图7A和图7B)。具体地，通过从缓冲层701的图案去除对应于第一导电支柱901的环形结构705，可以从缓冲层701的图案获得缓冲层1201的图案。由于裂痕趋于显著地形成在导电线905下方，所以通过从缓冲层701去除对应于第一导电支柱901的环形结构705，半导体管芯1100的所期望的特性不会受到不利地影响。
首先转向图11A和图11B，示出了半导体管芯1100。在示出的实施例中，半导体管芯1100包括处理过的晶圆1101的部分以及形成在处理过的晶圆1101和接触焊盘1103上方的钝化层1105，其中，处理过的晶圆101的部分具有形成在其上的接触焊盘1103。图案化钝化层1105以在钝化层1105中形成开口1107并且暴露出接触焊盘1103的部分。在一些实施例中，可以分别使用与以上关于图1A和图1B的所讨论的处理过的晶圆101、接触焊盘103和钝化层105相似的材料和方法来形成处理过的晶圆1101、接触焊盘1103和钝化层1105，并且描述在此不再赘述。在一些实施例中，可以使用与以上关于图1A和图1B的所讨论的形成钝化层105中的开口107的相似的方法来形成钝化层1105中的开口1107，并且描述在此处不再赘述。在一些实施例中，接触焊盘1103具有介于约37μm和约110μm之间的宽度W1，诸如约54μm。在一些实施例中，开口1107具有在约33μm和约106μm之间的宽度W2，诸如约50μm。在一些实施例中，接触焊盘1103的宽度W1大于开口1107的宽度W2。
参照图12A和图12B，缓冲层1201形成在钝化层1105和接触焊盘1103上方。在一些实施例中，可以使用与缓冲层201相似的材料和方法(见，例如，图2A和图2B)来形成和图案化缓冲层1201，并且描述在此不再赘述。在一些实施例中，缓冲层1201的厚度等于介于约3μm和约10μm之间的厚度T1。
在一些实施例中，图案化缓冲层1201以形成所期望的图案。在示出的实施例中，图案化缓冲层1201以形成开口1203，开口1203部分地暴露出一些开口1107和接触焊盘1103。在一些实施例中，缓冲层1201的图案化工艺充分地暴露出一些开口1107。在示出的实施例中，开口1203的顶视图形状为圆形。但是，在其他实施例中，开口1203的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口1203具有在约13μm和约86μm之间的宽度W3，诸如约30μm。在一些实施例中，开口1107的宽度W2大于开口1203的宽度W3。
如以下更详细地描述，布线层形成在开口1107和1203中以及缓冲层1201上方。在一些实施例中，布线层包括形成在开口1107中的第一导电支柱(诸如图14A和图14B中示出的第一导电支柱1401)、形成在开口1203中的和第二导电支柱(诸如图14A和图14B中示出的第二导电支柱1403)以及形成在缓冲层1201上方和互连配对的第二导电支柱的导电线(诸如图14A和图14B中示出的导电线1405)。在示出的实施例中，缓冲层1201的从顶部观察的图案包括封闭开口1203的环状结构1205和使配对的环状结构1205互连的矩形结构1207。在一些实施例中，从顶部观察，第一接触支柱和第二接触支柱可以具有与环状结构1205相似的圆形形状，并且导电线可以具有与矩形结构1207相似的矩形形状(见，例如，图14A)。
参照图13A和图13B，晶种层1301毯式沉积在缓冲层1201上方，钝化层1105上方以及开口1107和1203上方。在一些实施例中，可以使用与晶种层301相似的材料和方法(见，例如，图3A和图3B)来形成晶种层1301，并且描述在此不再赘述。
进一步参照图13A和图13B，在晶种层1301上方形成图案化的掩模1303。在一些实施例中，可以使用与图案化的掩模303相似的材料和方法(见，例如，图3A和图3B)来形成图案化的掩模1303，并且描述在此不再赘述。在一些实施例中，图案化的掩模1303具有形成在其中的开口1305、1307和1309。在示出的实施例中，开口1305和1307暴露出分别形成在开口1107和1203中的接触焊盘1103上方的晶种层1301的部分，并且开口1309暴露出形成在缓冲层1201上方的晶种层1301的部分。如以下更详细的讨论，第一导电支柱(诸如图14A和图14B中示出的第一导电支柱1401)和第二导电支柱(诸如图14A和图14B中示出的第二导电支柱1403)将分别形成在开口1305和1307中，以提供至接触焊盘1103的电连接。此外，导电线(诸如图14A和图14B中示出的导电线1405)将形成在开口1309中以电互连配对的第二导电支柱。在示出的实施例中，开口1305和1307的顶视图形状为圆形。但是，在其他实施例中，开口1305和1307的顶视图形状可以是诸如三角形、矩形、六边形等的多边形。在一些实施例中，开口1305和1307具有介于约33μm和约106μm之间(诸如约50μm)的宽度W4，并且开口1309具有介于约15μm和约60μm之间(诸如约15μm)的宽度W5。
参照图14A和图14B，第一导电支柱1401形成在由开口1305和开口1107形成的组合的开口中，第二导电支柱1403形成在由开口1307和1203形成的组合的开口中，以及导电线1405形成在开口1309中(见图13A和图13B)。在一些实施例中，可以使用与第一导电支柱401、第二导电支柱403和导电线405相似的材料和方法(见，例如，图4A和图4B)来形成第一导电支柱1401、第二导电支柱1403和导电线1405，并且描述在此不再赘述。相应地，第一导电支柱1401和第二导电支柱1403具有开口1305和1307的宽度W4，以及导电线1405具有开口1309的宽度W5。在一些实施例中，如图14A和图14B所示，导电线1405与诸如第一导电支柱1401和第二导电支柱1403的两个相邻的导电支柱分别地分隔开第一距离D1和第二距离D2。在示出的实施例中，第二距离D2大于第一距离D1。在其他实施例中，第二距离D2可以小于或等于第一距离D1。在一些实施例中，第一距离D1介于约15μm和约50μm之间，并且第二距离D2介于约15μm和约50μm之间。
进一步参照图14A和图14B，在形成第一导电支柱1401、第二导电支柱1403和导电线1405之后，去除图案化的掩模1303。在一些实施例中，例如，使用灰化工艺和之后通过湿清洗工艺去除包括光刻胶材料的图案化的掩模1303。随后，使用与晶种层301相似的方法(见，例如，图4A和图4B)去除晶种层1301的暴露部分，并且描述在此不再赘述。
图14A示出了布线层的顶视图图案，布线层包括：第一导电支柱1401、第二导电支柱1403和导电线1405。在一些实施例中，第二导电支柱1403和导电线1405的顶视图图案与缓冲层1201的顶视图图案相似，缓冲层1201的顶视图图案的元件的尺寸大于第二导电支柱1403和导电线1405的顶视图图案的相似元件的尺寸。在一些实施例中，可以使用具有尺寸相同的部件的掩模，图案化缓冲层1201和图案化的掩模1303。但是，由于工艺变化，取决于缓冲层1201和图案化的掩模1303的材料属性和使用的图案化方法，在被转移至缓冲层1201之后，掩模的相同部件和图案化的掩模1303可能具有不同的尺寸。在示出的实施例中，环状结构1205的外直径大于第二导电支柱1403的宽度W4，并且矩形结构1207的宽度大于导电线1405的宽度W5。在一些实施例中，第二导电支柱1403的侧壁与环状结构1205的相应的外侧壁分隔开第三距离D3，并且导电线1405的侧壁与矩形结构1207的相应的侧壁分隔开第三距离D3。在一些实施例中，取决于图案化材料的属性和使用的图案化方法，第三距离D3可以变化。相应地，环状结构1205的外直径等于W4+2D3，并且矩形结构1207的宽度等于W5+2D3。
参照图15A和图15B，保护层1501形成在第一导电支柱1401、第二导电支柱1403和导电线1405上方。在一些实施例中，可以使用与保护层501相似的材料和方法(见，例如，图5A和图5B)来形成保护层1501，并且描述在此不再赘述。在接下来的描述中，钝化层1105、缓冲层1201、保护层1501、晶种层1301、第一导电支柱1401、第二导电支柱1403和导电线1405可以共同地称为布线结构1503。在一些实施例中，通过锯切、激光烧蚀方法等，可以将处理过的晶圆1101切割成单独的半导体管芯(诸如半导体管芯1100)。随后，为了进一步处理，可以测试每个管芯以识别已知良好管芯(KGD)。
如上所述，缓冲层1201插入在钝化层1105与第二导电支柱1403和导电线1405之间。使用缓冲层1201可以有利地允许减少或消除在钝化层1105和下方的层中形成裂痕，例如，裂痕的形成可能由钝化层1105与第二导电支柱1403和导电线1405之间的热膨胀系数(CTE)的失配造成。
进一步参照图15A和图15B，在一些实施例中，与第二导电支柱1403接触的接触焊盘1103可以与半导体管芯1100的各个有源器件和无源器件电去耦合，并且也可以称为浮置接触焊盘。相应地，在这样的实施例中，第二导电支柱1403和导电线1405不直接耦合至半导体管芯1100的各个有源器件和无源器件。如以下更详细地描述，在一些实施例中，在将处理过的晶圆1101切割成单独的半导体管芯(诸如半导体管芯1100)之后，一个或多个重分布层(RDL)可以形成在布线结构1503上方。在一些实施例中，例如，通过将耦合至半导体管芯1100的各个有源器件和无源器件的接触焊盘1103互连至第二导电支柱1403，RDL可以将第二导电支柱1403、相应的接触焊盘1103和导电线1405电连接至半导体芯片1100的各个有源器件和无源器件。在其他实施例中，RDL可能不将第二导电支柱1403、相应的接触焊盘1103和导电线1405耦合至半导体管芯1100的各个有源器件和无源器件。在这样的实施例中，第二导电支柱1403和导电线1405可用作用于将一个或多个外部器件耦合至半导体管芯1100的重分布线。例如，来自第一外部器件的信号可以通过RDL传输至一对第二导电支柱1403的第一支柱，然后通过相应的导电线1405传输至该对第二导电支柱1403的第二支柱，然后再次贯穿RDL以到达第二外部器件或第一外部器件的另一RDL，在该工艺中，绕过半导体管芯1100的各个有源器件和无源器件。通过在形成一个或多个RDL之前，在半导体管芯1100上形成布线结构1503，可能有利地简化RDL的结构。在一些实施例中，可以减少一个或多个RDL的数量，这转而可以减小由于一个或多个RDL的消除的层导致的寄生。
图16是根据一些实施例示出的形成半导体管芯的方法1600的流程图。方法1600开始于步骤1601，如以上关于图1A和图1B、图6A和图6B或图11A和图11B所述的，其中，钝化层(诸如钝化层105、605或1105)形成在处理过的晶圆(诸如处理过的晶圆101、601或1101)的接触焊盘(诸如接触焊盘103、603或1103)上方。在一些实施例中，如以上关于图1A和图1B、图6A和图6B或图11A和图11B所述的，钝化层具有形成在其中的第一开口(诸如开口107、607或1107)。在步骤1603中，如以上关于图2A和图2B、图7A和图7B或图12A和图12B所述的，缓冲层(诸如缓冲层201、701或1201)形成在钝化层和接触焊盘上。在一些实施例中，如以上关于图2A和图2B、图7A和图7B或图12A和图12B所述的，缓冲层具有形成在其中的第二开口(诸如开口203、703或1203)。在步骤1605中，如以上关于图3A至图4B、图8A至图9B或图13A至图14B所述的，布线层形成在第二开口中和缓冲层上方。在一些实施例中，如以上关于图4A和图4B、图9A和图9B或图14A和图14B所述的，布线层包括第一导电支柱(诸如第一导电支柱401、901或1401)、第二导电支柱(诸如第二导电支柱403、903或1403)以及互连配对的第二导电支柱的导电线(诸如导电线405、905或1405)。如以上关于图4A和图4B、图9A和图9B或图14A和图14B所述的，第一导电支柱和第二导电支柱接触导电焊盘。在步骤1607中，如以上关于图5A和图5B、图10A和图10B或图15A和图15B所述的，切割产生的结构以形成单独的管芯(诸如半导体管芯100、600或1100)。
图17至图21是根据一些实施例的在堆叠的半导体器件的制造期间的各个处理步骤的截面图。如以下更详细地描述，半导体管芯(诸如半导体管芯100、600或1100)将经历各种处理步骤以形成堆叠的半导体器件2100(见，例如，图21)。
首先参照图17，在一些实施例中，释放层1703形成在载体1701上方，并且一个或多个介电层1705形成在释放层1703上方以开始形成封装的半导体器件1700。在一些实施例中，载体1701可以由石英、玻璃等形成，并且提供用于随后的操作的机械支撑。在一些实施例中，释放层1703可以包括光热转换(LTHC)材料、UV粘合剂等，并且可以使用旋涂工艺、印刷工艺、层压工艺等形成。在一些实施例中，当暴露于光时，由LTHC材料形成的释放层1703部分地或完全地失去它的粘合强度，并且载体1701可以容易地从封装的半导体器件1700的背侧去除。在一些实施例中，可以使用与钝化层105相似的材料和方法(见，例如，图1A和图1B)来形成一个或多个介电层1705，并且描述在此不再赘述。在其他实施例中，可以使用与缓冲层201相似的材料和方法(见，例如，图2A和图2B)来形成一个或多个介电层1705，并且描述在此不再赘述。
进一步参照图17，导电通孔1707形成在一个或多个介电层1705上。在一些实施例中，晶种层(未示出)形成在一个或多个介电层1705上。晶种层可以包括铜、钛、镍、金等或它们的组合，并且可以通过使用电化学镀工艺、ALD、PVD、溅射等或它们的组合来形成。在一些实施例中，牺牲层(未示出)形成在晶种层上方。多个开口形成在牺牲层中以暴露出晶种层。在其中牺牲层包括光刻胶材料的一些实施例中，可以使用合适的光刻方法图案化牺牲层。在一些实施例中，使用电化学镀工艺、ALD等或它们的组合，以诸如铜、铝、镍、金、银、钯等或它们的组合的导电材料填充开口以形成导电通孔1707。在形成导电通孔1707之后，然后去除牺牲层。在其中牺牲层包括光刻胶材料的一些实施例中，可以使用灰化工艺并且之后通过湿清洗工艺来去除牺牲层。随后，例如，使用合适的蚀刻工艺去除晶种层的暴露部分。
参照图18，使用粘合层1801使半导体管芯1803附接至一个或多个介电层1705。在一些实施例中，例如，使用拾取和放置装置将半导体管芯1803放置在一个或多个介电层1705上。在其他实施例中，可以手动地或使用任何其他合适的方法，将半导体管芯1803放置在一个或多个介电层1705上。在一些实施例中，可以使用与半导体管芯100、600或1100相似的方法(见，例如，图1A至图5B、图6A至图10B或图11A至图15B)来形成半导体管芯1803，并且描述在此不再赘述。在一些实施例中，粘合层1801可以包括LTHC材料、UV粘合剂、管芯接合膜等，并且可以使用旋涂工艺、印刷工艺、层压工艺等形成。
进一步参照图18，半导体管芯1803包括形成在半导体管芯1803的器件侧(前侧)上的布线结构1805。在一些实施例中，可以使用与布线结构503、1003或1503相似方法(见，例如，图1A至图5B、图6A至图10B或图11A至图15B)来形成布线结构1805，并且描述在此不再赘述。
参照图19，密封剂1901形成在载体1701上方，并且形成在半导体管芯1803和导电通孔1707上方和周围。在一些实施例中，密封剂1901可以包括诸如环氧树脂、树脂、可模塑的聚合物等的模塑料。可以施加基本上是液体的模塑料，并且然后可以通过诸如在环氧树脂或树脂中的化学反应进行固化。在其他实施例中，模塑料可以是能够作为凝胶或可塑固体设置在半导体管芯1803和导电通孔1707周围和之间的紫外光(UV)或热固化的聚合物。
进一步参照图19，在一些实施例中，使用CMP、研磨工艺等平坦化产生出的结构。在一些实施例中，实施平坦化工艺直到暴露出布线结构1805的导电支柱和导电线(未示出)。在一些实施例中，导电支柱和导电线的顶面与导电通孔1707和密封剂1901的顶面基本上共面。
参照图20，一个或多个重分布层(RDL)2001形成在半导体管芯1803、导电通孔1707和密封剂1901上方。在一些实施例中，RDL2001包括一个或多个介电层2003和设置在一个或多个介电层2003内的一个或多个导电部件2005。在示出的实施例中，使用与缓冲层201相似的材料和方法(见，例如，图2A和图2B)来形成一个或多个介电层2003，并且描述在此不再赘述。在一些实施例中，可以图案化一个或多个介电层2003的每个以暴露出下面的导电部件。例如，图案化一个或多个介电层2003的最下层介电层以暴露出导电通孔1707和布线结构1805的导电部件。在一些实施例中，可以使用可接受的光刻技术图案化包括可光图案化材料的一个或多个介电层2003。例如，将一个或多个介电层2003的最下层介电层暴露于光并且随后显影和/或固化。
进一步参照图20，一个或多个导电部件2005的第一导电部件(未单独地示出)形成在一个或多个介电层2003的最下层介电层上方。第一导电部件可以包括各种线/迹线(“水平地”延伸穿过最下层介电层的顶面)和/或通孔(“垂直地”延伸穿过最下层介电层并且与导电通孔1707和布线结构1805的导电部件接触)。在一些实施例中，晶种层(未示出)沉积在最下层介电层上方。晶种层可以包括铜、钛、镍、金、锰等或它们的组合，并且可以通过ALD、PVD、溅射等或它们的组合来形成。随后地，光刻胶材料(未示出)沉积在晶种层上方并且被图案化以限定用于第一导电部件的期望的图案。诸如铜、钨、铝、银、金等或它们的组合的导电材料，通过电化学镀工艺、化学镀工艺、ALD、PVD等或它们的组合形成在晶种层上。随后地，使用诸如灰化工艺和之后通过湿清洗工艺的适当的光刻胶剥离工艺去除光刻胶材料。例如，使用合适的蚀刻工艺去除晶种层的位于最底层介电层上方的暴露部分。随后地，上述工艺应用于一个或多个介电层2003的其他介电层直到完成RDL2001的形成。
图20进一步示出了布线结构1805和RDL2001之间的界面的放大图，布线结构1805包括：保护层2013、第一导电支柱2015、第二导电支柱2017和导电线2019。在一些实施例中，可以使用分别与保护层501、第一导电支柱401、第二导电支柱403和导电线405相似的材料和方法(见，例如，图5A和图5B)来形成保护层2013、第一导电支柱2015、第二导电支柱2017和导电线2019，并且描述在此不再赘述。在示出的实施例中，RDL的一个或多个导电部件与第一导电支柱2015和第二导电支柱2017接触。
进一步参照图20，凸块下金属(UBM)2007形成在RDL2001上方并且电连接至RDL2001。在一些实施例中，一组开口(未示出)可以形成为穿过一个或多个介电层2003的最顶层介电层以暴露出RDL2001的一个或多个导电部件2005。UBM2007可以延伸穿过一个或多个介电层2003的最顶层介电层中的这些开口并且也可以沿着一个或多个介电层2003的最顶层介电层的表面延伸。UBM2007可以包括诸如钛层、铜层和镍层的三层导电材料。然而，本领域的技术人员应该注意，可以有很多种合适的材料和层的布置，诸如铬/铜铬合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置，这些都适用于UBM2007的形成。可用于UBM2007的任何合适的材料或材料层，完全旨在包含在当前的应用范围内。图20进一步示出了连接件2009形成在UBM2007上方并且电连接至UBM2007。在一些实施例中，连接件2009可以是焊球、金属支柱、可控坍塌芯片连接(C4)凸块、球栅阵列(BGA)球、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。连接件2009可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在连接件2009是焊料凸块的实施例中，可以通过首先由诸如蒸发、电镀、印刷、焊料转印、球植等常用的方法形成焊料层来形成连接件2009。一旦已经在结构上形成焊料层，可以实施回流以将材料成形为期望的凸块形状。在其他实施例中，连接件2009可以是通过溅射、印刷、电化学镀、化学镀、CVD等形成的金属支柱(诸如铜支柱)。金属支柱可以没有焊料并且具有基本上垂直的侧壁。在一些实施例中，在金属支柱的顶部上形成金属覆盖层(未示出)。金属覆盖层可以包括通过电镀工艺形成的镍、锡、锡-铅、金、银、钯、铟、镍钯金、镍金等或它们组合。
进一步参照图20，在形成连接件2009之后，封装的半导体器件1700从载体1701分离并且被切割以形成单独的封装件2011。在一些实施例中，可以通过锯切、激光烧蚀方法等切割封装的半导体器件1700。随后地，为了进一步处理，可以测试每个封装件2011以识别已知良好封装件(KGP)。
图21示出了工件2105至封装件2011的接合工艺以形成堆叠的半导体器件2100，封装件2011具有延伸穿过一个或多个介电层1705中的开口的一组连接件2107。在一些实施例中，工件2105可以是封装件、一个或多个管芯、印刷电路板、中介板等。在其中工件2105是封装件的一些实施例中，堆叠的半导体器件2100是PoP器件。在其中工件2105是管芯的一些实施例中，堆叠的半导体器件2100是CoP器件。在一些实施例中，可以使用与连接件2009相似的材料和方法(见，例如，图20)来形成连接件2107，并且描述在此不再赘述。在一些实施例中，在将封装的半导体器件1700切割成封装件2011之前，工件2105可以接合至封装的半导体器件1700。
进一步参照图21，底部填充材料(未示出)可以注入或以其他方式形成在工件2105和封装件2011之间的间隔中以及连接件2107周围。例如，底部填充材料可以是在结构之间分配的液体的环氧树脂、可变形的凝胶、硅橡胶等，并且然后底部填充材料固化以变硬。除了别的之外，底部填充材料用于减少对连接件2107的损坏和保护连接件2107。
进一步参照图21，在一些实施例中，可以使用连接件2009，将堆叠的半导体器件2100接合至工件2101。在一些实施例中，工件2101与工件2105类似，并且描述在此不再赘述。在示出的实施例中，工件2101是印刷电路板(PCB)。
如以上更详细地描述，封装件(诸如封装件2011)包括半导体管芯(诸如半导体管芯1803)，半导体管芯具有形成在其上的布线结构(诸如布线结构1805)。通过在形成一个或多个RDL(诸如RDL2001)之前，通过在半导体管芯上形成布线结构，可能有利地简化RDL的结构。在一些实施例中，可以减少RDL的数量，这转而可以减小由于RDL的消除的层导致的寄生。
图22是根据一些实施例示出的形成堆叠的半导体器件的方法2200的流程图。方法2200开始于步骤2201，如以上关于图17所述的，一个或多个介电层(诸如一个或多个介电层1705)形成在载体(诸如载体1701)上方。随后地，如以上关于图17所述的，导电通孔(诸如导电通孔1707)形成在一个或多个介电层上方。在步骤2203中，如以上关于图18所述的，半导体管芯(诸如使用方法1600形成的半导体管芯1803)附接至一个或多个介电层。在一些实施例中，半导体管芯包括布线结构(诸如使用方法1600形成的布线结构1805)。在步骤2205中，如以上关于图19所述的，形成密封剂(诸如密封剂1901)以密封导电通孔和半导体管芯。在步骤2207中，如以上关于图20所述的，在密封的半导体管芯和导电通孔上方形成一个或多个重分布层(诸如RDL2001)。随后地，如以上关于图20所述的，第一连接件(诸如连接件2009)形成在一个或多个RDL上方。在步骤2209中，如以上关于图20所述的，产生出的结构从载体分离并且被切割以形成封装件(诸如封装件2011)。在步骤2211中，如以上关于图21所述的，使用第二连接件(诸如连接件2107)将工件(诸如工件2105)接合至封装件，其中，第二连接件延伸穿过一个或多个介电层并且接触导电通孔。
根据实施例，半导体器件包括管芯。管芯包括其上的接触焊盘和位于接触焊盘上方的布线结构。布线结构包括：位于接触焊盘上方的钝化层、位于接触焊盘和钝化层上方的缓冲层、位于第一组接触焊盘的上方的第一导电支柱以及位于缓冲层上方的导电线，第一导电支柱具有第一部分和第二部分，第一部分延伸穿过钝化层和缓冲层，第一部分接触第一组接触焊盘，第二部分在缓冲层上方延伸，导电线连接配对的第一导电支柱。半导体器件进一步包括：位于布线结构上方的外部连接件结构，布线连接件将接触焊盘电连接至外部连接件结构。
根据另一实施例，半导体器件包括由模制结构密封的管芯。管芯包括位于其上的接触焊盘，以及位于接触焊盘上方的布线结构，模制结构沿着布线结构的侧壁延伸。布线结构包括位于接触焊盘上方的钝化层和位于接触焊盘和钝化层上方的缓冲层，钝化层具有暴露出第一组接触焊盘和第二组接触焊盘的第一开口，第一组接触焊盘不同于第二组接触焊盘，缓冲层具有暴露出第二组接触焊盘的第二开口。布线结构还包括：与第一组接触焊盘接触的第一导电支柱、与第二组接触焊盘接触的第二导电支柱，以及位于缓冲层上方的导电线，第一导电支柱具有第一部分和第二部分，第一部分设置在第一开口中并且第二部分在钝化层的最高表面之上延伸，其中，每个第一导电支柱与布线结构的其他导电元件分隔开，第二导电支柱具有第三部分和第四部分，第三部分设置在第二开口中，并且第四部分在缓冲层的最高表面之上延伸，导电线的端终终止于第二导电支柱。半导体器件进一步包括：位于布线结构上方的外部连接件结构，布线结构将接触焊盘电连接至外部连接件结构。
根据又另一实施例，方法包括：在管芯上形成接触焊盘。钝化层毯式沉积在接触焊盘上方。图案化钝化层以形成第一开口，第一开口暴露出接触焊盘。缓冲层毯式沉积在钝化层和接触焊盘上方。图案化缓冲层以形成第二开口，第二开口暴露出第一组接触焊盘。第一导电支柱形成在第二开口中，第一导电支柱的最高表面位于缓冲层的最高表面之上。在形成第一导电支柱的同时，在缓冲层上方形成导电线，导电线的端终终止于第一导电支柱。外部连接件结构形成在第一导电支柱和导电线上方，第一导电支柱将接触焊盘电连接至外部连接件结构。
根据本发明的一些实施例，提供了一种半导体器件，包括：焊盘，具有：位于其上的接触焊盘；和布线结构，位于所述接触焊盘上方，所述布线结构包括：钝化层，位于所述接触焊盘上方；缓冲层，位于所述接触焊盘和所述钝化层上方；第一导电支柱，位于第一组接触焊盘的上方，所述第一导电支柱具有第一部分和第二部分，所述第一部分延伸穿过所述钝化层和所述缓冲层，所述第一部分与所述第一组接触焊盘接触，所述第二部分在所述缓冲层上方延伸；和导电线，位于所述缓冲层上方，所述导电线连接配对的所述第一导电支柱；以及外部连接件结构，位于所述布线结构上方，所述布线结构将所述接触焊盘电连接至所述外部连接件结构。
在上述半导体器件中，还包括：封装件，接合至所述管芯，所述外部连接件结构插入在所述管芯和所述封装件之间。
在上述半导体器件中，还包括：密封剂，沿着所述管芯的侧壁延伸，所述密封剂的最高表面基本上与所述布线结构的最高表面基本共面，其中，所述外部连接件结构包括：一个或多个重分布层，位于所述布线结构上，所述一个或多个重分布层的至少部分沿着所述密封剂的所述最高表面延伸；以及导电凸块，位于所述一个或多个重分布层上。
在上述半导体器件中，所述第一导电支柱的宽度大于所述导电线的宽度。
在上述半导体器件中，所述第一导电支柱的第二部分的宽度大于所述第一导电支柱的第一部分的宽度。
在上述半导体器件中，所述布线结构还包括：第二导电支柱，位于第二组接触焊盘的上方，所述第二导电支柱具有第三部分和第四部分，所述第三部分延伸穿过所述钝化层延伸并且与所述第二组接触焊盘接触，所述第四部分在所述钝化层上方延伸，其中，每个所述第二导电支柱与所述布线结构的其他导电元件断开。
在上述半导体器件中，所述布线结构还包括：保护层，所述保护层沿着所述第一导电支柱、所述第二导电支柱和所述导电线的侧壁延伸。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：管芯，由模制结构密封，所述管芯具有：位于其上的接触焊盘；以及布线结构，位于所述接触焊盘上方，所述模制结构沿着所述布线结构的侧壁延伸，所述布线结构包括：钝化层，位于所述接触焊盘上方，所述钝化层具有暴露出第一组接触焊盘的和第二组接触焊盘的第一开口，所述第一组接触焊盘不同于所述第二组接触焊盘；缓冲层，位于所述接触焊盘和所述钝化层上方，所述缓冲层具有暴露出所述第二组接触焊盘的第二开口；第一导电支柱，接触所述第一组接触焊盘，所述第一导电支柱具有第一部分和第二部分，所述第一部分设置在所述第一开口中和所述第二部分在所述钝化层的最高表面之上延伸，其中，每个所述第一导电支柱与所述布线结构的其他导电元件分隔开；第二导电支柱，接触所述第二组接触焊盘，所述第二导电支柱具有第三部分和第四部分，所述第三部分设置在所述第二开口中，以及所述第四部分在所述缓冲层的最高表面之上延伸；以及导电线，位于所述缓冲层上方，所述导电线的端终终止于所述第二导电支柱；以及外部连接件结构，位于所述布线结构上方，所述布线结构将所述接触焊盘电连接至所述外部连接件结构。
在上述半导体器件中，所述外部连接件结构包括：一个或多个重分布层，位于所述布线结构上，所述一个或多个重分布层的至少部分沿着所述模制结构的最高表面延伸；以及导电凸块，位于所述一个或多个重分布层上。
在上述半导体器件中，还包括：封装件，接合至所述管芯，所述外部连接件结构插入在所述管芯和所述封装件之间。
在上述半导体器件中，所述第一开口的宽度大于所述第二开口的宽度。
在上述半导体器件中，所述模制结构的最高表面与所述布线结构的最高表面基本共面。
在上述半导体器件中，所述第二导电支柱的最高表面与所述导电线的最高表面基本共面。
根据本发明的又一些实施例，还提供了一种方法，包括：在管芯上形成接触焊盘；在所述接触焊盘上方毯式沉积钝化层；图案化所述钝化层以形成第一开口，所述第一开口暴露出所述接触焊盘；在所述钝化层和所述接触焊盘上方毯式沉积缓冲层；图案化所述缓冲层以形成第二开口，所述第二开口暴露出第一组接触焊盘；在所述第二开口中形成第一导电支柱，所述第一导电支柱的最高表面位于所述缓冲层的最高表面之上；在形成所述第一导电支柱的同时，在所述缓冲层上方形成导电线，所述导电线的端终终止于所述第一导电支柱；以及在所述第一导电支柱和所述导电线上方形成外部连接件结构，所述第一导电支柱将所述接触焊盘电连接至所述外部连接件结构。
在上述方法中，形成所述外部连接件结构包括：使用密封剂密封所述管芯，所述密封剂沿着所述管芯的侧壁延伸，所述密封剂的最高表面与所述第一导电支柱的所述最高表面基本共面；在所述第一导电支柱和所述导电线上方形成一个或多个重分布层，所述一个或多个重分布层的至少部分在所述密封剂上方延伸；以及在所述一个或多个重分布层上方形成导电凸块。
在上述方法中，所述导电线的最高表面与所述第一导电支柱的最高表面基本共面。
在上述方法中，还包括：在所述第一开口中形成第二导电支柱，所述第二导电支柱的最高表面与所述第一导电支柱的最高表面基本共面，其中，在形成所述外部连接件结构之前，每个所述第二导电支柱与所述第二导电支柱电去耦合。
在上述方法中，还包括：将封装件接合至所述管芯，所述外部连接件结构插入在所述管芯和所述封装件之间。
在上述方法中，所述第一开口的宽度大于所述第二开口的宽度。
在上述方法中，还包括：在所述缓冲层上方形成保护层，所述保护层沿着所述第一导电支柱和所述导电线的侧壁延伸。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
管芯，具有：
位于其上的接触焊盘；和
布线结构，位于所述接触焊盘上方，所述布线结构包括：
钝化层，位于所述接触焊盘上方；
缓冲层，位于所述接触焊盘和所述钝化层上方；
第一导电支柱，位于第一组接触焊盘的上方，所述第一导电支柱在所述第一组接触焊盘上的投影位于所述第一组接触焊盘的区域中，所述第一导电支柱具有第一部分和第二部分，所述第一部分延伸穿过所述钝化层和所述缓冲层，所述第一部分与所述第一组接触焊盘接触，所述第二部分在所述缓冲层上方延伸；和
导电线，位于所述缓冲层上方，所述导电线连接配对的所述第一导电支柱；以及
外部连接件结构，位于所述布线结构上方，所述布线结构将所述接触焊盘电连接至所述外部连接件结构，所述外部连接件结构包括：
一个或多个重分布层，位于所述布线结构上，所述一个或多个重分布层电连接至所述导电线。
2.根据权利要求1所述的半导体器件，还包括：封装件，接合至所述管芯，所述外部连接件结构插入在所述管芯和所述封装件之间。
3.根据权利要求1所述的半导体器件，还包括：密封剂，沿着所述管芯的侧壁延伸，所述密封剂的最高表面上与所述布线结构的最高表面共面，所述一个或多个重分布层的至少部分沿着所述密封剂的所述最高表面延伸，其中，所述外部连接件结构还包括：
导电凸块，位于所述一个或多个重分布层上。
4.根据权利要求1所述的半导体器件，其中，所述第一导电支柱的宽度大于所述导电线的宽度。
5.根据权利要求1所述的半导体器件，其中，所述第一导电支柱的第二部分的宽度大于所述第一导电支柱的第一部分的宽度。
6.根据权利要求1所述的半导体器件，其中，所述布线结构还包括：第二导电支柱，位于第二组接触焊盘的上方，所述第二导电支柱具有第三部分和第四部分，所述第三部分延伸穿过所述钝化层延伸并且与所述第二组接触焊盘接触，所述第四部分在所述钝化层上方延伸，其中，每个所述第二导电支柱与所述布线结构的其他导电元件断开。
7.根据权利要求6所述的半导体器件，其中，所述布线结构还包括：保护层，所述保护层沿着所述第一导电支柱、所述第二导电支柱和所述导电线的侧壁延伸。
8.一种半导体器件，包括：
管芯，由模制结构密封，所述管芯具有：
位于其上的接触焊盘；以及
布线结构，位于所述接触焊盘上方，所述模制结构沿着所述布线结构的侧壁延伸，所述布线结构包括：
钝化层，位于所述接触焊盘上方，所述钝化层具有暴露出第一组接触焊盘的和第二组接触焊盘的第一开口，所述第一组接触焊盘不同于所述第二组接触焊盘；
缓冲层，位于所述接触焊盘和所述钝化层上方，所述缓冲层具有暴露出所述第二组接触焊盘的第二开口；
第一导电支柱，接触所述第一组接触焊盘，所述第一导电支柱在所述第一组接触焊盘上的投影位于所述第一组接触焊盘的区域中，所述第一导电支柱具有第一部分和第二部分，所述第一部分设置在所述第一开口中和所述第二部分在所述钝化层的最高表面之上延伸，其中，每个所述第一导电支柱与所述布线结构的其他导电元件分隔开；
第二导电支柱，接触所述第二组接触焊盘，所述第二导电支柱具有第三部分和第四部分，所述第三部分设置在所述第二开口中，以及所述第四部分在所述缓冲层的最高表面之上延伸；以及
导电线，位于所述缓冲层上方，所述导电线的端终终止于所述第二导电支柱；以及
外部连接件结构，位于所述布线结构上方，所述布线结构将所述接触焊盘电连接至所述外部连接件结构，所述外部连接件结构包括：
一个或多个重分布层，位于所述布线结构上，所述一个或多个重分布层电连接至所述导电线。
9.根据权利要求8所述的半导体器件，其中，所述一个或多个重分布层的至少部分沿着所述模制结构的最高表面延伸，所述外部连接件结构还包括：
导电凸块，位于所述一个或多个重分布层上。
10.根据权利要求8所述的半导体器件，还包括：封装件，接合至所述管芯，所述外部连接件结构插入在所述管芯和所述封装件之间。
11.根据权利要求8所述的半导体器件，其中，所述第一开口的宽度大于所述第二开口的宽度。
12.根据权利要求8所述的半导体器件，其中，所述模制结构的最高表面与所述布线结构的最高表面共面。
13.根据权利要求8所述的半导体器件，其中，所述第二导电支柱的最高表面与所述导电线的最高表面共面。
14.一种形成半导体器件的方法，包括：
在管芯上形成接触焊盘；
在所述接触焊盘上方毯式沉积钝化层；
图案化所述钝化层以形成第一开口，所述第一开口暴露出所述接触焊盘；
在所述钝化层和所述接触焊盘上方毯式沉积缓冲层；
图案化所述缓冲层以形成第二开口，所述第二开口暴露出第一组接触焊盘；
在所述第二开口中形成第一导电支柱，所述第一导电支柱在所述第一组接触焊盘上的投影位于所述第一组接触焊盘的区域中，所述第一导电支柱的最高表面位于所述缓冲层的最高表面之上；
在形成所述第一导电支柱的同时，在所述缓冲层上方形成导电线，所述导电线的端终终止于所述第一导电支柱；以及
在所述第一导电支柱和所述导电线上方形成外部连接件结构，所述第一导电支柱将所述接触焊盘电连接至所述外部连接件结构，形成所述外部连接件结构包括：
在所述第一导电支柱和所述导电线上方形成一个或多个重分布层，所述一个或多个重分布层电连接至所述导电线。
15.根据权利要求14所述的形成半导体器件的方法，其中，形成所述外部连接件结构还包括：
使用密封剂密封所述管芯，所述密封剂沿着所述管芯的侧壁延伸，所述密封剂的最高表面与所述第一导电支柱的所述最高表面共面，所述一个或多个重分布层的至少部分在所述密封剂上方延伸；以及
在所述一个或多个重分布层上方形成导电凸块。
16.根据权利要求14所述的形成半导体器件的方法，其中，所述导电线的最高表面与所述第一导电支柱的最高表面共面。
17.根据权利要求14所述的形成半导体器件的方法，还包括：在所述第一开口中形成第二导电支柱，所述第二导电支柱的最高表面与所述第一导电支柱的最高表面共面，其中，在形成所述外部连接件结构之前，每个所述第二导电支柱与所述第二导电支柱电去耦合。
18.根据权利要求14所述的形成半导体器件的方法，还包括：将封装件接合至所述管芯，所述外部连接件结构插入在所述管芯和所述封装件之间。
19.根据权利要求14所述的形成半导体器件的方法，其中，所述第一开口的宽度大于所述第二开口的宽度。
20.根据权利要求14所述的形成半导体器件的方法，还包括：在所述缓冲层上方形成保护层，所述保护层沿着所述第一导电支柱和所述导电线的侧壁延伸。
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