CN107039249A - 分割和接合方法及其形成的结构 - Google Patents

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Abstract

本发明实施例公开了分割和接合方法以及由此形成的结构。方法包括分割第一芯片，以及在分割第一芯片之后，接合第一芯片至第二芯片。第一芯片包括第一半导体衬底和位于第一半导体衬底的正面上的第一互连结构。分割第一芯片包括通过第一半导体衬底的背面蚀刻穿过第一互连结构。

Description

分割和接合方法及其形成的结构
技术领域
本发明实施例涉及分割和接合方法及其形成的结构。
背景技术
由于许多电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业经历了快速发展。在大多数情况下，该集成度的改进源自最小部件尺寸(例如，向着亚20nm节点缩小半导体工艺节点)的不断减小，其允许将更多的组件集成到给定的区域中。由于最近对微型化、更高速度和更大带宽以及更低功率消耗和延迟时间(latency)的需求不断增长，因此亟需用于半导体管芯的更小和更具创造性的封装技术。
随着半导体技术进一步发展，诸如3D集成电路(3DIC)的堆叠式半导体器件已出现，并成为进一步减少半导体器件的物理尺寸的有效替代物。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。可将两个或多个半导体晶圆安装在另一个半导体晶圆的上部以进一步减小半导体器件的形式因数。
可通过适当的接合技术将两个半导体晶圆接合在一起。可在堆叠式半导体晶圆之间提供电连接。堆叠式半导体器件可提供更高的集成度以及更小的形式因数并且使性能增强和能量消耗降低。
发明内容
根据本发明的一些实施例，提供了一种制造半导体结构的方法，包括：分割第一芯片，所述第一芯片包括第一半导体衬底和在所述第一半导体衬底的正面上的第一互连结构，分割所述第一芯片包括通过所述第一半导体衬底的背面蚀刻穿过所述第一互连结构；以及在所述分割所述第一芯片之后，将所述第一芯片接合至第二芯片。
根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：在未分割的第一晶圆上形成第一芯片，所述第一芯片包括第一半导体衬底，所述第一半导体衬底是所述未分割的第一晶圆的部分并且包括位于所述第一半导体衬底上的第一互连结构；从所述第一晶圆的剩余部分分割所述第一芯片；以及在分割所述第一芯片之后，将所述第一芯片接合至第二芯片，所述第二芯片位于未分割的第二晶圆上，所述第二芯片包括第二半导体衬底，所述第二半导体衬底是所述未分割的第二晶圆的部分并且包括位于所述第二半导体衬底上的第二互连结构，将所述第一互连结构接合至所述第二互连结构，在所述接合之后，所述第一互连结构的外侧壁形成为以小于90°的角度与所述第一芯片和所述第二芯片之间的接合界面相交。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：第一芯片，包括第一半导体衬底和位于所述第一半导体衬底的正面上的第一互连结构；以及第二芯片，接合至所述第一芯片，所述第二芯片包括第二半导体衬底和位于所述第二半导体衬底的正面上的第二互连结构，所述第一芯片的外侧壁在所述第一芯片和所述第二芯片之间的接合界面处以小于90°的内角与所述接合界面相交。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1至图8是其中将芯片分割并接合至较大衬底的第一实施例的中间步骤中的结构的各个截面图。
图9至图11是其中将芯片分割并接合至较大衬底的第二实施例的中间步骤中的结构的各个截面图。
图12和图13是其中将芯片分割并接合至较大衬底的第三实施例的中间步骤中的结构的各个截面图。
图14至图16是其中将芯片分割并接合至较大衬底的第四实施例的中间步骤中的结构的各个截面图。
图17至图22是其中将芯片分割并接合至较大衬底的第五实施例的中间步骤中的结构的各个截面图。
图23至图28是其中将芯片分割并接合至较大衬底的第六实施例的中间步骤中的结构的各个截面图。
图29至图36是其中将芯片分割并接合至较大衬底的第七实施例的中间步骤中的结构的各个截面图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
在各种分割以及接合芯片(和/或芯片堆叠件)至晶圆的背景中讨论本文描述的实施例。本领域的一般技术人员容易理解，可将本文讨论的实施例的各个方面应用于诸如芯片至芯片接合和晶圆至晶圆接合的其他背景。应该注意，本文讨论的实施例不必示出可能存在于结构中的每一个元件或部件。例如，诸如当讨论一个元件可能足以覆盖实施例的各个方面时，可从附图中省略多个元件。此外，本文讨论的方法实施例可被讨论为按照特定顺序实施；然而，可按照任何逻辑顺序实施其他方法实施例。
图1至图8示出其中将芯片分割并接合至诸如晶圆的较大的衬底的第一实施例的中间步骤中的结构的各个截面图。首先参考图1，示出在分割之前的第一集成电路芯片(或更简单地，“芯片”)100。第一芯片100包括第一半导体衬底102，第一半导体衬底102上形成有第一电路(通过包括第一晶体管104的第一电路示出的)。例如，第一半导体衬底102可包括块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。例如，绝缘体层可为埋氧(BOX)层、氧化硅层等。在衬底上提供绝缘体层，所述衬底通常为硅或玻璃衬底。第一半导体衬底102的半导体材料可包括诸如硅、锗等的元素半导体；包括SiC、SiGe、GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等的化合物或合金半导体；或其组合。如图1示出的，第一半导体衬底102为诸如晶圆的较大的半导体衬底的部分，其中，在分割之前在所述第一半导体衬底102上形成有相似或相同芯片。
在一个实施例中，电路包括在具有一个或多个介电层106的第一半导体衬底102上形成的诸如第一晶体管104的电器件，所述一个或多个介电层106具有在电器件上方的相应金属化图案108。可在称为第一半导体衬底102的正面上形成诸如第一晶体管104的电器件。与第一半导体衬底102的正面相对的第一半导体衬底102的侧面可被称为第一半导体衬底102的背面。介电层106中的金属化图案108(例如，在第一半导体衬底102的正面上形成的)可在电器件之间路由电信号和/或路由至第一半导体衬底102外部的节点。还可在一个或多个介电层106中形成电器件。为便于随后参考，将介电层106和金属化图案108以及任何任何接触件和/或通孔共同称为第一芯片正面互连结构110。
在第一半导体衬底102上形成的第一电路可为适用于特定应用的任何类型的电路。例如，第一电路可包括互连以实施一种或多种功能的诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等的各种器件。第一电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。图1中示出的实例显示第一半导体衬底102中的第一晶体管104。各个第一晶体管104包括在第一半导体衬底102的有源区中的源极/漏极区，其中有源区由第一半导体衬底102中的诸如浅沟道隔离(STI)的隔离区限定。各个第一晶体管104还包括在第一半导体衬底102上的栅极结构，所述栅极结构设置在相应的源极/漏极区之间。栅极结构包括在第一半导体衬底102上的栅极电介质、在栅极电介质上的栅电极和在栅极电介质和栅电极的相对横向侧面上的栅极间隔件。本领域普通技术人员知道仅为了说明性目的提供上述实例。在适当情况下，针对给定应用可使用其他电路。
介电层106可包括一个或多个层间介电(ILD)层和一个或多个金属间介电(IMD)层。例如，可通过诸如旋涂、化学气相沉积(CVD)和等离子体增强CVD(PECVD)的本领域已知的任何适当的方法，由诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、其化合物、其复合物、其组合物等的低-K介电材料形成介电层106。还应该注意，可在第一芯片正面互连结构110中形成任何数量的介电层106。
尽管未具体示出，可穿过一个或多个介电层106，诸如穿过ILD层形成接触件，以提供至第一晶体管104的电连接，诸如至第一晶体管104的源极/漏极区的电连接。例如，通过使用光刻技术以在ILD层上沉积和图案化光刻胶材料从而暴露将成为接触件的ILD层的部分来形成接触件。诸如各向异性干蚀刻工艺的蚀刻工艺可用于在ILD层中建立开口。可将开口内衬有扩散阻挡层和/或粘合层(未示出)，并且填充导电材料。扩散阻挡层可包括一个或多个TaN、Ta、TiN、Ti、钴钨层等并且导电材料可包括铜、钨、铝、银、及其组合等，从而形成接触件。
类似地，可在诸如IMD层的介电层106中形成金属化图案108，所述金属化图案108可包括至下层金属化图案的通孔。例如，通过使用光刻技术以在相应的IMD层上沉积和图案化光刻胶材料从而暴露IMD层的将成为相应的金属化图案108的部分来形成金属化图案108。诸如各向异性干蚀刻工艺的蚀刻工艺可用于在IMD层中建立凹槽/开口。凹槽/开口可内衬有扩散阻挡层和/或粘合层(未示出)，并且填充有导电材料。扩散阻挡层可包括一个或多个TaN、Ta、TiN、Ti、钴钨层等，并且导电材料可包括铜、钨、铝、银及其组合等，从而形成如图1示出的金属化图案108。通常，诸如ILD层和IMD层的介电层106以及相关的金属化图案108用于互连电路并且用于提供外部电连接。
还应该注意，介电层106还可包括在ILD和IMD层的相邻层之间布置的一个或多个蚀刻停止层。通常，蚀刻停止层提供当形成通孔和/或接触件时停止蚀刻工艺的机制。蚀刻停止层由具有与相邻层不同的蚀刻选择性的介电材料形成，例如，在下层第一半导体衬底102和上层ILD层之间的蚀刻停止层。在一个实施例中，蚀刻停止层可由通过CVD或PECVD技术沉积的SiN、SiCN、SiCO、CN、其组合等形成。
参考图2，通过释放层114将作为较大的衬底的部分的第一芯片100附接至载体衬底112。释放层114将第一芯片100的第一芯片正面互连结构110附接至载体衬底112。载体衬底112可为玻璃载体衬底、陶瓷载体衬底等。载体衬底112还可为诸如晶圆的较大的衬底。释放层114可由聚合物-基材料形成，在分割第一芯片100之后可从第一芯片100中去除释放层114连同第一芯片100(和其他芯片)。在一些实施例中，释放层114为诸如光热转换(LTHC)释放涂层的环氧基热释放材料，其在加热时丧失它的粘合性质。在其他实施例中，释放层114可为紫外(UV)胶，其在暴露于UV光时丧失它的粘合性质。释放层114可被分散为液体并且固化，并且可为层压至载体衬底112上的层压膜等。
一旦将作为较大的衬底的部分的第一芯片100附接至载体衬底112，就将第一半导体衬底102减薄。减薄工艺可从第一半导体衬底102的背面减薄第一半导体衬底102。减薄工艺可包括诸如化学机械抛光(CMP)、回蚀刻工艺等或其组合的研磨工艺。在一些实施例中，在减薄第一半导体衬底102之前，第一芯片100的厚度(例如，第一半导体衬底102和第一芯片正面互连结构110的组合厚度)可为约300μm或更大，并且在减薄第一半导体衬底102之后，厚度可为约5μm或更大，例如，约5μm至约20μm。
参考图3，当将作为较大的衬底的部分的第一芯片100附接至载体衬底112时，穿过第一半导体衬底102的背面实施蚀刻分割工艺以从较大的衬底和/或其他芯片中分割第一芯片100。蚀刻分割工艺可使用光刻和蚀刻技术。蚀刻分割工艺可包括沉积、暴露于光和显影第一半导体衬底102的背面上的光刻胶。该工艺图案化在第一半导体衬底102的背面上的光刻胶。在光刻胶中形成的图案暴露位于将被蚀刻的第一芯片100的外周的分割区，从而从较大的衬底中分割第一芯片100和/或相似的芯片。然后，可通过图案化的光刻胶实施蚀刻工艺。蚀刻工艺可为诸如深反应离子蚀刻(DRIE)、电感耦合等离子体(ICP)蚀刻、电容耦合等离子体(CCP)蚀刻等或其组合的各向异性蚀刻。蚀刻工艺通过分割区蚀刻穿过第一半导体衬底102和第一芯片正面互连结构110。在完成蚀刻工艺之后，将第一芯片100和/或其他相似的芯片分割。在蚀刻工艺期间，在第一半导体衬底102的背面上可存在诸如硬掩模层、抗反射涂(ARC)层等或其组合的各个层。
蚀刻工艺可产生垂直、非垂直或其组合的第一芯片100的侧壁。例如，接近第一半导体衬底102的背面的第一芯片100的侧壁可为垂直的，而接近和/或在第一芯片正面互连结构110上的第一芯片100的侧壁可为非垂直的。如示出的，第一芯片100的第一芯片正面互连结构110的侧壁为非垂直的。在第一芯片100的第一芯片正面互连结构110的侧壁和位于第一半导体衬底102远端的第一芯片100的第一芯片正面互连结构110的外表面之间的内角116小于90°，该内角116还可为约89°至约60°之间，并且更具体地可为约88°至约80°之间。
关于图3讨论的蚀刻分割工艺可允许第一芯片100的布局形状更灵活。例如，包括允许第一芯片100的矩形布局形状，第一芯片100的布局形状可为六边形、八边形、圆形、椭圆形、另一种多边形形状等。
参考图4，尽管仍附接至载体衬底112，将分割的第一芯片100翻转并附接至切割带120。参考图5，实施载体衬底分离工艺以从第一芯片100中分离载体衬底112，例如，从第一芯片正面互连结构110中分离载体衬底112。根据一些实施例，分离(de-bonding)包括在释放层114上投射诸如激光或UV光的光使得释放层114分解并且可去除载体衬底112。在分离工艺之后，可实施清洗工艺以去除残留在第一芯片100上的释放层114的残余物。
参考图6，示出在分割之前的第二集成电路芯片(或更简单地，“芯片”)130。图1中的第一芯片100的许多讨论适用于图6中的第二芯片130。本领域普通技术人员容易理解，第一芯片100和第二芯片130之间的部件和讨论的一致，因此为了简洁此处省略第二芯片130的部件的一些讨论。第二芯片130包括具有第二电路的第二半导体衬底132(示出为包括第二晶体管134)并且具有第二芯片正面互连结构140，所述第二芯片正面互连结构140具有包含相应的金属化图案138的一个或多个介电层136。第二电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。第二半导体衬底132为诸如晶圆的较大的半导体衬底的部分，并且在分割之前具有在所述衬底上形成的其他相似或相同芯片。
进一步参考图6，然后，将第一芯片100接合至第二芯片130，诸如当第二芯片130为诸如晶圆的较大的衬底的部分时。因此，图6可描述晶圆上芯片(CoW)接合。可从切割带120中去除第一芯片100并且使用拾取和放置工具在第二芯片130上方对齐。然后，将第一芯片100与第二芯片130接触，并且发生接合。如示出的，将第一芯片100的第一芯片正面互连结构110接合至第二芯片130的第二芯片正面互连结构140。为便于随后参考，可将接合的第一芯片100和第二芯片130称为芯片堆叠件100/130。接合可包括将位于第一半导体衬底102最远端的第一芯片100的一个介电层106接合至位于第二半导体衬底132最远端的第二芯片130的一个介电层136。接合还可包括将位于第一半导体衬底102最远端的第一芯片100的金属化图案108接合至位于第二半导体衬底132最远端的第二芯片130的金属化图案138。此外，接合可包括将第一芯片100的介电层106接合至第二芯片130的金属化图案138和/或将第一芯片100的金属化图案108接合至第二芯片130的介电层136。因此，接合可包括电介质至电介质接合、金属至金属接合、金属至电介质接合等。在一些实例中，金属至金属接合允许第一芯片100和第二芯片130之间的电互连。
如图6进一步示出的，第一芯片100的侧壁与第一芯片100和第二芯片130之间的接合界面的内角116存在于接合结构中。如前所述，分割蚀刻工艺可导致第一芯片100的侧壁为非垂直的，这反过来，可导致内角116将存在于该非垂直侧壁与第一芯片100和第二芯片130之间的接合界面之间。
参考图7，诸如当第二芯片130为较大的衬底的部分时，在第二芯片130上使用密封剂142密封第一芯片100。密封剂142可为模塑料、环氧树脂、树脂等，并且可使用压缩模制、传递模制等形成密封第一芯片100的密封剂142。
参考图8，在第二半导体衬底132的背面上实施加工。这种加工可包括减薄第二半导体衬底132。减薄工艺可从第二半导体衬底132的背面减薄第二半导体衬底132。减薄工艺可包括诸如CMP、回蚀刻工艺等或其组合的研磨工艺。在一些实施例中，在减薄第二半导体衬底132之前，第二芯片130的厚度(例如，第二半导体衬底132和第二芯片正面互连结构140的组合厚度)可为约300μm或更大，并且在减薄第二半导体衬底132之后，厚度可为约5μm或更大，例如，约5μm至约20μm。
此后，形成通孔144和具有一个或多个介电层146的第二芯片背面互连结构150，所述介电层146具有相应的金属化图案148。下面的讨论描述了这种部件的示例性配置，尽管本文描述的一些细节在图8中并未明确示出。本领域普通技术人员容易理解，可使用其他配置。
通孔144穿过第二半导体衬底132。形成从第二半导体衬底132的背面延伸至一个或多个金属化图案138和/或108的电连接。首先，穿过第二半导体衬底132形成用于通孔144的开口。例如，可使用光刻技术形成开口以在第二半导体衬底132的背面上沉积和图案化光刻胶材料从而暴露第二半导体衬底132上将形成开口的位置。诸如各向异性干蚀刻工艺的蚀刻工艺可用于在第二半导体衬底132中建立开口。在这些工艺期间，在第二半导体衬底132上可存在诸如硬掩模层、ARC层等或其组合的各个层。
可在第二半导体衬底132的背面上以及沿着第二半导体衬底132中的开口的侧壁形成一个或多个介电膜。例如，在随后的蚀刻工艺期间，介电膜可提供通孔和器件电路之间的钝化和隔离并且可对第二半导体衬底132提供保护。此外，介电膜可防止金属离子扩散进入第二半导体衬底132中。
在一个实施例中，沿着第二半导体衬底132的背面以及在开口中形成多层介电膜。多层介电膜包括第一介电膜和在第一介电膜上方的第二介电膜。选择第一介电膜和第二介电膜的材料使得在两层之间有相对高的蚀刻选择性。可使用的介电材料的实例对于第一介电膜为氮化物材料，并且对于第二介电膜为氧化物。可使用CVD技术形成诸如氮化硅(Si3N4)层的氮化物层。可通过热氧化或通过CVD技术形成诸如二氧化硅层的氧化物层。可使用包括其他氧化物、其他氮化物、SiON、SiC、低k介电材料(例如，黑金刚石)和/或高k氧化物(例如，HfO2、Ta2O5)的其他材料。例如，使用干蚀刻工艺由第二介电膜形成间隔件-形状的结构以便蚀刻第二介电膜的同时对第一介电膜产生较少损坏或没有损坏。
在第二半导体衬底132的背面上方形成图案化掩模，例如，其可为光刻胶材料，所述光刻胶材料已被作为光刻工艺的部分被沉积、掩蔽、暴露和显影。将图案化的掩模图案化以限定通过相应的开口延伸穿过第二半导体衬底132以及穿过介电层136和/或106的通孔开口，从而暴露一个或多个金属化图案138和/或108的部分。实施一个或多个蚀刻工艺以形成这些通孔开口。可实施诸如干蚀刻、各向异性湿蚀刻或任何其他适当的各向异性蚀刻或图案化工艺的适当的蚀刻工艺以形成通孔开口。应该注意，蚀刻工艺可延伸通过用于形成介电层的多个不同层，这可包括许多类型的材料和蚀刻停止层。因此，蚀刻工艺可使用多种蚀刻剂以蚀刻穿过各个层，其中，基于被蚀刻的材料选择蚀刻剂。
在通孔开口内形成导电材料。在一个实施例中，可通过沉积一个或多个扩散和/或阻挡层以及沉积晶种层形成导电材料。例如，可沿着通孔开口的侧壁形成包括一个或多个Ta、TaN、TiN、Ti、钴钨等的层的扩散阻挡层。晶种层(未示出)可由铜、镍、金、其任意组合等形成。可通过诸如物理气相沉积(PVD)、CVD等的适当的沉积技术形成扩散阻挡层和晶种层。一旦在开口中沉积晶种层，就例如，使用电化学电镀工艺或其他适当的工艺将诸如钨、钛、铝、铜、其任意组合等的导电材料填充至通孔开口中。填充的通孔开口形成通孔144。
可从第二半导体衬底132的背面去除过多的材料，例如，过多的导电材料和/或介电膜。在一些实施例中，可沿着第二半导体衬底132的背面保留多层介电膜的一个或多个层以提供免受环境影响的额外的保护。可使用蚀刻工艺、研磨或抛光工艺(例如，CMP工艺)等去除任何过多的材料。
然后，可在第二半导体衬底132的背面上形成一个或多个介电层146，该一个或多个介电层146具有第二芯片背面互连结构150的一个或多个金属化图案148。例如，一个或多个介电层146可包括沿着第二半导体衬底132的背面形成的介电覆盖层。介电覆盖层可包括例如，通过使用诸如溅射、CVD等的适当的沉积技术形成的一层或多层介电材料，诸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、其组合和其多层。
可形成穿过介电覆盖层至各个通孔144的通孔。例如，可通过使用光刻技术以在介电覆盖层上沉积和图案化光刻胶材料从而暴露介电覆盖层的将被去除以用于通孔的部分来形成通孔。诸如各向异性干蚀刻工艺的蚀刻工艺可用于在介电覆盖层中建立开口。开口可内衬有扩散阻挡层和/或粘合层(未示出)，并且填充导电材料。扩散阻挡层可包括一个或多个TaN、Ta、TiN、Ti、钴钨等的层，并且导电材料可包括铜、钨、铝、银及其组合等，从而形成穿过覆盖层至相应的通孔144的通孔。
可在通孔上方以及在介电覆盖层上方形成导电焊盘，所述导电焊盘与所述通孔电接触。导电焊盘可包括铝，但可使用诸如铜的其他材料。形成导电焊盘可使用诸如溅射的沉积工艺或其他适当的工艺以形成材料层，此后，可通过适当的工艺(诸如光刻掩蔽和蚀刻)去除材料层的部分从而形成导电焊盘。然而，任何适当的工艺可用于形成导电焊盘。
可在介电覆盖层和导电焊盘上形成钝化层。钝化层可包括诸如氧化硅、氮化硅、这些的组合等的一个或多个适当的介电材料。例如，可使用CVD、PECVD或任何适当的工艺形成钝化层。在形成钝化层之后，可通过去除钝化层的部分以暴露下层导电焊盘的至少部分制造穿过钝化层至导电焊盘的开口。可使用适当的光刻和蚀刻工艺形成开口。
可在钝化层上方形成第一介电层。第一介电层可由诸如聚酰亚胺、聚苯并噁唑(PBO)、苯并环丁烯(BCB)等的聚合物形成。可通过旋转涂布、层压等形成第一介电层。将第一介电层图案化以形成穿过钝化层中的开口的开口以及通过该开口暴露导电焊盘。第一介电层的图案化可包括光刻技术。可实施固化步骤以固化第一介电层。
可在第一介电层上方形成钝化后互连件(PPI)并且钝化后互连件填充第一介电层和钝化层中的开口，从而形成与导电焊盘的电连接。PPI可用作再分布层以允许随后形成的电连接至导电焊盘的凸块下金属(UBM)被布置在第二芯片130上的任何期望位置。在一个实施例中，可通过使用诸如PVD、溅射等的适当的形成工艺形成晶种层来形成PPI，所述晶种层可包括钛铜合金。然后，可形成光刻胶以覆盖晶种层以及图案化从而暴露位于期望放置PPI的位置的晶种层的部分。一旦形成以及图案化光刻胶，就可通过诸如电镀的沉积工艺在晶种层上形成诸如铜的导电材料。尽管讨论的材料和方法适于形成导电材料，但这些材料和方法仅为实例。诸如AlCu或Au的任何其他适当的材料以及诸如CVD或PVD的任何其他适当的形成工艺可用于形成PPI。一旦形成导电材料，可通过诸如灰化的适当的去除工艺去除光刻胶，诸如通过使用氧等离子体。额外地，在去除光刻胶之后，例如，可通过适当的蚀刻工艺去除由光刻胶覆盖的晶种层的部分。
在PPI和第一介电层上方形成第二介电层。第二介电层可由诸如聚酰亚胺、PBO、BCB等的聚合物形成。可通过旋转涂布、层压等形成第二介电层。将第二介电层图案化以形成开口，通过所述开口暴露PPI。第二介电层的图案化可包括光刻技术。可实施固化步骤以固化第二介电层。
可在第二介电层中的开口中形成UBM并且使UBM与PPI电接触。UBM可包括诸如钛层、铜层和镍层的三层导电材料。本领域普通技术人员将认识到可适用于形成UBM的材料和层的许多适当的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。
可通过在第二介电层上方以及沿着穿过第二介电层至PPI的开口的内部形成各个层来形成UBM。可使用诸如电化学镀的镀工艺形成各个层，但是可使用诸如溅射、蒸发或PECVD工艺的其他形成工艺。一旦已形成需要的层，就通过适当的光刻掩蔽和蚀刻工艺去除层的部分以去除不需要的材料以及留下需要的形状的UBM。
在UBM上形成接触凸块152。接触凸块152可为可控塌陷芯片连接件(C4)和/或可包括诸如焊料、锡的材料或诸如银、无铅锡或铜的其他适当的材料。在其中接触凸块152为锡焊料凸块的实施例中，首先，可通过蒸发、电镀、印刷、焊料转移、球放置等形成锡层来形成接触凸块152。一旦在结构上形成锡层，就可实施回流以将材料形成为期望的凸块形状。可使用其他凸块结构。例如，还可使用具有焊料连接件的金属柱。
在图8中示出的加工之后，可实施分割工艺以从第二半导体衬底132的较大的衬底中分割芯片堆叠件100/130。在一些实施例中，分割工艺可为与上述关于图2至图5讨论的工艺类似的蚀刻分割工艺。在其他实施例中，分割工艺可使用锯切工艺，而在进一步的实施例中，分割工艺可为组合锯切和蚀刻分割工艺。
图1至图6以及图9至图11示出第二实施例的中间步骤中的结构的各个截面图，其中，将芯片分割并接合至诸如晶圆的较大的衬底。如上述关于图1至图6讨论的，加工继续进行。参考图9，在第二芯片130上使用密封剂160密封第一芯片100，诸如当第二芯片130为较大的衬底的部分时。在一些实施例中，诸如当随后的加工仅使用低温工艺时，密封剂160可为模塑料、环氧树脂、树脂等，并且可使用压缩模制、传递模制等形成密封第一芯片100的密封剂160。在一些实施例中，诸如当随后的加工包括高温工艺时，密封剂160可为电介质密封剂，诸如在前段制程(FEOL)工艺期间使用的氧化物电介质，诸如通过PECVD沉积的氧化物，通过可流动化学气相沉积(FCVD)沉积的原硅酸四乙酯(TEOS)等。诸如CMP的平坦化工艺可用于平坦化具有密封剂160的第一半导体衬底102的背面和/或用于去除过多的密封剂160。
参考图10，形成通孔162和具有一个或多个介电层166的第一芯片堆叠件互连结构170，所述介电层166具有相应的金属化图案168。通孔162通过第一半导体衬底102。形成从第一半导体衬底102的背面延伸至一个或多个金属化图案138和/或108的电连接。可使用上述关于形成图8中的通孔144讨论的工艺形成通孔162。将第一芯片堆叠件互连结构170的金属化图案168连接至通孔162以提供从第一芯片堆叠件互连结构170至第一芯片100和第二芯片130的电连接。在一些实施例中，诸如当随后的加工仅使用低温工艺时，可使用上述关于图8中的第二芯片背面互连结构150讨论的工艺形成第一芯片堆叠件互连结构170。在一些实施例中，诸如当随后的加工包括高温工艺时，可使用上述关于图1中的第一芯片正面互连结构110的形成所讨论的工艺形成第一芯片堆叠件互连结构170。
参考图11，在第一芯片堆叠件互连结构170上形成电连接至金属化图案168的接触凸块172。可分别根据上述图8中关于接触凸块152和UBM的形成所讨论的，形成接触凸块172以及任何UBM。在图11中示出的加工之后，可实施分割工艺以从第二半导体衬底132的较大的衬底中分割芯片堆叠件100/130。在一些实施例中，分割工艺可为与上述关于图2至图5中讨论的工艺类似的蚀刻分割工艺。在其他实施例中，分割工艺可使用锯切工艺，而在其他实施例中，分割工艺可为组合锯切和蚀刻分割工艺。
图1至图6、图9、图10、图12和图13示出第三实施例的中间步骤中的结构的各个截面图，其中，将芯片分割并接合至诸如晶圆的较大的衬底。如上述关于图1至图6、图9和图10讨论的，加工继续进行。参考图12，将第三集成电路芯片(或更简单地，“芯片”)180接合至第一芯片堆叠件互连结构170。图1中的第一芯片100的许多讨论适用于图12中的第三芯片180。本领域普通技术人员容易理解第一芯片100和第三芯片180之间的部件和讨论的一致性，因此，为了简洁此处省略第三芯片180的部件的一些讨论。第三芯片180包括具有第三电路的第三半导体衬底182并且具有第三芯片正面互连结构190，所述第三芯片正面互连结构190具有一个或多个介电层186，所述一个或多个介电层186具有相应的金属化图案188。第三电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。第三芯片180可经历与上述关于图1至图5讨论的加工类似的加工。
将第三芯片180接合至第一芯片堆叠件互连结构170，诸如当第二芯片130为诸如晶圆的较大的衬底的部分时。因此，图12可描述CoW接合。第三芯片180与第一芯片堆叠件互连结构170的接合可为如上述关于图6中的接合讨论的。如示出的，将第三芯片180的第三芯片正面互连结构190接合至第一芯片堆叠件互连结构170。接合可包括将位于第三半导体衬底182最远端的第三芯片180的一个介电层186接合至位于第一半导体衬底102最远端的第一芯片堆叠件互连结构170的一个介电层166。接合还可包括将位于第三半导体衬底182最远端的第三芯片180的金属化图案188接合至位于第一半导体衬底102最远端的第一芯片堆叠件互连结构170的金属化图案168。此外，接合可包括将第三芯片180的金属化图案188接合至第一芯片堆叠件互连结构170的介电层166，和/或将第三芯片180的介电层186接合至第一芯片堆叠件互连结构170的金属化图案168。因此，接合可包括电介质至电介质接合、金属至金属接合、金属至电介质接合等。在一些实例中，金属至金属接合允许第一芯片100、第二芯片130和第三芯片180之间的电互连。
如在图12中进一步示出的，第三芯片180的侧壁与第三芯片180和第一芯片堆叠件互连结构170之间的接合界面的内角116存在于接合结构中。如前所述，分割蚀刻工艺可导致第三芯片180的侧壁为非垂直的，这反过来，可导致内角116将存在于第三芯片180的非垂直侧壁与第三芯片180和第一芯片堆叠件互连结构170之间的接合界面之间。
参考图13，诸如当第二芯片130为较大的衬底的部分时，在第一芯片堆叠件互连结构170上使用密封剂200密封第三芯片180。密封剂200可如上述关于图9中的密封剂160讨论的。形成通孔202和具有一个或多个介电层206和金属化图案208的第二芯片堆叠件互连结构210。通孔202通过第三半导体衬底182。形成从第三半导体衬底182的背面延伸至一个或多个金属化图案188和/或168的电连接。可使用上述关于形成图8中的通孔144讨论的工艺形成通孔162。将第二芯片堆叠件互连结构210的金属化图案208连接至通孔202以提供从第二芯片堆叠件互连结构210至第一芯片100、第二芯片130和第三芯片180的电连接。可使用上述关于图10中的第一芯片堆叠件互连结构170讨论的工艺形成第二芯片堆叠件互连结构210。在第二芯片堆叠件互连结构210上形成电连接至金属化图案208的接触凸块212。可分别根据上述图8中关于形成接触凸块152和UBM讨论的，形成接触凸块212以及任何UBM。
在图13中示出的加工之后，可实施分割工艺以从第二半导体衬底132的较大的衬底中分割芯片堆叠件100/130/180。在一些实施例中，分割工艺可为与上述关于图2至图5中讨论的工艺类似的蚀刻分割工艺。在其他实施例中，分割工艺可使用锯切工艺，而在进一步的实施例中，分割工艺可为组合锯切和蚀刻分割工艺。
图1至图6、图9以及图14至图16示出第四实施例的中间步骤中的结构的各个截面图，其中，将芯片分割并接合至诸如晶圆的较大的衬底。如上述关于图1至图6以及图9讨论的，加工继续进行。参考图14，实施在第二半导体衬底132的背面上的加工。当将第一芯片100密封在密封剂160中时，通过释放层216将第一芯片100附接至载体衬底214。释放层216将第一芯片100和密封剂160的背面附接至载体衬底214。载体衬底214和释放层216可为分别如上述关于图2中的载体衬底112和释放层114讨论的。
一旦将第一芯片100附接至载体衬底214，就可将作为较大的衬底的部分的第二半导体衬底132减薄。减薄工艺可从第二半导体衬底132的背面减薄第二半导体衬底132。减薄工艺可包括诸如CMP、回蚀刻工艺等或其组合的研磨工艺。在一些实施例中，在减薄第二半导体衬底132之前，第二芯片130的厚度(例如，第二半导体衬底132和第二芯片正面互连结构140的组合厚度)可为约300μm或更大，并且在减薄第二半导体衬底132之后，厚度可为约5μm或更大，例如，约5μm至约20μm。
形成通孔222和具有一个或多个介电层226的第二芯片背面互连结构230，所述一个或多个介电层226具有相应的金属化图案228。通孔222穿过第二半导体衬底132。形成从第二半导体衬底132的背面延伸至一个或多个金属化图案138和/或108的电连接。可使用上述关于形成图8中的通孔144讨论的工艺形成通孔222。将第二芯片背面互连结构230的金属化图案228连接至通孔222以提供从第二芯片背面互连结构230至第一芯片100和第二芯片130的电连接。可使用上述关于图10中的第一芯片堆叠件互连结构170讨论的工艺形成第二芯片背面互连结构230。
参考图15，将第三集成电路芯片(或更简单地，“芯片”)240接合至第二芯片130，例如，第二芯片背面互连结构230。图1中的第一芯片100的许多讨论适用于图15中的第三芯片240。本领域一般技术人员容易理解，第一芯片100和第三芯片240之间的部件和讨论的一致，因此为了简洁此处省略第三芯片240的部件的一些讨论。第三芯片240包括具有第三电路的第三半导体衬底242并且具有第三芯片正面互连结构250，所述第三芯片正面互连结构250具有包含相应的金属化图案248的一个或多个介电层246。第三电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。第三芯片240可经历与上述关于图1至图5讨论的加工类似的加工。
将第三芯片240接合至第二芯片背面互连结构230，诸如当第二芯片130为诸如晶圆的较大的衬底的部分时。因此，图15可描述CoW接合。如示出的，将第三芯片240的第三芯片正面互连结构250接合至第二芯片背面互连结构230。接合可包括将位于第三半导体衬底242最远端的第三芯片240的一个介电层246接合至位于第二半导体衬底132最远端的第二芯片130的第二芯片背面互连结构230的一个介电层226。接合还可包括将位于第三半导体衬底242最远端的第三芯片240的金属化图案248接合至位于第二半导体衬底132最远端的第二芯片130的第二芯片背面互连结构230的金属化图案228。此外，接合可包括将第三芯片240的金属化图案248接合至第二芯片背面互连结构230的介电层226，和/或将第三芯片240的介电层246接合至第二芯片背面互连结构230的金属化图案228。因此，接合可包括电介质至电介质接合、金属至金属接合、金属至电介质接合等。在一些实例中，金属至金属接合允许第一芯片100、第二芯片130和第三芯片240之间的电互连。
如图15进一步示出的，第三芯片240的侧壁与第三芯片240和第二芯片背面互连结构230之间的接合界面的内角116存在于接合结构中。如前所述，分割蚀刻工艺可导致第三芯片240的侧壁为非垂直的，这反过来，可导致内角116将存在该非垂直侧壁与第三芯片240和第二芯片背面互连结构230之间的接合界面之间。
参考图16，在第二芯片背面互连结构230上使用密封剂260密封第三芯片240，诸如当第二芯片130为较大的衬底的部分时。密封剂260可为如上述关于图9中的密封剂160讨论的。形成通孔262和具有一个或多个介电层266和金属化图案268的第一芯片堆叠件互连结构270。通孔262穿过第三半导体衬底242。形成从第三半导体衬底242的背面延伸至一个或多个金属化图案248和/或228的电连接。可使用上述关于形成图8中的通孔144讨论的工艺形成通孔162。将第一芯片堆叠件互连结构270的金属化图案268连接至通孔262以提供从第一芯片堆叠件互连结构270至第一芯片100、第二芯片130和第三芯片240的电连接。可使用上述关于图10中的第一芯片堆叠件互连结构170讨论的工艺形成第一芯片堆叠件互连结构270。在第一芯片堆叠件互连结构270上形成电连接至金属化图案268的接触凸块272。可分别根据上述图8中关于形成接触凸块152和UBM讨论的，形成接触凸块272以及任何UBM。
在图16中示出的加工之后，可实施分离工艺以去除载体衬底214和释放层216，并且可实施分割工艺以从第二半导体衬底132的较大的衬底中分割芯片堆叠件100/130/240。在一些实施例中，分割工艺可为与上述关于图2至图5中讨论的工艺类似的蚀刻分割工艺。在其他实施例中，分割工艺可使用锯切工艺，而在其他实施例中，分割工艺可为组合锯切和蚀刻分割工艺。
图1至图6、图9、图14和图17至图22示出第五实施例的中间步骤中的结构的各个截面图，其中，将芯片分割并接合至诸如晶圆的较大的衬底。如上述关于图1至图6、图9以及图14讨论的，加工继续进行。参考图17，从第一芯片100和密封剂160中分离载体衬底214，然后，通过释放层276将第二芯片130的第二芯片背面互连结构230，诸如当较大的衬底的部分时，附接至载体衬底274。载体衬底214和释放层216可为分别如上述关于图2中的载体衬底112和释放层114讨论的。
参考图18，当将作为较大的衬底的部分的第二芯片130附接至载体衬底274时，通过密封剂160、第二芯片正面互连结构140、第二半导体衬底132和第二芯片背面互连结构230实施蚀刻分割工艺以从较大的衬底和/或其他芯片中分割芯片堆叠件100/130。蚀刻分割工艺可使用光刻和蚀刻技术。蚀刻分割工艺可包括沉积、暴露于光以及显影位于第一半导体衬底102的背面和密封剂160上的光刻胶。该工艺图案化第一半导体衬底102的背面和密封剂160上的光刻胶。在光刻胶中形成的图案暴露将被蚀刻的分割区，从而从较大的衬底中分割第二芯片130和/或类似的芯片，分割区位于第一芯片100的外周之外和密封剂160上。然后，可穿过图案化的光刻胶实施蚀刻工艺。蚀刻工艺可为诸如DRIE、ICP蚀刻、CCP蚀刻等或其组合的各向异性蚀刻。蚀刻工艺通过分割区蚀刻穿过密封剂160、第二芯片正面互连结构140、第二半导体衬底132和第二芯片背面互连结构230。在完成蚀刻工艺之后，将包括第二芯片130和第一芯片100和/或其他类似芯片堆叠件的芯片堆叠件分割。在蚀刻工艺期间，在第一半导体衬底102和密封剂160上可存在诸如硬掩模层、ARC层等或其组合的各个层。
蚀刻工艺可产生垂直、非垂直或其组合的芯片堆叠件100/130的侧壁。例如，处于和/或接近第二芯片背面互连结构230的第二芯片130的侧壁可为垂直的，而接近第一芯片100(例如，密封剂160)的侧壁可为非垂直的。如示出的，第二芯片130的第二芯片背面互连结构230的侧壁为非垂直的。第二芯片130的第二芯片背面互连结构230的侧壁和位于第二半导体衬底132远端的第二芯片130的第二芯片背面互连结构230的外表面之间的内角116小于90°，该内角116还可介于约89°至约60°之间，并且更具体地可介于约88°至约80°之间。
关于图18讨论的蚀刻分割工艺可允许第二芯片130的布局形状更灵活。例如，包括允许第二芯片130的矩形布局形状，第二芯片130的布局形状可为六边形、八边形、圆形、椭圆形、另一种多边形形状等。
参考图19，尽管仍附接至载体衬底274，将分割的芯片堆叠件100/130翻转并附接至切割带278。实施载体衬底分离工艺以从第二芯片130中分离载体衬底274，例如，从第二芯片背面互连结构230中分离载体衬底274。根据一些实施例，分离(de-bonding)包括在释放层276上投射诸如激光或UV光的光使得释放层276在光的热量下分解并且可去除载体衬底274。在分离工艺之后，可实施清洗工艺以去除残留在第二芯片130上的释放层276的残余物。
参考图20，示出在分割之前的第三集成电路芯片(或更简单地，“芯片”)280。图1中的第一芯片100的许多讨论适用于图20中的第三芯片280。本领域普通技术人员容易理解，第一芯片100和第三芯片280之间的部件和讨论的一致，因此为了简洁此处省略第三芯片280的部件的一些讨论。第三芯片280包括具有第三电路的第三半导体衬底282并且具有第三芯片正面互连结构290，所述第三芯片正面互连结构290具有包含相应的金属化图案288的一个或多个介电层286。第三电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。
进一步参考图20，将芯片堆叠件100/130接合至第三芯片280，诸如当第三芯片280为诸如晶圆的较大的衬底的部分时。因此，图20可描述CoW接合。可从切割带278中去除芯片堆叠件100/130并且使用拾取和放置工具使芯片堆叠件100/130在第三芯片280上方对齐。然后，将芯片堆叠件100/130与第三芯片280接触，并且发生接合。如示出的，将第二芯片130的第二芯片背面互连结构230接合至第三芯片280的第三芯片正面互连结构290。接合可包括将位于第二半导体衬底132最远端的第二芯片130的一个介电层226接合至位于第三半导体衬底282最远端的第三芯片280的一个介电层286。接合还可包括将位于第二半导体衬底132最远端的第二芯片130的金属化图案228接合至位于第三半导体衬底282最远端的第三芯片280的金属化图案288。此外，接合可包括将第二芯片130的介电层226接合至第三芯片280的金属化图案288，和/或将第二芯片130的金属化图案228至第三芯片280的介电层286。因此，接合可包括电介质至电介质接合、金属至金属接合、金属至电介质接合等。在一些实例中，金属至金属接合允许第一芯片100、第二芯片130和第三芯片280之间的电互连。
如图20进一步示出的，第二芯片130的侧壁与第二芯片130和第三芯片280之间的接合界面的内角116存在于接合结构中。如前所述，分割蚀刻工艺可导致第二芯片130的侧壁为非垂直的，这反过来，可导致内角116将存在于该非垂直侧壁与第二芯片130和第三芯片280之间的接合界面之间。
参考图21，诸如当第三芯片280为较大的衬底的部分时，在第三芯片280上使用密封剂300密封芯片堆叠件100/130。密封剂300可为模塑料、环氧树脂、树脂等，并且可使用压缩模制、传递模制等形成密封芯片堆叠件100/130的密封剂300。
参考图22，实施在第三半导体衬底282的背面上的加工。这种加工可包括减薄第三半导体衬底282。减薄工艺可如关于图8讨论的。此后，形成通孔304和具有一个或多个介电层306的第三芯片背面互连结构310，所述介电层306具有相应的金属化图案308。形成通孔304和具有各个介电层306和金属化图案308的第三芯片背面互连结构310的工艺可如关于图8中的通孔144和第二芯片背面互连结构150讨论的。通孔304穿过第三半导体衬底282。形成从第三半导体衬底282的背面至一个或多个金属化图案288和/或228的电连接。可将金属化图案308连接至通孔304。在第三芯片背面互连结构310上形成电连接至金属化图案308的接触凸块312。可分别根据上述图8中关于形成接触凸块152和UBM讨论的，形成接触凸块312以及任何UBM。
在图22中示出的加工之后，可实施分割工艺以从第三半导体衬底282的较大的衬底中分割芯片堆叠件100/130/280。在一些实施例中，分割工艺可为与上述关于图2至图5讨论的工艺类似的蚀刻分割工艺。在其他实施例中，分割工艺可使用锯切工艺，而在进一步的实施例中，分割工艺可为组合锯切和蚀刻分割工艺。
图1至图6、图9、图10以及图23至图28示出第六实施例的中间步骤中的结构的各个截面图，其中，将芯片分割并接合至诸如晶圆的较大的衬底。如上述关于图1至图6、图9以及图10讨论的，加工继续进行。参考图23，实施在第二半导体衬底132的背面上的加工。当在密封剂160中密封第一芯片100以及在具有第一芯片堆叠件互连结构170时，通过释放层316将第一芯片100附接至载体衬底314。释放层316将第一芯片堆叠件互连结构170附接至载体衬底314。载体衬底314和释放层316可为分别如上述关于图2中的载体衬底112和释放层114讨论的。
一旦将第一芯片100附接至载体衬底314，就可将第二半导体衬底132减薄。减薄工艺可从第二半导体衬底132的背面减薄第二半导体衬底132。减薄工艺可包括诸如CMP、回蚀刻工艺等或其组合的研磨工艺。在一些实施例中，在减薄第二半导体衬底132之前，第二芯片130的厚度(例如，第二半导体衬底132和第二芯片正面互连结构140的组合厚度)可为约300μm或更大，并且在减薄第二半导体衬底132之后，厚度可为约5μm或更大，例如，约5μm至约20μm。
参考图24，当将第一芯片100附接至载体衬底274并且第二芯片130仍然为较大的衬底的部分时，通过第二半导体衬底132的背面实施蚀刻分割工艺以从较大的衬底和/或其他芯片中分割芯片堆叠件100/130。蚀刻分割工艺可使用光刻和蚀刻技术。蚀刻分割工艺可包括沉积、暴露于光以及显影位于第二半导体衬底132的背面上的光刻胶。该工艺图案化第二半导体衬底132的背面上的光刻胶。在光刻胶中形成的图案暴露将被蚀刻的位于第二芯片130的外周之外的分割区从而从较大的衬底中分割第二芯片130和/或类似的芯片。然后，可通过图案化的光刻胶实施蚀刻工艺。蚀刻工艺可为诸如DRIE、ICP蚀刻、CCP蚀刻等或其组合的各向异性蚀刻。蚀刻工艺通过分割区蚀刻穿过第二半导体衬底132、第二芯片正面互连结构140、密封剂160和第一芯片堆叠件互连结构170。在完成蚀刻工艺之后，将包括第二芯片130和第一芯片100和/或其他类似芯片堆叠件的芯片堆叠件分割。在蚀刻工艺期间，在第二半导体衬底132上可存在诸如硬掩模层、ARC层等或其组合的各个层。
蚀刻工艺可产生垂直、非垂直或其组合的芯片堆叠件100/130的侧壁。例如，处于和/或接近第二半导体衬底132的第二芯片130的侧壁可为垂直的，而第一芯片堆叠件互连结构170和/或密封剂160的侧壁可为非垂直的。如示出的，第一芯片堆叠件互连结构170和密封剂160的侧壁为非垂直的。第一芯片堆叠件互连结构170的侧壁和位于第一半导体衬底102远端的第一芯片堆叠件互连结构170的外表面之间的内角116小于90°，该内角116还可介于约89°至约60°之间，并且更具体地可介于约88°至约80°之间。
关于图24讨论的蚀刻分割工艺可允许第二芯片130的布局形状更灵活。例如，包括允许第二芯片130的矩形布局形状，第二芯片130的布局形状可为六边形、八边形、圆形、椭圆形、另一种多边形形状等。
参考图25，尽管包括第一芯片100和第二芯片130的分割的芯片堆叠件仍附接至载体衬底314，将包括第一芯片100和第二芯片130的分割的芯片堆叠件翻转并附接至切割带318。实施载体衬底分离工艺以从第一芯片堆叠件互连结构170中分离载体衬底314。
参考图26，示出在分割之前的第三集成电路芯片(或更简单地，“芯片”)320。图1中的第一芯片100的许多讨论适用于图26中的第三芯片320。本领域一般技术人员容易理解，第一芯片100和第三芯片320之间的部件和讨论的一致，因此为了简洁此处省略第三芯片320的部件的一些讨论。第三芯片320包括具有第三电路的第三半导体衬底322并且具有第三芯片背面互连结构350，第三芯片背面互连结构350具有包含相应的金属化图案328的一个或多个介电层326。第三电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。
进一步参考图26，然后，将芯片堆叠件100/130接合至第三芯片320，诸如当第三芯片320为诸如晶圆的较大的衬底的部分时。因此，图26可描述CoW接合。可从切割带318中去除芯片堆叠件100/130并且使用拾取和放置工具使芯片堆叠件100/130在第三芯片320上方对齐。然后，将芯片堆叠件100/130与第三芯片320接触，并且发生接合。如示出的，将第一芯片堆叠件互连结构170接合至第三芯片320的第三芯片正面互连结构330。接合可包括将位于第一半导体衬底102最远端的第一芯片堆叠件互连结构170的一个介电层166接合至位于第三半导体衬底322最远端的第三芯片320的一个介电层326。接合还可包括将位于第一半导体衬底102最远端的第一芯片堆叠件互连结构170的金属化图案168接合至位于第三半导体衬底322最远端的第三芯片320的金属化图案328。此外，接合可包括将第一芯片堆叠件互连结构170的介电层166接合至第三芯片320的金属化图案328，和/或将第一芯片堆叠件互连结构170的金属化图案168接合至第三芯片320的介电层326。因此，接合可包括电介质至电介质接合、金属至金属接合、金属至电介质接合等。在一些实例中，金属至金属接合允许第一芯片100、第二芯片130和第三芯片320之间的电互连。
如图26进一步示出的，第一芯片堆叠件互连结构170的侧壁与第一芯片堆叠件互连结构170和第三芯片320之间的接合界面的内角116存在于接合结构中。如前所述，分割蚀刻工艺可导致第一芯片堆叠件互连结构170的侧壁为非垂直的，这反过来，可导致内角116将存在于非垂直侧壁与第一芯片堆叠件互连结构170和第三芯片320之间的接合界面之间。
参考图27，诸如当第三芯片320为较大的衬底的部分时，在第三芯片320上使用密封剂340密封芯片堆叠件100/130。密封剂340可为模塑料、环氧树脂、树脂等，并且可使用压缩模制、传递模制等形成密封芯片堆叠件100/130的密封剂340。
参考图28，实施在第三半导体衬底322的背面上的加工。这种加工可包括减薄第三半导体衬底322。减薄工艺可如关于图8讨论的。此后，形成通孔344和具有一个或多个介电层346的第三芯片背面互连结构350，所述介电层346具有相应的金属化图案348。形成通孔344和具有各个介电层346和金属化图案348的第三芯片背面互连结构350的工艺可如关于图8中的通孔144和第二芯片背面互连结构150讨论的。通孔344穿过第三半导体衬底322。形成从第三半导体衬底322的背面延伸至一个或多个金属化图案328和/或168的电连接。可将金属化图案348连接至通孔344。在第三芯片背面互连结构350上形成电连接至金属化图案348的接触凸块352。可分别根据上述图8中关于形成接触凸块152和UBM讨论的，形成接触凸块352以及任何UBM。
在图28中示出的加工之后，可实施分割工艺以从第三半导体衬底322的较大的衬底中分割芯片堆叠件100/130/320。在一些实施例中，分割工艺可为与上述关于图2至图5讨论的工艺类似的蚀刻分割工艺。在其他实施例中，分割工艺可使用锯切工艺，而在其他实施例中，分割工艺可为组合锯切和蚀刻分割工艺。
各个其他实施例可使用不同的加工和加工顺序。下面讨论的实施例示出一些变型，并且本领域普通技术人员容易理解，可在不同程度上将这些变型并入其他实施例，诸如前面讨论的实施例。例如，如随后讨论的，可在接合之前形成通孔。
图29至图36示出其中将芯片分割并接合至诸如晶圆的较大的衬底的第七实施例的中间步骤中的结构的各个截面图。参考图29，示出在分割之前的第一集成电路芯片(或更简单地，“芯片”)400。图1中的第一芯片100的许多讨论适用于图29中的第一芯片400。本领域普通技术人员容易理解，第一芯片100和第一芯片400之间的部件和讨论的一致，因此为了简洁此处省略第一芯片400的部件的一些讨论。第一芯片400包括具有第一电路的第一半导体衬底402并且具有第一芯片正面互连结构410，所述第一芯片正面互连结构410具有包含相应的金属化图案408的一个或多个介电层406。第一电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。第一半导体衬底402为诸如晶圆的较大的半导体衬底的部分，并且在分割之前具有在所述衬底上形成的其他相似或相同芯片。
第一芯片400还包括在第一半导体衬底402中的通孔404。在形成第一芯片正面互连结构410之前或者在形成第一芯片正面互连结构410期间在第一半导体衬底402中形成通孔404。例如，可通过蚀刻、研磨、激光技术、其组合等在第一半导体衬底402中形成凹槽来形成通孔404。诸如通过CVD、原子层沉积(ALD)、其组合等在第一半导体衬底402的正面上方以及在开口中共形沉积薄阻挡层。阻挡层可包括氮化物或氮氧化物，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、其组合等。在薄阻挡层上方以及在开口中沉积导电材料。可通过电化学电镀工艺、CVD、ALD、其组合等形成导电材料。导电材料的实例为铜、钨、铝、银、其组合等。例如，通过CMP从第一半导体衬底402的正面去除过多的导电材料和阻挡层。因此，通孔404可包括在导电材料和第一半导体衬底402之间的导电材料和薄阻挡层。随后可形成第一芯片正面互连结构410。
参考图30，将第二集成电路芯片(或更简单地，“芯片”)420接合至第一芯片400。图1中的第一芯片100的许多讨论适用于图30中的第二芯片420。本领域普通技术人员容易理解，第一芯片100和第二芯片420之间的部件和讨论的一致，因此为了简洁此处省略第二芯片420的部件的一些讨论。第二芯片420包括具有第二电路的第二半导体衬底422并且具有第二芯片正面互连结构430，所述第二芯片正面互连结构430具有包含相应的金属化图案428的一个或多个介电层426。第二电路可包括存储器结构、数据处理结构、传感器、放大器、功率分布器、输入/输出电路等。第二芯片420可经历与上述关于图1至图5讨论的加工类似的加工。
将第二芯片420接合至第一芯片400，诸如当第一芯片400为诸如晶圆的较大的衬底的部分时。因此，图30可描述CoW接合。如示出的，将第二芯片420的第二芯片正面互连结构430接合至第一芯片400的第一芯片正面互连结构410。接合可包括将位于第二半导体衬底422最远端的第二芯片420的一个介电层426接合至位于第一半导体衬底402最远端的第一芯片400的一个介电层406。接合还可包括将位于第二半导体衬底422最远端的第二芯片420的金属化图案428接合至位于第一半导体衬底402最远端的第一芯片400的金属化图案408。此外，接合可包括将第二芯片420的金属化图案428接合至第一芯片400的介电层406和/或将第二芯片420的介电层426接合至第一芯片400的金属化图案408。因此，接合可包括电介质至电介质接合、金属至金属接合、金属至电介质接合等。在一些实例中，金属至金属接合允许第一芯片400和第二芯片420之间的电互连。
如图30进一步示出的，第二芯片420的侧壁与第二芯片420和第一芯片400之间的接合界面的内角116存在于接合结构中。如前所述，分割蚀刻工艺可导致第二芯片420的侧壁为非垂直的，这反过来，可导致内角116将存在于非垂直侧壁与第二芯片420和第一芯片400之间的接合界面之间。
参考图31，诸如当第一芯片400为较大的衬底的部分时，在第一芯片400上使用密封剂440密封第二芯片420。密封剂440可为如上述关于图9中的密封剂160讨论的。
参考图32，当在密封剂440中密封第二芯片420时，通过释放层446将第二芯片420附接至载体衬底444。释放层446将第二芯片420和密封剂440的背面附接至载体衬底444。载体衬底444和释放层446可为上述分别关于图2中的载体衬底112和释放层114讨论的。
参考图33，一旦将第二芯片420附接至载体衬底444，就将作为较大的衬底的部分的第一半导体衬底402减薄。减薄通过第一半导体衬底402的背面暴露通孔404。减薄工艺可从第一半导体衬底402的背面减薄第一半导体衬底402。减薄工艺可包括诸如CMP、回蚀刻工艺等或其组合的研磨工艺。在一些实施例中，在减薄第一半导体衬底402之前，第一芯片400的厚度(例如，第一半导体衬底402和第一芯片正面互连结构410的组合厚度)可为约300μm或更大，并且在减薄第一半导体衬底402之后，厚度可为约5μm或更大，例如，约5μm至约20μm。
进一步参考图33，形成具有一个或多个介电层456和金属化图案458的第一芯片背面互连结构460。将第一芯片背面互连结构460的金属化图案458连接至通孔404以提供从第一芯片背面互连结构460至第一芯片400和第二芯片420的电连接。可使用上述关于图10中的第一芯片堆叠件互连结构170讨论的工艺形成第一芯片背面互连结构460。
参考图34，当将第二芯片420和密封剂440附接至载体衬底444以及第一芯片400仍然为较大的衬底的部分时，通过第一半导体衬底402的背面实施蚀刻分割工艺以从较大的衬底和/或其他芯片中分割芯片堆叠件400/420。蚀刻分割工艺可使用光刻和蚀刻技术。蚀刻分割工艺可包括沉积、暴露于光和显影位于第一半导体衬底402的背面上的第一芯片背面互连结构460上的光刻胶。该工艺图案化在位于第一半导体衬底402的背面上的第一芯片背面互连结构460上的光刻胶。在光刻胶中形成的图案暴露位于将被蚀刻的第一芯片400的外周之外的分割区从而从较大的衬底中分割第一芯片400和/或相似的芯片。分割区延伸超出第二芯片420的横向外周，如在下面更详细讨论的。然后，可通过图案化的光刻胶实施蚀刻工艺。蚀刻工艺可为诸如DRIE、ICP蚀刻、CCP蚀刻等或其组合的各向异性蚀刻。蚀刻工艺通过分割区蚀刻穿过第一芯片背面互连结构460、第一半导体衬底402和第一芯片正面互连结构410以及至密封剂160中。由于分割区的对齐，在第一芯片400周围完全暴露密封剂440。在蚀刻工艺期间，在第二半导体衬底132上可存在诸如硬掩模层、ARC层等或其组合的各个层。
蚀刻工艺可产生垂直、非垂直或其组合的芯片堆叠件400/420的侧壁。例如，处于和/或接近第一半导体衬底402的第一芯片400的侧壁可为垂直的，而第一芯片400的第一芯片正面互连结构410的侧壁可为非垂直的。如示出的，第一芯片正面互连结构410的侧壁为非垂直的。第一芯片正面互连结构410的侧壁与第一芯片正面互连结构410和第二芯片正面互连结构430之间的界面之间的内角116小于90°，该内角116还可介于约89°至约60°之间，并且更具体地可介于约88°至约80°之间。
关于图34讨论的蚀刻分割工艺可允许第一芯片400的布局形状更灵活。例如，包括允许第一芯片400的矩形布局形状，第一芯片400的布局形状可为六边形、八边形、圆形、椭圆形、另一种多边形形状等。
参考图35，尽管芯片堆叠件400/420仍附接至载体衬底444，将芯片堆叠件400/420翻转并附接至切割带468。实施载体衬底分离工艺以从第一芯片背面互连结构460中分离载体衬底444。
参考图36，从芯片堆叠件400/420中去除密封剂440。可通过对密封剂440的材料具有选择性的蚀刻去除密封剂440。例如，蚀刻可为诸如湿蚀刻的各向同性蚀刻。在去除密封剂440之后，将芯片堆叠件400/420和/或其他类似的芯片堆叠件分割。
已经在使用诸如接触凸块152、172、212、272、312和352的接触凸块的背景下讨论上述讨论的各个实施例。其他实施例涵盖其他机制，通过所述机制可将芯片堆叠件附接至和电连接至诸如封装件衬底的衬底。例如，可将芯片堆叠件物理附接至封装件衬底，并且引线接合件或光连接件可用于将芯片堆叠件电连接至封装件衬底。
一些实施例可获得优点。例如，由于本文描述的接合工艺可避免接合界面处的颗粒堆积，因此可获得更可靠的CoW接合界面。此外，可获得具有较少或没有裂缝或接缝空隙的可靠的管芯至管芯电介质间隙填充。而且，芯片堆叠件中的一个或多个芯片的尺寸可能更灵活。额外地，加工可为更低成本。
根据一个实施例，方法包括分割第一芯片，以及在分割第一芯片之后，接合第一芯片至第二芯片。第一芯片包括第一半导体衬底和在第一半导体衬底的正面上的第一互连结构。分割第一芯片包括通过第一半导体衬底的背面蚀刻穿过第一互连结构。
根据另一个实施例，方法包括在未分割的第一晶圆上形成第一芯片。第一芯片包括第一半导体衬底，所述第一半导体衬底是未分割的第一晶圆的部分并且包括在第一半导体衬底上的第一互连结构。方法还包括从第一晶圆的剩余部分分割第一芯片，和在分割第一芯片之后，接合第一芯片至第二芯片。第二芯片在未分割的第二晶圆上。第二芯片包括第二半导体衬底，所述第二半导体衬底是未分割的第二晶圆的部分并且包括在第二半导体衬底上的第二互连结构。将第一互连结构接合至第二互连结构。在接合之后，第一互连结构的外侧壁形成为以小于90°的角度与第一芯片和第二芯片之间的接合界面相交。
根据其他实施例，结构包括第一芯片和接合至第一芯片的第二芯片。第一芯片包括第一半导体衬底和位于第一半导体衬底的正面上的第一互连结构。第二芯片包括第二半导体衬底和位于第二半导体衬底的正面上的第二互连结构。第一芯片的外侧壁在第一芯片和第二芯片之间的接合界面处以小于90°的内角与所述接合界面相交。
根据本发明的一些实施例，提供了一种制造半导体结构的方法，包括：分割第一芯片，所述第一芯片包括第一半导体衬底和在所述第一半导体衬底的正面上的第一互连结构，分割所述第一芯片包括通过所述第一半导体衬底的背面蚀刻穿过所述第一互连结构；以及在所述分割所述第一芯片之后，将所述第一芯片接合至第二芯片。
在上述方法中，在所述蚀刻之后，所述第一互连结构的外侧壁与位于所述第一半导体衬底的最远端的所述第一互连结构的外表面相交的角度不等于90°。
在上述方法中，所述第二芯片包括第二半导体衬底和在所述第二半导体衬底的正面上的第二互连结构，在将所述第一芯片接合至所述第二芯片期间，所述第二半导体衬底为晶圆的未分割的部分。
在上述方法中，所述第二芯片包括第二半导体衬底和在所述第二半导体衬底的正面上的第二互连结构，当将所述第一芯片接合至所述第二芯片时，所述第一互连结构接合至所述第二互连结构。
在上述方法中，还包括：使用第一密封剂密封位于所述第二芯片上的所述第一芯片；形成穿过所述第二芯片的第二半导体衬底的背面至所述第二互连结构、所述第一互连结构或它们的组合的第一通孔；以及在所述第二芯片的第二半导体衬底的背面上形成第三互连结构，所述第三互连结构连接至所述第一通孔。
在上述方法中，还包括：将第三芯片接合至所述第三互连结构，所述第三芯片包括第三半导体衬底和位于所述第三半导体衬底的正面上的第四互连结构，所述第四互连结构接合至所述第三互连结构。
在上述方法中，还包括：使用第二密封剂密封所述第二芯片上的所述第三芯片；形成穿过所述第三芯片的第三半导体衬底的背面至所述第四互连结构、所述第三互连结构或它们的组合的第二通孔；以及在所述第三芯片的第三半导体衬底的背面上和在所述第二密封剂上形成第五互连结构，所述第五互连结构连接至所述第二通孔。
在上述方法中，还包括：分割包括所述第一芯片和所述第二芯片的芯片堆叠件，分割所述芯片堆叠件包括依次蚀刻穿过所述第一密封剂、所述第二互连结构、所述第二半导体衬底和所述第三互连结构。
在上述方法中，还包括：将所述芯片堆叠件接合至第三芯片，所述第三芯片包括第三半导体衬底和位于所述第三半导体衬底的正面上的第四互连结构，所述第三互连结构接合至所述第四互连结构；以及密封位于所述第三芯片上的所述芯片堆叠件。
在上述方法中，还包括：分割包括所述第一芯片和所述第二芯片的芯片堆叠件，分割所述芯片堆叠件包括：依次蚀刻穿过所述第三互连结构、所述第二半导体衬底和所述第二互连结构，以及在所述依次蚀刻之后，从所述第一芯片周围去除所述第一密封剂。
在上述方法中，还包括：使用第一密封剂密封所述第二芯片上的所述第一芯片；形成穿过所述第一芯片的第一半导体衬底的背面至所述第一互连结构、所述第二互连结构或它们的组合的第一通孔；以及在所述第一芯片的第一半导体衬底的背面上和在所述第一密封剂上形成第三互连结构，所述第三互连结构连接至所述第一通孔。
在上述方法中，还包括：将第三芯片接合至所述第三互连结构，所述第三芯片包括第三半导体衬底和位于所述第三半导体衬底的正面上的第四互连结构，所述第四互连结构接合至所述第三互连结构。
在上述方法中，还包括：分割包括所述第一芯片和所述第二芯片的芯片堆叠件，分割所述芯片堆叠件包括依次蚀刻穿过所述第二半导体衬底的背面、所述第二互连结构、所述第一密封剂以及所述第三互连结构。
在上述方法中，还包括：将所述芯片堆叠件接合至第三芯片，所述第三芯片包括第三半导体衬底和位于所述第三半导体衬底的正面上的第四互连结构，所述第三互连结构接合至所述第四互连结构；以及密封所述第三芯片上的所述芯片堆叠件。
根据本发明的另一些实施例，还提供了一种制造半导体结构的方法，包括：在未分割的第一晶圆上形成第一芯片，所述第一芯片包括第一半导体衬底，所述第一半导体衬底是所述未分割的第一晶圆的部分并且包括位于所述第一半导体衬底上的第一互连结构；从所述第一晶圆的剩余部分分割所述第一芯片；以及在分割所述第一芯片之后，将所述第一芯片接合至第二芯片，所述第二芯片位于未分割的第二晶圆上，所述第二芯片包括第二半导体衬底，所述第二半导体衬底是所述未分割的第二晶圆的部分并且包括位于所述第二半导体衬底上的第二互连结构，将所述第一互连结构接合至所述第二互连结构，在所述接合之后，所述第一互连结构的外侧壁形成为以小于90°的角度与所述第一芯片和所述第二芯片之间的接合界面相交。
在上述方法中，分割所述第一芯片包括从所述第一半导体衬底的背面蚀刻穿过所述第一半导体衬底和所述第一互连结构。
在上述方法中，所述蚀刻形成所述第一互连结构的外侧壁。
根据本发明的又一些实施例，还提供了一种半导体结构，包括：第一芯片，包括第一半导体衬底和位于所述第一半导体衬底的正面上的第一互连结构；以及第二芯片，接合至所述第一芯片，所述第二芯片包括第二半导体衬底和位于所述第二半导体衬底的正面上的第二互连结构，所述第一芯片的外侧壁在所述第一芯片和所述第二芯片之间的接合界面处以小于90°的内角与所述接合界面相交。
在上述结构中，所述第一芯片的外侧壁为所述第一互连结构的外侧壁。
在上述结构中，在平行于所述接合界面的平面中的所述第一芯片的形状为非矩形。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种制造半导体结构的方法，包括：
分割第一芯片，所述第一芯片包括第一半导体衬底和在所述第一半导体衬底的正面上的第一互连结构，分割所述第一芯片包括通过所述第一半导体衬底的背面蚀刻穿过所述第一互连结构；以及
在所述分割所述第一芯片之后，将所述第一芯片接合至第二芯片。
2.根据权利要求1所述的方法，其中，在所述蚀刻之后，所述第一互连结构的外侧壁与位于所述第一半导体衬底的最远端的所述第一互连结构的外表面相交的角度不等于90°。
3.根据权利要求1所述的方法，其中，所述第二芯片包括第二半导体衬底和在所述第二半导体衬底的正面上的第二互连结构，在将所述第一芯片接合至所述第二芯片期间，所述第二半导体衬底为晶圆的未分割的部分。
4.根据权利要求1所述的方法，其中，所述第二芯片包括第二半导体衬底和在所述第二半导体衬底的正面上的第二互连结构，当将所述第一芯片接合至所述第二芯片时，所述第一互连结构接合至所述第二互连结构。
5.根据权利要求4所述的方法，还包括：
使用第一密封剂密封位于所述第二芯片上的所述第一芯片；
形成穿过所述第二芯片的第二半导体衬底的背面至所述第二互连结构、所述第一互连结构或它们的组合的第一通孔；以及
在所述第二芯片的第二半导体衬底的背面上形成第三互连结构，所述第三互连结构连接至所述第一通孔。
6.根据权利要求5所述的方法，还包括：
将第三芯片接合至所述第三互连结构，所述第三芯片包括第三半导体衬底和位于所述第三半导体衬底的正面上的第四互连结构，所述第四互连结构接合至所述第三互连结构。
7.根据权利要求6所述的方法，还包括：
使用第二密封剂密封所述第二芯片上的所述第三芯片；
形成穿过所述第三芯片的第三半导体衬底的背面至所述第四互连结构、所述第三互连结构或它们的组合的第二通孔；以及
在所述第三芯片的第三半导体衬底的背面上和在所述第二密封剂上形成第五互连结构，所述第五互连结构连接至所述第二通孔。
8.根据权利要求5所述的方法，还包括：
分割包括所述第一芯片和所述第二芯片的芯片堆叠件，分割所述芯片堆叠件包括依次蚀刻穿过所述第一密封剂、所述第二互连结构、所述第二半导体衬底和所述第三互连结构。
9.一种制造半导体结构的方法，包括：
在未分割的第一晶圆上形成第一芯片，所述第一芯片包括第一半导体衬底，所述第一半导体衬底是所述未分割的第一晶圆的部分并且包括位于所述第一半导体衬底上的第一互连结构；
从所述第一晶圆的剩余部分分割所述第一芯片；以及
在分割所述第一芯片之后，将所述第一芯片接合至第二芯片，所述第二芯片位于未分割的第二晶圆上，所述第二芯片包括第二半导体衬底，所述第二半导体衬底是所述未分割的第二晶圆的部分并且包括位于所述第二半导体衬底上的第二互连结构，将所述第一互连结构接合至所述第二互连结构，在所述接合之后，所述第一互连结构的外侧壁形成为以小于90°的角度与所述第一芯片和所述第二芯片之间的接合界面相交。
10.一种半导体结构，包括：
第一芯片，包括第一半导体衬底和位于所述第一半导体衬底的正面上的第一互连结构；以及
第二芯片，接合至所述第一芯片，所述第二芯片包括第二半导体衬底和位于所述第二半导体衬底的正面上的第二互连结构，所述第一芯片的外侧壁在所述第一芯片和所述第二芯片之间的接合界面处以小于90°的内角与所述接合界面相交。
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