CN113097130A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN113097130A
CN113097130A CN202110244176.1A CN202110244176A CN113097130A CN 113097130 A CN113097130 A CN 113097130A CN 202110244176 A CN202110244176 A CN 202110244176A CN 113097130 A CN113097130 A CN 113097130A
Authority
CN
China
Prior art keywords
wafer
substrate
interconnect structure
semiconductor substrate
edge region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110244176.1A
Other languages
English (en)
Inventor
林咏淇
吴仓聚
邱文智
余振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/019,913 external-priority patent/US11437344B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113097130A publication Critical patent/CN113097130A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80031—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Optics & Photonics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Die Bonding (AREA)

Abstract

在实施例中，器件包括：包括第一衬底和第一互连结构的第一晶圆，第一互连结构的侧壁与第一衬底的侧壁形成钝角；以及接合到该第一晶圆的第二晶圆，该第二晶圆包括第二衬底和第二互连结构，第一衬底的侧壁从该第二衬底的侧壁和该第二互连结构的侧壁横向地偏移。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
自集成电路(IC)的发展以来，由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了持续快速的增长。对于大多数而言，集成密度的这些提高来自于最小部件尺寸的不断减小，这使更多元件能够被集成在给定区域中。随着对微型化、更高速度、更大带宽和更低功耗和等待时间的需求的增长，对封装半导体管芯的较小且更具创造性的技术的需求增长。
堆叠的半导体器件已经成为用于进一步减小半导体器件的物理尺寸的有效技术。在堆叠的半导体器件中，诸如逻辑电路和存储电路的有源电路被制造在不同的半导体晶圆上。可以通过合适的接合技术将两个或更多个半导体晶圆接合在一起，以进一步减小半导体器件的形状因子。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：获得包括第一衬底和第一互连结构的第一处理晶圆，所述第一衬底包含半导体材料，所述第一互连结构包括介电材料之间的金属互连件；用第一修整工艺去除所述第一互连结构的边缘区域，所述第一修整工艺以比所述第一衬底的所述半导体材料快的速率去除所述第一互连结构的所述介电材料；在去除所述第一互连结构的边缘区域之后，用第二修整工艺去除所述第一衬底的边缘区域，所述第二修整工艺以比所述第一互连结构的所述介电材料快的速率去除所述第一衬底的所述半导体材料；以及将第二处理晶圆接合到所述第一处理晶圆的正面。
本申请的另一些实施例提供了一种形成半导体器件的方法，包括：获得包括衬底和互连结构的第一处理晶圆；蚀刻所述互连结构，以从所述第一处理晶圆的边缘区域去除所述互连结构；在蚀刻所述互连结构之后，锯切所述衬底，以去除所述第一处理晶圆的边缘区域中的所述衬底的第一部分；将所述第一处理晶圆接合到所述第二处理晶圆；以及使衬底减薄，以去除在所述第一处理晶圆的边缘区域中的所述衬底的第二部分。
本申请的又一些实施例提供了一种半导体器件，包括：第一晶圆，包括第一衬底和第一互连结构，所述第一互连结构的侧壁与所述第一衬底的侧壁形成钝角；以及第二晶圆，接合到所述第一晶圆，所述第二晶圆包括第二衬底和第二互连结构，所述第一衬底的所述侧壁从所述第二衬底的侧壁和所述第二互连结构的侧壁横向地偏移。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图9是根据一些实施例的在晶圆接合工艺期间的中间步骤的截面图。
图10A和图10B示出了根据一些实施例的管芯堆叠件。
图11至图15是根据一些其他实施例的在晶圆接合工艺期间的中间步骤的截面图。
图16至图20是根据一些其他实施例的在晶圆接合工艺期间的中间步骤的截面图。
图21至图25是根据一些其他实施例的在晶圆接合工艺期间的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，对第一晶圆(例如，顶部晶圆)进行处理、测试和修整，然后，后续将其接合到第二晶圆(例如，底部晶圆)。经处理的晶圆可以具有诸如由于在处理期间在晶圆边缘处可能发生的不均匀化学机械抛光(CMP)而导致的圆化或凸起的边缘。从接合前的第一经处理晶圆修整边缘可以增加所得接合晶圆结构中的接合强度的均匀性。另外，从接合前的第一经处理晶圆修整边缘可以降低在后续将接合后的第一经处理晶圆减薄期间的边缘破损的风险。根据一些实施例，使用多种类型的修整工艺来修整第一晶圆的边缘。具体地，使用第一修整工艺来修整晶圆边缘处的介电部件，并且后续使用第二修整工艺来修整晶圆边缘处的半导体部件。在一些实施例中，第一修整工艺是化学或烧蚀工艺，与机械工艺相比，化学或烧蚀工艺使得能够在损伤风险降低的情况下修整诸如超低k(ELK)介电层的易碎部件。因此，可以提高所得接合晶圆结构的良率，从而降低制造成本。
图1至图9是根据一些实施例的在晶圆接合工艺期间的中间步骤的截面图。如下面更详细讨论的，图1至图9示出了修整第一经处理晶圆(参见图1)并将其接合到第二经处理晶圆(见图7)的工艺。晶圆包括在其中和/或在其上形成的多个集成电路管芯50。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电力管理管芯(例如，电力管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯(例如，图像传感器)、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或其组合。
在图1中，形成或获得了第一晶圆。第一晶圆具有多个器件区域52D，并且在各器件区域52D中和/或上形成集成电路管芯50。另外，第一晶圆具有边缘区域52E，边缘区域52E横向地设置在第一晶圆的边缘处并围绕器件区域52D。如下面更详细讨论的，将在边缘区域52E中执行多次修整工艺。第一晶圆包括半导体衬底52、互连结构54、导电通孔56、一个或多个钝化层58和接触焊盘60。
半导体衬底52可以是掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括诸如锗的其它半导体材料；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟，砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用诸如多层或者梯度的衬底的其他衬底。半导体衬底52具有有时被称为正面的有源表面(例如，在图1中面向上的表面)和有时被称为背面的无源表面(例如，在图1中面向下的表面)。
器件形成在半导体衬底52的有源表面处。器件可以是有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器等)。无源表面可以没有器件。层间电介质(ILD)在半导体衬底52的有源表面上方。ILD围绕并可以覆盖器件。ILD可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的材料形成的一个或多个介电层。
互连结构54在半导体衬底52的有源表面上。互连结构54将半导体衬底52的有源表面处的器件互连，以形成集成电路。互连结构54可以包括例如介电材料54B中的金属化图案54A。介电材料54B可以包括诸如一个或多个低k(LK)或超低k(ELK)介电材料层的一个或多个介电层。金属化图案54A可以是形成在一个或多个介电层中的金属互连件(例如，金属线和通孔)。互连结构54可以通过诸如单镶嵌工艺、双镶嵌工艺等的镶嵌工艺形成。互连结构54的金属化图案54A电耦接到半导体衬底52的有源表面处的器件。
导电通孔56形成为延伸到互连结构54和/或半导体衬底52中。导电通孔56电耦接到互连结构54的金属化图案54A。作为形成导电通孔56的示例，可以通过例如蚀刻、铣削、激光技术、其组合等在互连结构54和/或半导体衬底52中形成凹槽。可以诸如通过使用氧化技术在凹槽中形成薄介电材料。可以诸如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合等在开口中共形地沉积阻挡层。阻挡层可以由诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其组合等的氧化物、氮化物或氮氧化物形成。可以将导电材料沉积在阻挡层上方和开口中。可以通过电化学镀工艺、CVD、PVD、其组合等形成导电材料。导电材料的示例是铜、钨、铝、银、金、其组合等。通过例如化学机械抛光(CMP)从互连结构54和/或半导体衬底52的表面去除过量的导电材料和阻挡层。阻挡层和导电材料的其余部分形成导电通孔56。在图示的实施例中，导电通孔56仅延伸到半导体衬底52中，但应该理解，导电通孔56也可以延伸到互连结构54的一些(或全部)层中。
在图示的实施例中，导电通孔56尚未在第一晶圆的背面(例如，半导体衬底52的背面)处暴露。而是，导电通孔56被掩埋在半导体衬底52中。如下面更详细讨论的，在后续处理中，导电通孔56将在第一晶圆的背面处暴露。在暴露之后，导电通孔56可以被称为硅通孔或衬底通孔(TSV)。
在互连结构54上形成钝化层58。钝化层58可以由诸如氧化硅、氮化硅、低k电介质(诸如，掺杂碳的氧化物)、极低k电介质(诸如，掺杂多孔碳的二氧化硅)、聚合物(诸如，聚酰亚胺)、阻焊剂、聚苯并恶唑(PBO)、苯并环丁烯(BCB)基聚合物、成型化合物等或其组合的一种或多种合适的介电材料形成。可以通过旋涂、层压、化学气相沉积(CVD)等或其组合形成钝化层58。在一些实施例中，钝化层58包括氮化硅层和在氮化硅层上的氧化硅层。
接触焊盘60形成为延伸穿过钝化层58，以物理地和电地耦接到互连结构54的金属化图案54A。例如，接触焊盘60可以物理地和电地耦接到金属部件，这些金属部件是互连结构54的最顶部金属化图案的部分。接触焊盘60由诸如铝、铜、钨、银、金、其组合等的导电材料形成。在一些实施例中，接触焊盘60由比互连结构54的金属化图案54A的成本低的导电材料(例如，铝)形成。作为形成接触焊盘60的示例，可以在钝化层58中形成开口，并且可以沿着钝化层58在穿过钝化层58的开口中形成晶种层。可以通过可接受的光刻和蚀刻技术形成开口。在一些实施例中，晶种层是金属层，该金属层可以是单层或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成光刻胶并对其进行图案化。可以通过旋涂等形成光刻胶，并且可以将其曝光以进行图案化。光刻胶的图案对应于接触焊盘60。图案化形成穿过光刻胶的开口，以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀的镀来形成导电材料。导电材料可以包括诸如铜、钛、钨、铝等的金属。可以通过可接受的灰化或剥离工艺诸如使用氧等离子体等来去除光刻胶。一旦去除了光刻胶，就诸如通过使用可接受的蚀刻工艺(诸如，通过湿蚀刻或干蚀刻)来去除晶种层的暴露部分。晶种层和导电材料的其余部分形成接触焊盘60。
如下面更详细讨论的，接触焊盘60将被用于器件测试。在一些实施例中，接触焊盘60是仅用于器件测试的测试焊盘，并且在集成电路管芯50正常操作期间不被电耦接或启用。在一些实施例中，接触焊盘60是用于集成电路管芯50的器件测试和正常操作二者的管芯连接件。
在图2中，在集成电路管芯50上执行电路探针(CP)测试，以确认集成电路管芯50是否是已知良好管芯(KGD)。通过使用探针62来测试集成电路管芯50。探针62通过例如可回流测试连接件物理地和电地耦接到接触焊盘60。仅具有为KGD的集成电路管芯50的晶圆进行后续的处理和封装，而具有未通过CP测试的集成电路管芯50的晶圆不被封装。该测试可以包括对各种集成电路管芯50的功能的测试，或者可以包括对基于集成电路管芯50的设计可以预期的已知开路或短路的测试。在测试完成之后，通过例如蚀刻工艺、化学机械抛光(CMP)、研磨工艺等来去除探针62并且可以去除接触焊盘60上的任何过量的可回流材料。
在图3中，介电层64形成在晶圆的正面处，例如，接触焊盘60和钝化层58上。介电层64掩埋接触焊盘60。当接触焊盘60是测试焊盘时，测试焊盘将保持所得集成电路管芯50中电隔离。介电层64可以是诸如PBO、聚酰亚胺、基于BCB的聚合物等的聚合物；诸如氮化物等的氮化物；诸如氧化硅、基于正硅酸乙酯(TEOS)的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化物；或其组合。可以例如通过旋涂、层压、沉积(例如，CVD)等形成介电层64。
管芯连接件66形成为延伸穿过介电层64和钝化层58，以物理地和电地耦接到互连结构54的金属化图案54A。管芯连接件66电耦接到集成电路管芯50的相应集成电路。管芯连接件66可以包括穿通孔或导电柱，并且可以由诸如铜的金属形成。在图示的实施例中，管芯连接件66各自包括接触焊盘部分和通孔部分，其中，通孔部分将接触焊盘部分连接到互连结构54的金属化图案54A。可以通过诸如单镶嵌工艺、双镶嵌工艺等的镶嵌工艺形成管芯连接件66。在形成之后，可以将管芯连接件66和介电层64平坦化。可以通过蚀刻工艺、化学机械抛光(CMP)、研磨工艺等执行平坦化。
在另一实施例中，管芯连接件66是在介电层64之前形成的。例如，可以以与接触焊盘60(例如，可以是管芯连接件)类似的方式形成管芯连接件66，然后，可以在管芯连接件66上沉积介电层64。然后，可以以与上述类似的方式将管芯连接件66和介电层64平坦化，以暴露管芯连接件66。
在形成之后，介电层64、钝化层58和/或介电材料54B可以延伸到边缘区域52E中。例如，当通过共形沉积工艺形成这样的层时，这些层可以是形成在边缘区域52E中。如下面更详细讨论的，将通过执行多次修整工艺来去除这些层在边缘区域52E中的部分。
在图4中，执行第一修整工艺70以去除介电层64、钝化层58和互连结构54的边缘区域。具体地，通过执行第一修整工艺70去除介电层64、钝化层58和介电材料54B在边缘区域52E中的部分。可以使用掩模72在第一修整工艺70期间覆盖介电层64、钝化层58和介电材料54B中器件区域52D中的部分。如下面更详细讨论的，第一修整工艺70是诸如蚀刻工艺(诸如，化学工艺或烧蚀工艺)的非机械工艺。如上所述，互连结构54的介电材料54B可以由ELK材料形成。ELK材料易碎，并且会因机械处理而容易受损。通过用第一修整工艺70(例如，蚀刻工艺)修整互连结构54，可以避免或减少对互连结构54的损伤。
可以在执行第一修整工艺70之前形成掩模72。掩模72可以由诸如单层光刻胶、双层光刻胶、三层光刻胶等的光刻胶形成。在一些实施例中，掩模72是三层掩模，包括底层(例如，底部抗反射涂覆(BARC)层)、中间层(例如，氮化物、氧化物、氮氧化物等)和顶层(例如，光刻胶)。可以通过旋涂、诸如CVD的沉积工艺、其组合等形成掩模72。可以使用可接受的光刻技术图案化掩模72，使得其覆盖器件区域52D并暴露边缘区域52E。在掩模72包括光刻胶的实施例中，可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)来图案化光刻胶，以引起化学反应，从而引起光刻胶的暴露于图案化光源的那些部分的物理变化。然后，可以通过将显影剂施加到曝光的光刻胶来显影光刻胶，以利用物理变化并根据所期望的图案选择性去除光刻胶的曝光部分或光刻胶的未曝光部分。
在第一修整工艺70之后，被修整的层(例如，介电层64、钝化层58和介电材料54B)各自具有凹入轮廓形状，该形状例如具有在背离半导体衬底52的有源表面延伸的方向上连续增加的宽度。注意的是，介电材料54B的底表面的宽度W1大于介电层64的顶表面的宽度W2。宽度W1可以在约290mm至约299.5mm的范围内，宽度W2可以在约290mm至约299.5mm的范围内。宽度W1、W2中的每一个都小于半导体衬底52的宽度W3。W3的宽度可以在约299.8mm至约300.2mm的范围内。因为修整层均具有凹入轮廓形状，所以修整层的侧壁均与平行于半导体衬底52的侧壁的平面形成第一钝角θ1。例如，第一钝角θ1可以在约170度至约180度的范围内。因此，第一修整工艺70可以被认为是沿着第一方向D1执行的定向修整工艺。
对介电层64、钝化层58和介电材料54B的材料选择性进行第一修整工艺70。换句话说，第一修整工艺70以比半导体衬底52的半导体材料快的速率选择性去除修整层(例如，介电层64、钝化层58和介电材料54B)的介电材料。例如，相对于第一修整工艺70的介电材料(例如，氧化物)和半导体材料(例如，硅)之间的蚀刻选择性可以在约5至约50的范围内。可以通过控制第一修整工艺70的参数来控制修整层的轮廓形状。具体地，通过以高蚀刻选择性执行第一修整工艺70，修整层均可以形成有凹入轮廓形状。执行第一修整工艺70使得其具有在以上讨论的范围之内的蚀刻选择性使修整层能够均具有凹入轮廓形状。执行第一修整工艺70使得其具有在以上讨论的范围之外的蚀刻选择性不能使修整层能够具有凹入轮廓形状。
在一些实施例中，第一修整工艺70是被执行以具有所期望的蚀刻选择性的诸如等离子体蚀刻的化学工艺。在等离子体蚀刻工艺期间，掩模72覆盖器件区域52D。在将工艺气体供应到工艺腔中的情况下，在处理腔中执行等离子体蚀刻工艺。可以通过诸如变压器耦合等离子体(TCP)系统、电感耦合等离子体(ICP)系统、电容耦合等离子体(CCP)系统、磁增强反应离子技术、电子回旋共振技术等的任何合适的等离子体生成方法将工艺气体激活为等离子体。在一些实施例中，在等离子体蚀刻工艺期间，等离子体生成功率在低功率和高功率之间脉动。在一些实施例中，在等离子体蚀刻工艺期间，所施加的偏置电压也在低电压和高电压之间脉动。在一些实施例中，等离子体生成功率和偏置电压具有同步脉冲，使得等离子体生成功率和偏置电压同时处于其相应的低状态或高状态。可以使用具有在约100W至约5000W的范围内的高功率的等离子体生成功率来执行等离子体刻蚀工艺。可以使用具有在约100伏至约5000伏的范围内的高电压的偏置电压来执行等离子体刻蚀工艺。在一些实施例中，可以以约10％至约90％的范围内的占空比将等离子体生成功率或偏置电压脉动，并且等离子体生成功率或偏置电压可以具有在约5Hz至约5000Hz的范围内的脉冲频率。在等离子体蚀刻工艺中使用的工艺气体包括至少一种或多种蚀刻剂气体。当蚀刻以上讨论的介电材料(例如，ELK电介质)时，蚀刻剂气体的合适示例包括碳氟化合物(CxFy)、氢氟碳化合物(CxHyFz)、氧气(O2)等或其组合。可以使用诸如氮气、氩气、氦气等的载气将工艺气体携带到工艺腔中。可以在约-20℃至约50℃的温度范围内执行等离子体蚀刻工艺。工艺腔中的压力可以在约1mTorr至约500mTorr的范围内。可以执行等离子体蚀刻工艺达在约10秒至约600秒的范围内的持续时间。
在一些实施例中，第一修整工艺70是被执行以具有所期望的蚀刻选择性的诸如激光蚀刻的烧蚀工艺。通过执行一次或多次均朝向边缘区域52E投射的激光照射来执行激光蚀刻工艺。在一些实施例中，将激光照射朝向边缘区域52E而非器件区域52D引导，因此可以省略掩模72。在一些实施例中，在掩模72覆盖器件区域52D时，将激光照射朝向半导体衬底52的整个有源表面引导，使得仅边缘区域52E被暴露于激光照射。所使用的激光器可以是CO2激光器、UV激光器、绿光激光器、光纤激光器和钇铝石榴石(YAG)激光器等。激光器的波长可以在约300nm至约600nm的范围内。激光器的平均输出功率可以在约1W至约30W的范围内。可以执行激光蚀刻工艺达在约10-15秒至约10-9秒的范围内的持续时间。
第一修整工艺70可以通过去除半导体衬底52的在边缘区域52E的一些部分来在半导体衬底52中形成凹槽74。如上所述，以高蚀刻选择性执行第一修整工艺70，使得第一修整工艺70以比半导体衬底52的半导体材料快的速率选择性去除介电层64、钝化层58和介电材料54B的介电材料。如此，凹槽74可以形成为小深度D3。凹槽74的深度D3可以在约10μm至约150μm的范围内。
在图5中，执行第二修整工艺80，以去除半导体衬底52的边缘区域。具体地，通过执行第二修整工艺来去除半导体衬底52的在边缘区域52E中的部分中的一些。第二修整工艺80不修整通过第一修整工艺70修整的层中的一些。具体地，当介电材料54B是ELK材料时，第二修整工艺80不用于修整诸如互连结构54的易碎部件。第二修整工艺80可以是比第一修整工艺70更有侵略性的修整工艺，例如，可以具有比第一修整工艺70快的去除速率。第二修整工艺80不同于第一修整工艺70，并且可以是不同类型的修整工艺。第二修整工艺80可以是机械工艺或蚀刻工艺，并且在该实施例中是机械工艺。通过用第二修整工艺80(例如，机械工艺)修整半导体衬底52，可以更快速地修整半导体衬底52，使得可以提高晶圆处理的生产率。
对半导体衬底52的材料选择性进行第二修整工艺80。换句话说，第二修整工艺80以比介电层64、钝化层58和介电材料54B的介电材料快的速率选择性去除半导体衬底52的半导体材料。例如，当第二修整工艺80是蚀刻工艺时，相对于第二修整工艺80的半导体材料和介电材料之间的蚀刻选择性可以在约5至约50的范围内。类似地，当第二修整工艺80是机械工艺时，介电材料的去除速率可以为零，并且半导体材料的去除速率可以为非零。
第二修整工艺80可以通过去除半导体衬底52的在边缘区域52E的一些部分来在半导体衬底52中加深凹槽74。半导体衬底52的在边缘区域52E中的材料中的大部分被去除，但半导体衬底52的一些部分52P保留在边缘区域52E中。在第一修整工艺70和第二修整工艺80之后，凹槽74具有深度D4。半导体衬底52的保留在边缘区域52E中的部分52P具有小于深度D4的深度D5。深度D4可以在约20μm至约300μm的范围内,并且深度D5可以在约475μm至约755μm的范围内。半导体衬底52的保留在边缘区域52E中的部分52P足够薄，使得它们随后可以被通过蚀刻或研磨工艺(在下面更详细地讨论)去除。凹槽74沿着与半导体衬底52的有源表面垂直的第二方向D2被加深。因此，第二修整工艺80可以被认为是沿着第二方向D2执行的定向修整工艺。注意的是，第一修整工艺70和第二修整工艺80是沿着不同方向执行的。第一方向D1(参见图4)和第二方向D2形成第一钝角θ1(参见图4)。
在该实施例中，第二修整工艺80是诸如锯切的机械工艺。可以通过将旋转的切片刀片82(诸如，半切割切片刀片)施加到半导体衬底52的边缘区域52E来执行切割工艺。图6是在切割工艺之后的区域50R的详细视图。第一修整工艺70和第二修整工艺80共同地从半导体衬底52去除切割区域52C。具体地，第一修整工艺70去除切割区域的第一部分52C1并且第二修整工艺80去除切割区域的第二部分52C2。在图示的实施例中，切片刀片82被成形为使得在切割工艺之后，半导体衬底52在各边缘区域52E中具有第一侧壁52S1、第二侧壁52S2和第三侧壁52S3。第三侧壁52S3具有数个部分。具体地，第三侧壁52S3具有第一部分52S3A和第二部分52S3B。第一部分52S3A将第二部分52S3B连接到半导体衬底52的有源表面。第一部分52S3A与第二部分52S3B形成第一钝角θ1(以上讨论)，并且还与半导体衬底52的有源表面形成第二钝角θ2。第二钝角θ2可以在约90度至约100度的范围内。第二部分52S3B垂直于与半导体衬底52的有源表面平行的平面。第一侧壁52S1和第二侧壁52S2通过笔直段52S4连接。第二侧壁52S2和第三侧壁52S3通过弯曲段52S5连接。第二侧壁52S2和弯曲段52S5一起在切割区域52C的拐角处限定凹口52N。取决于第二修整工艺80的类型和参数，切割区域52C可以具有其他形状(下面更详细地讨论)。
在图7中，形成或获得了第二晶圆。第二晶圆包括可以分别与半导体衬底52、互连结构54、钝化层58和接触焊盘60类似的半导体衬底102、互连结构104、一个或多个钝化层108和接触焊盘110。介电层114形成在晶圆的正面处，例如，在接触焊盘110和钝化层108上。管芯连接件116形成为延伸穿过介电层114和钝化层108，以物理地和电地耦接到互连结构104的金属化图案。介电层114和管芯连接件116可以分别类似于介电层64和管芯连接件66。
然后，将第一晶圆接合到第二晶圆。在图示的实施例中，通过混合接合以面对面的方式接合晶圆，使得第一晶圆的正面接合到第二晶圆的正面。介电层114在不使用任何粘合剂材料(例如，管芯附接膜)的情况下通过电介质-电介质接合而接合到介电层64，并且管芯连接件116在不使用任何共晶材料(例如，焊料)的情况下通过金属-金属接合而接合到管芯连接件66。接合可以包括预接合和退火。在预接合期间，施加小的压力，以将晶圆相互压贴。在诸如室温(诸如，在约15℃至约30℃的范围内的温度)的低温下执行预接合，并且在预接合之后，将介电层64和介电层114彼此接合。然后，在后续退火步骤中提高接合强度，在该退火步骤中，在诸如在约100℃至约400℃的范围内的温度的高温下将介电层64和介电层114退火。在退火之后，形成接合介电层64与介电层114的诸如熔融接合的接合。例如，接合可以是介电层114的材料与介电层64的材料之间的共价接合。管芯连接件66和管芯连接件116以一一对应的方式彼此连接。管芯连接件66与管芯连接件116可以在预接合之后物理接触，或者可以在退火期间膨胀以物理接触。另外，在退火期间，管芯连接件66和管芯连接件116的材料(例如，铜)混合，使得还形成金属-金属接合。因此，所得的晶圆间接合是混合接合，包括电介质-电介质接合和金属-金属接合二者。
在图8中，将半导体衬底52减薄。减薄可以通过CMP工艺、研磨工艺、回蚀刻工艺等或其组合来执行，并且在半导体衬底52的无源表面上执行。减薄使导电通孔56暴露。在减薄之后，导电通孔56的表面与半导体衬底52的无源表面是共面的(在工艺变化内)。如此，导电通孔56在第一晶圆的背面处暴露。
减薄工艺去除了半导体衬底52的保留在边缘区域52E中的部分52P。如此，第一侧壁52S1、第二侧壁52S2、笔直段52S4、弯曲段52S5和凹口52N(参见图6)被去除。在减薄工艺之后，仅保留了半导体衬底52的第三侧壁52S3。如上所述，第三侧壁52S3均具有第一部分52S3A和第二部分52S3B(参见图6)。第三侧壁52S3是减薄的半导体衬底52的最外侧壁52S。因为在接合之前修整了第一晶圆，所以半导体衬底52、102的侧壁52S、102S彼此横向地偏移。例如，半导体衬底52的侧壁52S从半导体衬底102的侧壁和互连结构104的侧壁横向地偏移。在接合期间可以发生一些偏移，使得管芯连接件66与管芯连接件116的中心没有彼此横向地对准，但管芯连接件66和管芯连接件116有足够的表面积接触以形成电连接。另外，因为修整了第一晶圆，所以半导体衬底52的覆盖区被横向地约束在半导体衬底102和互连结构104的覆盖区中。
在图9中，形成或获得了第三晶圆。第三晶圆包括可以分别与半导体衬底52、互连结构54、导电通孔56、钝化层58和接触焊盘60类似的半导体衬底152、互连结构154、导电通孔156、一个或多个钝化层158和接触焊盘160。介电层164形成在晶圆的正面处，例如，在接触焊盘160和钝化层158上。管芯连接件166形成为延伸穿过介电层164和钝化层158，以物理地和电地耦接到互连结构154的金属化图案。介电层164和管芯连接件166可以分别类似于介电层64和管芯连接件66。
然后，将第三晶圆接合到第一晶圆。在图示的实施例中，通过混合接合以背对面的方式接合晶圆，使得第三晶圆的正面接合到第一晶圆的背面。介电层164在不使用任何粘合剂材料(例如，管芯附接膜)的情况下通过电介质-电介质接合而接合到半导体衬底52，并且管芯连接件166在不使用任何共晶材料(例如，焊料)的情况下通过金属-金属接合而接合到导电通孔56。接合可以包括预接合和退火。在预接合期间，施加小的压力，以将晶圆相互压贴。在诸如室温(诸如，在约15℃至约30℃的范围内的温度)的低温下执行预接合，并且在预接合之后，将介电层164和半导体衬底52彼此接合。在一些实施例中，诸如本征氧化物的氧化物形成在半导体衬底52的背面处并被用于接合。然后，在后续退火步骤中提高接合强度，在该退火步骤中，在诸如在约100℃至约400℃的范围内的温度的高温下将介电层164和半导体衬底52退火。在退火之后，形成接合介电层164与半导体衬底52的诸如熔融接合的接合。例如，接合可以是介电层164与半导体衬底52之间的共价接合。管芯连接件166和导电通孔56以一一对应的方式彼此连接。管芯连接件166与导电通孔56可以在预接合之后物理接触，或者可以在退火期间膨胀以物理接触。另外，在退火期间，管芯连接件166和导电通孔56的材料(例如，铜)混合，使得还形成金属-金属接合。因此，所得的晶圆间接合是混合接合，包括电介质-电介质接合和金属-金属接合二者。
第三晶圆可以以与以上讨论类似的方式在接合之前被修整并在接合之后被减薄，使得半导体衬底152的侧壁152S也以与相对于图6描述的半导体衬底52的第三侧壁52S3类似的方式均具有两个部分。因为在接合之前修整了第三晶圆，所以半导体衬底152和半导体衬底52的侧壁彼此横向地偏移。例如，半导体衬底152的侧壁152S从半导体衬底52的侧壁52S和互连结构54的侧壁横向地偏移。在接合期间可以发生一些偏移，使得管芯连接件166与导电通孔56的中心没有彼此横向地对准，但管芯连接件166和导电通孔56有足够的表面积接触以形成电连接。另外，因为修整了第三晶圆，所以半导体衬底152的覆盖区被横向地约束在半导体衬底102和互连结构104的覆盖区中。
应该理解，相对于图7至图9描述的步骤可以被重复任何期望的次数，以形成晶圆的堆叠件。例如，堆叠件可以包括四个晶圆、八个晶圆等。在晶圆接合完成之后，通过沿着划线区域(例如，绕器件区域52D)锯切来执行分割(singulation)工艺。分割工艺将器件区域52D彼此分开，以形成管芯堆叠件。
图10A和图10B示出了根据一些实施例的管芯堆叠件。图10A示出了第一管芯堆叠件202A，第一管芯堆叠件202A是从靠近边缘区域52E设置的器件区域52D中分割的。图10B示出了第二管芯堆叠件202B，第二管芯堆叠件202B是从远离边缘区域52E(例如，在晶圆的中心区域处)设置的器件区域52D中分割的。对于第一管芯堆叠件202A，半导体衬底52、102、152的第一侧壁52SA、102SA、152SA在工艺变化内横向共末端，然而半导体衬底52、102、152的第二侧壁52SB、102SB、152SB彼此横向地偏移。第一侧壁52SA、102SA、152SA面对与第二侧壁52SB、102SB、152SB所面对的相反的方向。对于第二管芯堆叠件202B，半导体衬底52、102、152的第一侧壁52SA、102SA、152SA横向共末端，并且半导体衬底52、102、152的第二侧壁52SB、102SB、152SB也横向共末端。共末端的侧壁是在分割期间锯切的那些侧壁。横向偏移的侧壁是在接合之前被修整的那些侧壁。
图11至图15是根据一些其他实施例的在晶圆接合工艺期间的中间步骤的截面图。在该实施例中，第二修整工艺80是诸如蚀刻工艺的非机械工艺。如此，半导体衬底52的侧壁可以具有与以上相对于图6讨论的轮廓形状不同的轮廓形状。
在图11中，形成或获得了与相对于图3描述的第一晶圆类似的第一晶圆。然后，执行第一修整工艺70和第二修整工艺80，以去除半导体衬底52的边缘区域。该实施例中的第二修整工艺80是诸如化学工艺或烧蚀工艺的蚀刻工艺。第二修整工艺80可以通过去除半导体衬底52的在边缘区域52E的一些部分来在半导体衬底52中加深凹槽74。如以上讨论的，半导体衬底52的保留在边缘区域52E中的部分52P足够薄，使得它们随后可以被通过蚀刻或研磨工艺(在下面更详细地讨论)去除。
在一些实施例中，第二修整工艺80是诸如等离子体蚀刻的化学工艺。等离子体蚀刻工艺可以类似于以上相对于第一修整工艺70讨论的等离子体蚀刻工艺，不同的是可以用一些与第一修整工艺70不同的蚀刻参数来执行。具体地，可以用不同的蚀刻剂气体和不同的等离子体生成功率来执行等离子体蚀刻工艺。例如，当蚀刻半导体衬底52的半导体材料时，蚀刻剂气体的合适示例包括六氟化硫(SF6)、氢氟碳化合物(CxHyFz)、氩气(Ar)、氧气(O2)、氦气(He)等或其组合，并且可以使用具有在约100W至约5000W的范围内的高功率的等离子体生成功率来执行等离子体蚀刻工艺。
在一些实施例中，第二修整工艺80是诸如激光蚀刻的烧蚀工艺。激光蚀刻工艺可以类似于以上相对于第一修整工艺70讨论的激光蚀刻工艺，不同的是可以用一些与第一修整工艺70不同的蚀刻参数来执行。具体地，可以在不同的波长下用不同的激光生成功率来执行激光蚀刻工艺。例如，当蚀刻半导体衬底52的半导体材料时，激光器的波长可以在约300nm至约600nm的范围内，并且激光器的平均输出功率可以在约1W至约30W的范围内。
图12是在第二修整工艺80之后的区域50R的详细视图。在图示的实施例中，执行第二修整工艺80，使得在修整工艺之后，半导体衬底52在各边缘区域52E中具有第一侧壁52S1和第二侧壁52S2。第一侧壁52S1和第二侧壁52S2通过笔直段52S3连接。第二侧壁52S2与半导体衬底52的有源表面形成第一锐角θ3，并且还与笔直段52S3形成第二锐角θ4。第一锐角θ3可以在约80度至约90度的范围内，并且第二锐角θ4可以在约80度至约90度的范围内。
在图13中，形成或获得了与相对于图7描述的第二晶圆类似的第二晶圆。然后，将第一晶圆接合到第二晶圆。在图示的实施例中，通过混合接合以面对面的方式接合晶圆，使得第一晶圆的正面接合到第二晶圆的正面。
在图14中，将半导体衬底52减薄。可以通过与相对于图8描述的工艺类似的工艺进行减薄。在减薄之后，导电通孔56的表面与半导体衬底52的无源表面是共面的(在工艺变化内)。如此，导电通孔56在第一晶圆的背面处暴露。另外，在减薄之后，半导体衬底52、102的侧壁52S、102S彼此横向地偏移。
在图15中，形成或获得了与相对于图9描述的第三晶圆类似的第三晶圆。然后，将第三晶圆接合到第一晶圆。在图示的实施例中，通过混合接合以背对面的方式接合晶圆，使得第三晶圆的正面接合到第一晶圆的背面。
图16至图20是根据一些其他实施例的在晶圆接合工艺期间的中间步骤的截面图。在该实施例中，第二修整工艺80是诸如蚀刻工艺的非机械工艺。如此，半导体衬底52的侧壁可以具有与以上相对于图6讨论的轮廓形状不同的轮廓形状。另外，在该实施例中，修改第二修整工艺80的参数，使得半导体衬底52的侧壁可以具有与以上相对于图12讨论的轮廓形状不同的轮廓形状。
在图16中，形成或获得了与相对于图3描述的第一晶圆类似的第一晶圆。然后，执行第一修整工艺70和第二修整工艺80，以去除半导体衬底52的边缘区域。该实施例中的第二修整工艺80是诸如化学工艺或烧蚀工艺的蚀刻工艺。第二修整工艺80可以通过去除半导体衬底52的在边缘区域52E的一些部分来在半导体衬底52中加深凹槽74。如以上讨论的，半导体衬底52的保留在边缘区域52E中的部分52P足够薄，使得它们随后可以被通过蚀刻或研磨工艺(在下面更详细地讨论)去除。
在一些实施例中，第二修整工艺80是诸如等离子体蚀刻的化学工艺。等离子体蚀刻工艺可以类似于以上相对于第一修整工艺70讨论的等离子体蚀刻工艺，不同的是可以用一些与第一修整工艺70不同的蚀刻参数来执行。具体地，可以用不同的蚀刻剂气体和不同的等离子体生成功率来执行等离子体蚀刻工艺。例如，当蚀刻半导体衬底52的半导体材料时，蚀刻剂气体的合适示例包括六氟化硫(SF6)、氢氟碳化合物(CxHyFz)、氩气(Ar)、氧气(O2)、氦气(He)等或其组合，并且可以使用具有在约100W至约5000W的范围内的高功率的等离子体生成功率来执行等离子体蚀刻工艺。
在一些实施例中，第二修整工艺80是诸如激光蚀刻的烧蚀工艺。激光蚀刻工艺可以类似于以上相对于第一修整工艺70讨论的激光蚀刻工艺，不同的是可以用一些与第一修整工艺70不同的蚀刻参数来执行。具体地，可以在不同的波长下用不同的激光生成功率来执行激光蚀刻工艺。例如，当蚀刻半导体衬底52的半导体材料时，激光器的波长可以在约300nm至约600nm的范围内，并且激光器的平均输出功率可以在约1W至约30W的范围内。
图17是在第二修整工艺80之后的区域50R的详细视图。在图示的实施例中，执行第二修整工艺80，使得在修整工艺之后，半导体衬底52在各边缘区域52E中具有第一侧壁52S1和第二侧壁52S2。第一侧壁52S1和第二侧壁52S2通过笔直段52S3连接。第二侧壁52S2与半导体衬底52的有源表面形成第一直角θ3，并且还与笔直段52S3形成第二直角θ6。
在图18中，形成或获得了与相对于图7描述的第二晶圆类似的第二晶圆。然后，将第一晶圆接合到第二晶圆。在图示的实施例中，通过混合接合以面对面的方式接合晶圆，使得第一晶圆的正面接合到第二晶圆的正面。
在图19中，将半导体衬底52减薄。可以通过与相对于图8描述的工艺类似的工艺进行减薄。在减薄之后，导电通孔56的表面与半导体衬底52的无源表面是共面的(在工艺变化内)。如此，导电通孔56在第一晶圆的背面处暴露。另外，在减薄之后，半导体衬底52、102的侧壁52S、102S彼此横向地偏移。
在图20中，形成或获得了与相对于图9描述的第三晶圆类似的第三晶圆。然后，将第三晶圆接合到第一晶圆。在图示的实施例中，通过混合接合以背对面的方式接合晶圆，使得第三晶圆的正面接合到第一晶圆的背面。然后，将半导体衬底152减薄。在减薄之后，半导体衬底152和半导体衬底52的侧壁彼此横向地偏移。
图21至图25是根据一些其他实施例的在晶圆接合工艺期间的中间步骤的截面图。在该实施例中，第一修整工艺70和第二修整工艺80是在晶圆处理的较早阶段中执行的。使用与相对于图16至图20描述的修整工艺类似的修整工艺示出了图21至图25的实施例。应该理解，第一修整工艺70和第二修整工艺80也可以在相对于图1至图9描述的工艺中以及在相对于图11至图15描述的工艺中的较早阶段中执行。
在图21中，形成或获得了与相对于图1描述的第一晶圆类似的第一晶圆。然后，执行第一修整工艺70和第二修整工艺80，以去除半导体衬底52的边缘区域。注意的是，在形成介电层64(参见图22)之前执行第一修整工艺70和第二修整工艺80。在修整完成之后，可以以与相对于图2描述的方式类似的方式用探针62执行电路探针(CP)测试。在修整之后进行测试可以有助于避免进一步处理可能因修整而受损的晶圆。
在图22中，介电层64形成在晶圆的正面处，例如，接触焊盘60和钝化层58上。管芯连接件66形成为延伸穿过介电层64和钝化层58，以物理地和电地耦接到接触焊盘60。介电层64和管芯连接件66可以以与相对于图3描述的方式类似的方式形成。在该实施例中，管芯连接件66代替互连结构54的金属化图案54A连接到接触焊盘60。在另一实施例中，管芯连接件66连接到互连结构54的金属化图案。
在图23中，形成或获得了与相对于图7描述的第二晶圆类似的第二晶圆。在该实施例中，管芯连接件116代替互连结构104的金属化图案连接到接触焊盘110。在另一实施例中，管芯连接件116连接到互连结构104的金属化图案。然后，将第一晶圆接合到第二晶圆。在图示的实施例中，通过混合接合以面对面的方式接合晶圆，使得第一晶圆的正面接合到第二晶圆的正面。
在图24中，将半导体衬底52减薄。可以通过与相对于图8描述的工艺类似的工艺进行减薄。在减薄之后，导电通孔56的表面与半导体衬底52的无源表面是共面的(在工艺变化内)。如此，导电通孔56在第一晶圆的背面处暴露。因为介电层64是在第一晶圆被修整之前形成的并被减薄，所以介电层64沿着半导体衬底52的侧壁52S延伸并接触它。在减薄之后，半导体衬底52、102的侧壁52S、102S彼此横向地偏移。
在图25中，形成或获得了与相对于图9描述的第三晶圆类似的第三晶圆。然后，将第三晶圆接合到第一晶圆。在图示的实施例中，通过混合接合以背对面的方式接合晶圆，使得第三晶圆的正面接合到第一晶圆的背面。然后，将半导体衬底152减薄。在减薄之后，半导体衬底152和半导体衬底52的侧壁彼此横向地偏移。
实施例可以实现一些优点。用诸如蚀刻工艺的非机械工艺在晶圆边缘处修整介电部件(诸如，互连结构54)，使与机械工艺相比，能够在损伤风险降低的情况下修整诸如超低k(ELK)介电层的易碎部件。用诸如锯切的机械工艺在晶圆边缘处修整半导体部件(诸如，半导体衬底52)使得能够更快速地修整刚性部件，使得可以提高晶圆处理生产率。可选地，通过诸如蚀刻工艺的非机械工艺在晶圆边缘处修整半导体部件(诸如，半导体衬底52)使得能够通过避免执行锯切步骤来简化晶圆的处理。
在实施例中，一种方法包括：获得包括第一衬底和第一互连结构的第一处理晶圆，第一衬底包含半导体材料，第一互连结构包括介电材料之间的金属互连件；用第一修整工艺去除第一互连结构的边缘区域，第一修整工艺以比第一衬底的所述半导体材料快的速率去除第一互连结构的介电材料；在去除第一互连结构的边缘区域之后，用第二修整工艺去除第一衬底的边缘区域，第二修整工艺以比第一互连结构的介电材料快的速率去除第一衬底的半导体材料；以及将第二处理晶圆接合到第一处理晶圆的正面。
在该方法的一些实施例中，第一修整工艺沿着第一方向去除第一互连结构的边缘区域，并且第二修整工艺沿着第二方向去除第一衬底的边缘区域，第一方向与第二方向形成钝角，第二方向垂直于第一衬底的有源表面。在该方法的一些实施例中，第一修整工艺是第一蚀刻工艺。在该方法的一些实施例中，第一蚀刻工艺是用碳氟化合物、氢氟碳化合物或氧气执行的等离子体蚀刻，等离子体蚀刻是使用在100W至5000W的范围内的等离子体生成功率执行的，等离子体蚀刻是在1mTorr至500mTorr的范围内的压力下执行的，等离子体蚀刻被执行达10秒至600秒的范围内的持续时间。在该方法的一些实施例中，第一蚀刻工艺是用在300nm至600nm的范围内的波长执行的激光蚀刻，激光蚀刻是使用在1W至30W的范围内的激光生成功率执行的，激光蚀刻被执行达10-15秒至10-9秒的范围内的持续时间。在该方法的一些实施例中，第二修整工艺是机械工艺。在该方法的一些实施例中，第二修整工艺是第二蚀刻工艺，第二蚀刻工艺以与第一蚀刻工艺不同的蚀刻参数来执行。在该方法的一些实施例中，将第二处理晶圆接合到第一处理晶圆包括：在第一处理晶圆上沉积第一介电层；在第一介电层中形成第一金属部件；在第二处理晶圆上沉积第二介电层；在第二介电层中形成第二金属部件；在第一介电层与第二介电层之间形成电介质-电介质接合；以及在第一金属部件与第二金属部件之间形成金属-金属接合。在该方法的一些实施例中，在将所述第一介电层沉积在所述第一处理晶圆上之后，执行去除所述第一衬底的边缘区域。在该方法的一些实施例中，在将所述第一介电层沉积在所述第一处理晶圆上之前，执行去除所述第一衬底的边缘区域。在一些实施例中，该方法还包括：获得包括第三衬底和第三互连结构的第三处理晶圆；用第一修整工艺去除第三互连结构的边缘区域；在去除第三互连结构的边缘区域之后，用第二修整工艺去除第三衬底的边缘区域；以及将第三处理晶圆接合到第一处理晶圆的背面，第三衬底的侧壁从第一衬底的侧壁横向地偏移。
在一些实施例中，该方法包括：获得包括衬底和互连结构的第一处理晶圆；蚀刻所述互连结构，以从第一处理晶圆的边缘区域去除互连结构；在蚀刻互连结构之后，锯切所述衬底，以去除第一处理晶圆的边缘区域中的衬底的第一部分；将第一处理晶圆接合到第二处理晶圆；以及使衬底减薄，以去除在第一处理晶圆的边缘区域中的衬底的第二部分。
在该方法的一些实施例中，蚀刻互连结构包括用等离子体蚀刻工艺蚀刻互连结构，等离子体蚀刻工艺以比衬底的半导体材料快的速率去除互连结构的介电材料，其中，在锯切衬底期间没有去除互连结构的介电材料。在该方法的一些实施例中，蚀刻互连结构包括用激光蚀刻工艺蚀刻互连结构，激光蚀刻工艺以比衬底的半导体材料快的速率去除互连结构的介电材料，其中，在锯切衬底期间没有去除互连结构的介电材料。
在实施例中，一种器件包括：第一晶圆，其包括第一衬底和第一互连结构，第一互连结构的侧壁与第一衬底的侧壁形成钝角；以及接合到第一晶圆的第二晶圆，第二晶圆包括第二衬底和第二互连结构，第一衬底的侧壁从第二衬底的侧壁和第二互连结构的侧壁横向地偏移。
在一些实施例中，该器件还包括：介电层，其将第二晶圆接合到第一晶圆，介电层的侧壁与第一衬底的侧壁形成钝角。在一些实施例中，该器件还包括：介电层，其将第二晶圆接合到第一晶圆，介电层沿着第一互连结构的侧壁和第一衬底的侧壁延伸。在该器件的一些实施例中，第一衬底的侧壁具有第一部分和第二部分，第一部分将第二部分连接到第一衬底的有源表面，第一部分与第二部分形成钝角。在该器件的一些实施例中，第一衬底的侧壁与第一衬底的有源表面形成直角。在该器件的一些实施例中，第一衬底的侧壁与第一衬底的有源表面形成锐角。
上面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
获得包括第一衬底和第一互连结构的第一处理晶圆，所述第一衬底包含半导体材料，所述第一互连结构包括介电材料之间的金属互连件；
用第一修整工艺去除所述第一互连结构的边缘区域，所述第一修整工艺以比所述第一衬底的所述半导体材料快的速率去除所述第一互连结构的所述介电材料；
在去除所述第一互连结构的边缘区域之后，用第二修整工艺去除所述第一衬底的边缘区域，所述第二修整工艺以比所述第一互连结构的所述介电材料快的速率去除所述第一衬底的所述半导体材料；以及
将第二处理晶圆接合到所述第一处理晶圆的正面。
2.根据权利要求1所述的方法，其中所述第一修整工艺沿着第一方向去除所述第一互连结构的所述边缘区域，并且所述第二修整工艺沿着第二方向去除所述第一衬底的所述边缘区域，所述第一方向与所述第二方向形成钝角，所述第二方向垂直于所述第一衬底的有源表面。
3.根据权利要求1所述的方法，其中所述第一修整工艺是第一蚀刻工艺。
4.根据权利要求3所述的方法，其中所述第一蚀刻工艺是用碳氟化合物、氢氟碳化合物或氧气执行的等离子体蚀刻，所述等离子体蚀刻是使用在100W至5000W的范围内的等离子体生成功率执行的，所述等离子体蚀刻是在1mTorr至500mTorr的范围内的压力下执行的，所述等离子体蚀刻被执行达10秒至600秒的范围内的持续时间。
5.根据权利要求3所述的方法，其中所述第一蚀刻工艺是用在300nm至600nm的范围内的波长执行的激光蚀刻，所述激光蚀刻是使用在1W至30W的范围内的激光生成功率执行的，所述激光蚀刻被执行达10-15秒至10-9秒的范围内的持续时间。
6.根据权利要求3所述的方法，其中所述第二修整工艺是机械工艺。
7.根据权利要求3所述的方法，其中所述第二修整工艺是第二蚀刻工艺，所述第二蚀刻工艺以与所述第一蚀刻工艺不同的蚀刻参数来执行。
8.根据权利要求1所述的方法，其中将所述第二处理晶圆接合到所述第一处理晶圆包括：
在所述第一处理晶圆上沉积第一介电层；
在所述第一介电层中形成第一金属部件；
在所述第二处理晶圆上沉积第二介电层；
在所述第二介电层中形成第二金属部件；
在所述第一介电层与所述第二介电层之间形成电介质-电介质接合；以及
在所述第一金属部件与第二金属部件之间形成金属-金属接合。
9.一种形成半导体器件的方法，包括：
获得包括衬底和互连结构的第一处理晶圆；
蚀刻所述互连结构，以从所述第一处理晶圆的边缘区域去除所述互连结构；
在蚀刻所述互连结构之后，锯切所述衬底，以去除所述第一处理晶圆的边缘区域中的所述衬底的第一部分；
将所述第一处理晶圆接合到所述第二处理晶圆；以及
使衬底减薄，以去除在所述第一处理晶圆的边缘区域中的所述衬底的第二部分。
10.一种半导体器件，包括：
第一晶圆，包括第一衬底和第一互连结构，所述第一互连结构的侧壁与所述第一衬底的侧壁形成钝角；以及
第二晶圆，接合到所述第一晶圆，所述第二晶圆包括第二衬底和第二互连结构，所述第一衬底的所述侧壁从所述第二衬底的侧壁和所述第二互连结构的侧壁横向地偏移。
CN202110244176.1A 2020-03-27 2021-03-05 半导体器件及其形成方法 Pending CN113097130A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063001163P 2020-03-27 2020-03-27
US63/001,163 2020-03-27
US17/019,913 2020-09-14
US17/019,913 US11437344B2 (en) 2020-03-27 2020-09-14 Wafer bonding method

Publications (1)

Publication Number Publication Date
CN113097130A true CN113097130A (zh) 2021-07-09

Family

ID=76666659

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110244176.1A Pending CN113097130A (zh) 2020-03-27 2021-03-05 半导体器件及其形成方法

Country Status (4)

Country Link
US (1) US20220367407A1 (zh)
CN (1) CN113097130A (zh)
DE (1) DE102020124580A1 (zh)
TW (1) TWI781514B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240128077A1 (en) * 2022-10-14 2024-04-18 Nanya Technology Corporation Semiconductor device and a method for film deposition

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677311A (ja) * 1992-08-27 1994-03-18 Toshiba Corp 半導体基板の製造方法
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JP2002184751A (ja) * 2000-12-14 2002-06-28 Ebara Corp エッチング方法およびその装置
US20140024170A1 (en) * 2012-07-17 2014-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Minimizing Edge Peeling in the Manufacturing of BSI Chips
CN105321903A (zh) * 2014-07-17 2016-02-10 台湾积体电路制造股份有限公司 具有重分布线的堆叠集成电路
WO2017052658A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Integrated stacked strata of functional die islands in a semiconductor device
CN107039249A (zh) * 2015-11-24 2017-08-11 台湾积体电路制造股份有限公司 分割和接合方法及其形成的结构
CN108074797A (zh) * 2016-11-14 2018-05-25 三星电子株式会社 制作衬底结构的方法
WO2020012986A1 (ja) * 2018-07-12 2020-01-16 東京エレクトロン株式会社 基板処理システム及び基板処理方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101604607B1 (ko) * 2009-10-26 2016-03-18 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677311A (ja) * 1992-08-27 1994-03-18 Toshiba Corp 半導体基板の製造方法
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
JP2002184751A (ja) * 2000-12-14 2002-06-28 Ebara Corp エッチング方法およびその装置
US20140024170A1 (en) * 2012-07-17 2014-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Minimizing Edge Peeling in the Manufacturing of BSI Chips
CN105321903A (zh) * 2014-07-17 2016-02-10 台湾积体电路制造股份有限公司 具有重分布线的堆叠集成电路
WO2017052658A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Integrated stacked strata of functional die islands in a semiconductor device
CN107039249A (zh) * 2015-11-24 2017-08-11 台湾积体电路制造股份有限公司 分割和接合方法及其形成的结构
CN108074797A (zh) * 2016-11-14 2018-05-25 三星电子株式会社 制作衬底结构的方法
WO2020012986A1 (ja) * 2018-07-12 2020-01-16 東京エレクトロン株式会社 基板処理システム及び基板処理方法

Also Published As

Publication number Publication date
DE102020124580A1 (de) 2021-09-30
US20220367407A1 (en) 2022-11-17
TWI781514B (zh) 2022-10-21
TW202203310A (zh) 2022-01-16

Similar Documents

Publication Publication Date Title
KR102436170B1 (ko) 웨이퍼 본딩 방법
US11430670B2 (en) Stacked semiconductor devices and methods of forming same
US7952171B2 (en) Die stacking with an annular via having a recessed socket
KR101137624B1 (ko) 비아 구조 및 그것을 형성하는 비아에칭 방법
US7825024B2 (en) Method of forming through-silicon vias
KR101720406B1 (ko) 반도체 디바이스 및 방법
US11688639B2 (en) Semiconductor device and method
TW202119510A (zh) 積體晶片結構及其形成方法
US20220367407A1 (en) Wafer Bonding Method
US7118989B2 (en) Method of forming vias on a wafer stack using laser ablation
CN107068617B (zh) 半导体器件及其制造方法以及分割半导体器件的方法
CN110660750A (zh) 叠层封装结构
US11594420B1 (en) Semiconductor structure and manufacturing method thereof
CN220873580U (zh) 封装件
KR102524727B1 (ko) 반도체 디바이스 및 그 형성 방법
US20240112924A1 (en) Integrated circuit packages and methods
US11289404B2 (en) Semiconductor device and method
US20230139919A1 (en) Seamless Bonding Layers In Semiconductor Packages and Methods of Forming the Same
US20230420330A1 (en) Semiconductor Packages and Methods of Forming the Same
TW202414546A (zh) 封裝件及製造半導體裝置的方法
TW202320240A (zh) 製造半導體裝置的方法
CN111081676A (zh) 一种防漏电tsv背面露头结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination