KR102436170B1 - 웨이퍼 본딩 방법 - Google Patents

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KR102436170B1
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융-치 린
창-지우 우
웬-치 치오우
첸-후아 유
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Abstract

일 실시예에서, 디바이스는, 제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 웨이퍼 - 제1 상호 연결 구조체의 측벽은 제1 기판의 측벽과 둔각을 형성함 -; 및 제1 웨이퍼에 본딩되는 제2 웨이퍼 - 제2 웨이퍼는 제2 기판 및 제2 상호 연결 구조체를 포함하고, 제1 기판의 측벽은 제2 기판의 측벽 및 제2 상호 연결 구조체의 측벽으로부터 측방향으로 오프셋됨 - 를 포함한다.

Description

웨이퍼 본딩 방법{WAFER BONDING METHOD}
집적 회로(Integrated Circuit, IC)의 발달 이래로, 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 반도체 산업은 지속적인 급속한 성장을 경험해왔다. 대부분의 경우, 이러한 집적 밀도의 향상은, 최소 피쳐의 크기가 반복적으로 감소하여 주어진 영역에 더 많은 컴포넌트를 통합할 수 있음에 기인한다. 소형화, 더 빠른 속도, 더 큰 대역폭, 더 낮은 전력 소비와 지연(latency)에 대한 요구가 증가함에 따라, 반도체 다이 패키징을 위한 더 작고, 더 창의적인 기술에 대한 요구가 증가했다.
반도체 디바이스의 물리적 크기를 더욱 줄이는 효과적인 기술로서 적층형(stacked) 반도체 디바이스가 등장하고 있다. 적층형 반도체 디바이스에서는, 로직 및 메모리 회로와 같은 능동 회로가 서로 다른 반도체 웨이퍼 상에 제작된다. 반도체 디바이스의 폼 팩터를 더욱 감소시키기 위해, 두 개 이상의 반도체 웨이퍼가 적절한 본딩 기술을 통해 함께 본딩될 수 있다.
일 실시예에서, 디바이스는, 제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 웨이퍼 - 제1 상호 연결 구조체의 측벽은 제1 기판의 측벽과 둔각을 형성함 -; 및 제1 웨이퍼에 본딩되는 제2 웨이퍼 - 제2 웨이퍼는 제2 기판 및 제2 상호 연결 구조체를 포함하고, 제1 기판의 측벽은 제2 기판의 측벽 및 제2 상호 연결 구조체의 측벽으로부터 측방향으로 오프셋됨 - 를 포함한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피쳐의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 9는 일부 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다.
도 10a 및 10b는 일부 실시예에 따른 다이 스택들을 도시한다.
도 11 내지 15는 일부 다른 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다.
도 16 내지 도 20은 일부 다른 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다.
도 21 내지 25는 일부 다른 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다.
아래의 개시는 본 개시의 다양한 피쳐를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 컴포넌트 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피쳐(feature) 위에 또는 그 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 부가적인 피쳐가 제1 및 제2 피쳐들 사이에 형성되어 제1 및 제2 피쳐가 직접 접촉부하지 않는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예들 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하의(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따르면, 제1 웨이퍼(예를 들어, 상단 웨이퍼)가 처리되고(processed), 테스트되고, 트리밍된 후에, 이어서 제2 웨이퍼(예를 들어, 하단 웨이퍼)에 본딩된다. 처리된 웨이퍼는, 처리 중에 웨이퍼의 에지들에서 발생할 수 있는 비-균일한 화학적 기계적 연마(CMP, Chemical Mechanical Polishing)로 인해 둥글거나 상승된 에지들을 가질 수 있다. 본딩 전에 제1 처리된 웨이퍼에서 에지들을 트리밍하면, 생성되는 본딩된 웨이퍼 구조체에서 본딩 강도의 균일성을 높일 수 있다. 또한, 본딩 전에 제1 처리된 웨이퍼로에서 에지들을 트리밍하면, 본딩 후에 제1 처리된 웨이퍼를 후속하여 박형화하는 단계 동안 에지 칩핑(chipping)의 위험을 감소시켜 바람직하지 않은 입자의 형성을 방지할 수 있다. 일부 실시예에 따르면, 제1 웨이퍼의 에지들은 여러 유형의 트리밍 공정을 사용하여 트리밍된다. 구체적으로, 웨이퍼의 에지들에서 유전체 피쳐들을 트리밍하기 위해 제1 트리밍 공정이 사용되고, 웨이퍼의 에지들에서 반도체 피쳐들을 트리밍하기 위해 제2 트리밍 공정이 후속적으로 사용된다. 일부 실시예에서, 제1 트리밍 공정은 화학적 또는 절제(ablagtive) 공정이며, 이는 엑스트라 로우-K(ELK, Extra Low-K) 유전체층과 같은 손상되기 쉬운 피쳐가 기계적 공정에 비해 손상 위험이 감소된 상태에서 트리밍될 수 있도록 한다. 따라서, 생성되는 본딩된 웨이퍼 구조체의 수율이 개선되어 제조 비용이 감소할 수 있다.
도 1 내지 9는 일부 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다. 이하에서 더 자세히 논의되는 바와 같이, 도 1 내지 9는 제1 처리된 웨이퍼(도 1 참조)가 트리밍되고 제2 처리된 웨이퍼(도 7 참조)에 본딩되는 공정을 도시한다. 웨이퍼들은, 웨이퍼에 및/또는 웨이퍼 상에 형성된 다수의 집적 회로 다이들(50)을 포함한다. 집적 회로 다이들(50)은 로직 다이(예를 들어, 중앙 처리 장치(CPU, Central Processing Unit), 그래픽 처리 장치(GPU Graphics Processing Unit), 시스템-온-칩(SoC, System-On-A-Chip), 애플리케이션 프로세서(AP, Application Processor), 마이크로 컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(DRAM Dynamic Random Access Memory) 다이, 정적 랜덤 액세스 메모리(SRAM Static Random Access Memory) 다이 등), 전력 관리 다이(예를 들어, 전력 관리 집적 회로(PMIC, power management integrated circuit) 다이), 무선 주파수(RF, Radio Frequency) 다이, 센서 다이(예를 들어, 이미지 센서), 마이크로-전자-기계-시스템(MEMS, Micro-Electro-Mechanical-System) 다이, 신호 처리 다이(예를 들어, 디지털 신호 처리(DSP, Digital Signal Processing) 다이), 프론트-엔드-다이(예를 들어, 아날로그 프론트-엔드(AFE, Analog Front-End)) 다이) 등, 또는 이들의 조합일 수 있다.
도 1에서, 제1 웨이퍼가 형성되거나 획득된다. 제1 웨이퍼는 다수의 디바이스 영역들(52D)을 가지며, 집적 회로 다이(50)는 각각의 디바이스 영역들(52D)에 및/또는 그 상에 형성된다. 또한, 제1 웨이퍼는 제1 웨이퍼의 에지들에 측방향으로 배치되고 디바이스 영역들(52D)을 둘러싸는 에지 영역들(52E)을 갖는다. 이하에서 더 자세히 논의되는 바와 같이, 다중 트리밍 공정이 에지 영역들(52E)에서 수행될 것이다. 제1 웨이퍼는 반도체 기판(52), 상호 연결 구조체(54), 전도성 비아들(56), 하나 이상의 패시베이션층(들)(58) 및 접촉 패드들(60)을 포함한다.
반도체 기판(52)은, 도핑되거나 미도핑된 실리콘 또는 반도체-온-절연체(SOI, Semiconductor-On-Insulator) 기판의 활성층일 수 있다. 반도체 기판(52)은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 반도체 기판(52)은 때때로 전면(front side)이라고 불리는 활성 표면(예를 들어, 도 1에서 위쪽을 향하는 표면) 및 때때로 후면(back side)이라고 불리는 비활성 표면(예를 들어, 도 1에서 아래쪽을 향하는 표면)을 갖는다.
디바이스는 반도체 기판(52)의 활성 표면에 형성된다. 디바이스는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)일 수 있다. 비활성 표면에는 디바이스가 없을 수 있다. 층간 유전체(ILD, Inter-Layer Dielectric)는 반도체 기판(52)의 활성 표면 위에 위치한다. ILD는 디바이스들을 둘러싸고 이를 덮을 수 있다. ILD는 포스포-실리케이트 유리(PSG, Phospho-Silicate Glass), 보로-실리케이트 유리(BSG, Boro-Silicate Glass), 붕소-도핑된 포스포-실리케이트 유리(BPSG, Boron-Doped Phospho-Silicate Glass), 미도핑된 실리케이트 유리(USG, Undoped Silicate Glass) 등과 같은 물질로 형성된 하나 이상의 유전체층을 포함할 수 있다.
상호 연결 구조체(54)는 반도체 기판(52)의 활성 표면 상에 위치한다. 상호 연결 구조체(54)는 집적 회로들을 형성하기 위해 반도체 기판(52)의 활성 표면에서 디바이스들을 상호 연결한다. 상호 연결 구조체(54)는, 예를 들어 유전체 물질(54B)에 금속화 패턴들(54A)을 포함할 수 있다. 유전체 물질(54B)은 로우-K(LK) 또는 엑스트라 로우-K(ELK) 유전체 물질의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함할 수 있다. 금속화 패턴들(54A)은 하나 이상의 유전체층에 형성된 금속 상호 연결체(예를 들어, 금속 라인들 및 비아들)일 수 있다. 상호 연결 구조체(54)는 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정에 의해 형성될 수 있다. 상호 연결 구조체(54)의 금속화 패턴들(54A)은 반도체 기판(52)의 활성 표면에서 디바이스들에 전기적으로 커플링된다.
전도성 비아들(56)은 상호 연결 구조체(54) 및/또는 반도체 기판(52)으로 연장되어 형성된다. 전도성 비아들(56)은 상호 연결 구조체(54)의 금속화 패턴들(54A)에 전기적으로 커플링된다. 전도성 비아들(56)을 형성하는 예로서, 예를 들어, 에칭, 밀링, 레이저 기술 등 및/또는 이들의 조합에 의해 리세스들이 상호 연결 구조체(54) 및/또는 반도체 기판(52)에 형성될 수 있다. 박형 유전체 물질이, 산화 기술의 사용 등에 의해 리세스들에 형성될 수 있다. 배리어층은 CVD, 원자층 증착(ALD, Atomic Layer Deposition), 물리적 기상 증착(PVD, Physical Vapor Deposition), 열 산화 등 및/또는 이들의 조합에 의해 개구부들에 등각으로(conformally) 퇴적될 수 있다. 배리어층은, 티타늄 질화물, 티타늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 텅스텐 질화물 등 및/또는 이들의 조합과 같은 산화물, 질화물 또는 산질화물로 형성될 수 있다. 전도성 물질이 배리어층 위에 그리고 개구부들에 퇴적될 수 있다. 전도성 물질은 전기-화학 도금 공정, CVD, PVD 등 및/또는 이들의 조합에 의해 형성될 수 있다. 전도성 물질의 예로는 구리, 텅스텐, 알루미늄, 은, 금 등 및/또는 이들의 조합이 있다. 과잉의 전도성 물질 및 배리어층은, 예를 들어 화학적-기계적 연마(CMP, Chemical-Mechanical Polish)에 의해 상호 연결 구조체(54) 및/또는 반도체 기판(52)의 표면으로부터 제거된다. 배리어층 및 전도성 물질의 나머지 부분들이 전도성 비아들(56)을 형성한다. 도시된 실시예에서, 전도성 비아들(56)은 반도체 기판(52) 내로만 연장되지만, 전도성 비아들(56)은 또한 상호 연결 구조체(54)의 층들의 일부(또는 전부)로 연장될 수 있음을 이해해야 한다.
도시된 실시예에서, 전도성 비아들(56)은 제1 웨이퍼의 후면, 예를 들어 반도체 기판(52)의 후면에서 아직 노출되지 않는다. 오히려, 전도성 비아들(56)은 반도체 기판(52)에 매립된다(buried). 이하에서 더 자세히 논의되는 바와 같이, 전도성 비아들(56)은 후속 공정에서 제1 웨이퍼의 후면에서 노출될 것이다. 노출된 후에, 전도성 비아들(56)은 쓰루(through)-실리콘 비아들 또는 쓰루-기판 비아(TSV, Through-Substrate Via)들로 지칭될 수 있다.
패시베이션층(들)(58)이 상호 연결 구조체(54) 상에 형성된다. 패시베이션층(들)(58)은, 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 저-K 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극도로 낮은 유전율(extremely low-k) 유전체, 폴리이미드와 같은 폴리머, 솔더 레지스트, 폴리벤족사졸(PBO, polybenzoxazole), 벤조 사이클로 부텐(BCB, benzocyclobutene)-계 폴리머, 몰딩 컴파운드 등 또는 이들의 조합의 하나 이상의 적절한 유전체 물질로 형성될 수 있다. 패시베이션층(들)(58)은 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD, Chemical Vapor Deposition) 등 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 패시베이션층(들)(58)은 실리콘 질화물층 및 실리콘 질화물층 상의 실리콘 산화물층을 포함한다.
접촉 패드들(60)이, 상호 연결 구조체(54)의 금속화 패턴들(54A)에 물리적 그리고 전기적으로 커플링되도록, 패시베이션층(58)을 통해 연장하여 형성된다. 예를 들어, 접촉 패드들(60)은 상호 연결 구조체(54)의 최상단 금속화 패턴의 일부인 금속 피쳐들에 물리적 그리고 전기적으로 커플링될 수 있다. 접촉 패드들(60)은 알루미늄, 구리, 텅스텐, 은, 금 등 및/또는 이들의 조합과 같은 전도성 물질로 형성된다. 일부 실시예에서, 접촉 패드들(60)은 상호 연결 구조체(54)의 금속화 패턴들(54A)보다 저렴한 전도성 물질(예를 들어, 알루미늄)로 형성된다. 접촉 패드들(60)을 형성하는 예로서, 개구부들이 패시베이션층(들)(58)에 형성되고, 씨드층이 패시베이션층(들)(58)을 따라 그리고 패시베이션층(들)(58)을 통한 개구부들에 형성될 수 있다. 개구부들은 허용 가능한 포토 리소그래피 및 에칭 기술에 의해 형성될 수 있다. 일부 실시예에서, 씨드층은 단일층 또는 상이한 물질로 형성된 복수의 서브-층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 씨드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 씨드층은 예를 들어 PVD 등을 사용하여 형성할 수 있다. 포토 레지스트가 형성되고 씨드층 상에서 패터닝된다. 포토 레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패터닝을 위해 노광될 수 있다. 포토 레지스트의 패턴은 접촉 패드들(60)에 대응한다. 패터닝 단계는, 씨드층을 노출시키도록 포토 레지스트를 통해 개구부들을 형성한다. 포토 레지스트의 개구부들에 그리고 씨드층의 노출된 부분들 상에 전도성 물질이 형성된다. 전도성 물질은 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토 레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토 레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 사용하여 씨드층의 노출된 부분들이 제거된다. 씨드층 및 전도성 물질의 나머지 부분들은 접촉 패드들(60)을 형성한다.
이하에서 더 자세히 논의되는 바와 같이, 접촉 패드들(60)은 디바이스 테스트에 사용될 것이다. 일부 실시예에서, 접촉 패드들(60)은 디바이스 테스트에만 사용되는 테스트 패드들이며, 집적 회로 다이들(50)의 정상 동작 동안 전기적으로 커플링되거나 활성화되지 않는다. 일부 실시예에서, 접촉 패드들(60)은, 집적 회로 다이들(50)의 디바이스 테스트 및 정상 작동 모두를 위해 사용되는 다이 커넥터들이다.
도 2에서, 집적 회로 다이들(50)이 알려진 양호한 다이(KGD, Known Good Die)들인지 여부를 확인하기 위해 회로 프로브(CP, Circuit Probe) 테스트가 집적 회로 다이들(50)상에 수행된다. 집적 회로 다이들(50)은 프로브(62)를 사용하여 테스트된다. 프로브(62)는 예를 들어 리플로우 가능한 테스트 커넥터에 의해 접촉 패드들(60)에 물리적 그리고 전기적으로 커플링된다. KGD인 집적 회로 다이들(50)을 갖는 웨이퍼들만이 후속 처리 및 패키징을 거치고, CP 테스트에 실패한 집적 회로 다이들(50)을 갖는 웨이퍼들은 패키징되지 않는다. 테스트는 다양한 집적 회로 다이들(50)의 기능의 테스트를 포함할 수 있거나, 집적 회로 다이들(50)의 설계에 기초하여 예상될 수 있는 알려진 개구부 또는 단락 회로에 대한 테스트를 포함할 수 있다. 테스트가 완료된 후에, 프로브(62)가 제거되고 접촉 패드들(60) 상의 임의의 과잉의 리플로우 가능한 물질이 예를 들어 에칭 공정, 화학적 기계적 연마(CMP), 연삭(grinding) 공정 등에 의해 제거될 수 있다.
도 3에서, 유전체층(64)이 웨이퍼의 전면, 예를 들어 접촉 패드들(60) 및 패시베이션층(들)(58) 상에 형성된다. 유전체층(64)은 접촉 패드들(60)을 매립한다. 접촉 패드들(60)이 테스트 패드들인 경우, 테스트 패드들은 생성된 집적 회로 다이들(50)에서 전기적으로 격리된 상태로 유지될 것이다. 유전체층(64)은, PBO, 폴리이미드, BCB-계 폴리머 등과 같은 폴리머; 실리콘 질화물 등과 같은 질화물; 실리콘 산화물, 테트라에틸 오르토실리케이트(TEOS, Tetraethyl Orthosilicate) 기반 산화물, 포스포 실리케이트 유리(PSG, Phosphosilicate Glass), 보로 실리케이트 유리(BSG, Borosilicate Glass), 붕소-도핑된 포스포 실리케이트 유리(BPSG, Boron-Doped Phosphosilicate Glass) 등과 같은 산화물; 또는 이들의 조합일 수 있다. 유전체층(64)은 예를 들어 스핀 코팅, 라미네이션, 퇴적(예를 들어, CVD) 등에 의해 형성될 수 있다.
다이 커넥터들(66)이 유전체층(64) 및 패시베이션층(들)(58)을 통해 연장되어 상호 연결 구조체(54)의 금속화 패턴들(54A)에 물리적 그리고 전기적으로 커플링되도록 형성된다. 다이 커넥터들(66)은 집적 회로 다이들(50)의 각각의 집적 회로들에 전기적으로 커플링된다. 다이 커넥터들(66)은 쓰루 비아들 또는 전도성 필라들을 포함할 수 있고 구리와 같은 금속으로 형성될 수 있다. 도시된 실시예에서, 다이 커넥터들(66)은 각각 접촉 패드부 및 비아부를 포함하고, 여기서 비아부는 상호 연결 구조체(54)의 금속화 패턴들(54A)에 접촉 패드부를 연결한다. 다이 커넥터들(66)은, 단일 다마신 공정, 이중 다마신 공정 등과 같은 다마신 공정에 의해 형성될 수 있다. 형성된 후에, 다이 커넥터들(66) 및 유전체층(64)은 평탄화될 수 있다. 평탄화는 에칭 공정, 화학적-기계적 연마(CMP), 연삭 공정 등을 통해 수행할 수 있다.
다른 실시예에서, 유전체층(64) 전에 다이 커넥터들(66)이 형성된다. 예를 들어, 다이 커넥터들(66)은 접촉 패드들(60)(예를 들어, 다이 커넥터일 수 있음)과 유사한 방식으로 형성될 수 있고, 그런 다음, 유전체층(64)이 다이 커넥터들(66) 상에 퇴적될 수 있다. 이어서 다이 커넥터들(66)을 노출시키도록, 다이 커넥터들(66) 및 유전체층(64)은 전술한 바과 유사한 방식으로 평탄화될 수 있다.
형성된 후에, 유전체층(64), 패시베이션층(들)(58) 및/또는 유전체 물질(54B)은 에지 영역들(52E)로 연장될 수 있다. 예를 들어, 이러한 층들이 등각 퇴적 공정에 의해 형성될 때, 층들은 에지 영역들(52E)에 형성될 수 있다. 이하에서 더 자세히 논의되는 바와 같이, 에지 영역들(52E)에서 이들 층의 일부는 다중 트리밍 공정을 수행함으로써 제거될 것이다.
도 4에서, 유전체층(64), 패시베이션층(들)(58) 및 상호 연결 구조체(54)의 에지 영역들을 제거하기 위해 제1 트리밍 공정(70)이 수행된다. 구체적으로, 에지 영역들(52E)의 유전체층(64), 패시베이션층(들)(58) 및 유전체 물질(54B)의 부분들이 제1 트리밍 공정(70)을 수행함으로써 제거된다. 디바이스 영역들(52D)의 유전체층(64), 패시베이션층(들)(58), 유전체 물질(54B)의 부분들을 덮도록 마스크(72)가 사용될 수 있다. 이하에서 더 자세히 논의되는 바와 같이, 제1 트리밍 공정(70)은, 예컨대 에칭 공정과 같은, 화학적 공정이나 절제(ablative) 공정 등의 비-기계적 공정이다. 전술한 바와 같이, 상호 연결 구조체(54)의 유전체 물질(54B)은 ELK 물질로 형성될 수 있다. ELK 물질은 손상되기 쉬우며 기계적 처리로 쉽게 손상될 수 있다. 제1 트리밍 공정(70)(예를 들어, 에칭 공정)으로 상호 연결 구조체(54)을 트리밍함으로써, 상호 연결 구조체(54)에 대한 손상이 방지되거나 감소될 수 있다.
제1 트리밍 공정(70)을 수행하기 전에 마스크(72)가 형성될 수 있다. 마스크(72)는 단층 포토 레지스트, 이중-층 포토 레지스트, 삼중-층 포토 레지스트 등과 같은 포토 레지스트로 형성될 수 있다. 일부 실시예에서, 마스크(72)는 하단층(예를 들어, 바닥-반사 방지 코팅(BARC, Bottom Anti-Reflective Coating)층), 중간층(예를 들어, 질화물, 산화물, 산질화물 등) 및 상단층(예를 들어, 포토 레지스트)을 포함하는 삼중-층 마스크이다. 마스크(72)는 스핀 코팅, CVD와 같은 퇴적 공정 등 및/또는 이들의 조합에 의해 형성될 수 있다. 마스크(72)는, 디바이스 영역들(52D)을 덮고 에지 영역들(52E)을 노출하도록 허용 가능한 포토 리소그래피 기술을 사용하여 패터닝될 수 있다. 마스크(72)가 포토 레지스트를 포함하는 실시예에서, 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 포토 레지스트를 노출시켜서 화학 반응을 유도하고, 따라서 패터닝된 광원에 노출된 포토 레지스트의 부분에서 물리적 변화를 유도함으로써 포토 레지스트가 패터닝될 수 있다. 그런 다음, 노출된 포토 레지스트에 현상액(developer)을 적용하여 포토 레지스트가 현상됨으로써, 물리적 변화를 이용하여 원하는 패턴에 따라 포토 레지스트의 노출된 부분 또는 포토 레지스트의 노출되지 않은 부분을 선택적으로 제거할 수 있다.
제1 트리밍 공정(70) 후에, 트리밍된 층들(예를 들어, 유전체층(64), 패시베이션층(들)(58) 및 유전체 물질(54B))은 각각 안쪽으로 굽은(reentrant) 프로파일 형상을 가지며, 예를 들어 반도체 기판(52)의 활성 표면으로부터 멀어지는 방향으로 지속적으로 감소하는 폭을 갖는다. 특히, 유전체 물질(54B)의 하단 표면의 폭(W1)은 유전체층(64)의 상단 표면의 폭(W2)보다 크다. 폭(W1)은 약 290 mm 내지 약 299.5 mm의 범위이고, 폭(W2)은 약 290 mm 내지 약 299.5 mm의 범위일 수 있다. 각각의 폭(W1, W2)은 반도체 기판(52)의 폭(W3)보다 작다. 폭(W3)은 약 299.8 mm 내지 약 300.2 mm의 범위일 수 있다. 트리밍된 층들이 각각 안쪽으로 굽은 프로파일 형상을 갖기 때문에, 트리밍된 층들의 측벽들은 각각 반도체 기판(52)의 측벽에 평행한 평면과 제1 둔각(θ1)을 형성한다. 예를 들어, 제1 둔각(θ1)은 약 170도 내지 약 180도의 범위일 수 있다. 따라서, 제1 트리밍 공정(70)은 제1 방향(D1)을 따라 수행되는 방향성 트리밍 공정으로 간주될 수 있다.
제1 트리밍 공정(70)은, 유전체층(64), 패시베이션층(들)(58) 및 유전체 물질(54B)의 물질(들)에 대해 선택적이다. 다시 말해서, 제1 트리밍 공정(70)은 반도체 기판(52)의 반도체 물질(들)보다 빠른 속도로 트리밍된 층들(예를 들어, 유전체층(64), 패시베이션층(들)(58) 및 유전체 물질(54B))의 유전체 물질(들)을 선택적으로 제거한다. 예를 들어, 제1 트리밍 공정(70)에 있어서 유전체 물질(들)(예를 들어, 산화물)과 반도체 물질(들)(예를 들어, 실리콘) 사이의 에칭 선택도(selectivity)는 약 5 내지 약 50의 범위일 수 있다. 트리밍된 층들의 프로파일 형상은 제1 트리밍 공정(70)의 파라미터를 제어함으로써 제어될 수 있다. 구체적으로, 트리밍된 층들은 각각 높은 에칭 선택도를 갖는 제1 트리밍 공정(70)를 수행함으로써 안쪽으로 굽은 프로파일 형상으로 형성될 수 있다. 전술한 범위의 에칭 선택도를 갖도록 제1 트리밍 공정(70)를 수행하면, 트리밍된 층들이 각각 안쪽으로 굽은 프로파일 형상을 가질 수 있도록 한다. 전술한 범위를 벗어난 에칭 선택도를 갖도록 제1 트리밍 공정(70)를 수행하면, 트리밍된 층들이 안쪽으로 굽은 프로파일 형상을 갖지 못하도록 할 수 있다.
일부 실시예에서, 제1 트리밍 공정(70)은 원하는 에칭 선택도를 갖도록 수행되는 플라즈마 에칭과 같은 화학적 공정이다. 마스크(72)는 플라즈마 에칭 공정 동안 디바이스 영역들(52D)을 덮는다. 플라즈마 에칭 공정은 공정 가스들이 처리 챔버로 공급되는 처리 챔버에서 수행된다. 공정 가스는 변압기 커플링 플라즈마(TCP, Transformer Coupled Plasma) 시스템, 유도 커플링 플라즈마(ICP, Inductively Coupled Plasma) 시스템, 용량성 커플링 플라즈마(CCP, Capacitively Coupled Plasma) 시스템, 자기 강화 반응성 이온 기술, 전자 사이클로트론 공명 기술 등과 같은 플라즈마를 생성하는 적절한 방법에 의해 플라즈마로 활성화될 수 있다. 일부 실시예에서, 플라즈마 발생 전력은 플라즈마 에칭 공정 동안 저전력과 고전력 사이에서 펄스화된다. 일부 실시예에서, 인가된 바이어스 전압은 또한 플라즈마 에칭 공정 동안 저전압과 고전압 사이에서 펄스화된다. 일부 실시예에서, 플라즈마 발생 전력 및 바이어스 전압은 플라즈마 발생 전력 및 바이어스 전압이 동시에 각각의 로우 상태 또는 하이 상태에 있도록 동기화된 펄스를 갖는다. 플라즈마 에칭 공정은 약 100 W 내지 약 5000 W의 범위의 고전력을 갖는 플라즈마 발생 전력을 이용하여 수행될 수 있다. 플라즈마 에칭 공정은 약 100 볼트 내지 약 5000 볼트 범위의 고전압을 갖는 바이어스 전압을 이용하여 수행될 수 있다. 일부 실시예에서, 플라즈마 발생 전력 또는 바이어스 전압은 약 10 % 내지 약 90 % 범위의 듀티 사이클로 펄스화될 수 있고, 약 5 Hz 내지 약 5000 Hz 범위의 펄스 주파수를 가질 수 있다. 플라즈마 에칭 공정에 사용되는 공정 가스는 적어도 하나 이상의 에칭 가스(들)를 포함한다. 전술한 유전체 물질(들)(예를 들어, ELK 유전체들)을 에칭할 때, 에칭 가스(들)의 적절한 예는 플루오로 카본(CxFy), 하이드로 플루오로 카본(CxHyFz), 산소(O2) 등 또는 이들의 조합을 포함한다. 질소, 아르곤, 헬륨 등과 같은 캐리어 가스가 공정 가스들을 처리 챔버로 운반하는 데 사용될 수 있다. 플라즈마 에칭 공정은 약 -20℃ 내지 약 50℃ 범위의 온도에서 수행될 수 있다. 처리 챔버 내의 압력은 약 1 mTorr 내지 약 500 mTorr의 범위일 수 있다. 플라즈마 에칭 공정은 약 10초 내지 약 600초의 범위의 기간 동안 수행될 수 있다.
일부 실시예에서, 제1 트리밍 공정(70)은 원하는 에칭 선택도를 갖도록 수행되는 레이저 에칭과 같은 절제 공정이다. 레이저 에칭 공정은 에지 영역들(52E)을 향해 각각 조사되는(projected) 하나 이상의 레이저 샷을 수행함으로써 수행된다. 일부 실시예에서, 마스크(72)가 생략될 수 있도록, 레이저 샷은 디바이스 영역들(52D)이 아닌 에지 영역들(52E)로 지향될(directed) 수 있다. 일부 실시예에서, 레이저 샷은 반도체 기판(52)의 전체 활성 표면을 향해 지향되는 반면, 에지 영역들(52E)만이 레이저 샷에 노출되도록 마스크(72)가 디바이스 영역들(52D)을 덮을 수 있다. 사용되는 레이저는 CO2 레이저, UV 레이저, 녹색광 레이저, 파이버(fiber) 레이저, 이트륨-알루미늄-가넷(YAG, Yttrium-Aluminum-Garnet) 레이저 등일 수 있다. 레이저의 파장은 약 300 nm 내지 약 600 nm의 범위일 수 있다. 레이저의 평균 출력 전력은 약 1 W 내지 약 30 W의 범위일 수 있다. 레이저 에칭 공정은 약 10-15초 내지 약 10-9초의 범위의 기간 동안 수행될 수 있다.
제1 트리밍 공정(70)은, 에지 영역들(52E)에서 반도체 기판(52)의 일부 부분들을 제거함으로써 반도체 기판(52)에 리세스들(74)을 형성할 수 있다. 전술한 바와 같이, 제1 트리밍 공정(70)은 높은 에칭 선택도로 수행되어, 제1 트리밍 공정(70)이 반도체 기판(52)의 반도체 물질(들)보다 빠른 속도로 유전체층(64), 패시베이션층(들)(58) 및 유전체 물질(54B)의 유전체 물질(들)를 선택적으로 제거하도록 한다. 따라서, 리세스들(74)은 작은 깊이(D3)로 형성될 수 있다. 리세스들(74)의 깊이(D3)는 약 10 μm 내지 약 150 μm의 범위일 수 있다.
도 5에서, 반도체 기판(52)의 에지 영역들을 제거하도록 제2 트리밍 공정(80)이 수행된다. 구체적으로, 에지 영역들(52E)에서 반도체 기판(52)의 일부가 제2 트리밍 공정을 수행함으로써 제거된다. 제2 트리밍 공정(80)은 제1 트리밍 공정(70)에 의해 트리밍된 층들의 일부를 트리밍하지 않는다. 구체적으로, 유전체 물질(54B)이 ELK 물질인 경우 상호 연결 구조체(54)와 같은 손상되기 쉬운 피쳐를 트리밍하는 데 제2 트리밍 공정(80)이 사용되지 않는다. 제2 트리밍 공정(80)은 제1 트리밍 공정(70)보다 더 공격적인 트리밍 공정일 수 있으며, 예를 들어 제1 트리밍 공정(70)보다 더 빠른 제거율을 가질 수 있다. 제2 트리밍 공정(80)은 제1 트리밍 공정(70)과 상이하며, 다른 유형의 트리밍 공정이다. 제2 트리밍 공정(80)은 기계적 공정 또는 에칭 공정일 수 있으며, 본 실시예에서는 기계적 공정이다. 제2 트리밍 공정(80)(예를 들어, 기계적 공정)으로 반도체 기판(52)을 트리밍함으로써, 웨이퍼 처리 쓰루풋이 개선될 수 있도록 반도체 기판(52)이 더 빠르게 트리밍될 수 있다.
제2 트리밍 공정(80)은 반도체 기판(52)의 물질(들)에 대해 선택적이다. 다시 말해서, 제2 트리밍 공정(80)은, 유전체층(64), 패시베이션층(들)(58) 및 유전체 물질(54B)의 유전체 물질(들)보다 빠른 속도로 반도체 기판(52)의 반도체 물질(들)을 선택적으로 제거한다. 예를 들어, 제2 트리밍 공정(80)이 에칭 공정인 경우, 제2 트리밍 공정(80)에 있어서 반도체 물질(들)과 유전체 물질(들) 사이의 에칭 선택도는 약 5 내지 약 50의 범위일 수 있다. 마찬가지로, 제2 트리밍 공정(80)이 기계적 공정일 때, 유전체 물질(들)의 제거율은 0일 수 있고, 반도체 물질(들)의 제거율은 0이 아닐 수 있다.
제2 트리밍 공정(80)은, 에지 영역들(52E)에서 반도체 기판(52)의 일부 부분들을 제거함으로써 반도체 기판(52)의 리세스들(74)을 깊어지게 한다(deepen). 에지 영역들(52E)에서 반도체 기판(52)의 물질의 대부분이 제거되지만, 반도체 기판(52)의 일부 부분들(52P)은 에지 영역들(52E)에 남는다. 제1 트리밍 공정(70) 및 제2 트리밍 공정(80) 후에, 리세스들(74)은 깊이(D4)를 갖는다. 에지 영역들(52E)에 남아있는 반도체 기판(52)의 부분들(52P)은 깊이(D4)보다 작은 깊이(D5)를 갖는다. 깊이(D4)는 약 20 μm 내지 약 300 μm의 범위일 수 있고, 깊이(D5)는 약 475 μm 내지 약 755 μm의 범위일 수 있다. 에지 영역들(52E)에 남아있는 반도체 기판(52)의 부분들(52P)은 에칭 또는 연삭 공정(이하에서 더 자세히 논의됨)에 의해 후속적으로 제거될 수 있을 만큼 충분히 얇다. 리세스들(74)은 반도체 기판(52)의 활성 표면에 수직인 제2 방향(D2)을 따라 깊어진다. 따라서 제2 트리밍 공정(80)은 제2 방향(D2)을 따라 수행되는 방향성 트리밍 공정으로 간주될 수 있다. 특히, 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)은 서로 다른 방향을 따라 수행된다. 제1 방향(D1)(도 4 참조) 및 제2 방향(D2)(도 4 참조)은 제1 둔각(θ1)을 형성한다.
본 실시예에서, 제2 트리밍 공정(80)은 쏘잉(sawing)과 같은 기계적 공정이다. 반도체 기판(52)의 에지 영역들(52E)에 하프-컷 다이싱 블레이드와 같은 회전 다이싱 블레이드(82)를 적용함으로써 쏘잉 공정을 수행할 수 있다. 도 6은 쏘잉 공정 후 영역(50R)의 상세도이다. 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)은 반도체 기판(52)으로부터 절단 영역(52C)을 집합적으로 제거한다. 구체적으로, 제1 트리밍 공정(70)은 절단 영역(52C1)의 제1 부분을 제거하고 제2 트리밍 공정(80)은 절단 영역(52C2)의 제2 부분을 제거한다. 도시된 실시예에서, 다이싱 블레이드(82)는, 쏘잉 공정 후에, 반도체 기판(52)이 각 에지 영역(52E)에 제1 측벽(52S1), 제2 측벽(52S2) 및 제3 측벽(52S3)을 갖도록 성형한다. 제3 측벽(52S3)은 여러 부분들을 갖는다. 구체적으로, 제3 측벽(52S3)은 제1 부분(52S3A) 및 제2 부분(52S3B)을 갖는다. 제1 부분(52S3A)은 반도체 기판(52)의 활성 표면에 제2 부분(52S3B)을 연결한다. 제1 부분(52S3A)은 제2 부분(52S3B)과 제1 둔각(θ1)(위에서 논의됨)을 형성하고, 또한 반도체 기판(52)의 활성 표면과 제2 둔각(θ2)을 형성한다. 제2 둔각(θ2)은 약 90도 내지 약 100도의 범위일 수 있다. 제2 부분(52S3B)은 반도체 기판(52)의 활성 표면과 평행한 평면에 수직이다. 제1 측벽(52S1) 및 제2 측벽(52S2)은 직선 세그먼트(52S4)에 의해 연결된다. 제2 측벽(52S2) 및 제3 측벽(52S3)은 곡선 세그먼트(52S5)에 의해 연결된다. 제2 측벽(52S2) 및 곡선 세그먼트(52S5)는 함께 절단 영역(52C)의 코너에서 노치(52N)를 규정한다. 절단 영역(52C)은 제2 트리밍 공정(80)의 유형 및 파라미터에 따라 다른 형상(이하에서 더 자세히 논의됨)을 가질 수 있다.
도 7에서, 제2 웨이퍼가 형성되거나 획득된다. 제2 웨이퍼는, 반도체 기판(52), 상호 연결 구조체(54), 패시베이션층(들)(58) 및 접촉 패드들(60)과 각각 유사할 수 있는 반도체 기판(102), 상호 연결 구조체(104), 하나 이상의 패시베이션층(들)(108) 및 접촉 패드들(110)을 포함한다. 유전체층(114)이 웨이퍼의 전면, 예를 들어 접촉 패드들(110) 및 패시베이션층(들)(108) 상에 형성된다. 다이 커넥터들(116)은 유전체층(114) 및 패시베이션층(들)(108)을 통해 연장되어 상호 연결 구조체(104)의 금속화 패턴들에 물리적으로 그리고 전기적으로 커플링된다. 유전체층(114) 및 다이 커넥터들(116)은 유전체층(64) 및 다이 커넥터들(66)과 각각 유사할 수 있다.
그런 다음, 제1 웨이퍼가 제2 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 페이스-투-페이스 방식으로 본딩되어, 제1 웨이퍼의 전면이 제2 웨이퍼의 전면에 본딩된다. 유전체층(114)은, 접착 물질(예를 들어, 다이 부착 필름)을 사용하지 않고 유전체-유전체 본딩을 통해 유전체층(64)에 본딩되고, 다이 커넥터들(116)은 공융(eutectic) 물질(예를 들어, 솔더)를 사용하지 않고 금속-금속 본딩을 통해 다이 커넥터들(66)에 본딩된다. 본딩은 사전-본딩 및 어닐링을 포함할 수 있다. 사전-본딩 동안 웨이퍼들을 서로에 대해 가압하기 위해 작은 가압력(pressing force)이 적용된다. 사전-본딩은 약 15℃ 내지 약 30℃의 범위의 온도와 같은 저온, 예커대 실온에서 수행되며, 사전-본딩 후에는 유전체층(64) 및 유전체층(114)이 서로 본딩된다. 그런 다음, 본딩 강도가 후속 어닐링 단계에서 향상되며, 여기서 유전체층(64) 및 유전체층(114)은 약 100℃ 내지 약 400℃의 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 후에, 융합 본딩과 같은 본딩이 형성되어 유전체층(64)과 유전체층(114)을 본딩한다. 예를 들어, 본딩은 유전체층(114)의 물질과 유전체층(64)의 물질 사이의 공유 결합일 수 있다. 다이 커넥터들(66) 및 다이 커넥터들(116)은 일대일 대응으로 서로 연결된다. 다이 커넥터들(66) 및 다이 커넥터들(116)은 사전-본딩 후에 물리적으로 접촉할 수 있거나, 어닐링 동안 물리적으로 접촉되도록 확장될 수 있다. 또한, 어닐링 동안, 다이 커넥터들(66) 및 다이 커넥터들(116)(예를 들어, 구리)의 물질이 혼합(intermingle)되어 금속-금속 본딩도 형성된다. 따라서 웨이퍼들 사이에 생성된 본딩은 유전체-유전체 본딩과 금속-금속 본딩을 모두 포함하는 하이브리드 본딩이다.
도 8에서, 반도체 기판(52)은 박형화된다(thinned). 박형화는 CMP 공정, 연삭 공정, 에칭 백 공정 등 또는 이들의 조합에 의해 이루어질 수 있으며, 반도체 기판(52)의 비활성 표면상에서 수행된다. 박형화는 전도성 비아들(56)을 노출시킨다. 박형화 후에, 전도성 비아들(56)의 표면들과 반도체 기판(52)의 비활성 표면은 동일 평면에 위치한다(공정 변동 내에서). 따라서, 전도성 비아들(56)은 제1 웨이퍼의 후면에서 노출된다.
박형화 공정은 에지 영역들(52E)에 남아있는 반도체 기판(52)의 부분들(52P)을 제거한다. 따라서, 제1 측벽(52S1), 제2 측벽(52S2), 직선 세그먼트(52S4), 곡선 세그먼트(52S5) 및 노치(52N)(도 6 참조)가 제거된다. 박형화 공정 후에는 반도체 기판(52)의 제3 측벽들(52S3)만 남는다. 전술한 바와 같이, 제3 측벽(52S3)은 각각 제1 부분(52S3A) 및 제2 부분(52S3B)을 갖는다(도 6 참조). 제3 측벽들(52S3)은 박형화된 반도체 기판(52)의 최외곽 측벽들(52S)이다. 제1 웨이퍼가 본딩 전에 트리밍되기 때문에, 반도체 기판들(52, 102)의 측벽들(52S, 102S)은 서로 측방향으로 오프셋된다. 예를 들어, 반도체 기판(52)의 측벽들(52S)은 반도체 기판(102)의 측벽들 및 상호 연결 구조체(104)의 측벽들로부터 측방향으로 오프셋된다. 본딩 중에 일부 시프팅이 발생하여 다이 커넥터들(66) 및 다이 커넥터들(116)의 중심들이 서로 측방향으로 정렬되지 않을 수 있지만, 다이 커넥터들(66) 및 다이 커넥터들(116)의 표면적이 전기적 연결을 형성하기 위해 충분히 접촉한다. 또한, 제1 웨이퍼가 트리밍되기 때문에, 반도체 기판(52)의 풋 프린트는 반도체 기판(102) 및 상호 연결 구조체(104)의 풋 프린트(들) 내에 측방향으로 국한된다(confined).
도 9에서, 제3 웨이퍼가 형성되거나 획득된다. 제3 웨이퍼는 반도체 기판(152), 상호 연결 구조체(154), 전도성 비아들(156), 하나 이상의 패시베이션층(들)(158) 및 접촉 패드들(160)을 포함하며, 이들은 반도체 기판(52), 상호 연결 구조체(54), 전도성 비아들(56), 패시베이션층(들)(58) 및 접촉 패드들(60)과 각각 유사할 수 있다. 유전체층(164)이 웨이퍼의 전면, 예를 들어 접촉 패드들(160) 및 패시베이션층(들)(158) 상에 형성된다. 다이 커넥터들(166)이 유전체층(164) 및 패시베이션층(들)(158)을 통해 연장되어 상호 연결 구조체(154)의 금속화 패턴들에 물리적 그리고 전기적으로 커플링되도록 형성된다. 유전체층(164) 및 다이 커넥터들(166)은 유전체층(64) 및 다이 커넥터들(66)과 각각 유사할 수 있다.
그런 다음, 제3 웨이퍼가 제1 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 백-투-페이스 방식으로 본딩되어, 제3 웨이퍼의 전면이 제1 웨이퍼의 후면에 본딩된다. 유전체층(164)은 접착 물질(예를 들어, 다이 부착 필름)을 사용하지 않고 유전체-유전체 본딩을 통해 반도체 기판(52)에 본딩되고, 다이 커넥터들(166)은 공융 물질(예를 들어, 솔더)을 사용하지 않고 금속-금속 본딩을 통해 전도성 비아들(56)에 본딩된다. 본딩은 사전-본딩 및 어닐링을 포함할 수 있다. 사전-본딩 동안 웨이퍼들을 서로에 대해 가압하기 위해 작은 가압력이 적용된다. 사전-본딩은 약 15℃ 내지 약 30℃의 범위의 온도와 같은 저온, 예컨대 실온에서 수행되며, 사전-본딩 후에는 유전체층(164) 및 반도체 기판(52)이 서로 본딩된다. 일부 실시예에서, 자연 산화물과 같은 산화물이 반도체 기판(52)의 후면에 형성되고 본딩을 위해 사용된다. 그런 다음, 본딩 강도는 후속 어닐링 단계에서 향상되며, 여기서 유전체층(164) 및 반도체 기판(52)은 약 100℃ 내지 약 400℃의 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 후에, 융합 본딩과 같은 본딩이 형성되어 유전체층(164) 및 반도체 기판(52)을 본딩한다. 예를 들어, 본딩은 유전체층(164)과 반도체 기판(52) 사이의 공유 결합일 수 있다. 다이 커넥터들(166) 및 전도성 비아들(56)은 일대일 대응으로 서로 연결된다. 다이 커넥터들(166) 및 전도성 비아들(56)은 사전-본딩 후에 물리적으로 접촉할 수 있거나, 어닐링 동안 물리적으로 접촉되도록 확장될 수 있다. 또한, 어닐링 동안, 다이 커넥터들(166) 및 전도성 비아들(56)(예를 들어, 구리)의 물질이 혼합(intermingle)되어 금속-금속 본딩도 형성되도록 한다. 따라서, 웨이퍼들 사이에 생성되는 본딩은 유전체-유전체 본딩과 금속-금속 본딩을 모두 포함하는 하이브리드 본딩이다.
전술한 바와 유사한 방식으로, 제3 웨이퍼는 본딩 전에 트리밍되고 본딩 후에 박형화되어, 반도체 기판(152)의 측벽들(152S)이 또한, 도 6과 관련하여 설명된 반도체 기판(52)의 제3 측벽들(52S3)과 유사한 방식으로, 두 개의 부분을 각각 갖도록 할 수 있다. 본딩 전에 제3 웨이퍼가 트리밍되기 때문에, 반도체 기판(152)과 반도체 기판(52)의 측벽들은 서로 측방향으로 오프셋된다. 예를 들어, 반도체 기판(152)의 측벽들(152S)은 반도체 기판(52)의 측벽들(52S) 및 상호 연결 구조체(54)의 측벽들로부터 측방향으로 오프셋된다. 본딩 중에 일부 시프팅이 발생하여 다이 커넥터들(166) 및 전도성 비아들(56)의 중심들이 서로 측방향으로 정렬되지 않을 수 있지만, 다이 커넥터들(166) 및 전도성 비아들(56)의 표면적은 전기적 연결을 형성하기 위해 충분히 접촉한다. 또한, 제3 웨이퍼가 트리밍되기 때문에, 반도체 기판(152)의 풋 프린트는 반도체 기판(102) 및 상호 연결 구조체(104)의 풋 프린트(들) 내에 측방향으로 국한된다.
도 7 내지 도 9와 관련하여 설명된 단계는 웨이퍼들의 스택을 형성하기 위해 임의의 원하는 횟수만큼 반복될 수 있음을 이해해야 한다. 예를 들어, 스택은 네 개의 웨이퍼, 여덟 개의 웨이퍼 등을 포함할 수 있다. 웨이퍼 본딩이 완료된 후에, 스크라이브 라인 영역들을 따라, 예를 들어 디바이스 영역들(52D) 주위를 쏘잉함으로써 싱귤레이션 공정이 수행된다. 싱귤레이션 공정은 디바이스 영역들(52D)을 서로로부터 분리하여 다이 스택들을 형성한다.
도 10a 및 10b는 일부 실시예에 따른 다이 스택들을 도시한다. 도 10a는 에지 영역들(52E)에 근접하게 배치된 디바이스 영역(52D)으로부터 싱귤레이션된 제1 다이 스택(202A)을 도시한다. 도 10b는, 에지 영역들(52E)의 원위(distal)에, 예를 들어 웨이퍼들의 중심 영역에 배치되는 디바이스 영역(52D)으로부터 싱귤레이션된 제2 다이 스택(202B)을 도시한다. 제1 다이 스택(202A)의 경우, 반도체 기판들(52, 102, 152)의 제1 측벽들(52SA, 102SA, 152SA)은 공정 변동 내에서 측방향으로 공통 말단을 갖지만(coterminous), 반도체 기판들(52, 102, 152)의 제2 측벽들(52SB, 102SB, 152SB)은 서로 측방향으로 오프셋된다. 제1 측벽들(52SA, 102SA, 152SA)은 제2 측벽들(52SB, 102SB, 152SB)과 반대 방향을 향한다. 제2 다이 스택(202B)의 경우, 반도체 기판들(52, 102, 152)의 제1 측벽들(52SA, 102SA, 152SA)은 (공정 변동 내에서) 측방향으로 공통 말단을 갖고, 반도체 기판들(52, 102, 152)의 제2 측벽들(52SB, 102SB, 152SB)은 또한 측방향으로 공통 말단을 갖는다. 공통 말단을 갖는 측벽들은 싱귤레이션 동안 쏘잉된 측벽들이다. 측방향으로 오프셋된 측벽들은 본딩하기 전에 트리밍된 측벽들이다.
도 11 내지 15는 일부 다른 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다. 본 실시예에서, 제2 트리밍 공정(80)은 또한 예컨대 에칭 공정과 같은 비-기계적 공정이다. 따라서, 반도체 기판(52)의 측벽들은 도 6과 관련하여 전술한 것과 다른 프로파일 형상을 가질 수 있다.
도 11에서, 도 3과 관련하여 설명한 것과 유사한 제1 웨이퍼가 형성되거나 획득된다. 그런 다음, 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)이 수행되어 반도체 기판(52)의 에지 영역들을 제거한다. 본 실시예에서 제2 트리밍 공정(80)은 화학적 공정과 같은 에칭 공정 또는 절제 공정이다. 제2 트리밍 공정(80)은 에지 영역들(52E)에서 반도체 기판(52)의 일부 부분들을 제거함으로써 반도체 기판(52)의 리세스들(74)을 깊게 한다. 전술한 바와 같이, 에지 영역들(52E)에 남아 있는 반도체 기판(52)의 부분들(52P)은 에칭 또는 연삭 공정(이하에서 더 자세히 논의됨)에 의해 후속적으로 제거될 수 있을 만큼 충분히 얇다.
일부 실시예에서, 제2 트리밍 공정(80)은 플라즈마 에칭과 같은 화학적 공정이다. 플라즈마 에칭 공정은 제1 트리밍 공정(70)과 일부 상이한 에칭 파라미터로 수행될 수 있다는 점을 제외하고는 제1 트리밍 공정(70)과 관련하여 전술한 플라즈마 에칭 공정과 유사할 수 있다. 구체적으로, 플라즈마 에칭 공정은 상이한 에천트 가스(들) 및 상이한 플라즈마 발생 전력을 사용하여 수행될 수 있다. 예를 들어, 반도체 기판(52)의 반도체 물질(들)을 에칭할 때, 에칭 가스(들)의 적합한 예는 황 육불화물(SF6), 하이드로 플루오로 카본(CxHyFz), 아르곤(Ar), 산소(O2), 헬륨(He) 등 또는 이들의 조합을 포함하고, 플라즈마 에칭 공정은 약 100 W 내지 약 5000 W의 범위의 고전력을 갖는 플라즈마 발생 전력을 이용하여 수행될 수 있다.
일부 실시예에서, 제2 트리밍 공정(80)은 레이저 에칭과 같은 절제 공정이다. 레이저 에칭 공정은 제1 트리밍 공정(70)과 일부 상이한 에칭 파라미터로 수행될 수 있다는 점을 제외하고는 제1 트리밍 공정(70)에 대해 전술한 레이저 에칭 공정과 유사할 수 있다. 구체적으로, 레이저 에칭 공정은 상이한 파장에서 상이한 레이저 발생 전력을 사용하여 수행될 수 있다. 예를 들어, 반도체 기판(52)의 반도체 물질(들)을 에칭할 때, 레이저의 파장은 약 300 nm 내지 약 600 nm의 범위일 수 있고, 레이저의 평균 출력 전력은 약 1 W 내지 약 30 W의 범위일 수 있다.
도 12는 제2 트리밍 공정(80) 후의 영역(50R)의 상세도이다. 도시된 실시예에서, 제2 트리밍 공정(80)이 수행되어, 트리밍 공정 후에 반도체 기판(52)이 각 에지 영역들(52E)에 제1 측벽(52S1) 및 제2 측벽(52S2)을 갖도록 한다. 제1 측벽(52S1) 및 제2 측벽(52S2)은 직선 세그먼트(52S3)에 의해 연결된다. 제2 측벽(52S2)은 반도체 기판(52)의 활성 표면과 제1 예각(θ3)을 형성하고, 또한 직선 세그먼트(52S3)와 제2 예각(θ4)을 형성한다. 제1 예각(θ3)은 약 80도 내지 약 90도의 범위일 수 있고, 제2 예각(θ4)은 약 80도 내지 약 90도의 범위일 수 있다.
도 13에서, 도 7과 관련하여 설명된 것과 유사한 제2 웨이퍼가 형성되거나 획득된다. 그런 다음, 제1 웨이퍼가 제2 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 페이스-투-페이스 방식으로 본딩되어, 제1 웨이퍼의 전면이 제2 웨이퍼의 전면에 본딩된다.
도 14에서, 반도체 기판(52)은 박형화된다. 박형화는 도 8과 관련하여 설명된 것과 유사한 공정에 의해 이루어질 수 있다. 박형화 후에, 전도성 비아들(56)의 표면들과 반도체 기판(52)의 비활성 표면은 동일 평면 상에 위치한다(공정 변화 내에서). 따라서, 전도성 비아들(56)은 제1 웨이퍼의 후면에서 노출된다. 또한 박형화 후에, 반도체 기판들(52, 102)의 측벽들(52S, 102S)은 서로 측방향으로 오프셋된다.
도 15에서, 도 9와 관련하여 설명된 것과 유사한 제3 웨이퍼가 형성되거나 획득된다. 그런 다음, 제3 웨이퍼는 제1 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 백-투-페이스 방식으로 본딩되어, 제3 웨이퍼의 전면이 제1 웨이퍼의 후면에 본딩된다.
도 16 내지 20은 일부 다른 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다. 본 실시예에서, 제2 트리밍 공정(80)은 또한 예컨대 에칭 공정과 같은 비-기계적 공정이다. 따라서, 반도체 기판(52)의 측벽들은 도 6과 관련하여 전술한 것과 다른 프로파일 형상을 가질 수 있다. 또한, 본 실시예에서, 제2 트리밍 공정(80)의 파라미터들이 수정되어, 반도체 기판(52)의 측벽들이 도 12와 관련하여 전술한 것과 다른 프로파일 형상을 가질 수 있도록 한다.
도 16에서, 도 3과 관련하여 설명된 것과 유사한 제1 웨이퍼가 형성되거나 획득된다. 그런 다음, 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)이 수행되어 반도체 기판(52)의 에지 영역들을 제거한다. 본 실시예에서 제2 트리밍 공정(80)은 화학적 공정과 같은 에칭 공정 또는 절제 공정이다. 제2 트리밍 공정(80)은 에지 영역들(52E)에서 반도체 기판(52)의 일부 부분들을 제거함으로써 반도체 기판(52)의 리세스들(74)을 깊게 한다. 전술한 바와 같이, 에지 영역들(52E)에 남아 있는 반도체 기판(52)의 부분들(52P)은 에칭 또는 연삭 공정(이하에서 더 자세히 논의됨)에 의해 후속적으로 제거될 수 있을만큼 충분히 얇다.
일부 실시예에서, 제2 트리밍 공정(80)은 플라즈마 에칭과 같은 화학적 공정이다. 플라즈마 에칭 공정은 제1 트리밍 공정(70)과 일부 상이한 에칭 파라미터로 수행될 수 있다는 점을 제외하고는 제1 트리밍 공정(70)과 관련하여 전술한 플라즈마 에칭 공정과 유사할 수 있다. 구체적으로, 플라즈마 에칭 공정은 상이한 에천트 가스(들) 및 상이한 플라즈마 발생 전력을 사용하여 수행될 수 있다. 예를 들어, 반도체 기판(52)의 반도체 물질(들)을 에칭할 때, 에칭 가스(들)의 적합한 예는 황 육불화물(SF6), 하이드로 플루오로 카본(CxHyFz), 아르곤(Ar), 산소(O2), 헬륨(He) 등 또는 이들의 조합을 포함하고, 플라즈마 에칭 공정은 약 100 W 내지 약 5000 W의 범위의 고전력을 갖는 플라즈마 발생 전력을 이용하여 수행될 수 있다.
일부 실시예에서, 제2 트리밍 공정(80)은 레이저 에칭과 같은 절제 공정이다. 레이저 에칭 공정은 제1 트리밍 공정(70)과 일부 상이한 에칭 파라미터로 수행될 수 있다는 점을 제외하고는 제1 트리밍 공정(70)에 대해 전술한 레이저 에칭 공정과 유사할 수 있다. 구체적으로, 레이저 에칭 공정은 상이한 파장에서 상이한 레이저 발생 전력을 사용하여 수행될 수 있다. 예를 들어, 반도체 기판(52)의 반도체 물질(들)을 에칭할 때, 레이저의 파장은 약 300 nm 내지 약 600 nm의 범위일 수 있고, 레이저의 평균 출력 전력은 약 1 W 내지 약 30 W의 범위일 수 있다.
도 17은 제2 트리밍 공정(80) 후 영역(50R)의 상세도이다. 도시된 실시예에서, 제2 트리밍 공정(80)이 수행되어, 트리밍 공정 후에 반도체 기판(52)이 각 에지 영역들(52E)에 제1 측벽(52S1) 및 제2 측벽(52S2)을 갖도록 한다. 제1 측벽(52S1) 및 제2 측벽(52S2)은 직선 세그먼트(52S3)에 의해 연결된다. 제2 측벽(52S2)은 반도체 기판(52)의 활성 표면과 제1 직각(θ5)을 형성하고, 또한 직선 세그먼트(52S3)와 제2 직각(θ6)을 형성한다.
도 18에서, 도 7과 관련하여 설명된 것과 유사한 제2 웨이퍼가 형성되거나 획득된다. 그런 다음 제1 웨이퍼가 제2 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 페이스-투-페이스 방식으로 본딩되어, 제1 웨이퍼의 전면이 제2 웨이퍼의 전면에 본딩된다.
도 19에서, 반도체 기판(52)은 박형화된다. 박형화는 도 8과 관련하여 설명된 것과 유사한 공정에 의해 이루어질 수 있다. 박형화 후에, 전도성 비아들(56)의 표면들과 반도체 기판(52)의 비활성 표면은 동일 평면 상에 위치한다(공정 변화 내에서). 따라서, 전도성 비아들(56)은 제1 웨이퍼의 후면에서 노출된다. 또한 박형화 후에, 반도체 기판들(52, 102)의 측벽들(52S, 102S)은 서로 측방향으로 오프셋된다.
도 20에서, 도 9와 관련하여 설명된 것과 유사한 제3 웨이퍼가 형성되거나 획득된다. 그런 다음, 제3 웨이퍼는 제1 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 백-투-페이스 방식으로 본딩되어, 제3 웨이퍼의 전면이 제1 웨이퍼의 후면에 본딩된다. 그런 다음, 반도체 기판(152)은 박형화된다. 박형화 후에, 반도체 기판(152) 및 반도체 기판(52)의 측벽들은 서로 측방향으로 오프셋된다.
도 21 내지 25는 일부 다른 실시예에 따른 웨이퍼 본딩을 위한 공정 동안 중간 단계들의 단면도들이다. 본 실시예에서, 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)은 웨이퍼 처리의 초기 단계에서 수행된다. 도 21 내지 25의 실시예는 도 16 내지 20과 관련하여 설명된 것과 유사한 트리밍 공정을 사용하여 도시된다. 또한, 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)이, 도 1 내지 9와 관련하여 설명된 공정 및 도 11 내지 15와 관련하여 설명된 공정에서 초기 단계에서 수행될 수 있음을 이해해야 한다.
도 21에서, 도 1과 관련하여 설명된 것과 유사한 제1 웨이퍼가 형성되거나 획득된다. 그런 다음, 반도체 기판(52)의 에지 영역들을 제거하도록 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)이 수행된다. 특히, 제1 트리밍 공정(70) 및 제2 트리밍 공정(80)은 유전체층(64)(도 22 참조)이 형성되기 전에 수행된다. 트리밍이 완료된 후에, 회로 프로브(CP, Circuit Probe) 테스트가 도 2와 관련하여 설명된 것과 유사한 방식으로 프로브(62)를 이용하여 수행될 수 있다. 트리밍 후의 테스트는, 트리밍에 의해 손상될 수 있는 웨이퍼를 추가 처리하는 것을 방지하는 데 도움이 될 수 있다.
도 22에서, 유전체층(64)이 웨이퍼의 전면, 예를 들어 접촉 패드들(60) 및 패시베이션층(들)(58) 상에 형성된다. 다이 커넥터들(66)이 유전체층(64) 및 패시베이션층(들)(58)을 통해 연장되어 접촉 패드들(60)에 물리적으로 그리고 전기적으로 커플링되도록 형성된다. 유전체층(64) 및 다이 커넥터들(66)은 도 3과 관련하여 설명된 것과 유사한 방식으로 형성될 수 있다. 본 실시예에서, 다이 커넥터들(66)은 상호 연결 구조체(54)의 금속화 패턴들(54A) 대신에 접촉 패드들(60)에 연결된다. 다른 실시예에서, 다이 커넥터들(66)은 상호 연결 구조체(54)의 금속화 패턴들에 연결된다.
도 23에서, 도 7과 관련하여 설명된 것과 유사한 제2 웨이퍼가 형성되거나 획득된다. 본 실시예에서, 다이 커넥터들(116)은 상호 연결 구조체(104)의 금속화 패턴들 대신에 접촉 패드들(110)에 연결된다. 다른 실시예에서, 다이 커넥터들(116)은 상호 연결 구조체(104)의 금속화 패턴들에 연결된다. 그런 다음, 제1 웨이퍼가 제2 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 페이스-투-페이스 방식으로 본딩되어, 제1 웨이퍼의 전면이 제2 웨이퍼의 전면에 본딩된다.
도 24에서, 반도체 기판(52)이 박형화된다. 박형화는 도 8과 관련하여 설명된 것과 유사한 공정에 의해 이루어질 수 있다. 박형화 후에, 전도성 비아들(56)의 표면들과 반도체 기판(52)의 비활성 표면은 동일 평면 상에 위치한다(공정 변화 내에서). 따라서, 전도성 비아들(56)은 제1 웨이퍼의 후면에서 노출된다. 제1 웨이퍼가 트리밍되고 박형화되기 전에 유전체층(64)이 형성되기 때문에, 유전체층(64)은 반도체 기판(52)의 측벽들(52S)을 따라 연장되고 이에 접촉한다. 박형화 후에, 반도체 기판들(52, 102)의 측벽들(52S, 102S)은 서로 측방향으로 오프셋된다.
도 25에서, 도 9와 관련하여 설명된 것과 유사한 제3 웨이퍼가 형성되거나 획득된다. 그런 다음, 제3 웨이퍼는 제1 웨이퍼에 본딩된다. 도시된 실시예에서, 웨이퍼들은 하이브리드 본딩에 의해 백-투-페이스 방식으로 본딩되어, 제3 웨이퍼의 전면이 제1 웨이퍼의 후면에 본딩된다. 그런 다음, 반도체 기판(152)이 박형화된다. 박형화 후에, 반도체 기판(152) 및 반도체 기판(52)의 측벽들은 서로 측방향으로 오프셋된다.
실시예는 이점을 얻을 수 있다. 에칭 공정과 같은 비-기계적 공정을 사용하여 웨이퍼 에지들에서 유전체 피쳐(예컨대, 상호 연결 구조체(54))들을 트리밍하는 것은, 엑스트라 로우-K 유전체층과 같은 손상되기 쉬운 피쳐들이 기계적 공정에 비해 적은 손상 위험으로 트리밍되도록 할 수 있다. 웨이퍼의 에지들에서 반도체 피쳐(예컨대, 반도체 기판(52))들을 쏘잉과 같은 기계적 공정으로 트리밍하는 것은, 강성(rigid) 피쳐들이 더 빨리 트리밍되어 웨이퍼 처리 쓰루풋이 향상될 수 있도록 한다. 대안적으로, 에칭 공정과 같은 비-기계적 공정으로 웨이퍼의 에지들에서 반도체 피쳐(예컨대, 반도체 기판(52))들을 트리밍하는 것은, 쏘잉 단계의 퍼포먼스를 피함으로써 웨이퍼의 처리가 단순화될 수 있다.
일 실시예에서, 방법은, 제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 처리된 웨이퍼를 획득하는 단계 - 제1 기판은 반도체 물질을 포함하고, 제1 상호 연결 구조체는 유전체 물질 사이의 금속 상호 연결체들을 포함함 -; 제1 트리밍 공정으로 제1 상호 연결 구조체의 에지 영역을 제거하는 단계 - 제1 트리밍 공정은 제1 기판의 반도체 물질보다 빠른 속도로 제1 상호 연결 구조체의 유전체 물질을 제거함 -; 제1 상호 연결 구조체의 에지 영역을 제거하는 단계 후에, 제2 트리밍 공정으로 제1 기판의 에지 영역을 제거하는 단계 - 제2 트리밍 공정은 제1 상호 연결 구조체의 유전체 물질보다 빠른 속도로 제1 기판의 반도체 물질을 제거함 -; 및 제1 처리된 웨이퍼의 전면에 제2 처리된 웨이퍼를 본딩하는 단계를 포함한다.
방법의 일부 실시예에서, 제1 트리밍 공정은 제1 방향을 따라 제1 상호 연결 구조체의 에지 영역을 제거하고, 제2 트리밍 공정은 제2 방향을 따라 제1 기판의 에지 영역을 제거하고, 제1 방향 및 제2 방향은 둔각을 형성하고, 제2 방향은 제1 기판의 활성 표면에 수직이다. 방법의 일부 실시예에서, 제1 트리밍 공정은 제1 에칭 공정이다. 방법의 일부 실시예에서, 제1 에칭 공정은 플루오로 카본, 하이드로 플루오로 카본 또는 산소로 수행되는 플라즈마 에칭이고, 플라즈마 에칭은 100 W 내지 5000 W의 범위의 플라즈마 발생 전력을 사용하여 수행되고, 플라즈마 에칭은 1 mTorr 내지 500 mTorr 범위의 압력에서 수행되고, 플라즈마 에칭은 10초 내지 600초의 범위에서 수행된다. 방법의 일부 실시예에서, 제1 에칭 공정은 300 nm 내지 600 nm의 범위의 파장으로 수행되는 레이저 에칭이고, 레이저 에칭은 1 W 내지 30 W 범위의 레이저 발생 전력을 이용하여 수행되고, 레이저 에칭은 10-15초 내지 10-9 초의 범위의 기간 동안 수행된다. 방법의 일부 실시예에서, 제2 트리밍 공정은 기계적 공정이다. 방법의 일부 실시예에서, 제2 트리밍 공정은 제2 에칭 공정이고, 제2 에칭 공정은 제1 에칭 공정과 상이한 에칭 파라미터로 수행된다. 방법의 일부 실시예에서, 제1 처리된 웨이퍼에 제2 처리된 웨이퍼를 본딩하는 단계는, 제1 처리된 웨이퍼 상에 제1 유전체층을 퇴적하는 단계; 제1 유전체층에 제1 금속 피쳐들을 형성하는 단계; 제2 처리된 웨이퍼 상에 제2 유전체층을 퇴적하는 단계; 제2 유전체층에 제2 금속 피쳐들을 형성하는 단계; 제1 유전체층과 제2 유전체층 사이에 유전체-유전체 본딩을 형성하는 단계; 및 제1 금속 피쳐들과 제2 금속 피쳐들 사이에 금속-금속 본딩을 형성하는 단계를 포함한다. 방법의 일부 실시예에서, 제1 기판의 에지 영역을 제거하는 단계는 제1 처리된 웨이퍼 상에 제1 유전체층을 퇴적하는 단계 후에 수행된다. 방법의 일부 실시예에서, 제1 기판의 에지 영역을 제거하는 단계는 제1 처리된 웨이퍼 상에 제1 유전체층을 퇴적하는 단계 전에 수행된다. 일부 실시예에서, 방법은 제3 기판 및 제3 상호 연결 구조체를 포함하는 제3 처리된 웨이퍼를 획득하는 단계; 제1 트리밍 공정으로 제3 상호 연결 구조체의 에지 영역을 제거하는 단계; 제3 상호 연결 구조체의 에지 영역을 제거하는 단계 후에, 제2 트리밍 공정으로 제3 기판의 에지 영역을 제거하는 단계; 및 제1 처리된 웨이퍼의 후면에 제3 처리된 웨이퍼를 본딩하는 단계 - 제3 기판의 측벽은 제1 기판의 측벽으로부터 측방향으로 오프셋됨 - 를 더 포함한다.
일 실시예에서, 방법은, 기판 및 상호 연결 구조체를 포함하는 제1 처리된 웨이퍼를 획득하는 단계; 상호 연결 구조체를 에칭하여 제1 처리된 웨이퍼의 에지 영역으로부터 상호 연결 구조체를 제거하는 단계; 상호 연결 구조체를 에칭하는 단계 후에, 제1 처리된 웨이퍼의 에지 영역에서 기판의 제1 부분을 제거하도록 기판을 쏘잉(sawing)하는 단계; 제2 처리된 웨이퍼에 제1 처리된 웨이퍼를 본딩하는 단계; 및 제1 처리된 웨이퍼의 에지 영역에서 기판의 제2 부분을 제거하도록 기판을 박형화(thinning)하는 단계를 포함한다.
방법의 일부 실시예에서, 상호 연결 구조체를 에칭하는 단계는 플라즈마 에칭 공정으로 상호 연결 구조체를 에칭하는 단계를 포함하고, 플라즈마 에칭 공정은 기판의 반도체 물질보다 빠른 속도로 상호 연결 구조체의 유전체 물질을 제거하고, 상호 연결 구조체의 유전체 물질은 기판을 쏘잉하는 단계 동안 제거되지 않는다. 방법의 일부 실시예에서, 상호 연결 구조체를 에칭하는 단계는 레이저 에칭 공정으로 상호 연결 구조체를 에칭하는 단계를 포함하고, 레이저 에칭 공정은 기판의 반도체 물질보다 빠른 속도로 상호 연결 구조체의 유전체 물질을 제거하고, 상호 연결 구조체의 유전체 물질은 기판을 쏘잉하는 단계 동안 제거되지 않는다.
일 실시예에서, 디바이스는, 제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 웨이퍼 - 제1 상호 연결 구조체의 측벽은 제1 기판의 측벽과 둔각을 형성함 -; 및 제1 웨이퍼에 본딩되는 제2 웨이퍼 - 제2 웨이퍼는 제2 기판 및 제2 상호 연결 구조체를 포함하고, 제1 기판의 측벽은 제2 기판의 측벽 및 제2 상호 연결 구조체의 측벽으로부터 측방향으로 오프셋됨 - 를 포함한다.
일부 실시예에서, 디바이스는 제1 웨이퍼에 제2 웨이퍼를 본딩하는 유전체층 - 유전체층의 측벽은 제1 기판의 측벽과 둔각을 형성함 - 을 더 포함한다. 일부 실시예에서, 디바이스는 제1 웨이퍼에 제2 웨이퍼를 본딩하는 유전체층 - 유전체층은 제1 상호 연결 구조체의 측벽 및 제1 기판의 측벽을 따라 연장됨 - 을 더 포함한다. 디바이스의 일부 실시예에서, 제1 기판의 측벽은 제1 부분 및 제2 부분 - 제1 부분은 제1 기판의 활성 표면에 제2 부분을 연결하고, 제1 부분은 제2 부분과 둔각을 형성함 - 을 갖는다. 디바이스의 일부 실시예에서, 제1 기판의 측벽은 제1 기판의 활성 표면과 직각을 형성한다. 디바이스의 일부 실시예에서, 제1 기판의 측벽은 제1 기판의 활성 표면과 예각을 형성한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예들의 피쳐를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예들의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및의 범위를 벗어나지 않으며, 본 개시의 사상 및의 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예
실시예 1. 방법에 있어서,
제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 처리된 웨이퍼를 획득하는 단계 - 상기 제1 기판은 반도체 물질을 포함하고, 상기 제1 상호 연결 구조체는 유전체 물질 사이의 금속 상호 연결체들을 포함함 -;
제1 트리밍 공정으로 상기 제1 상호 연결 구조체의 에지 영역을 제거하는 단계 - 상기 제1 트리밍 공정은 상기 제1 기판의 상기 반도체 물질보다 빠른 속도로 상기 제1 상호 연결 구조체의 상기 유전체 물질을 제거함 -;
상기 제1 상호 연결 구조체의 에지 영역을 제거하는 단계 후에, 제2 트리밍 공정으로 상기 제1 기판의 에지 영역을 제거하는 단계 - 상기 제2 트리밍 공정은 상기 제1 상호 연결 구조체의 상기 유전체 물질보다 빠른 속도로 상기 제1 기판의 상기 반도체 물질을 제거함 -; 및
상기 제1 처리된 웨이퍼의 전면(front side)에 제2 처리된 웨이퍼를 본딩하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 트리밍 공정은 제1 방향을 따라 상기 제1 상호 연결 구조체의 에지 영역을 제거하고, 상기 제2 트리밍 공정은 제2 방향을 따라 상기 제1 기판의 에지 영역을 제거하고, 상기 제1 방향 및 상기 제2 방향은 둔각을 형성하고, 상기 제2 방향은 상기 제1 기판의 활성 표면에 수직인 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 트리밍 공정은 제1 에칭 공정인 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 에칭 공정은 플루오로 카본, 하이드로 플루오로 카본 또는 산소로 수행되는 플라즈마 에칭이고, 상기 플라즈마 에칭은 100 W 내지 5000 W 범위 내의 플라즈마 발생 전력을 사용하여 수행되고, 상기 플라즈마 에칭은 1 mTorr 내지 500 mTorr 범위 내의 압력에서 수행되고, 상기 플라즈마 에칭은 10초 내지 600초 범위 내의 지속기간 동안 수행되는 것인, 방법.
실시예 5. 실시예 3에 있어서,
상기 제1 에칭 공정은 300 nm 내지 600 nm 범위 내의 파장으로 수행되는 레이저 에칭이고, 상기 레이저 에칭은 1 W 내지 30 W 범위 내의 레이저 발생 전력을 사용하여 수행되고, 상기 레이저 에칭은 10-15초 내지 10-9 초 범위 내의 지속기간 동안 수행되는 것인, 방법.
실시예 6. 실시예 3에 있어서,
상기 제2 트리밍 공정은 기계적 공정인 것인, 방법.
실시예 7. 실시예 3에 있어서,
상기 제2 트리밍 공정은 제2 에칭 공정이고, 상기 제2 에칭 공정은 상기 제1 에칭 공정과는 상이한 에칭 파라미터로 수행되는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 처리된 웨이퍼에 상기 제2 처리된 웨이퍼를 본딩하는 단계는,
상기 제1 처리된 웨이퍼 상에 제1 유전체층을 퇴적하는 단계;
상기 제1 유전체층에 제1 금속 피쳐들을 형성하는 단계;
상기 제2 처리된 웨이퍼 상에 제2 유전체층을 퇴적하는 단계;
상기 제2 유전체층에 제2 금속 피쳐들을 형성하는 단계;
상기 제1 유전체층과 상기 제2 유전체층 사이에 유전체-유전체 본딩을 형성하는 단계; 및
상기 제1 금속 피쳐들과 상기 제2 금속 피쳐들 사이에 금속-금속 본딩을 형성하는 단계
를 포함하는 것인, 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 기판의 에지 영역을 제거하는 단계는 상기 제1 처리된 웨이퍼 상에 상기 제1 유전체층을 퇴적하는 단계 후에 수행되는 것인, 방법.
실시예 10. 실시예 8에 있어서,
상기 제1 기판의 에지 영역을 제거하는 단계는 상기 제1 처리된 웨이퍼 상에 상기 제1 유전체층을 퇴적하는 단계 전에 수행되는 것인, 방법.
실시예 11. 실시예 1에 있어서,
제3 기판 및 제3 상호 연결 구조체를 포함하는 제3 처리된 웨이퍼를 획득하는 단계;
상기 제1 트리밍 공정으로 상기 제3 상호 연결 구조체의 에지 영역을 제거하는 단계;
상기 제3 상호 연결 구조체의 에지 영역을 제거하는 단계 후에, 상기 제2 트리밍 공정으로 상기 제3 기판의 에지 영역을 제거하는 단계; 및
상기 제1 처리된 웨이퍼의 후면(back side)에 상기 제3 처리된 웨이퍼를 본딩하는 단계 - 상기 제3 기판의 측벽은 상기 제1 기판의 측벽으로부터 측방향으로(laterally) 오프셋됨 -
를 더 포함하는 방법.
실시예 12. 방법에 있어서,
기판 및 상호 연결 구조체를 포함하는 제1 처리된 웨이퍼를 획득하는 단계;
상기 제1 처리된 웨이퍼의 에지 영역으로부터 상기 상호 연결 구조체를 제거하도록 상기 상호 연결 구조체를 에칭하는 단계;
상기 상호 연결 구조체를 에칭하는 단계 후에, 상기 제1 처리된 웨이퍼의 에지 영역에서 상기 기판의 제1 부분을 제거하도록 상기 기판을 쏘잉(sawing)하는 단계;
제2 처리된 웨이퍼에 상기 제1 처리된 웨이퍼를 본딩하는 단계; 및
상기 제1 처리된 웨이퍼의 에지 영역에서 상기 기판의 제2 부분을 제거하도록 상기 기판을 박형화(thinning)하는 단계
를 포함하는 방법.
실시예 13. 실시예 12에 있어서,
상기 상호 연결 구조체를 에칭하는 단계는 플라즈마 에칭 공정으로 상기 상호 연결 구조체를 에칭하는 단계를 포함하고, 상기 플라즈마 에칭 공정은 상기 기판의 반도체 물질보다 빠른 속도로 상기 상호 연결 구조체의 유전체 물질을 제거하고, 상기 상호 연결 구조체의 상기 유전체 물질은 상기 기판을 쏘잉하는 단계 동안 제거되지 않는 것인, 방법.
실시예 14. 실시예 12에 있어서,
상기 상호 연결 구조체를 에칭하는 단계는 레이저 에칭 공정으로 상기 상호 연결 구조체를 에칭하는 단계를 포함하고, 상기 레이저 에칭 공정은 상기 기판의 반도체 물질보다 빠른 속도로 상기 상호 연결 구조체의 유전체 물질을 제거하고, 상기 상호 연결 구조체의 상기 유전체 물질은 상기 기판을 쏘잉하는 단계 동안 제거되지 않는 것인, 방법.
실시예 15. 디바이스에 있어서,
제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 웨이퍼 - 상기 제1 상호 연결 구조체의 측벽은 상기 제1 기판의 측벽과 둔각을 형성함 -; 및
상기 제1 웨이퍼에 본딩된 제2 웨이퍼 - 상기 제2 웨이퍼는 제2 기판 및 제2 상호 연결 구조체를 포함하고, 상기 제1 기판의 상기 측벽은 상기 제2 기판의 측벽 및 상기 제2 상호 연결 구조체의 측벽으로부터 측방향으로 오프셋됨 -
를 포함하는 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제1 웨이퍼에 상기 제2 웨이퍼를 본딩하는 유전체층 - 상기 유전체층의 측벽은 상기 제1 기판의 상기 측벽과 둔각을 형성함 -
을 더 포함하는 디바이스.
실시예 17. 실시예 15에 있어서,
상기 제1 웨이퍼에 상기 제2 웨이퍼를 본딩하는 유전체층 - 상기 유전체층은 상기 제1 상호 연결 구조체의 상기 측벽 및 상기 제1 기판의 상기 측벽을 따라 연장됨 -
을 더 포함하는 디바이스.
실시예 18. 실시예 15에 있어서,
상기 제1 기판의 상기 측벽은 제1 부분 및 제2 부분 - 상기 제1 부분은 상기 제1 기판의 활성 표면에 상기 제2 부분을 연결하고, 상기 제1 부분은 상기 제2 부분과 둔각을 형성함 - 을 갖는 것인, 디바이스.
실시예 19. 실시예 15에 있어서,
상기 제1 기판의 상기 측벽은 상기 제1 기판의 활성 표면과 직각을 형성하는 것인, 디바이스.
실시예 20. 실시예 15에 있어서,
상기 제1 기판의 상기 측벽은 상기 제1 기판의 활성 표면과 예각을 형성하는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 처리된 웨이퍼를 획득하는 단계 - 상기 제1 기판은 반도체 물질을 포함하고, 상기 제1 상호 연결 구조체는 유전체 물질 사이의 금속 상호 연결체들을 포함함 -;
    제1 트리밍 공정으로 상기 제1 상호 연결 구조체의 에지 영역을 제거하는 단계 - 상기 제1 트리밍 공정은 상기 제1 기판의 상기 반도체 물질보다 빠른 속도로 상기 제1 상호 연결 구조체의 상기 유전체 물질을 제거함 -;
    상기 제1 상호 연결 구조체의 에지 영역을 제거하는 단계 후에, 제2 트리밍 공정으로 상기 제1 기판의 에지 영역을 제거하는 단계 - 상기 제2 트리밍 공정은 상기 제1 상호 연결 구조체의 상기 유전체 물질보다 빠른 속도로 상기 제1 기판의 상기 반도체 물질을 제거함 -; 및
    상기 제1 처리된 웨이퍼의 전면(front side)에 제2 처리된 웨이퍼를 본딩하는 단계
    를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 제1 트리밍 공정은 제1 방향을 따라 상기 제1 상호 연결 구조체의 에지 영역을 제거하고, 상기 제2 트리밍 공정은 제2 방향을 따라 상기 제1 기판의 에지 영역을 제거하고, 상기 제1 방향 및 상기 제2 방향은 둔각을 형성하고, 상기 제2 방향은 상기 제1 기판의 활성 표면에 수직인 것인, 방법.
  3. 청구항 1에 있어서,
    상기 제1 트리밍 공정은 제1 에칭 공정인 것인, 방법.
  4. 청구항 3에 있어서,
    상기 제1 에칭 공정은 플루오로 카본, 하이드로 플루오로 카본 또는 산소로 수행되는 플라즈마 에칭이고, 상기 플라즈마 에칭은 100 W 내지 5000 W 범위 내의 플라즈마 발생 전력을 사용하여 수행되고, 상기 플라즈마 에칭은 1 mTorr 내지 500 mTorr 범위 내의 압력에서 수행되고, 상기 플라즈마 에칭은 10초 내지 600초 범위 내의 지속기간 동안 수행되는 것인, 방법.
  5. 청구항 3에 있어서,
    상기 제1 에칭 공정은 300 nm 내지 600 nm 범위 내의 파장으로 수행되는 레이저 에칭이고, 상기 레이저 에칭은 1 W 내지 30 W 범위 내의 레이저 발생 전력을 사용하여 수행되고, 상기 레이저 에칭은 10-15초 내지 10-9 초 범위 내의 지속기간 동안 수행되는 것인, 방법.
  6. 청구항 3에 있어서,
    상기 제2 트리밍 공정은 기계적 공정이거나, 또는 상기 제1 에칭 공정과는 상이한 에칭 파라미터로 수행되는 제2 에칭 공정인 것인, 방법.
  7. 청구항 1에 있어서,
    상기 제1 처리된 웨이퍼에 상기 제2 처리된 웨이퍼를 본딩하는 단계는,
    상기 제1 처리된 웨이퍼 상에 제1 유전체층을 퇴적하는 단계;
    상기 제1 유전체층에 제1 금속 피쳐들을 형성하는 단계;
    상기 제2 처리된 웨이퍼 상에 제2 유전체층을 퇴적하는 단계;
    상기 제2 유전체층에 제2 금속 피쳐들을 형성하는 단계;
    상기 제1 유전체층과 상기 제2 유전체층 사이에 유전체-유전체 본딩을 형성하는 단계; 및
    상기 제1 금속 피쳐들과 상기 제2 금속 피쳐들 사이에 금속-금속 본딩을 형성하는 단계
    를 포함하는 것인, 방법.
  8. 청구항 1에 있어서,
    제3 기판 및 제3 상호 연결 구조체를 포함하는 제3 처리된 웨이퍼를 획득하는 단계;
    상기 제1 트리밍 공정으로 상기 제3 상호 연결 구조체의 에지 영역을 제거하는 단계;
    상기 제3 상호 연결 구조체의 에지 영역을 제거하는 단계 후에, 상기 제2 트리밍 공정으로 상기 제3 기판의 에지 영역을 제거하는 단계; 및
    상기 제1 처리된 웨이퍼의 후면(back side)에 상기 제3 처리된 웨이퍼를 본딩하는 단계 - 상기 제3 기판의 측벽은 상기 제1 기판의 측벽으로부터 측방향으로(laterally) 오프셋됨 -
    를 더 포함하는 방법.
  9. 방법에 있어서,
    기판 및 상호 연결 구조체를 포함하는 제1 처리된 웨이퍼를 획득하는 단계;
    상기 제1 처리된 웨이퍼의 에지 영역으로부터 상기 상호 연결 구조체를 제거하도록 상기 상호 연결 구조체를 에칭하는 단계;
    상기 상호 연결 구조체를 에칭하는 단계 후에, 상기 제1 처리된 웨이퍼의 에지 영역에서 상기 기판의 제1 부분을 제거하도록 상기 기판을 쏘잉(sawing)하는 단계;
    제2 처리된 웨이퍼에 상기 제1 처리된 웨이퍼를 본딩하는 단계; 및
    상기 제1 처리된 웨이퍼의 에지 영역에서 상기 기판의 제2 부분을 제거하도록 상기 기판을 박형화(thinning)하는 단계
    를 포함하고,
    상기 에칭하는 단계는 상기 기판의 반도체 물질보다 빠른 속도로 상기 상호 연결 구조체의 유전체 물질을 제거하는 것인 방법.
  10. 디바이스에 있어서,
    제1 기판 및 제1 상호 연결 구조체를 포함하는 제1 웨이퍼 - 상기 제1 상호 연결 구조체의 측벽은 상기 제1 기판의 측벽과 둔각을 형성함 -; 및
    상기 제1 웨이퍼에 본딩된 제2 웨이퍼 - 상기 제2 웨이퍼는 제2 기판 및 제2 상호 연결 구조체를 포함하고, 상기 제1 기판의 상기 측벽은 상기 제2 기판의 측벽 및 상기 제2 상호 연결 구조체의 측벽으로부터 측방향으로 오프셋됨 -
    를 포함하고,
    상기 제1 기판의 상기 측벽은 제1 부분 및 제2 부분 - 상기 제1 부분은 상기 제1 기판의 활성 표면에 상기 제2 부분을 연결하고, 상기 제1 부분은 상기 제2 부분과 둔각을 형성함 - 을 갖는 것인 디바이스.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109285825B (zh) * 2017-07-21 2021-02-05 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11587895B2 (en) * 2021-04-21 2023-02-21 Micron Technology, Inc. Semiconductor interconnect structures with vertically offset bonding surfaces, and associated systems and methods
US20230154765A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Oxygen-Free Protection Layer Formation in Wafer Bonding Process
US11923205B2 (en) * 2021-12-17 2024-03-05 United Microelectronics Corporation Method for manufacturing semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140024170A1 (en) * 2012-07-17 2014-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Minimizing Edge Peeling in the Manufacturing of BSI Chips

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2947380B1 (fr) * 2009-06-26 2012-12-14 Soitec Silicon Insulator Technologies Procede de collage par adhesion moleculaire.
WO2017052658A1 (en) 2015-09-25 2017-03-30 Intel Corporation Integrated stacked strata of functional die islands in a semiconductor device
US11037904B2 (en) 2015-11-24 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Singulation and bonding methods and structures formed thereby
KR102524962B1 (ko) 2016-11-14 2023-04-21 삼성전자주식회사 기판 구조체 제조 방법 및 이를 이용하여 제조된 기판 구조체
JP7058737B2 (ja) 2018-07-12 2022-04-22 東京エレクトロン株式会社 基板処理システム及び基板処理方法
US11211348B2 (en) * 2019-08-22 2021-12-28 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. First wafer, fabricating method thereof and wafer stack
US11133304B2 (en) * 2019-11-27 2021-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Packaging scheme involving metal-insulator-metal capacitor
US11189585B2 (en) * 2019-12-04 2021-11-30 Intel Corporation Selective recess of interconnects for probing hybrid bond devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140024170A1 (en) * 2012-07-17 2014-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Minimizing Edge Peeling in the Manufacturing of BSI Chips

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