KR101720406B1 - 반도체 디바이스 및 방법 - Google Patents

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훙핀 창
쿠펭 양
이시우 첸
웬치 치오우
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Abstract

기판 관통 비아를 위한 개구부는 물론 유전체 관통 비아를 위한 개구부를 형성하기 위해 단일 마스크를 이용하는 반도체 디바이스 및 방법이 제공된다. 실시예에서, 콘택 에칭 정지층이 제 1 반도체 디바이스 및 제 2 반도체 디바이스 위에, 그리고 제 1 반도체 디바이스와 제 2 반도체 디바이스 사이에 퇴적된다. 유전체 물질이 제 1 반도체 디바이스와 제 2 반도체 디바이스 사이의 콘택 에칭 정지층 위에 퇴적된다. 단일 마스크가 제 1 반도체 디바이스를 통해 기판 관통 비아를 형성하고 또한 유전체 물질을 통한 유전체 관통 비아를 형성하는데 이용될 수 있도록, 콘택 에칭 정지층 및 유전체 물질의 상이한 물질들이 이용된다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복적인 축소(예컨대, 서브 20 nm 노드를 향한 반도체 공정 노드의 축소)에 기인하다. 소형화에 대한 요구로서, 더욱 높은 속도 및 더욱 큰 대역폭뿐만 아니라, 더욱 낮은 전력 소비와 레이턴시(latency)가 최근 성장하여, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 필요성이 성장하였다.
반도체 기술이 더욱 진전함에 따라, 적층형 반도체 디바이스, 예컨대, 3D 집적 회로(3DIC)가, 반도체 디바이스의 물리적인 크기를 더욱 줄이기 위한 효과적인 대안으로 등장하였다. 적층형 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로가 상이한 반도체 웨이퍼들 상에 제조된다. 2개 이상의 반도체 웨이퍼들이 반도체 디바이스의 폼 패터를 더욱 줄이기 위해 서로의 상부에 설치될 수 있다.
2개의 반도체 웨이퍼들 또는 다이들은 적합한 본딩 기술을 통해 서로 본딩될 수 있다. 일반적으로 이용되는 본딩 기술은, 직접 본딩, 화학적 활성화 본딩, 플라즈마 활성화 본딩, 양극 본딩, 유테틱 본딩, 글래스 프릿 본딩, 접착 본딩, 열 압착 본딩, 반응성 본딩 등을 포함한다. 전기 커넥션이 적층형 반도체 웨이퍼들 간에 제공될 수 있다. 적층형 반도체 디바이스는 더욱 작은 폼 팩터에 더욱 높은 밀도를 제공하며, 증가된 성능 및 더 낮은 전력 소비를 허용할 수 있다.
실시예에 따라, 제 2 반도체 다이에 본딩된 제 1 반도체 다이를 포함하는 반도체 디바이스가 제공된다. 콘택 에칭 정지층은 제 1 반도체 다이의 적어도 3개의 측면 및 제 2 반도체 다이의 상부 표면과 물리적으로 접촉한다. 유전체 물질이 콘택 에칭 정지층과 같은 평면의 상부 표면을 갖고 제 2 반도체 다이와는 콘택 에칭 정지층의 반대측에 있다. 제 1 관통 비아는 콘택 에칭 정지층 및 제 1 반도체 다이를 통해 연장되고, 제 2 관통 비아는 유전체 물질 및 콘택 에칭 정지층을 통해 연장된다.
다른 실시예에 따라, 제 2 반도체 다이에 본딩된 제 1 반도체 다이를 포함하는 반도체 디바이스가 제공된다. 제 1 관통 비아는 에칭 정지층 및 제 1 반도체 다이를 통해 연장되고, 제 1 반도체 다이는 에칭 정지층과 제 2 반도체 다이 사이에 있다. 제 2 관통 비아는 유전체 물질 및 에칭 정지층을 통해 연장되고, 에칭 정지층은 유전체 물질과 제 2 반도체 다이 사이에 있다.
또 다른 실시에에 따라, 웨이퍼에 제 1 반도체 다이 및 제 2 반도체 다이를 본딩하는 것을 포함하는 반도체 디바이스를 제조하는 방법이 제공된다. 에칭 정지층이 제 1 반도체 다이 및 제 2 반도체 다이 위에 퇴적된다. 유전체 물질이 제 1 반도체 다이와 제 2 반도체 다이 사이의 에칭 정지층 위에 퇴적된다. 제 1 에칭 공정이 제 1 반도체 다이 및 제 2 반도체 다이 위의 에칭 정지층을 패턴화하지만, 유전체 물질 아래의 에칭 정지층을 패턴화하지 않도록 수행된다. 제 2 에칭 공정이 유전체 물질에 제 1 개구부를 형성하기 위해 수행된다. 제 3 에칭 공정이 제 1 반도체 다이에 제 2 개구부를 형성하기 위해 수행된다. 라이너 물질이 제 1 개구부 및 제 2 개구부 내에 퇴적된다. 제 1 개구부 아래의 제 1 반도체 다이 및 제 2 개구부 아래의 에칭 정지층은 마스크로서 라이너 물질을 이용하여 에칭된다. 제 1 개구부 및 제 2 개구부의 나머지는 전도성 물질로 충전된다.
본 발명개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 제 1 웨이퍼에 본딩된 제 1 반도체 디바이스, 제 2 반도체 디바이스, 및 제 3 반도체 디바이스를 나타낸다.
도 2는 일부 실시예들에 따라, 제 1 반도체 디바이스, 제 2 반도체 디바이스, 및 제 3 반도체 디바이스 위에 에칭 정지층 및 유전체 물질의 배치를 나타낸다.
도 3은 일부 실시예들에 따라, 반사 방지 코팅 및 중간층의 평탄화 공정 및 배치를 나타낸다.
도 4는 일부 실시예들에 따라, 제 1 포토레지스트의 배치를 나타낸다.
도 5a 내지 도 5c는 일부 실시예들에 따라, 마스크로서 제 1 포토레지스트를 이용하여 수행되는 일련의 에칭을 나타낸다.
도 6은 일부 실시예들에 따라, 제 1 포토레지스트의 제거를 나타낸다.
도 7은 일부 실시예들에 따라, 라이너 물질의 퇴적을 나타낸다.
도 8은 일부 실시예들에 따라, 라이너 물질의 에칭을 나타낸다.
도 9는 일부 실시예들에 따라, 실리콘 관통 비아 및 유전체 관통 비아의 형성을 나타낸다.
도 10은 일부 실시예들에 따라, 제 1 웨이퍼의 싱귤레이션(singulation)을 나타낸다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 다른식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
이제 도 1을 참조하면, 칩 온 웨이퍼(chip on wafer; CoW) 본딩 구성으로 제 1 웨이퍼(101)에 본딩된 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105) 및 제 3 반도체 디바이스(107)를 갖는 제 1 웨이퍼(101)가 나타난다. 실시예에서, 제 1 웨이퍼(101)는 제 1 기판(109), 제 1 활성 디바이스층(111), 제 1 금속화층(113), 제 1 패시베이션층(114), 및 제 1 콘택 패드(115)를 포함한다.
실시예에서, 제 1 기판(109), 제 1 활성 디바이스층(111), 제 1 금속화층(113), 제 1 패시베이션층(114), 및 제 1 콘택 패드(115)는, 예컨대, 제 4 반도체 디바이스(102), 제 5 반도체 디바이스(104), 및 제 6 반도체 디바이스(106)를 형성하기 위해 제조된다. 제 4 반도체 디바이스(102)는, 예컨대, 제 1 반도체 디바이스(103)와 함께 작동하도록 설계되고, 제 5 반도체 디바이스(104)는, 예컨대, 제 2 반도체 디바이스(105)와 함께 작동하도록 설계되며, 제 6 반도체 디바이스(106)는 예컨대 제 3 반도체 디바이스(107)와 함께 작동하도록 설계된다.
제 1 기판(109)은 도핑 또는 비도핑된 벌크 실리콘, 또는 실리콘 온 인슐레이터(SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, 실리콘 게르마늄 온 인슐레이터(silicon germanium on insulator; SGOI), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다중층 기판, 경사 기판, 유리 기판, 세라믹 기판, 또는 하이브리드 배향 기판을 포함한다.
제 1 웨이퍼(101) 내의 선택적 제 1 활성 디바이스층(111)은, 제 1 웨이퍼(101)를 위한 설계의 원하는 구조적 및 기능적 요구를 생성하는데 이용될 수 있는 트랜지스터, 커패시터, 저항, 인덕터 등과 같은 다양한 수동 디바이스 및 능동 디바이스를 포함할 수 있다. 제 1 웨이퍼(101) 내의 활성 디바이스는 제 1 기판(109) 내에 그렇지 않으면 제 1 기판(109) 상에 임의의 적합한 방법을 이용하여 형성될 수 있다.
제 1 금속화층(113)은 제 1 기판(109) 위에, 및 존재한다면, 제 1 활성 디바이스층(111) 내의 활성 디바이스 위에 형성되고, 예컨대, 후속적으로 부착되는 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105) 및 제 3 반도체 디바이스(107)를 제 1 활성 디바이스층(111) 내의 활성 디바이스와 접속하는데 이용될 수 있다. 실시예에서, 제 1 금속화층(113)은 유전체층과 전도성 물질층을 교대로하여 형성될 수 있고, 임의의 적합한 공정(예컨대, 퇴적, 다마신, 듀얼 다마신 등)을 통해 형성될 수 있다. 실시예에서, 4개의 금속화층들이 있을 수 있지만, 유전체층과 전도성 물질의 정확한 수는 제 4 반도체 디바이스(102), 제 5 반도체 디바이스(104), 및 제 6 반도체 디바이스(106)의 설계에 의존한다.
제 1 콘택 패드(115)는 제 4 반도체 디바이스(102), 제 5 반도체 디바이스(104), 및 제 6 반도체 디바이스(106)에 외부 커넥션을 제공하기 위해서, 제 1 금속화층(113) 위에 형성되어 제 1 금속화층(113)과 전기 접촉할 수 있다. 제 1 콘택 패드(115)는 알루미늄과 같은 전도성 물질로 형성되지만, 구리, 텅스텐 등과 같은 다른 적합한 물질들이 대안적으로 이용될 수 있다. 제 1 콘택 패드(115)는 CVD와 같은 공정을 이용하여 형성될 수 있지만, 다른 적합한 물질들 및 방법들이 대안적으로 이용될 수 있다. 일단 제 1 콘택 패드(115)를 위한 물질이 퇴적되면, 그 물질은, 예컨대, 포토리소그래픽 마스킹 및 에칭 공정을 이용하여 제 1 콘택 패드(115)로 형상화될 수 있다.
제 1 패시베이션층(114)은 실리콘 산화물, 실리콘 질화물, 저유전율(low-k) 유전체(예를 들어, 탄소 도핑된 산화물), 극저유전율(extremely low-k) 유전체(예를 들어, 다공질 탄소 도핑된 실리콘 이산화물), 폴리머(예컨대, 폴리이미드), 이들의 조합 등과 같은 하나 이상의 적합한 유전체 물질들로 구성될 수 있다. 제 1 패시베이션층(114)은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적합한 공정이 이용될 수 있고, 대략 9.25 KÅ과 같은 0.5 ㎛ 내지 5 ㎛ 사이의 두께를 가질 수 있다. 일단 형성되면, 제 1 패시베이션층(114)은, 예컨대, 포토리소그래픽 마스킹 및 에칭 공정을 이용하여 제 1 콘택 패드(115)의 적어도 일부분을 노출시키기 위해서 패턴화될 수 있다.
제 1 반도체 디바이스(103)는 제 2 기판(117), 제 2 활성 디바이스층(119), 제 2 금속화층(121), 제 2 패시베이션층(122), 및 제 2 콘택 패드(123)를 포함할 수 있다. 실시예에서, 제 2 기판(117), 제 2 활성 디바이스층(119), 제 2 금속화층(121), 제 2 패시베이션층(122), 및 제 2 콘택 패드(123)는, 제 1 기판(109), 제 1 활성 디바이스층(111), 제 1 금속화층(113), 제 1 패시베이션층(114), 및 제 1 콘택 패드(115)(위에서 기술됨)와 유사할 수 있지만, 이들은 대안적으로 상이할 수 있다. 그러나, 이 실시예에서, 제 1 반도체 디바이스(103)는 본딩 전에 단일 칩으로 이미 싱귤레이트되었다.
제 2 반도체 디바이스(105)는 제 3 기판(125), 제 3 활성 디바이스층(127), 제 3 금속화층(129), 제 3 패시베이션층(130), 및 제 3 콘택 패드(131)를 포함할 수 있다. 실시예에서, 제 3 기판(125), 제 3 활성 디바이스층(127), 제 3 금속화층(129), 제 3 패시베이션층(130), 및 제 3 콘택 패드(131)는, 제 1 기판(109), 제 1 활성 디바이스층(111), 제 1 금속화층(113), 제 1 패시베이션층(114), 및 제 1 콘택 패드(115)(위에서 기술됨)와 유사할 수 있지만, 이들은 대안적으로 상이할 수 있다. 그러나, 이 실시예에서, 제 2 반도체 디바이스(105)는 본딩 전에 단일 칩으로 이미 싱귤레이트되었다.
제 3 반도체 디바이스(107)는 제 4 기판(133), 제 4 활성 디바이스층(135), 제 4 금속화층(137), 제 4 패시베이션층(138), 및 제 4 콘택 패드(139)를 포함할 수 있다. 실시예에서, 제 4 기판(133), 제 4 활성 디바이스층(135), 제 4 금속화층(137), 제 4 패시베이션층(138), 및 제 4 콘택 패드(139)는, 제 1 기판(109), 제 1 활성 디바이스층(111), 제 1 금속화층(113), 제 1 패시베이션층(114), 및 제 1 콘택 패드(115)(앞에서 기술됨)와 유사할 수 있지만, 이들은 대안적으로 상이할 수 있다. 그러나, 이 실시예에서, 제 3 반도체 디바이스(107)는 본딩 전에 단일 칩으로 이미 싱귤레이트되었다.
실시예에서, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)는 유사한 설계 및 유사한 공정을 이용하여 제조된다. 그러나, 처리 이상으로 인해, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107) 각각의 정밀한 두께는 정확하지 않을 수 있다. 예를 들어, 도 1에 나타난 바와 같이, 제 3 반도체 디바이스(107)는 제 1 반도체 디바이스(103) 또는 제 2 반도체 디바이스(105) 중 어느 하나보다 큰 전체 두께를 가질 수 있다.
제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)는, 예컨대, 퓨전 본딩 공정을 이용하여, 제 1 웨이퍼(101)에 본딩될 수 있다. 실시예에서, 퓨전 본딩 공정은 본딩이 요구되는 제 1 웨이퍼(101) 상에 초기 세정 공정을 수행함으로써 개시될 수 있다. 특정 실시예에서, 제 1 웨이퍼(101)는, 예컨대, 친수성 표면을 형성하기 위해 SC-1 또는 SC-2 세정 절차와 같은 습식 세정 절차를 이용하여 세정될 수 있다. 일단 세정되면, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)는 제 1 웨이퍼(101) 상의 자신들의 개개의 원하는 위치에 정렬되고, 친수성 표면은 본딩 절차를 시작하기 위해 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)와 물리적으로 접촉한다. 일단 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)가 제 1 웨이퍼(101)에 접촉되면, 써멀 어닐링(thermal annealing)이 본딩을 강화하기 위해 이용될 수 있다.
그러나, 앞에서 기술된 바와 같은 퓨전 본딩의 설명은 단지 제 1 웨이퍼(101)에 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)을 본딩하기 위해서 이용될 수 있는 한 가지 유형의 공정의 예이고, 이러한 실시예로 한정되는 것은 아니다. 오히려, 임의의 적합한 본딩 공정이 제 1 웨이퍼(101)에 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 본딩하는데 대안적으로 이용될 수 있고, 이러한 모든 공정은 완전히 실시예들 내에 포함되는 것으로 의도된다.
도 2는 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 제 3 반도체 디바이스(107), 및 제 1 웨이퍼(101) 위에 콘택 에칭 정지층(contact etch stop layer; CESL)(201)의 배치 및 유전체 물질(203)의 퇴적을 나타낸다. CESL(201)은 추가의 처리에 의해 발생되는 손상으로부터 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 제 3 반도체 디바이스(107), 및 제 1 웨이퍼(101)를 보호하고, 추가의 에칭 공정에 대한 제어점을 제공하기 위해 이용된다. 일 실시예에서, CESL(201)은 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 실리콘 질화물로 형성될 수 있지만, 질화물, 산화질화물, 탄화물, 붕화물, 이들의 조합 등과 같은 다른 물질들, 및 저압 CVD(low pressure CVD; LPCVD), PVD 등과 같은 CESL(201)을 형성하는 대안적인 기술들이 대안적으로 이용될 수 있다. CESL(201)은, 약 200 Å와 같은, 약 50 Å 내지 약 2,000 Å 사이의 두께를 가질 수 있다.
일단 CESL(201)이 형성되면, 유전체 물질(203)은 CESL(201) 위에 형성될 수 있고, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107) 사이에 형성될 수 있다. 실시예에서, 유전체 물질(203)은 CESL(201)과는 상이한 에칭 선택도를 갖는 실리콘 산화물, 실리콘 산화질화물, 고유전율(high-k) 유전체 물질, 이들의 조합 등과 같은 물질일 수 있어, 유전체 물질(203) 및 CESL(201)은 서로에 대해 에칭 정지 물질의 역할을 할 수 있다. 부가적으로, 유전체 물질(203)은 화학적 기상 증착(CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 이들의 조합 등과 같은 퇴적 공정을 이용하여 형성될 수 있지만, 특정 물질에 특유할 수 있는 임의의 적합한 제조 방법이 대안적으로 이용될 수 있다. 실시예에서, 유전체 물질(203)은 약 6 ㎛와 같은, 약 1 ㎛ 내지 약 10 ㎛ 사이의 두께로 퇴적될 수 있다.
도 3은 CESL(201)과 유전체 물질(203)의 평탄화를 나타낸다. 실시예에서, 평탄화 공정은 하나 이상의 화학적 기계적 연마 공정(도 3에서 300으로 표시된 플래튼으로 나타남)이고, 이러한 공정에서 에천트 및 연마재가 유전체 물질(203)에 도포되고, 유전체 물질(203)은 유전체 물질(203)을 평탄화 및 제거하기 위해서 플래튼으로 연마된다. CESL(201)은 또한 평탄화 공정이 CESL(201)과 유전체 물질(203)을 평탄화할 수 있도록 평탄화 정지층의 역할을 할 것이다.
그러나, 당업자가 인식할 수 있듯이, 위에서 기술된 화학적 기계적 연마 공정은 예시적인 것으로 의도되고, 이러한 실시예들에 한정되는 것은 아니다. 오히려, 물리적 그라인딩 공정 또는 일련의 하나 이상의 에칭과 같은 임의의 적합한 평탄화 공정이 대안적으로 이용될 수 있다. 이러한 모든 공정들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
도 3은 평탄화된 CESL(201) 및 유전체 물질(203) 위에 형성될 수 있는 하부 반사 방지 코팅(bottom anti-reflective coating; BARC) 층(301) 및 중간층(303)을 부가적으로 나타낸다. 실시예에서, BARC 층(301)은 제 1 포토레지스트(401)(도 3에는 예시되지 않았지만, 도 4에 대하여 아래에 기술됨)의 도포를 위한 준비로 평탄화된 CESL(201) 및 유전체 물질(203) 위에 도포된다. BARC 층(301)은, 그 이름이 말하듯이, 제 1 포토레지스트(401)의 노출 동안에 위에 놓인 제 1 포토레지스트(401) 뒤로 제어되지 않고 원하지 않는 에너지(예컨대, 광)를 막도록 작동하여, 이로써 반사 광이 제 1 포토레지스트(401)의 원하지 않는 영역에서 반응을 일으키는 것을 방지한다.
실시예에서, BARC 층(301)은 발색단 유닛, 촉매제, 및 가교제와 함께 고분자 수지를 포함하고, 이들 모두는 분산을 위해 BARC 용매에 넣어진다. 가교 단위체는 BARC 층(301)의 용해도를 수정하기 위해서 고분자 수지 내의 다른 고분자와 단위체를 가교시키는데 이용될 수 있고, 선택적으로 산 분해성 기를 가질 수 있다. 촉매제는 화학적으로 활성 종을 생성하고, 고분자 수지 내에서 고분자들 간의 가교 반응을 개시하는데 이용될 수 있고, 예컨대, 열산 발생제, 광산 발생제, 또는 광염기 발생제, 이들의 적합한 조합 등일 수 있다. BARC 층(301)은, 예컨대, 스핀 온 코팅 공정 등을 이용하여 평탄화된 CESL(201) 및 유전체 물질(203) 상에 BARC 층(301)을 위한 물질을 초기에 도포함으로써 이용될 수 있다. 실시예에서, BARC 층(301)을 위한 물질은 평탄화된 CESL(201) 및 유전체 물질(203)의 상부 위에 대략 300 nm와 같은 대략 50 nm 내지 대략 500 nm 사이의 두께를 갖도록 도포될 수 있다.
중간층(303)은 BARC 층(301) 위에 배치될 수 있다. 실시예에서, 중간층(303)은 실리콘 질화물, 산화물, 산화질화물, 실리콘 탄화물, 이들의 조합 등과 같은 하드 마스크 물질이다. 중간층(303)을 위한 하드 마스크 물질은 화학적 기상 증착(CVD)과 같은 공정을 통해 형성될 수 있지만, 플라즈마 강화 화학적 기상 증착(PECVD), 저압 화학적 기상 증착(LPCVD), 스핀 온 코팅, 또는 질화가 이어지는 실리콘 산화물 형성과 같은 다른 공정들이 대안적으로 이용될 수 있다. 중간층(303)을 형성하거나 또는 그렇지 않으면 배치하기 위해서 임의의 적합한 방법 또는 방법들의 조합이 이용될 수 있고, 이러한 모든 방법 또는 조합은 완전히 실시예들의 범위 내에 포함되도록 의도된다. 중간층(303)은 대략 300 Å와 같은, 대략 100 Å 내지 대략 800 Å 사이의 두께로 형성될 수 있다.
도 4는 중간층(303) 위에 제 1 포토레지스트(401)의 배치 및 패턴화를 나타낸다. 실시예에서, 제 1 포토레지스트(401)는 감광성 물질이고, 대략 120 ㎛와 같은, 대략 50 ㎛와 대략 250 ㎛ 사이의 높이로, 예컨대, 스핀 코팅 기술을 이용하여, 중간층(303) 상에 배치될 수 있다. 일단 배치되면, 제 1 포토레지스트(401)는 화학 반응을 유도하기 위해서 패턴화된 에너지 소스(예컨대, 패턴화된 광원)에 제 1 포토레지스트(401)를 노출시킴으로써 패턴화되어, 이에 의해 패턴화된 광원에 노출된 제 1 포토레지스트(401)의 부분에 물리적 변화를 유도할 수 있다. 그런 다음, 현상액이 노출된 제 1 포토레지스트(401)에 도포되어 물리적 변화를 이용하고, 원하는 패턴에 따라, 제 1 포토레지스트(401)의 비노출된 부분 또는 제 1 포토레지스트(401)의 노출된 부분 중 어느 하나를 선택적으로 제거한다.
제 1 포토레지스트(401)는 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107) 위에 제 1 개구부(403)를 형성하도록 패턴화된다. 실시예에서, 제 1 개구부(403)는 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 통해 전도성 커넥션을 형성하는데 이용될 것이다. 제 1 개구부(403)는 대략 6 ㎛와 같은, 대략 1 ㎛ 내지 대략 10 ㎛ 사이의 제 1 치수(D1)를 갖도록 형성될 수 있다. 그러나, 제 1 개구부(403)에 대한 임의의 적합한 치수 및 모양이 대안적으로 이용될 수 있다.
제 1 포토레지스트(401)는 또한 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107) 사이에 위치하는 유전체 물질(203) 위에 제 2 개구부(405)를 형성하도록 패턴화된다. 제 2 개구부(405)는 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107) 사이의 유전체 물질(203)을 통한 전도성 비아를 형성하는데 이용될 것이다. 실시예에서, 제 2 개구부(405)는 대략 6 ㎛와 같은, 대략 1 ㎛ 내지 대략 10 ㎛ 사이의 제 2 치수(D2)를 갖도록 형성될 수 있다. 그러나, 제 2 개구부(405)에 대한 임의의 적합한 치수 및 모양이 대안적으로 이용될 수 있다.
도 5a는, 일단 제 1 포토레지스트(401)가 배치 및 패턴화되면, 제 1 에칭 공정(도 5a에서 501로 표시된 화살표로 나타남)이 수행될 수 있다는 것을 나타낸다. 실시예에서, 제 1 에칭 공정(501)은 마스크로서 제 1 포토레지스트(401)를 이용하는 이방성 에칭 공정이다. 제 1 에칭 공정(501)은 중간층(303), BARC 층(301), 및 BARC 층(301) 바로 아래에 존재하는 CESL(201)에 제 1 개구부(403) 및 제 2 개구부(405)의 패턴을 전달하는데 이용된다.
실시예에서, 제 1 에칭 공정(501)은 중간층(303), BARC 층(301), 및 CESL(201)을 통해 제 1 개구부(403)를 연장할 에천트 및 공정 조건을 이용하여 수행될 수 있다. 이에 따라, 정확한 에천트 및 공정 조건은 중간층(303), BARC 층(301), 및 CESL(201)을 위해 선택된 물질에 적어도 부분적으로 의존할 것이지만, 실시예에서, 제 1 에칭 공정(501)은 대략 10 ℃와 같은, 대략 0 ℃ 내지 대략 20 ℃ 사이의 온도, 및 대략 60 mtorr와 같은, 대략 10 mtorr 내지 대략 150 mtorr 사이의 압력에서, CF4 또는 C4F8와 같은 에천트를 이용할 수 있다. 더욱이, RF 전력은 대략 1600 W와 같은, 대략 1200 W 내지 대략 2500 W 사이로 설정될 수 있고, 바이어스는 대략 2000 W와 같은, 대략 800 W 내지 대략 2500 W 사이로 설정될 수 있다. 그러나, 임의의 적합한 공정 조건이 대안적으로 이용될 수 있다.
그러나, 제 1 에칭 공정(501)은 중간층(303), BARC 층(301), 및 CESL(201)이 제 1 개구부(403)를 통해 노출되기를 원하는 곳에서 중간층(303), BARC 층(301), 및 CESL(201)을 통해 에칭하는데 이용되지만, 제 1 에칭 공정(501)은 제 2 개구부(405)를 통해 같은 방식으로 에칭하지 않는다. 특히, 유전체 물질(203)은 CESL(201)과는 상이한 에칭 선택도를 갖기 때문에, 제 1 에칭 공정(501)은 일단 유전체 물질(203)이 노출되면, 제 2 개구부(405)를 통해 중간층(303) 및 BARC 층(301)을 제거할 것이지만, 유전체 물질(203)은 제거하지 않을 것이다. 다시 말해서, 유전체 물질(203)은 제 1 에칭 공정(501)에 대한 에칭 정지의 역할을 할 것이다. 이에 따라, 제 1 에칭 공정(501)은 중간층(303) 및 BARC 층(301)을 통해 제 2 개구부(405)의 패턴을 연장할 것이지만, 유전체 물질(203)은 상당히 제거하지 않을 것이고, 유전체 물질(203) 밑에 있는 CESL(203)도 제거하지 않을 것이다.
도 5b는 제 2 개구부(405)의 패턴이 유전체 물질(203)을 통해 연장되는 제 2 에칭 공정(503으로 표시된 화살표로 나타남)을 나타낸다. 그러나, 제 2 에칭 공정(503)은 또한 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 상당히 에칭하지 않도록 수행된다. 특히, 제 2 에칭 공정(503)은 유전체 물질(203)을 선택적으로 에칭하고 유전체 물질(203) 밑에 위치하는 CESL(201)에서 정지하도록 수행되지만, 제 1 개구부(403)를 통해 제 1 에칭 공정(501)에 의해 노출된 제 2 기판(117), 제 3 기판(125), 또는 제 4 기판(133)은 상당히 에칭하지 않는다.
실시예에서, 제 2 에칭 공정(503)은 유전체 물질(203)을 통해 제 2 개구부(405)를 연장할 에천트 및 공정 조건을 이용하여 수행될 수 있다. 이에 따라, 정확한 에천트 및 공정 조건은 유전체 물질(203)을 위해 선택된 물질에 적어도 부분적으로 의존할 것이지만, 실시예에서, 제 2 에칭 공정(503)은 이방성 에칭 공정이고, 대략 10 ℃와 같은, 대략 0 ℃ 내지 대략 20 ℃ 사이의 온도, 및 대략 60 mtorr와 같은, 대략 10 mtorr 내지 대략 150 mtorr 사이의 압력에서, CF4 또는 C4F8와 같은 에천트를 이용할 수 있다. 더욱이, RF 전력은 대략 1600 W와 같은, 대략 1200 W 내지 대략 2500 W 사이로 설정될 수 있고, 바이어스는 대략 2000 W와 같은, 대략 800 W 내지 대략 2500 W 사이로 설정될 수 있다. 그러나, 임의의 적합한 공정 조건이 대안적으로 이용될 수 있다.
도 5c는 제 3 에칭 공정(도 5c에서 505로 표시된 화살표로 나타남)을 나타낸다. 실시예에서, 제 3 에칭 공정(505)은 제 1 개구부(403)를 통해 노출된 제 2 기판(117)(제 1 반도체 디바이스(103)의 것), 제 3 기판(125)(제 2 반도체 디바이스(105)의 것), 및 제 4 기판(133)(제 3 반도체 디바이스(107)의 것)을 통해 에칭하는데 이용된다. 그러나, 제 3 에칭 공정(505)은 제 2 개구부(405)를 통해 노출되고 유전체 물질(203) 밑에 위치하는 CESL(201)을 통해 에칭하지 않는다.
실시예에서, 제 3 에칭 공정(505)은, 제 2 기판(117), 제 3 기판(125), 및 제 4 기판(133)을 통해, 또한 제 2 활성 디바이스층(119), 제 3 활성 디바이스층(127), 및 제 4 활성 디바이스층(135)을 통해, 그리고 부분적으로 제 2 금속화층(121), 제 3 금속화층(129), 및 제 4 금속화층(137)에 제 1 개구부(403)를 연장할 에천트 및 공정 조건을 이용하여 수행될 수 있다. 이에 따라, 정확한 에천트 및 공정 조건은 이러한 층들을 위해 선택된 물질들에 적어도 부분적으로 의존할 것이지만, 실시예에서, 제 3 에칭 공정(505)은 이방성 에칭 공정이고, 대략 3 ℃와 같은 대략 -10 ℃ 내지 대략 10 ℃ 사이의 온도, 및 대략 60 mtorr와 같은, 대략 10 mtorr 내지 대략 100 mtorr 사이의 압력에서, SF6 또는 Ar와 같은 에천트를 이용할 수 있다. 더욱이, RF 전력은 대략 3000 W와 같은, 대략 1000 W 내지 대략 5000 W 사이로 설정될 수 있고, 바이어스는 대략 100 W와 같은, 대략 50 W 내지 대략 1000 W 사이로 설정될 수 있다. 그러나, 임의의 적합한 공정 조건이 대안적으로 이용될 수 있다.
실시예에서, 제 1 에칭 공정(501), 제 2 에칭 공정(503), 및 제 3 에칭 공정(505)은 모두 진공을 파괴하고 주변 대기에 구조물을 노출시키지 않고, 단일 에칭 챔버 내에서 수행될 수 있다. 그러나, 대안적인 에칭 챔버, 또는 심지어 상이한 클러스터 툴들이 또한 이용될 수 있다. 임의의 적합한 머신의 수 또는 조합이 이용될 수 있고, 이와 같은 모든 조합들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
도 6은 제 1 포토레지스트(401)의 제거 및 포스트 제거 세정 공정을 나타낸다. 실시예에서, 제 1 포토레지스트(401)는, 예컨대, 애싱 공정을 이용하여 제거될 수 있고, 이에 의해, 제 1 포토레지스트(401)의 온도는 제 1 포토레지스트(401)가 열분해를 경험할 때까지 증가되어 용이하게 제거될 수 있다. 그러나, 임의의 다른 적합한 제거 공정이 대안적으로 이용될 수 있다.
일단 애싱 공정이 수행되면, 구조물은 제 1 포토레지스트(401)의 제거에 도움이 되도록 제 1 세정 공정을 이용하여 세정될 수 있다. 실시예에서, 세정 공정은 후속 처리 전에 제 1 포토레지스트(401)의 임의의 잔여 부분들이 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)로부터 제거되는 것을 보장하기 위해서, 에천트에 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 디핑(dipping)하는 것을 포함할 수 있다. 예를 들어, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)는 대략 20 초와 같은, 대략 10 초 내지 대략 30 초 사이 동안에, HF와 같은 에천트에 디핑될 수 있다.
도 7은 중간층(303) 위에 라이너 물질(701)의 퇴적, 및 제 1 개구부(403)(이제, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)을 통해 연장됨)의 라이닝, 및 제 2 개구부(405)(이제, 유전체 물질(203)을 통해 연장됨)의 라이닝을 나타낸다. 실시예에서, 라이너 물질(701)은 후속적으로 형성되는 전도성 물질(902)(도 7에 나타나지 않지만, 도 9에 대하여 아래에 나타나고 기술됨)에 대해 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 분리시키기 위해 실리콘 산화물, 실리콘 질화물 등과 같은 유전체 물질이다.
라이너 물질(701)은 화학적 기상 증착(CVD) 또는 임의의 다른 적합한 퇴적 공정에 의해 퇴적될 수 있고, 중간층(303) 위에 대략 4000 KÅ와 같은, 대략 100 Å 내지 대략 10000 Å 사이의 두께로 형성될 수 있다. 부가적으로, 라이너 물질(701)은 제 1 개구부(403) 및 제 2 개구부(405)를 라이닝하기 위해 퇴적되지만, 제 1 개구부(403) 및 제 2 개구부(405)를 충전하는 것은 아니다. 이에 따라, 라이너 물질(701)은 제 1 개구부(403) 내에 제 3 개구부(703) 및 제 2 개구부(403) 내에 제 4 개구부(705)를 형성하도록 퇴적될 수 있다. 실시예에서, 제 3 개구부(703)는 대략 1.5 ㎛와 같은 대략 0.6 ㎛ 내지 대략 3 ㎛ 사이의 제 3 치수(D3)를 가질 수 있고, 제 4 개구부(705)는 대략 2 ㎛와 같은, 대략 0.6 ㎛ 내지 대략 3 ㎛ 사이의 제 4 치수(D4)를 가질 수 있다.
도 8은 제 4 에칭 공정(도 8에서 801로 표시된 화살표로 나타남)을 나타낸다. 제 4 에칭 공정(801)은 제 3 개구부(703) 및 제 4 개구부(705)의 측벽으로부터 라이너 물질(701)을 상당히 제거하지 않고, 제 3 개부부(703) 및 제 4 개구부(705)의 하부로부터 라이너 물질(701)을 제거하는 것은 물론 중간층(303) 위에서부터 라이너 물질(701)을 제거할 것이다. 제 3 개구부(703) 및 제 4 개구부(705)의 측벽 상에 일부분을 남기는 라이너 물질(701)의 이러한 제거는, 제 3 개구부(703) 및 제 4 개구부(705)의 측벽의 적어도 일부분을 따라 자기 정렬된 스페이서(802)를 형성한다.
부가적으로, 일단 라이너 물질(701)이 제 3 개구부(703) 및 제 4 개구부(705)의 하부로부터 제거되면, 제 4 에칭 공정(801)은 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 통해 제 3 개구부(703)를 연장하고, 제 1 웨이퍼(101) 상에 제 1 콘택 패드(115)를 노출하도록 나아갈 것이다. 부가적으로, 요구되면, 제 3 개구부(703)는 또한 제 2 콘택 패드(123)(제 1 반도체 디바이스(103) 상에 있음), 제 3 콘택 패드(131)(제 2 반도체 디바이스(105) 상에 있음), 및 제 4 콘택 패드(139)(제 3 반도체 디바이스(107) 상에 있음)를 노출할 수 있다.
부가적으로, 제 4 에칭 공정(801)은 또한 제 1 웨이퍼(101) 상에 추가적인 제 1 콘택 패드(115)를 노출하기 위해서 CESL(201)(제 2 에칭 공정(503) 동안에 먼저 노출됨)을 통해 제 4 개구부(705)를 연장할 것이다. 제 4 개구부(705)의 이와 같은 연장은 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 바이패스하는 유전체 물질(203)을 통한 직접 경로를 제공한다.
실시예에서, 제 4 에칭 공정(801)은 제 3 개구부(703) 및 제 4 개구부(705)를 연장할 에천트 및 공정 조건을 이용하여 수행될 수 있다. 이에 따라, 정확한 에천트 및 공정 조건은 다양한 층들을 위해 선택된 물질들에 적어도 부분적으로 의존할 것이지만, 실시예에서, 제 4 에칭 공정(801)은 이방성 에칭 공정이고, 대략 10 ℃와 같은 대략 0 ℃ 내지 대략 20 ℃ 사이의 온도, 및 대략 60 mtorr와 같은, 대략 10 mtorr 내지 대략 150 mtorr 사이의 압력에서, CF4 또는 C4F8와 같은 에천트를 이용할 수 있다. 더욱이, RF 전력은 대략 1600 W와 같은, 대략 1200 W 내지 대략 2500 W 사이로 설정될 수 있고, 바이어스는 대략 2000 W와 같은, 대략 800 W 내지 대략 2500 W 사이로 설정될 수 있다. 그러나, 임의의 적합한 공정 조건이 대안적으로 이용될 수 있다.
도 9는 제 3 개구부(703) 내에 기판 관통 비아(903)(따라서, 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 관통함)를 형성하고, 유전체 물질(203)을 통해 유전체 관통 비아(905)(제 1 반도체 디바이스(105)와 제 2 반도체 디바이스(105) 사이, 그리고 제 2 반도체 디바이스(105)와 제 3 반도체 디바이스(107) 사이)를 형성하기 위해서, 전도성 물질(902)로의 제 3 개구부(703) 및 제 4 개구부(705)의 충전을 나타낸다. 실시예에서, 제 3 개구부(703) 및 제 4 개구부(705)는 기판 관통 비아(903) 및 유전체 관통 비아(905)를 형성하기 위해 장벽층(도시되지 않음) 및 전도성 물질(902)로 충전될 수 있다. 장벽층은 티타늄 질화물과 같은 전도성 물질을 포함할 수 있지만, 탄탈룸 질화물, 티타늄, 유전체 등과 같은 다른 물질들이 대안적으로 이용될 수 있다. 장벽층은 PECVD와 같은 CVD 공정을 이용하여 형성될 수 있다. 그러나, 스퍼터링 또는 유기 금속 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD)과 같은 다른 대안적인 공정들이 대안적으로 이용될 수 있다. 장벽층은 밑에 놓인 제 3 개구부(703) 및 제 4 개구부(705)의 모양으로 윤곽이 되도록 형성된다.
전도성 물질(902)은 구리를 포함할 수 있지만, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 다른 적합한 물질들이 대안적으로 이용될 수 있다. 전도성 물질(902)은 시드층을 퇴적하고, 그 시드층 상에 구리를 전기도금하고, 제 3 개구부(703) 및 제 4 개구부(705)를 충전 및 과충전함으로써 형성될 수 있다. 일단 제 3 개구부(703) 및 제 4 개구부(705)가 충전되면, 제 3 개구부(703) 및 제 4 개구부(705) 밖의 과도한 장벽층 및 과도한 전도성 물질(902)은 화학적 기계적 연마(CMP)와 같은 그라인딩 공정을 통해 제거되지만, 임의의 적합한 제거 공정이 이용될 수 있다.
일단 기판 관통 비아(903) 및 유전체 관통 비아(905)가 형성되면, 재배선층(907)이 기판 관통 비아(903) 및 유전체 관통 비아(905)를 상호 접속하거나, 또는 그렇지 않으면 기판 관통 비아(903) 및 유전체 관통 비아(905)와, 예컨대, 외부 커넥션(909)(아래에 더욱 논의됨) 간의 접속을 제공하기 위해서 형성될 수 있다. 이 실시예에서, 재배선층(907)은, 예컨대, CVD 또는 스퍼터링과 같은 적합한 형성 공정을 통해 티타늄 구리 합금의 시드층(별도로 도시되지 않음)을 초기에 형성함으로써 형성된다. 그런 다음, 이 시드층을 커버하기 위해 제 2 포토레지스트(또한 도시되지 않음)가 형성될 수 있고, 그런 다음, 제 2 포토레지스트는 패턴화되어 재배선층(907)이 위치하도록 요구되는 장소에 위치해 있는 시드층의 부분들을 노출시킬 수 있다.
일단 제 2 포토레지스트가 형성되고 패턴화되면, 구리와 같은 재배선층을 위한 전도성 물질이 도금과 같은 퇴적 공정을 통해 시드층 상에 형성될 수 있다. 재배선층을 위한 전도성 물질은 대략 5 ㎛와 같은 대략 1 ㎛ 내지 대략 10 ㎛ 사이의 두께, 및 대략 5 ㎛와 같은 대략 5 ㎛ 내지 대략 300 ㎛ 사이의 폭을 갖도록 형성될 수 있다. 하지만, 논의된 방법들 및 물질들이 전도성 물질을 형성하는데 적합하지만, 이러한 물질들은 단지 예시적이다. AlCu 또는 Au와 같은 임의의 다른 적합한 물질들과, 패턴화 공정 다음의 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 공정들이 재배선층(907)을 형성하는데 대안적으로 이용될 수 있다.
일단 재배선층을 위한 전도성 물질이 형성되면, 제 2 포토레지스트는 애싱과 같은 적합한 제거 공정을 통해 제거될 수 있다. 추가적으로, 제 2 포토레지스트의 제거 이후, 제 2 포토레지스트에 의해 커버되었던 시드층의 부분들은, 예를 들어, 마스크로서 전도성 물질을 이용하는 적합한 에칭 공정을 통해 제거될 수 있다.
그런 다음, 재배선층을 위한 전도성 물질은 재배선층을 위한 전도성 물질을 보호하기 위해서, 유전체 물질(도 9에 별도로 도시되지 않음)에 의해 커버될 수 있다. 실시예에서, 유전체 물질은 실리콘 산화물 또는 화학적 기상 증착과 같은 적합한 방법을 통해 형성되는 다른 유전체 물질일 수 있다. 일단 커버되면, 추가적인 재배선층들을 형성하기 위해 원하는 수의 층에 도달할 때까지 이러한 공정은 반복될 수 있다.
도 9는 또한, 일단 재배선층(907)이 형성되면, 외부 커넥션(909)이, 예컨대, 외부 디바이스(도 9에 별도로 도시되지 않음)에 대한 접속을 제공하기 위해서, 재배선층(907)과 전기 접속하여 형성될 수 있다는 것을 나타낸다. 외부 커넥션(909)은 볼 그리드 어레이 범프, 마이크로범프, 또는 붕괴 제어형 칩 접속(controlled collapse chip connection; C4) 범프와 같은 콘택 범프일 수 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적합한 물질들을 포함할 수 있다. 외부 커넥션(909)이 주석 솔더 범프인 실시예에서, 외부 커넥션(909)은 증발, 전기도금, 인쇄, 솔더 전이, 볼 배치 등과 같은 임의의 적합한 방법을 통해 주석층을 대략 100 ㎛의 두께로 초기에 형성함으로써 형성될 수 있다. 일단 주석층이 구조물 상에 형성되면, 리플로우가 원하는 범프 모양으로 물질을 형상화하기 위해서 수행된다.
도 10은 별도의 디바이스들로의 제 1 웨이퍼(101)의 싱귤레이션을 나타낸다. 실시예에서, 싱귤레이션은 제 1 반도체 디바이스(103)와 제 2 반도체 디바이스(105) 간의 유전체 물질(203)을 통해 자르도록 톱날(도 10에서 1001로 표시된 점선 박스로 나타남)을 이용함으로써 수행될 수 있다. 그러나, 싱귤레이션 공정은 유전체 관통 비아(905)의 하나의 측면 상의 유전체 물질(203)을 통해 자를 것이므로, 제 1 반도체 디바이스(103)에 인접한 유전체 물질(203) 내의 유전체 관통 비아(905)는 제 1 웨이퍼(101)가 싱귤레이트될 때 제 1 반도체 디바이스(103)의 구조물과 함께 남아 있다.
부가적으로, 당업자라면 인식하는 바와 같이, 제 1 웨이퍼(101)를 싱귤레이트하기 위해 톱날을 이용하는 것은 단지 하나의 예시적인 실시예로서, 제한하기 위한 것이 아니다. 제 1 반도체 디바이스(103), 제 2 반도체 디바이스(105), 및 제 3 반도체 디바이스(107)를 분리시키기 위해 하나 이상의 에칭을 이용하는 것과 같은, 제 1 웨이퍼(101)를 싱귤레이트하기 위한 대안적인ㄴ 방법들이 대안적으로 이용될 수 있다. 이러한 방법들 및 임의의 다른 적합한 방법들이 제 1 웨이퍼(101)를 싱귤레이트하기 위해 대안적으로 이용될 수 있다.
유전체 물질(203)과 함께 CESL(201)을 구현함으로써, 제 1 포토레지스트(401)를 이용하는 단일 마스크 공정이 기판 관통 비아(903) 및 유전체 관통 비아(905) 양자 모두를 갖는 이기종 상호 접속 구조물을 생성하는데 이용될 수 있다. CESL(201)의 이용은 또한 수분의 원하지 않는 침투를 방지하기 위해 수분 차단제로서 기여할 것이다.
실시예에 따라, 제 2 반도체 다이에 본딩된 제 1 반도체 다이를 포함하는 반도체 디바이스가 제공된다. 콘택 에칭 정지층은 제 1 반도체 다이의 적어도 3개의 측면 및 제 2 반도체 다이의 상부 표면과 물리적으로 접촉한다. 유전체 물질이 콘택 에칭 정지층과 같은 평면의 상부 표면을 갖고 제 2 반도체 다이와는 콘택 에칭 정지층의 반대측에 있다. 제 1 관통 비아는 콘택 에칭 정지층 및 제 1 반도체 다이를 통해 연장되고, 제 2 관통 비아는 유전체 물질 및 콘택 에칭 정지층을 통해 연장된다.
다른 실시예에 따라, 제 2 반도체 다이에 본딩된 제 1 반도체 다이를 포함하는 반도체 디바이스가 제공된다. 제 1 관통 비아는 에칭 정지층 및 제 1 반도체 다이를 통해 연장되고, 제 1 반도체 다이는 에칭 정지층과 제 2 반도체 다이 사이에 있다. 제 2 관통 비아는 유전체 물질 및 에칭 정지층을 통해 연장되고, 에칭 정지층은 유전체 물질과 제 2 반도체 다이 사이에 있다.
또 다른 실시에에 따라, 웨이퍼에 제 1 반도체 다이 및 제 2 반도체 다이를 본딩하는 것을 포함하는 반도체 디바이스를 제조하는 방법이 제공된다. 에칭 정지층이 제 1 반도체 다이 및 제 2 반도체 다이 위에 퇴적된다. 유전체 물질이 제 1 반도체 다이와 제 2 반도체 다이 사이의 에칭 정지층 위에 퇴적된다. 제 1 에칭 공정이 제 1 반도체 다이 및 제 2 반도체 다이 위의 에칭 정지층을 패턴화하지만, 유전체 물질 아래의 에칭 정지층을 패턴화하지 않도록 수행된다. 제 2 에칭 공정이 유전체 물질에 제 1 개구부를 형성하기 위해 수행된다. 제 3 에칭 공정이 제 1 반도체 다이에 제 2 개구부를 형성하기 위해 수행된다. 라이너 물질이 제 1 개구부 및 제 2 개구부 내에 퇴적된다. 제 1 개구부 아래의 제 1 반도체 다이 및 제 2 개구부 아래의 에칭 정지층은 마스크로서 라이너 물질을 이용하여 에칭된다. 제 1 개구부 및 제 2 개구부의 나머지는 전도성 물질로 충전된다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 2 반도체 다이에 본딩된 제 1 반도체 다이;
    상기 제 1 반도체 다이의 3개 이상의 면 및 상기 제 2 반도체 다이의 상부 표면과 물리적으로 접촉하는 콘택 에칭 정지층;
    상기 제 1 반도체 다이 위의 상기 콘택 에칭 정지층의 상면과 동일 평면 상의 상부 표면을 갖고 상기 제 2 반도체 다이를 등지는 상기 콘택 에칭 정지층의 측 상의 유전체 물질;
    상기 콘택 에칭 정지층 및 상기 제 1 반도체 다이를 통해 연장되는 제 1 관통 비아; 및
    상기 유전체 물질 및 상기 콘택 에칭 정지층을 통해 연장되는 제 2 관통 비아
    를 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 관통 비아는 상기 제 2 반도체 다이로 연장되는 것인, 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 관통 비아는 유전체 물질로 부분적으로 또는 전체적으로 라이닝되는 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 관통 비아는 상기 제 1 반도체 다이 내의 제 1 콘택 패드 및 상기 제 2 반도체 다이 내의 제 2 콘택 패드와 물리적으로 접촉하는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 관통 비아는 제 1 상부 표면을 갖고, 상기 제 2 관통 비아는 제 2 상부 표면을 가지며, 상기 제 1 상부 표면은 상기 제 2 상부 표면과 같은 평면인 것인, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 다이 및 상기 유전체 물질 위에 반사 방지층을 더 포함하고,
    상기 제 1 관통 비아는 상기 반사 방지층을 통해 연장되는 것인, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    제 2 반도체 다이에 본딩된 제 1 반도체 다이;
    에칭 정지층 및 상기 제 1 반도체 다이를 통해 연장되는 제 1 관통 비아로서, 상기 제 1 반도체 다이는 상기 에칭 정지층과 상기 제 2 반도체 다이 사이에 있는 것인, 제 1 관통 비아; 및
    유전체 물질 및 상기 에칭 정지층을 통해 연장되는 제 2 관통 비아로서, 상기 에칭 정지층은 상기 유전체 물질과 상기 제 2 반도체 다이 사이에 있는 것인, 제 2 관통 비아
    를 포함하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 2 관통 비아와 전기 접속하는 재배선층
    을 더 포함하는 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 제 1 관통 비아를 라이닝하는 라이너 물질
    을 더 포함하는 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    웨이퍼에 제 1 반도체 다이 및 제 2 반도체 다이를 본딩하는 단계;
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이 위에 에칭 정지층을 퇴적하는 단계;
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이 사이의 상기 에칭 정지층 위에 유전체 물질을 퇴적하는 단계;
    상기 제 1 반도체 다이 및 상기 제 2 반도체 다이 위의 상기 에칭 정지층을 패턴화하지만, 상기 유전체 물질 아래의 상기 에칭 정지층을 패턴화하지 않도록 제 1 에칭 공정을 수행하는 단계;
    상기 유전체 물질에 제 1 개구부를 형성하기 위해 제 2 에칭 공정을 수행하는 단계;
    상기 제 1 반도체 다이에 제 2 개구부를 형성하기 위해 제 3 에칭 공정을 수행하는 단계;
    상기 제 1 개구부 및 상기 제 2 개구부 내에 라이너 물질을 퇴적하는 단계;
    마스크로서 상기 라이너 물질을 이용하여 상기 제 1 개구부 아래의 상기 제 1 반도체 다이 및 상기 제 2 개구부 아래의 상기 에칭 정지층을 에칭하는 단계; 및
    상기 제 1 개구부 및 상기 제 2 개구부의 나머지를 전도성 물질로 충전하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
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