CN106206499B - 半导体器件和方法 - Google Patents

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Abstract

本发明提供了半导体器件和方法，该方法利用单个掩模来形成用于衬底通孔以及介电通孔的开口。在实施例中，在第一半导体器件和第二半导体器件上方和之间沉积接触蚀刻停止层。在第一半导体器件和第二半导体器件之间的接触蚀刻停止层上方沉积介电材料。利用接触蚀刻停止层和介电材料的不同材料，使得单个掩模可以用于形成穿过第一半导体器件的衬底通孔并且以形成穿过介电材料的介电通孔。

Description

半导体器件和方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件和方法。
背景技术
由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断改进，半导体工业已经经历了快速增长。在大多数情况下，集成度的这种改进来自最小部件尺寸的反复减小(例如，朝着亚20nm节点缩小半导体工艺节点)，这允许更多的部件集成到给定区域。随着最近对小型化、更高的速度和更大的带宽以及更低的功耗和更短时延的需求增长，对半导体管芯的更小和更有创造性的封装技术的需求也增长。
随着半导体技术进一步发展，堆叠式半导体器件(例如，3D集成电路(3D IC))已经作为有效替代出现以进一步减小半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个以上的半导体晶圆可以彼此堆叠地安装以进一步减小半导体器件的形状因数。
两个半导体晶圆或管芯可以通过合适的接合技术接合在一起。常用的接合技术包括直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃熔块接合、粘合接合、热压缩接合、反应接合等。在堆叠式半导体晶圆之间可以提供电气连接。堆叠式半导体器件可以提供较高的密度和较小的形状因数，并且允许增大的性能和较低的功耗。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一半导体管芯，接合至第二半导体管芯；接触蚀刻停止层，与所述第一半导体管芯的至少三侧和所述第二半导体管芯的顶面物理接触；介电材料，位于所述接触蚀刻停止层的与所述第二半导体管芯相反的一侧上，并且所述介电材料的顶面与所述接触蚀刻停止层在同一平面上；第一通孔，延伸穿过所述接触蚀刻停止层和所述第一半导体管芯；以及第二通孔，延伸穿过所述介电材料和所述接触蚀刻停止层。
根据本发明的另一实施例，提供了一种半导体器件，包括：第一半导体管芯，接合至第二半导体管芯；第一通孔，延伸穿过蚀刻停止层和所述第一半导体管芯，其中，所述第一半导体管芯位于所述蚀刻停止层和所述第二半导体管芯之间；以及第二通孔，延伸穿过介电材料和所述蚀刻停止层，其中，所述蚀刻停止层位于所述介电材料和所述第二半导体管芯之间。
根据本发明的又一实施例，提供了一种制造半导体器件的方法，所述方法包括：将第一半导体管芯和第二半导体管芯接合至晶圆；在所述第一半导体管芯和所述第二半导体管芯上方沉积蚀刻停止层；在所述第一半导体管芯和所述第二半导体管芯之间的所述蚀刻停止层上方沉积介电材料；实施第一蚀刻工艺以图案化位于所述第一半导体管芯和所述第二半导体管芯上方的所述蚀刻停止层，但是不图案化位于所述介电材料下方的所述蚀刻停止层；实施第二蚀刻工艺以在所述介电材料中形成第一开口；实施第三蚀刻工艺以在所述第一半导体管芯中形成第二开口；在所述第一开口和所述第二开口内沉积衬垫材料；将所述衬垫材料用作掩模来蚀刻所述第一开口下方的所述第一半导体管芯和所述第二开口下方的所述蚀刻停止层；以及以导电材料填充所述第一开口的剩余部分和所述第二开口的剩余部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的接合至第一晶圆的第一半导体器件、第二半导体器件和第三半导体器件。
图2示出了根据一些实施例的第一半导体器件、第二半导体器件和第三半导体器件上方的蚀刻停止层和介电材料的布置。
图3示出了根据一些实施例的平坦化工艺以及抗反射涂层和中间层的布置。
图4示出了根据一些实施例的第一光刻胶的布置。
图5A至图5C示出了根据一些实施例的将第一光刻胶用作掩模实施的一系列蚀刻。
图6示出了根据一些实施例的第一光刻胶的去除。
图7示出了根据一些实施例的衬垫材料的沉积。
图8示出了根据一些实施例的衬垫材料的蚀刻。
图9示出了根据一些实施例的硅通孔和介电通孔的形成。
图10示出了根据一些实施例的第一晶圆的分割。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
现在参照图1，示出了晶圆上芯片(CoW)接合配置中的具有接合至第一晶圆101的第一半导体器件103、第二半导体器件105和第三半导体器件107的第一晶圆101。在实施例中，第一晶圆101包括第一衬底109、第一有源器件层111、第一金属化层113、第一钝化层114和第一接触焊盘115。
在实施例中，制造第一衬底109、第一有源器件层111、第一金属化层113、第一钝化层114和第一接触焊盘115以形成例如第四半导体器件102、第五半导体器件104和第六半导体器件106。第四半导体器件102设计为与例如第一半导体器件103共同工作，第五半导体器件104设计为与例如第二半导体器件105共同工作，并且第六半导体器件106设计为与例如第三半导体器件107一起工作。
第一衬底109可以包括掺杂或未掺杂的块状硅或者绝缘体上硅(SOI)衬底的有源层。通常地，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料的层。可以使用的其他衬底包括多层衬底、梯度衬底、玻璃衬底、陶瓷衬底或混合取向衬底。
第一晶圆101内的可选择的第一有源器件层111可以包括诸如晶体管、电容器、电阻器、电感器等的各种有源器件和无源器件，各种有源器件和无源器件可以用于生成第一晶圆101的设计所需要的期望的结构和功能。可以使用任何合适的方法在第一衬底109内或上形成第一晶圆101内的有源器件。
第一金属化层113形成在第一衬底109上方以及第一有源器件层111内的有源器件(如果存在)上方，并且可以用于将例如随后附接的第一半导体器件103、第二半导体器件105和第三半导体器件107与有源器件层111内的有源器件连接。在实施例中，第一金属化层113由介电材料和导电材料的交替层形成并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可以存在四个金属化层，但是介电材料层和导电材料层的精确数量取决于第四半导体器件102、第五半导体器件104和第六半导体器件106的设计。
第一接触焊盘115可以形成在第一金属化层113上方并且与第一金属化层113电接触以给第四半导体器件102、第五半导体器件104和第六半导体器件106提供外部连接。第一接触焊盘115由诸如铝的导电材料形成，但是可以可选地利用诸如铜、钨等的其他合适的材料。可以使用诸如CVD的工艺形成第一接触焊盘115，但是可以可选地利用其他合适的材料和方法。一旦已经沉积用于第一接触焊盘115的材料，可以使用例如光刻掩蔽和蚀刻工艺将该材料成形为第一接触焊盘115。
第一钝化层114可以由诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等的一种或多种合适的介电材料制成。可以通过诸如化学汽相沉积(CVD)的工艺形成第一钝化层114，但是可以利用任何合适的工艺，并且第一钝化层114可以具有介于约0.5μm和约5μm之间的厚度，诸如约一旦形成，可以使用例如光刻掩蔽和蚀刻工艺图案化第一钝化层114，以暴露第一接触焊盘115的至少部分。
第一半导体器件103可以包括第二衬底117、第二有源器件层119、第二金属化层121、第二钝化层122和第二接触焊盘123。在实施例中，第二衬底117、第二有源器件层119、第二金属化层121、第二钝化层122和第二接触焊盘123可以类似于第一衬底109、第一有源器件层111、第一金属化层113、第一钝化层114和第一接触焊盘115(以上所述)，但是它们可以可选地不同。然而，在该实施例中，在接合之前，已经将第一半导体器件103分割成单个芯片。
第二半导体器件105可以包括第三衬底125、第三有源器件层127、第三金属化层129、第三钝化层130和第三接触焊盘131。在实施例中，第三衬底125、第三有源器件层127、第三金属化层129、第三钝化层130和第三接触焊盘131可以类似于第一衬底109、第一有源器件层111、第一金属化层113、第一钝化层114和第一接触焊盘115(以上所述)，但是它们可以可选地不同。然而，在该实施例中，在接合之前，已经将第二半导体器件105分割成单个芯片。
第三半导体器件107可以包括第四衬底133、第四有源器件层135、第四金属化层137、第四钝化层138和第四接触焊盘139。在实施例中，第四衬底133、第四有源器件层135、第四金属化层137、第四钝化层138和第四接触焊盘139可以类似于第一衬底109、第一有源器件层111、第一金属化层113、第一钝化层114和第一接触焊盘115(以上所述)，但是它们可以可选地不同。然而，在该实施例中，在接合之前，已经将第三半导体器件107分割成单个芯片。
在实施例中，使用类似的设计和类似的工艺制造第一半导体器件103、第二半导体器件105和第三半导体器件107。然而，由于处理违规，每个第一半导体器件103、第二半导体器件105和第三半导体器件107的精确厚度可能不准确。例如，如图1所示，第三半导体器件107可以具有大于第一半导体器件103或第二半导体器件105的整体厚度。
可以利用例如熔融接合工艺将第一半导体器件103、第二半导体器件105和第三半导体器件107接合至第一晶圆101。在实施例中，可以通过对期望接合的第一晶圆101实施初始清洗工艺来引发熔融接合工艺。在特定实施例中，可以使用例如湿清洗工序(诸如SC-1或SC-2清洗工序)清洗第一晶圆101以形成亲水表面。一旦清洗，将第一半导体器件103、第二半导体器件105和第三半导体器件107对准在第一晶圆101上的它们的相应期望位置，并且亲水表面布置为与第一半导体器件103、第二半导体器件105和第三半导体器件107物理接触以开始接合工序。一旦第一半导体器件103、第二半导体器件105和第三半导体器件107已经与第一晶圆101接触，热退火可以用于加强接合。
然而，如上所述的熔融接合的描述仅是可以用于将第一半导体器件103、第二半导体器件105和第三半导体器件107接合至第一晶圆101的一种类型的工艺的实例，并且不旨在限制于实施例。相反，可以可选地利用任何合适的接合工艺以将第一半导体器件103、第二半导体器件105和第三半导体器件107接合至第一晶圆101，并且所有这样的工艺都完全旨在包括在实施例内。
图2示出了第一半导体器件103、第二半导体器件105、第三半导体器件107和第一晶圆101上方的接触蚀刻停止层(CESL)201的布置和介电材料203的沉积。CESL 201用于保护第一半导体器件103、第二半导体器件105、第三半导体器件107和第一晶圆101以免受由进一步处理导致的损害并且为进一步的蚀刻工艺提供控制点。在一个实施例中，CESL 201可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅形成，但是可以可选地使用诸如氮化物、氮氧化物、碳化物、硼化物、它们的组合等的其他材料以及诸如低压CVD(LPCVD)、PVD等的形成CESL 201的可选技术。CESL 201可以具有介于约和约之间的厚度，诸如约
一旦已经形成CESL 201，可以在CESL 201上方以及在第一半导体器件103、第二半导体器件105和第三半导体器件107之间形成介电材料203。在实施例中，介电材料203可以是具有与CESL 201不同的蚀刻选择性的诸如氧化硅、氮氧化硅、高k介电材料、这些的组合等的材料，从而使得介电材料203和CESL 201可以彼此用作蚀刻停止材料。此外，可以使用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、这些的组合等的沉积工艺形成介电材料203，但是可以可选地利用可以针对特定材料的任何合适的制造方法。在实施例中，可以将介电材料203沉积为介于约1μm和约10μm之间的厚度，诸如约6μm。
图3示出了介电材料203和CESL 201的平坦化。在实施例中，平坦化工艺是一个或多个化学机械抛光工艺(在图3中由标记为300的滚筒表示)，其中，将蚀刻剂和研磨料施加至介电材料203，并且用滚筒研磨介电材料203以平坦化并且去除介电材料203。CESL 201也用作平坦化停止层，从而使得平坦化工艺将平坦化介电材料203与CESL 201。
然而，本领域普通技术人员将认识到，以上所述的化学机械抛光工艺旨在是说明性的并且不旨在限制于实施例。相反，可以可选地利用诸如物理研磨工艺或一系列一个或多个蚀刻的任何合适的平坦化工艺。所有这样的工艺都完全旨在包括的实施例的范围内。
图3额外地示出了可以在平坦化的CESL 201和介电材料203上方形成的底部抗反射涂(BARC)层301和中间层303。在实施例中，将BARC层301施加在平坦化的CESL 201和介电材料203上方以准备施加第一光刻胶401(图3中未示出，但是下面参照图4示出和描述)。如它的名字提示的，BARC层301用于在第一光刻胶401的曝光期间防止能量(例如，光)不受控制地和不期望地反射回上面的第一光刻胶401内，从而防止反射光在第一光刻胶401的不期望的区域中导致反应。
在实施例中，BARC层301包括具有发色团单元的聚合物树脂、催化剂和交联剂，所有这些均放置在BARC溶剂内以用于分散。交联单体可以用于使单体与聚合物树脂内的其他聚合物交联以改变BARC层301的溶解性，并且可以可选择地具有酸不稳定基团。催化剂可以是用于生成化学活性物质并且引发聚合物树脂内的聚合物之间的交联反应的化合物，并且可以是例如热产酸剂、光产酸剂、光产碱剂、这些的合适的组合等。可以通过首先使用例如旋涂工艺等将用于BARC层301的材料施加到平坦化的CESL 201和介电材料203来利用BARC层301。在实施例中，用于BARC层301的材料可以施加为使得其在平坦化的CESL 201和介电材料203的顶部上方具有介于约50nm和约500nm之间的厚度，诸如约300nm。
可以在BARC层301上方布置中间层303。在实施例中，中间层303是诸如氮化硅、氧化物、氮氧化物、碳化硅、这些的组合等的硬掩模材料。可以通过诸如化学汽相沉积(CVD)的工艺形成用于中间层303的硬掩模材料，但是可以可选地利用其他工艺，诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、旋涂或甚至氧化硅形成后氮化。可以利用用于形成或以其他方式布置中间层303的任何合适的方法或方法的组合，并且所有这样的方法或组合都完全旨在包括在实施例的范围内。中间层303可以形成至介于约和约之间的厚度，诸如约
图4示出了中间层303上方的第一光刻胶401的布置和图案化。在实施例中，第一光刻胶401是光敏材料并且可以使用例如旋涂技术布置在中间层303上至高度介于约50μm和约250μm之间，诸如约120μm。一旦在适当的位置，然后可以通过将第一光刻胶401暴露于图案化的能量源(例如，图案化的光源)以引起化学反应，从而引起暴露于图案化的光源的第一光刻胶401的那些部分的物理变化来图案化第一光刻胶401。然后向曝光的第一光刻胶401施加显影剂以利用该物理变化并且取决于期望的图案而选择性地去除第一光刻胶401的曝光部分或第一光刻胶401的未曝光部分。
图案化第一光刻胶401以在第一半导体器件103、第二半导体器件105和第三半导体器件107上方形成第一开口403。在实施例中，第一开口403将用于形成通过第一半导体器件103、第二半导体器件105和第三半导体器件107的导电连接。第一开口403可以形成为具有介于约1μm和约10μm之间(诸如约6μm)的第一直径D1。然而，可以可选地利用用于第一开口403的任何合适的尺寸和形状。
也图案化第一光刻胶401以在位于第一半导体器件103、第二半导体器件105和第三半导体器件107之间的介电材料203上方形成第二开口405。第二开口405将用于形成通过第一半导体器件103、第二半导体器件105和第三半导体器件107之间的介电材料203的导电通孔。在实施例中，第二开口405可以形成为具有介于约1μm和约10μm之间(诸如约6μm)的第二直径D2。然而，可以可选地利用用于第二开口405的任何合适的尺寸和形状。
图5A示出，一旦已经布置和图案化第一光刻胶401，可以实施第一蚀刻工艺(在图5A中由标记501的箭头表示)。在实施例中，第一蚀刻工艺501是将第一光刻胶401用作掩模的各向异性蚀刻工艺。第一蚀刻工艺501用于将第一开口403和第二开口405的图案转印至中间层303、BARC层301以及直接存在于BARC层301下方的CESL 201。
在实施例中，可以以蚀刻剂和将使第一开口403延伸穿过中间层303、BARC层301和CESL 201的工艺条件来实施第一蚀刻工艺501。由此，虽然精确的蚀刻剂和工艺条件将至少部分地取决于中间层303、BARC层301和CESL 201所选择的材料，但是在实施例中，第一蚀刻工艺501可以在介于约0℃和约20℃之间(诸如约10℃)的温度和介于约10毫托和约150毫托之间(诸如约60毫托)的压力下使用诸如CF4或C4F8的蚀刻剂。此外，RF功率可以设置为介于约1200W和约2500W之间，诸如约1600W，并且偏置功率可以设置在介于约800W和约2500W之间，诸如约2000W。然而，可以可选地利用任何合适的工艺条件。
然而，虽然第一蚀刻工艺501用于蚀刻穿过中间层303、BARC层301和CESL 201，其中，通过第一开口403暴露中间层303、BARC层301和CESL 201，但是第一蚀刻工艺501不通过第二开口405进行相同方式的蚀刻。具体地，由于介电材料203具有与CESL 201不同的蚀刻选择性，第一蚀刻工艺501将通过第二开口405去除中间层303和BARC层301，但是一旦已经暴露介电材料203，将不去除介电材料203。换句话说，介电材料203将用作第一蚀刻工艺501的蚀刻停止。由此，第一蚀刻工艺501将使第二开口405的图案延伸穿过中间层303和BARC层301，但是将不显著去除介电材料203并且将不去除位于介电材料203下面的CESL 201。
图5B示出了第二蚀刻工艺(由标记503的箭头表示)，其中，第二开口405的图案延伸穿过介电材料203。然而，第二蚀刻工艺503也实施为不显著地蚀刻第一半导体器件103、第二半导体器件105和第三半导体器件107。具体地，实施第二蚀刻工艺503以选择性地蚀刻介电材料203，并且停止在位于介电材料203下方的CESL 201上，但是不通过第一开口403显著地蚀刻由第一蚀刻工艺501暴露的第二衬底117、第三衬底125或者第四衬底133。
在实施例中，可以以蚀刻剂和将使第二开口405延伸穿过介电材料203的工艺条件来实施第二蚀刻工艺503。由此，虽然精确的蚀刻剂和工艺条件将至少部分地取决于介电材料203所选择的材料，但是在实施例中，第二蚀刻工艺503可以是各向异性蚀刻工艺并且可以在介于约0℃和约20℃之间(诸如约10℃)的温度和介于约10毫托和约150毫托之间(诸如约60毫托)的压力下使用诸如CF4或C4F8的蚀刻剂。此外，RF功率可以设置为介于约1200W和约2500W之间，诸如约1600W，并且偏置功率可以设置在介于约800W和约2500W之间，诸如约2000W。然而，可以可选地利用任何合适的工艺条件。
图5C示出了第三蚀刻工艺(在图5C中由标记505的箭头表示)。在实施例中，第三蚀刻工艺505用于蚀刻穿过通过第一开口403暴露的第一半导体器件103的第二衬底117、第二半导体器件105的第三衬底125和第三半导体器件107的第四衬底133。然而，第三蚀刻工艺505不蚀刻穿过位于介电材料203下方并且通过第二开口405暴露的CESL 201。
在实施例中，可以以蚀刻剂和将使第一开口403延伸穿过第二衬底117、第三衬底125和第四衬底133并且也延伸穿过第二有源器件层119、第三有源器件层127和第四有源器件层135并且部分地延伸入第二金属化层121、第三金属化层129和第四金属化层137的工艺条件来实施第三蚀刻工艺505。由此，虽然精确的蚀刻剂和工艺条件将至少部分地取决于这些层所选择的材料，但是在实施例中，第三蚀刻工艺505是各向异性蚀刻工艺并且可以在介于约-10℃和约10℃之间(诸如约3℃)的温度和介于约10毫托和约100毫托之间(诸如约60毫托)的压力下使用诸如SF6或Ar的蚀刻剂。此外，RF功率可以设置为介于约1000W和约5000W之间，诸如约3000W，并且偏置电压可以设置在介于约50V和约1000V之间，诸如约100V。然而，可以可选地利用任何合适的工艺条件。
在实施例中，可以在不破坏真空和将结构暴露于环境空气的情况下，在单个蚀刻室内实施第一蚀刻工艺501、第二蚀刻工艺503和第三蚀刻工艺505。然而，也可以利用可选的蚀刻室或甚至不同的集群工具。可以使用任何合适数量的机器或机器的组合，并且所有这样的组合都完全旨在包括在实施例的范围内。
图6示出了第一光刻胶401的去除和去除后清洗工艺。在实施例中，可以利用例如灰化工艺去除第一光刻胶401，由此使第一光刻胶401的温度升高，直到第一光刻胶401经历热分解并且可以容易地被去除。然而，可以可选地利用任何其他合适的去除工艺。
一旦已经实施灰化工艺，可以使用第一清洗工艺清洗结构，以帮助去除第一光刻胶401。在实施例中，清洗步骤可以包括将第一半导体器件103、第二半导体器件105和第三半导体器件107浸入蚀刻剂内以确保在后续处理之前从第一半导体器件103、第二半导体器件105和第三半导体器件107去除第一光刻胶401的任何剩余部分。例如，可以将第一半导体器件103、第二半导体器件105和第三半导体器件107浸入诸如HF的蚀刻剂并且持续介于约10秒和约30秒之间，诸如约20秒。
图7示出了位于中间层303上方以及用作第一开口403(现在延伸穿过第一半导体器件103、第二半导体器件105和第三半导体器件107)的内衬并且用作第二开口405(现在延伸穿过介电材料203)的内衬的衬垫材料701的沉积。在实施例中，衬垫材料701是诸如氧化硅、氮化硅等的介电材料以隔离第一半导体器件103、第二半导体器件105和第三半导体器件107，从而用于随后形成的导电材料902(在图7中未示出，但是下面参照图9示出并描述)。
可以通过化学汽相沉积(CVD)或任何其他合适的沉积工艺来沉积衬垫材料701，并且衬垫材料701可以在中间层303上方形成至介于约和约之间的厚度，诸如约此外，衬垫材料701沉积为用作第一开口403和第二开口405的内衬，但是不填充第一开口403和第二开口405。由此，可以沉积衬垫材料701以在第一开口403内形成第三开口703并且在第二开口405内形成第四开口705。在实施例中，第三开口703可以具有介于约0.6μm和约3μm之间(诸如约1.5μm)的第三直径D3，而第四开口705可以具有介于约0.6μm和约3μm之间(诸如约2μm)的第四直径D4。
图8示出了第四蚀刻工艺(在图8中由标记801的箭头表示)。第四蚀刻工艺801将从中间层303上方去除衬垫材料701以及在不显著地从第三开口703和第四开口705的侧壁去除衬垫材料701的情况下从第三开口703和第四开口705的底部去除衬垫材料701。在第三开口703和第四开口705的侧壁上留下部分的衬垫材料701的这种去除沿着第三开口703和第四开口705的侧壁的至少部分形成自对准间隔件802。
此外，一旦已经从第三开口703和第四开口705的底部去除衬垫材料701，第四蚀刻工艺801将使第三开口703继续延伸穿过第一半导体器件103、第二半导体器件105和第三半导体器件107，并且暴露第一晶圆101上的第一接触焊盘115。此外，如果需要，第三开口703也可以暴露第一半导体器件103上的第二接触焊盘123、第二半导体器件105上的第三接触焊盘131和第三半导体器件107上的第四接触焊盘139。
此外，第四蚀刻工艺801也将使第四开口705延伸穿过CESL 201(在第二蚀刻工艺503期间首次暴露)以暴露第一晶圆101上的额外的第一接触焊盘115。第四开口705的这种延伸提供穿过介电材料203的直接路径，该路径绕开了第一半导体器件103、第二半导体器件105和第三半导体器件107。
在实施例中，可以以蚀刻剂和将延伸第三开口703和第四开口705的工艺条件来实施第四蚀刻工艺801。由此，虽然精确的蚀刻剂和工艺条件将至少部分地取决于各个层所选择的材料，但是在实施例中，第四蚀刻工艺801是各向异性蚀刻工艺并且可以在介于约0℃和约20℃之间(诸如约10℃)的温度和介于约10毫托和约150毫托之间(诸如约60毫托)的压力下使用诸如CF4或C4F8的蚀刻剂。此外，RF功率可以设置为介于约1200W和约2500W之间，诸如约1600W，并且偏置功率可以设置在介于约800W和约2500W之间，诸如约2000W。然而，可以可选地利用任何合适的工艺条件。
图9示出了以导电材料902填充第三开口703和第四开口705以在第三开口703内形成衬底通孔903(并且因此穿过第一半导体器件103、第二半导体器件105和第三半导体器件107)以及形成穿过介电材料203的介电通孔905(位于第一半导体器件103和第二半导体器件105之间以及第二半导体器件105和第三半导体器件107之间)。在实施例中，可以以阻挡层(未示出)和导电材料902填充第三开口703和第四开口705以形成衬底通孔903和介电通孔905。阻挡层可以包括诸如氮化钛的导电材料，但是可以可选地利用诸如氮化钽、钛、电介质等的其他材料。可以使用诸如PECVD的CVD工艺形成阻挡层。然而，可以可选地利用诸如溅射或金属有机化学汽相沉积(MOCVD)的其他可选工艺。形成阻挡层以与下面的第三开口703和第四开口705的形状的轮廓一致。
导电材料902可以包括铜，但是可以可选地利用诸如铝、合金、掺杂的多晶硅、它们的组合等的其他合适的材料。可以通过沉积晶种层以及然后在晶种层上电镀铜，从而填充并且过填充第三开口703和第四开口705来形成导电材料902。一旦已经填充第三开口703和第四开口705，通过诸如化学机械抛光(CMP)的研磨工艺去除第三开口703和第四开口705外部的过量的阻挡层和过量的导电材料902，但是可以使用任何合适的去除工艺。
一旦已经形成衬底通孔903和介电通孔905，可以形成再分布层907以互连衬底通孔903和介电通孔905，或者以在衬底通孔903和介电通孔905以及例如外部连接件909(下面进一步讨论)之间提供连接性。在实施例中，通过首先通过诸如CVD或溅射的合适的形成工艺形成例如钛铜合金的晶种层(未单独示出)来形成再分布层907。然后可以形成第二光刻胶(也未示出)以覆盖晶种层，并且然后可以图案化第二光刻胶以暴露期望再分布层907定位的晶种层的那些部分。
一旦已经形成并且图案化第二光刻胶，可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的用于再分布层的导电材料。用于再分布层的导电材料可以形成为具有介于约1μm和约10μm之间(诸如约5μm)的厚度以及介于约5μm和约300μm之间(诸如约5μm)的宽度。然而，虽然讨论的材料和方法适合于形成导电材料，但是这些材料仅是示例性的。诸如AlCu或Au的任何其他合适的材料、以及诸如CVD或PVD以及之后的图案化工艺的任何其他合适的形成工艺可以可选地用于形成再分布层907。
一旦已经形成用于再分布层的导电材料，可以通过诸如灰化的合适的去除工艺去除第二光刻胶。此外，在去除第二光刻胶之后，可以通过例如将导电材料用作掩模的合适的蚀刻工艺去除由第二光刻胶覆盖的晶种层的那些部分。
然后可以由介电材料(在图9中未单独示出)覆盖用于再分布层的导电材料以保护用于再分布层的导电材料。在实施例中，介电材料可以是通过诸如化学汽相沉积的合适的方法形成的氧化硅或其他介电材料。一旦覆盖，可以重复该工艺以形成额外的再分布层，直到达到期望数量的层。
图9也示出，一旦已经形成再分布层907，可以形成与再分布层907电连接的外部连接件909以提供至例如外部器件(在图9中未单独示出)的连接性。外部连接件909可以是诸如球栅阵列凸块、微凸块或可控塌陷芯片连接(C4)凸块的接触凸块并且可以包括诸如锡的材料或者诸如银或铜的其他合适的材料。在外部连接件909是锡焊料凸块的实施例中，可以通过首先由诸如蒸发、电镀、印刷、焊料转印、植球等的任何合适的方法形成锡层来形成厚度为约100μm的外部连接件909。一旦已经在结构上形成锡层，实施回流以将材料成形为期望的凸块形状。
图10示出了将第一晶圆101分割成单独的器件。在实施例中，可以通过使用锯片(在图10中由标记1001的虚线框表示)割穿第一半导体器件103和第二半导体器件105之间的介电材料203来实施该分割。然而，分割工艺将割穿介电通孔905的一侧上的介电材料203，从而使得当分割第一晶圆101时，邻近第一半导体器件103的介电材料203内的介电通孔905属于第一半导体器件103的结构。
此外，本领域普通技术人员将认识到，将锯片用于分割第一晶圆101仅是一个说明性实施例并且不旨在限制。可以可选地利用用于分割第一晶圆101的可选方法，诸如使用一个或多个蚀刻来分离第一半导体器件103、第二半导体器件105和第三半导体器件107。这些方法和任何其他合适的方法可以可选地用于分割第一晶圆101。
通过采用CESL 201和介电材料203，利用第一光刻胶401的单个掩模工艺可以用于生成具有衬底通孔903和介电通孔905的异质互连结构。CESL 201的使用也将用作湿气阻挡件以防止不期望的湿气的穿透。
根据实施例，提供了包括接合至第二半导体管芯的第一半导体管芯的半导体器件。接触蚀刻停止层与第一半导体管芯的至少三侧和第二半导体管芯的顶面物理接触。介电材料位于接触蚀刻停止层的与第二半导体管芯相反的一侧上，并且介电材料具有与接触蚀刻停止层在同一平面上的顶面。第一通孔延伸穿过接触蚀刻停止层和第一半导体管芯，并且第二通孔延伸穿过介电材料和接触蚀刻停止层。
在上述半导体器件中，其中，所述第一通孔延伸至所述第二半导体管芯。
在上述半导体器件中，其中，所述第一通孔至少部分地内衬有所述介电材料。
在上述半导体器件中，其中，所述第一通孔至少部分地内衬有所述介电材料，其中，所述介电材料仅覆盖所述第一通孔的部分侧壁。
在上述半导体器件中，其中，所述第一通孔与所述第一半导体管芯内的第一接触焊盘以及所述第二半导体管芯内的第二接触焊盘物理接触。
在上述半导体器件中，其中，所述第一通孔具有第一顶面，所述第二通孔具有第二顶面，并且所述第一顶面与所述第二顶面在同一平面上。
在上述半导体器件中，所述半导体器件还包括：抗反射层，位于所述第一半导体管芯和所述介电材料上方，其中，所述第一通孔延伸穿过所述抗反射层。
根据另一实施例，提供了包括接合至第二半导体管芯的第一半导体管芯的半导体器件。第一通孔延伸穿过蚀刻停止层和第一半导体管芯，其中，第一半导体管芯位于蚀刻停止层和第二半导体管芯之间。第二通孔延伸穿过介电材料和蚀刻停止层，其中，蚀刻停止层位于介电材料和第二半导体管芯之间。
在上述半导体器件中，所述半导体器件还包括：再分布层，与所述第二通孔电连接。
在上述半导体器件中，所述半导体器件还包括：再分布层，与所述第二通孔电连接；外部连接件，与所述再分布层电接触。
在上述半导体器件中，所述半导体器件还包括：衬垫材料，内衬于所述第一通孔。
在上述半导体器件中，所述半导体器件还包括：衬垫材料，内衬于所述第一通孔，其中，所述衬垫材料仅沿着所述第一通孔的部分侧壁延伸。
在上述半导体器件中，其中，所述第一通孔延伸至所述第二半导体管芯。
在上述半导体器件中，所述半导体器件还包括：抗反射层，位于所述蚀刻停止层和所述介电材料上方。
根据又另一实施例，提供了制造半导体器件的方法，该方法包括将第一半导体管芯和第二半导体管芯接合至晶圆。在第一半导体管芯和第二半导体管芯上方沉积蚀刻停止层。在第一半导体管芯和第二半导体管芯之间的蚀刻停止层上方沉积介电材料。实施第一蚀刻工艺以图案化位于第一半导体管芯和第二半导体管芯上方的蚀刻停止层，但是不图案化位于介电材料下方的蚀刻停止层。实施第二蚀刻工艺以在介电材料中形成第一开口。实施第三蚀刻工艺以在第一半导体管芯中形成第二开口。在第一开口和第二开口内沉积衬垫材料。将衬垫材料用作掩模来蚀刻第一开口下方的第一半导体管芯和第二开口下方的蚀刻停止层。以导电材料填充第一开口和第二开口的剩余部分。
在上述方法中，所述方法还包括：在图案化所述蚀刻停止层之前，在所述蚀刻停止层和所述介电材料上方形成抗反射层。
在上述方法中，其中，蚀刻所述第一开口下方的所述第一半导体管芯暴露出所述第一半导体管芯内的第一接触焊盘，并且也暴露出所述第二半导体管芯内的第二接触焊盘。
在上述方法中，所述方法还包括：在填充所述第一开口和所述第二开口之后，将所述第二半导体管芯与所述第一半导体管芯分割。
在上述方法中，所述方法还包括：在沉积所述介电材料之后，平坦化所述介电材料。
在上述方法中，所述方法还包括：形成与第二通孔电连接的再分布层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一半导体管芯，接合至第二半导体管芯；
接触蚀刻停止层，与所述第一半导体管芯的至少三侧和所述第二半导体管芯的顶面物理接触；
介电材料，位于所述接触蚀刻停止层的与所述第二半导体管芯相反的一侧上，并且所述介电材料的顶面与所述接触蚀刻停止层在同一平面上，其中，所述介电材料从所述介电材料的顶面延伸至所述介电材料的相对表面，所述相对表面与所述接触蚀刻停止层接触；
第一通孔，延伸穿过所述接触蚀刻停止层和所述第一半导体管芯；以及
第二通孔，延伸穿过所述介电材料和所述接触蚀刻停止层。
2.根据权利要求1所述的半导体器件，其中，所述第一通孔延伸至所述第二半导体管芯。
3.根据权利要求1所述的半导体器件，其中，所述第一通孔至少部分地内衬有所述介电材料。
4.根据权利要求3所述的半导体器件，其中，所述介电材料仅覆盖所述第一通孔的部分侧壁。
5.根据权利要求1所述的半导体器件，其中，所述第一通孔与所述第一半导体管芯内的第一接触焊盘以及所述第二半导体管芯内的第二接触焊盘物理接触。
6.根据权利要求1所述的半导体器件，其中，所述第一通孔具有第一顶面，所述第二通孔具有第二顶面，并且所述第一顶面与所述第二顶面在同一平面上。
7.根据权利要求1所述的半导体器件，还包括：
抗反射层，位于所述第一半导体管芯和所述介电材料上方，其中，所述第一通孔延伸穿过所述抗反射层。
8.一种半导体器件，包括：
第一半导体管芯，接合至第二半导体管芯；
第一通孔，延伸穿过蚀刻停止层和所述第一半导体管芯，其中，所述第一半导体管芯位于所述蚀刻停止层和所述第二半导体管芯之间；以及
第二通孔，延伸穿过介电材料和所述蚀刻停止层，其中，所述蚀刻停止层位于所述介电材料和所述第二半导体管芯之间，其中，所述介电材料从所述介电材料的顶面延伸至所述介电材料的相对表面，所述相对表面与所述蚀刻停止层接触。
9.根据权利要求8所述的半导体器件，还包括：
再分布层，与所述第二通孔电连接。
10.根据权利要求9所述的半导体器件，还包括：
外部连接件，与所述再分布层电接触。
11.根据权利要求8所述的半导体器件，还包括：
衬垫材料，内衬于所述第一通孔。
12.根据权利要求11所述的半导体器件，其中，所述衬垫材料仅沿着所述第一通孔的部分侧壁延伸。
13.根据权利要求8所述的半导体器件，其中，所述第一通孔延伸至所述第二半导体管芯。
14.根据权利要求8所述的半导体器件，还包括：
抗反射层，位于所述蚀刻停止层和所述介电材料上方。
15.一种制造半导体器件的方法，所述方法包括：
将第一半导体管芯和第二半导体管芯接合至晶圆；
在所述第一半导体管芯和所述第二半导体管芯上方沉积蚀刻停止层；
在所述第一半导体管芯和所述第二半导体管芯之间的所述蚀刻停止层上方沉积介电材料；
实施第一蚀刻工艺以图案化位于所述第一半导体管芯和所述第二半导体管芯上方的所述蚀刻停止层，但是不图案化位于所述介电材料下方的所述蚀刻停止层；
实施第二蚀刻工艺以在所述介电材料中形成第一开口；
实施第三蚀刻工艺以在所述第一半导体管芯中形成第二开口；
在所述第一开口和所述第二开口内沉积衬垫材料；
将所述衬垫材料用作掩模来蚀刻所述第一开口下方的所述第一半导体管芯和所述第二开口下方的所述蚀刻停止层；以及
以导电材料填充所述第一开口的剩余部分和所述第二开口的剩余部分。
16.根据权利要求15所述的方法，还包括：
在图案化所述蚀刻停止层之前，在所述蚀刻停止层和所述介电材料上方形成抗反射层。
17.根据权利要求15所述的方法，其中，蚀刻所述第一开口下方的所述第一半导体管芯暴露出所述第一半导体管芯内的第一接触焊盘，并且也暴露出所述第二半导体管芯内的第二接触焊盘。
18.根据权利要求15所述的方法，还包括：
在填充所述第一开口和所述第二开口之后，将所述第二半导体管芯与所述第一半导体管芯分割。
19.根据权利要求15所述的方法，还包括：
在沉积所述介电材料之后，平坦化所述介电材料。
20.根据权利要求15所述的方法，还包括：
形成与第二通孔电连接的再分布层。
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