CN107293518A - 叠层封装结构及其形成方法 - Google Patents

叠层封装结构及其形成方法 Download PDF

Info

Publication number
CN107293518A
CN107293518A CN201710191262.4A CN201710191262A CN107293518A CN 107293518 A CN107293518 A CN 107293518A CN 201710191262 A CN201710191262 A CN 201710191262A CN 107293518 A CN107293518 A CN 107293518A
Authority
CN
China
Prior art keywords
package
semiconductor devices
layer
metal screen
redistribution lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710191262.4A
Other languages
English (en)
Other versions
CN107293518B (zh
Inventor
余振华
蔡柏豪
林俊成
郑礼辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN202011073389.4A priority Critical patent/CN112233989A/zh
Publication of CN107293518A publication Critical patent/CN107293518A/zh
Application granted granted Critical
Publication of CN107293518B publication Critical patent/CN107293518B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明实施例提供的方法包括形成半导体器件，该半导体器件包括由模塑材料围绕的半导体管芯，其中，半导体器件的接触金属件具有暴露的边缘，将半导体器件置于具有内壁和外壁的托盘内，其中，该内壁位于半导体器件下面并且位于半导体器件的外边缘和半导体器件的凸块的外边缘之间，在半导体器件和托盘上沉积金属屏蔽层，其中，金属屏蔽层与接触金属件的暴露的边缘直接接触，然后将半导体器件与托盘分开。本发明的实施例还提供了叠层封装半导体器件。

Description

叠层封装结构及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及叠层封装结构及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业已经经历了快速增长。在多数情况下，这种集成度的提高来自于最小特征尺寸的连续减小，这允许更多的组件集成到给定的区域。然而，较小的特征尺寸可能导致更多的泄漏电流。随着最近对微型化、更高的速度和更大的带宽以及更低的功耗和延迟的需求的增长，已产生出对于半导体管芯的更小和更具创造性的封装技术的需要。
随着半导体技术的进一步改进，叠层封装半导体器件已经成为有效的替代以进一步减小半导体器件的物理尺寸。在叠层封装半导体器件中，在不同的晶圆和封装件上制造有源电路，诸如逻辑、存储器、处理器电路等。两个或更多封装件安装在彼此的顶部上，即，堆叠，同时它们之间的标准接口传输信号。可以通过采用叠层封装半导体器件获得更高的密度。此外，叠层封装半导体器件可以获得更小的形状因子、成本效益、增加的性能和降低的功耗。
发明内容
根据本发明的一个方面，提供了一种形成叠层封装结构的方法，包括：形成半导体器件，所述半导体器件包括由模塑材料围绕的半导体管芯，其中，所述半导体器件的接触金属件具有暴露的边缘；将所述半导体器件放入具有内壁和外壁的托盘内，其中，所述内壁位于所述半导体器件下面并且位于所述半导体器件的外边缘和所述半导体器件的凸块的外边缘之间；在所述半导体器件和所述托盘上沉积金属屏蔽层，其中，所述金属屏蔽层与所述接触金属件的所述暴露的边缘直接接触；以及将所述半导体器件与所述托盘分开。
根据本发明的另一方面，提供了一种叠层封装半导体器件，包括：半导体结构，包括在底部封装件上堆叠的顶部封装件，其中，所述底部封装件包括位于所述底部封装件的底面上的多个底部封装件凸块、前侧接触金属件、模塑料层和背侧接触金属件，并且所述前侧接触金属件位于所述多个底部封装件凸块和所述模塑料层之间；以及金属屏蔽层，位于所述半导体结构的顶面、侧壁以及所述底部封装件的底面的部分上，其中，所述金属屏蔽层与至少一个接触金属件的边缘直接接触。
根据本发明的又一方面，提供了一种形成叠层封装半导体器件的方法，包括：形成底部封装件，包括：在第一介电层中形成第一接触金属件，将半导体管芯附接在所述第一介电层上，在所述第一介电层上方沉积模塑料层，在所述模塑料层上方形成第二接触金属件并且在所述第二接触金属件上方形成多个底部封装件凸块，其中，所述半导体管芯嵌入在所述模塑料层内；将顶部封装件安装在所述底部封装件上以形成多管芯结构；将所述多管芯结构置于具有内壁和外壁的托盘内，其中，所述内壁位于所述多管芯结构下面并且位于所述底部封装件的外边缘和所述多个底部封装件凸块的外边缘之间；以及在所述多管芯结构和所述托盘上沉积金属屏蔽层，其中，所述金属屏蔽层与至少一个接触金属件的暴露的边缘直接接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的各个实施例的叠层封装半导体器件的截面图；
图1(A)示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图2示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图3示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图3(A)示出了根据本发明的各个实施例的又另一叠层封装半导体器件的截面图；
图4示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图5示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图5(A)示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图6示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图；
图7至图26示出了根据本发明的各个实施例的制造图1中所示的叠层封装半导体器件的中间步骤；
图27示出了根据本发明的各个实施例的用于形成图1中所示的半导体器件的方法的流程图；
图28至图31示出了根据本发明的各个实施例的制造图4中所示的叠层封装半导体器件的中间阶段；
图32示出了根据本发明的各个实施例的图29至图30中所示的托盘的截面图和顶视图；
图33示出了根据本发明的各个实施例的托盘的顶视图；
图34示出了根据本发明的各个实施例的半导体器件的部分和托盘的部分的截面图；
图35示出了根据本发明的各个实施例的托盘的顶视图；以及
图36示出了根据本发明的各个实施例的另一托盘的顶视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明将参照具体的上下文中的实施例描述具有金属屏蔽层的叠层封装结构。然而，本发明的实施例也可以应用于改变包括由模塑材料围绕的半导体管芯的半导体结构。该半导体结构可以是多管芯堆叠芯片、衬底上的多管芯等。之后，各个实施例将参照随后的附图更详细的解释。
图1示出了根据本发明的各个实施例的叠层封装半导体器件的截面图。叠层封装半导体器件100包括底部封装件110和顶部封装件140。具体地，顶部封装件140堆叠在底部封装件110的顶部上。此外，顶部封装件140和底部封装件110通过由顶部封装凸块133、135、137和139以及底部封装件110上的它们相应的焊料层形成的连接结构接合在一起。如图1所示，连接结构包括四个焊料覆盖的凸块，凸块由回流工艺产生。以下将参照图22描述回流工艺。
底部封装件110包括多个凸块141、143、145、147和149、第一互连结构130、模塑料层120以及第二互连结构112。在通篇描述中，第一互连结构130可选地称为前侧互连结构130。同样地，第二互连结构112可选地称为背侧互连结构112。
如图1所示，模塑料层120位于前侧互连结构130和背侧互连结构112之间。此外，半导体管芯121嵌入在模塑料层120内。如图1所示，半导体管芯121的衬底侧与背侧互连结构112直接接触。半导体管芯121的互连侧与前侧互连结构130直接接触。
多个贯通孔122、124、126和128嵌入在模塑料层120内。如图1所示，每个贯通孔(例如，贯通孔122)的底面连接至前侧互连结构130。每个贯通孔(例如，贯通孔122)的顶面连接至背侧互连结构112。在一些实施例中，如图1所示，在贯通孔的顶面和背侧互连结构112之间可能存在晶种层。可选地，贯通孔的顶面与背侧互连结构112直接接触。贯通孔122、124、126和128由合适的导电材料形成，诸如铜、铜合金、锡合金等。
在底部封装件110的前侧互连结构130上方形成多个底部封装件凸块141、143、145、147和149。在一些实施例中，底部封装件凸块141、143、145、147和149是焊料球。可能有多个凸块下金属(UBM)结构形成在它们相应的底部封装件凸块下面。以下将参照图17描述底部封装件凸块141、143、145、147和149以及它们相应的UBM结构的具体的形成工艺。
应该注意，图1中所示的底部封装件凸块(例如，凸块141至149)、顶部封装凸块(例如，凸块133至139)、贯通孔(例如，贯通孔122至128)的数量、背侧互连结构112的层数以及前侧互连结构130的层数都仅仅是实例。本领域中技术人员可能意识到多种变化、替换以及修改。例如，底部封装件110可以容纳任何数量的贯通孔。
叠层封装半导体器件100还包括金属屏蔽层150。金属屏蔽层150可以由合适的导电材料形成，诸如不锈钢、铁合金、铜、镍、钛、钛-钨、银、银合金、它们的任何组合等。
如图1所示，金属屏蔽层150覆盖顶部封装件140的顶面、顶部封装件140的侧壁和底部封装件110的部分。如图1所示，根据实施例，金属屏蔽层的下边缘与模塑料层120的顶面齐平。
背侧互连结构112包括多条再分布线161、163、165、167和169。如图1所示，再分布线161、163、165、167和169嵌入在介电层160内。在一些实施例中，再分布线(例如，再分布线161)通过互连通孔可以连接至贯通孔(例如，贯通孔122)。
应该注意，图1中所示的背侧互连结构112的结构仅仅是实例。本领域中技术人员可能意识到多种变化、替换以及修改。例如，背侧互连结构112可以容纳任何数量的金属层。此外，再分布线161、163、165、167和169可以直接连接至它们相应的贯通孔122、124、126和128。
如图1所示，除了再分布线161和169的侧壁的表面暴露在介电层160的外面，再分布线161和169由介电层160覆盖。更具体地，再分布线161的最左边缘直接连接至金属屏蔽层150。同样地，再分布线169的最右边缘直接连接至金属屏蔽层150。换句话说，再分布线161和169的暴露的边缘用作叠层封装半导体器件100的屏蔽层接触件。在一些实施例中，在叠层封装半导体器件100已经安装在印刷电路板(PCB)上之后，通过互连通孔、贯通孔(例如，贯通孔128)、前侧互连结构130和底部封装件凸块(例如，底部封装件凸块149)将再分布线(例如，再分布线169)连接至PCB板的地电势。
应该注意，图1中所示的再分布线161和169仅仅是实例。本领域中技术人员可能意识到多种变化、替换以及修改。例如，前侧再分布线可以是屏蔽层接触件。此外，半导体器件100的暴露的接触金属件可以用作屏蔽层接触件。
图1(A)示出了根据本发明的一些实施例的另一叠层封装半导体器件的截面图。除了屏蔽层的下端与图1(A)所示的前侧互连结构130的表面齐平之外，叠层封装半导体器件190类似于图1中所示的叠层封装半导体器件100。本领域中技术人员将理解可以通过略微地修改制造工艺获得的图1(A)中所示的变化。
图2示出了根据本发明的各个实施例的另一叠层封装半导体器件的截面图。除了前侧再分布线171和179可以用作屏蔽层接触件之外，叠层封装半导体器件200类似于图1中所示的叠层封装半导体器件100。更具体地，前侧互连结构130可以包括嵌入在介电层170内的多个前侧再分布线。再分布线171的最左边缘直接连接至金属屏蔽层150。同样地，再分布线179的最右边缘直接连接至金属屏蔽层150。在一些实施例中，在叠层封装半导体器件200已经安装在PCB板上之后，通过互连通孔(未示出)和底部封装件凸块(例如，底部封装件凸块149)，将再分布线(例如，再分布线179)连接至PCB板的地电势。
应该注意，图2中所示的前侧再分布结构130的结构仅仅是实例。本领域中技术人员可能意识到多种变化、替换以及修改。例如，前侧互连结构130可以包括各种其它合适的互连元件(诸如通孔)。
图3示出了根据本发明的各个实施例的又一叠层封装半导体器件的截面图。除了金属屏蔽层150与背侧再分布线的边缘和顶面均直接接触之外，叠层封装半导体器件300类似于图1中所示的叠层封装半导体器件100。如图3所示，已经去除介电层160中位于再分布层161上方的部分。因此，金属屏蔽层150与再分布线161的顶面直接接触。同样地，金属屏蔽层150与再分布线169的顶面直接接触。
具有与再分布线的顶面直接接触的金属屏蔽层150的一个优势特征为金属屏蔽层和再分布线的顶面之间的接触有助于获得可靠的接地连接。
图3(A)示出了根据本发明的各个实施例的又一叠层封装半导体器件的截面图。除了金属屏蔽层的下端与图3(A)所示的前侧互连结构130的表面齐平之外，叠层封装半导体器件390类似于图3中所示的叠层封装半导体器件300。本领域中技术人员将理解可以通过略微地修改制造工艺获得的图3(A)中所示的变化。
图4示出了根据本发明的各个实施例的又另一叠层封装半导体器件的截面图。除了金属屏蔽层150不仅覆盖底部封装件110的侧壁，而且覆盖前侧互连结构130的部分顶面之外，叠层封装半导体器件400类似于图1中所示的叠层封装半导体器件100。以下将参照图28至图31描述叠层封装半导体器件400的形成细节。
图5示出了根据本发明的各个实施例的又一叠层封装半导体器件的截面图。除了金属屏蔽层150连接至前侧再分布线171和179而不是背侧再分布线161和169之外，叠层封装半导体器件500类似于图4中所示的叠层封装半导体器件400。
图5(A)示出了根据本发明的各个实施例的又一叠层封装半导体器件的截面图。除了叠层半导体器件590不包括背侧互连结构112之外，叠层封装半导体器件590类似于图5中所示的叠层封装半导体器件500。
图6示出了根据本发明的各个实施例的又一叠层封装半导体器件的截面图。除了金属屏蔽层150通过前侧互连通孔181和189连接至前侧再分布线171和179之外，叠层封装半导体器件600类似于图5中所示的叠层封装半导体器件500。
图7至图26示出了根据本发明的各个实施例的制造图1中所示的叠层封装半导体器件的各中间阶段。应该注意，图7至图26中所示的制造步骤以及叠层封装结构仅仅是实例。本领域中技术人员将意识到可能有多种变化、替换以及修改。
图7示出了根据本发明的各个实施例的半导体器件的截面图。如图7所示，在载体702上形成释放层103。在释放层103上形成介电层160。
载体702可以由硅、玻璃、陶瓷氧化铝、氧化硅、它们的组合等形成。在一些实施例中，释放层103由环氧基热释放材料形成。在可选实施例中，释放层103可以由紫外(UV)胶形成，当暴露于UV光时，该紫外(UV)胶失去它的粘合性。在可选实施例中，释放层103可以由光热转换层(LTHC)形成，在LTHC层已经暴露于激光之后，失去它的粘合性。
可以通过任何合适的半导体制造技术在载体702上方形成释放层103。在一些实施例中，释放层103可以液态分配随后固化。在可选实施例中，释放层103可以层压至载体702上。
在下文中，介电层160可以可选地称为层间介电(ILD)层160。在一些实施例中，ILD层160由感光材料(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、低温聚酰亚胺(LTPI)、它们的任何组合等)形成，该感光材料可以使用光刻掩模较易地图案化。在可选实施例中，ILD层160可以由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、它们的任何组合等形成。ILD层160可以由合适的制造工艺形成，诸如旋涂、薄膜层压、化学汽相沉积(CVD)以及等离子体增强CVD(PECVD)等。
图8示出了根据本发明的各个实施例的图7中所示的半导体器件在载体上方已经形成背侧互连结构之后的截面图。如图8所示，在介电层160中形成多条再分布线161、163、165、167、169、261、263、265、267和269。在一些实施例中，再分布线(例如，再分布线161)可以连接至形成在再分布线的顶部上的它们相应的通孔(例如，通孔801)。可选地，可以暴露再分布线的顶面。再分布线的暴露的部分可以用作接触焊盘。再分布线可以由合适的导电材料形成，诸如铝、铝合金、铜或铜合金等。由于再分布线161至169和261至269在叠层封装结构的背侧上形成，因此，在通篇描述中，图8中所示的再分布线161至169和261至269可选地称为背侧再分布线。
应该注意，为了实现具有连接至背侧再分布线的金属屏蔽层的优势特征，在形成图8所示的背侧再分布线的制造步骤期间，再分布线161的最左边缘和再分布线269的最右边缘暴露在介电层160的外部。此外，控制再分布线169和261的宽度，从而使得再分布线169和261延伸超过介电层160中的切割边缘(未示出)。因此，在切割工艺随后施加至叠层半导体器件100之后，再分布线261的最左边缘和再分布线169的最右边缘暴露在介电层160的外部。将在图24中示出再分布线261和再分布线169的暴露的边缘。
图9示出了根据本发明的各个实施例图8中所示的半导体器件在介电层上形成晶种层之后的截面图。在一个介电层160上形成晶种层131。晶种层131可以由铜、镍、金、钛、它们的任何组合等形成。可以通过诸如物理汽相沉积(PVD)、CVD等的合适的沉积技术来形成晶种层131。晶种层131可以具有介于约500埃和约8000埃之间的厚度。
图10示出了根据本发明的各个实施例的图9中所示的半导体器件在形成多个通孔之后的截面图。在晶种层131上方形成光刻胶层1002。根据一些实施例，光刻胶层1002可以由合适的光刻胶材料形成，诸如SU-8感光环氧树脂、薄膜型聚合物材料等。光刻胶层1002可以通过合适的半导体制造技术(诸如旋涂、干膜层压等)形成。
一旦形成光刻胶层1002，将图案化工艺施加至光刻胶层1002。考虑到图1中所示的贯通孔122、124、126和128的位置，选择光刻胶层1002中的区域以曝光。因此，在晶种层131的顶部上形成多个开口(未示出)。光刻胶层1002中的开口的形成涉及公知的光刻操作，因此此处不再进一步详细讨论以避免不必要的重复。
可以用导电材料填充晶种层131的顶部上的开口。该导电材料可以包括铜，但是可以可选地使用诸如铝、合金、钨、银、掺杂的多晶硅、它们的组合等其他合适的材料。可以通过镀工艺用导电材料填充开口。
图11示出了根据本发明的各个实施例的图10中所示的半导体器件在已经去除剩余的光刻胶层之后的截面图。在一些实施例中，可以使用诸如化学溶剂清洗、等离子体灰化、干剥离等合适的光刻胶剥离技术来去除图10中所示的剩余的光刻胶层1002。光刻胶剥离技术为公知的，因此此处不再进一步详细讨论以避免不必要的重复。
图12示出了根据本发明的各个实施例的图11中所示的半导体器件在去除晶种层的暴露的部分之后的截面图。可以通过使用诸如湿蚀刻、干蚀刻等合适的蚀刻工艺去除图11中所示的晶种层131的暴露的部分。无论干蚀刻工艺还是湿蚀刻工艺的详细的操作都是本领域中公知的，因此此处不再讨论以避免不必要的重复。
图13示出了根据本发明的各个实施例的图12中所示的半导体器件在第一半导体管芯和第二半导体管芯安装在介电层上之后的截面图。第一半导体管芯121和第二半导体管芯221包括衬底以及在衬底上方形成的多个互连结构。如图13所示，第一半导体管芯121和第二半导体管芯221贴装(place and pick)在介电层160上。具体地，第一半导体管芯121和第二半导体管芯221的衬底侧与介电层160的顶面直接接触。在可选实施例中，第一半导体管芯121和第二半导体管芯221的衬底侧通过粘合层(未示出)接合在介电层160上。
应该注意，虽然图13示出了接合在介电层160上的两个半导体管芯，但是介电层160可以容纳任何数量的半导体管芯。还应该注意，图13示出的半导体管芯121和221的顶面低于贯通孔(例如，贯通孔122)的顶面。图13中示出的半导体管芯121和221的高度仅仅是实例，不应过度限制本发明要求保护的范围。本领域中技术人员可能意识到多种变化、替换以及修改。例如，贯通孔(例如，贯通孔122)的顶面可以与半导体管芯121和221的顶面齐平。
图14示出了根据本发明的各个实施例的图13中所示的半导体器件在半导体器件上方形成模塑料层之后的截面图。模塑料层120可以填充半导体管芯和邻近的贯通孔(例如，贯通孔124和126)之间的间隙以及两个邻近的贯通孔(例如，贯通孔122和124)之间的间隙。如图14所示，贯通孔122、124、126和128以及半导体管芯121和221嵌入在模塑料层120内。
在一些实施例中，模塑料层120可以是分配在以上描述的间隙处的环氧树脂。该环氧树脂可以以液态或凝胶形式施加，并且可以在固化工艺之后硬化。在可选实施例中，模塑料层120可以由可固化材料形成，诸如聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂以及任何它们的组合。模塑料层120可以通过任何合适的分配技术或压缩模制技术形成。
图15示出了根据本发明的各个实施例的图14中所示的半导体器件在对模塑料层的顶面施加研磨工艺之后的截面图。模塑料层120的顶面经受研磨工艺。该研磨工艺可以采用机械研磨工艺、化学抛光工艺、蚀刻工艺、它们的任何组合等。
如图15所示，将研磨工艺施加至模塑料层120的顶面直至贯通孔(例如，贯通孔122)的顶面露出。具体地，如图15所示，半导体管芯121和221的互连侧的顶面可以暴露在模塑料层120的外部。作为实施研磨工艺的结果，贯通孔的顶面与半导体管芯121和221的互连侧的顶面齐平。
图16示出了根据本发明的各个实施例的图15中所示的半导体器件在模塑料层上方形成多条再分布线之后的截面图。在模塑料层120的顶面上方形成再分布线171、179、271和279。如图16所示，再分布线171、179、271和279与它们相应的贯通孔直接接触。再分布线171、179、271和279可以是单材料层或多层结构并且可以由诸如钛、氮化钛、铝、钽、铜的金属和它们的组合制成。可以通过诸如PVD、溅射、CVD、电镀等本领域中已知的任何合适的方法制成再分布线171、179、271和279。在通篇描述中，再分布线171、179、271和279可以可选地称为前侧再分布线171、179、271和279。
图17示出了根据本发明的各个实施例的图16中所示的半导体器件在前侧再分布线上方形成多个凸块之后的截面图。在再分布线171、179、271和279上方形成介电层170。图17中所示的介电层170仅仅是实例，不应过度限制本发明要求保护的范围。本领域中技术人员可能意识到多种变化、替换以及修改。例如，介电层170可能包括多个介电层。
一旦形成介电层170，如图17所示，在介电层170上方形成多个UBM结构以及它们相应的凸块。在介电层170上方形成多个UBM结构1702。UBM结构1702有助于防止焊料球与半导体器件的集成电路之间的扩散，同时提供低电阻的电连接。
在一些实施例中，凸块141、143、145、147、149、241、243、245、247和249为焊料球。在一些实施例中，焊料球可以包括SAC405。SAC405包括95.5％Sn、4.0％Ag和0.5％Cu。
图18示出了根据本发明的各个实施例的去除载体的工艺。图17中所示的载体101可以从叠层半导体器件100处脱离。可以采用多种脱离工艺以将叠层封装半导体器件100从载体101处分离。多种脱离工艺可以包括化学溶剂、UV曝光、激光去接合(de-bonding)工艺等。
图19示出了根据本发明的各个实施例的图18中所示的半导体器件已经从半导体器件处去除释放层之后的截面图。可以通过诸如湿清洗工艺的合适的蚀刻工艺从半导体器件100处去除释放层103。在一些实施例中，可以在去接合工艺期间从半导体器件100去除释放层103。
图20示出了根据本发明的各个实施例的图19中所示的半导体器件在对介电层的表面施加图案化工艺之后的截面图。可以通过使用诸如蚀刻工艺、激光烧蚀/激光钻孔工艺等合适的图案化技术来实现图案化工艺。根据再分布线在介电层160中的形状和位置，可以将蚀刻工艺或激光束(未示出)施加至介电层160的顶面直至暴露再分布线的顶面。如图20所示，在蚀刻或激光烧蚀工艺完成之后，多个浅沟槽2002形成在它们相应的再分布线上方。
图21示出了根据本发明的各个实施例的图20中所示的半导体器件在多个焊料层形成在浅沟槽器件内之后的截面图。可以采用焊膏印刷工艺或镀工艺以在浅沟槽中形成焊料层2102。在一些实施例中，焊料层2102的顶面与介电层160的顶面齐平。在可选实施例中，焊料层2102的顶面低于介电层160的顶面。
图22示出了根据本发明的各个实施例的图21中所示的半导体器件在第一顶部封装件和第二顶部封装件安装在底部封装件上之后的截面图。第一顶部封装件140和第二顶部封装件240可以包括多个堆叠的管芯(未示出)，这些管芯可以引线接合至顶部封装件的输入和输出端。顶部封装件140和240的堆叠的管芯可以包括存储器管芯、逻辑管芯、处理器管芯等。在一些实施例中，顶部封装件140和240包括多个动态随机存取存储器(DRAM)半导体器件。
第一顶部封装件140和第二顶部封装件240可以通过回流工艺接合在底部封装件上。接合工艺包括将第一顶部封装件140的凸块133、135、137和139以及第二顶部封装件240的凸块233、235、237和239放置在底部封装件110上相应的焊料层2102上。之后，实施回流工艺以熔化焊料层2102，从而在顶部封装件140和底部封装件110之间以及顶部封装件240和底部封装件110之间形成连接结构。
图23示出了根据本发明的各个实施例的图22所示的半导体器件在密封层形成在半导体器件上方之后的截面图。如图23所示，在底部封装件110上方形成密封层180。根据一些实施例，密封层180可以是由合适的底部填充材料形成的模塑料层。在通篇描述中，密封层180可以可选地称为底部填充层180。
底部填充材料层180可以填充顶部封装件和底部封装件110之间的间隙。在一些实施例中，底部填充材料层180可以由环氧树脂形成，该环氧树脂分配在顶部封装件和底部封装件之间的间隙处。该环氧树脂可以以液态形式施加，并且可以在固化工艺之后硬化。
在可选实施例中，底部填充材料层180可以由可固化材料形成，诸如聚合物基材料、树脂基材料、聚酰亚胺、环氧树脂以及它们的任何组合。底部填充材料层180可以通过任何合适的分配技术形成。
图24示出了根据本发明的各个实施例的在切割工艺施加至半导体器件之后图23中所示的半导体器件的截面图。可以对半导体器件100施加合适的切割工艺直至暴露模塑料层120的顶面或直至切割刀片切穿半导体器件100的介电层170。在一些实施例中，选择切割刀片的厚度，从而使得在再分布线169和再分布线261之间的介电材料已经去除之后，再分布线169的最右边缘和再分布线261的最左边缘暴露。在可选实施例中，可以采用激光预切割工艺以暴露再分布线169的最右边缘和再分布线261的最左边缘。切割工艺是本领域中众所周知的，并且因此不在此处详细的讨论。
图25示出了根据本发明的各个实施例的图24中所示的半导体器件在半导体器件上方形成金属屏蔽层之后的截面图。金属屏蔽层150共形地形成在叠层封装半导体器件100的顶面和侧壁上。在一些实施例中，金属屏蔽层150可以包括诸如铜的导电材料，但是也可以使用诸如不锈钢、镍、钛、钛钨、银、它们的任何组合等的其它金属。金属屏蔽层150的厚度可以介于约1μm和约45μm之间，但是该厚度可以更大或更小。示例性的形成方法包括PVD、喷涂和诸如一些CVD方法的其它适当的方法。
在一些实施例中，采用金属屏蔽层150以防止叠层封装半导体器件100受到电磁干扰的干扰。如图25所示，金属屏蔽层150连接至再分布线161、169、261和269。具体地，再分布线161的最左边缘与金属屏蔽层150直接接触。同样地，再分布线169、261和269的至少一个边缘与金属屏蔽层150直接接触。
应该注意，虽然图25示出的金属屏蔽层150是单层，但是金属屏蔽层150可以包括多层。例如，金属屏蔽层150可以包括五个堆叠的层。第一层由不锈钢形成；第二层由钛形成；第三层由铜形成；第四层由镍形成；第五层由不锈钢形成。
图26示出了根据本发明的各个实施例的图25中所示的半导体器件在将切割工艺施加至半导体器件之后的截面图。可以采用合适的切割工艺以将图25中所示的叠层封装半导体器件100分为单独的芯片封装件。该切割工艺是本领域中公知的，因此不在此处详细地讨论。
图27示出了根据本发明的各个实施例的用于形成图1中所示的半导体器件的方法的流程图。该流程图仅仅是实例，不应过度限制本发明要求保护的范围。本领域中技术人员可能意识到多种变化、替换以及修改。例如，可以添加、去除、替换、重新排列和重复图27中示出的各个步骤。
在步骤2702中，在载体上方形成介电层。在介电层中形成多条背侧再分布线。背侧再分布线的至少一个边缘暴露在介电层的外部。在步骤2704中，通过合适的半导体沉积工艺在介电层上沉积晶种层。
在步骤2706中，光刻胶层沉积在晶种层上方。在步骤2708中，对光刻胶层施加图案化工艺。因此，可以在光刻胶层中形成多个开口。通过镀工艺，导电材料填充在开口中以形成嵌入在光刻胶层内的多个贯通孔。
在步骤2710中，通过合适的光刻胶剥离工艺去除剩余的光刻胶层。在步骤2712中，一旦去除光刻胶层，通过合适的蚀刻工艺来蚀刻掉晶种层的暴露的部分。
在步骤2714中，第一半导体管芯和第二半导体管芯附接至介电层。具体地，第一半导体管芯和第二半导体管芯的衬底侧接合在介电层上。在步骤2716中，在介电层上方形成模塑料层。贯通孔和半导体管芯嵌入在模塑料层内。
在步骤2718中，对模塑料层施加研磨工艺至直至半导体管芯的顶面与贯通孔的顶面齐平。在步骤2720中，在模塑料层的顶面上方形成多条前侧再分布线。
在步骤2722中，在前侧再分布线上方形成多个UBM结构。多个凸块形成在它们相应的UBM结构上方。在步骤2724中，采用合适的载体去除技术以将载体与半导体器件分离。在步骤2726中，将第一顶部封装件和第二顶部封装件贴装在底部封装件上。顶部封装件的凸块与底部封装件的焊料层通过回流工艺形成连接结构。
在步骤2728中，采用合适的切割刀片以去除两个邻近的背侧再分布线之间的介电材料，或者去除两个邻近的背侧再分布线之间的介电材料和该两个邻近的半导体管芯之间的模塑材料，从而暴露两个邻近的背侧再分布线的边缘。在步骤2730中，在半导体器件的顶部和侧壁上形成金属屏蔽层。金属屏蔽层连接至背侧再分布线的暴露的边缘。可选地，金属屏蔽层连接至前侧再分布线的暴露的边缘。在步骤2732中，采用合适的切割工艺以将半导体器件分成两个叠层封装结构。
图28至图31示出了根据本发明的各个实施例的制造图4中所示的叠层封装半导体器件的中间步骤。应该注意，图28至图31所示的制造步骤以及叠层封装结构仅仅是实例。本领域中技术人员将意识到可能有多种变化、替换以及修改。
图28示出了在底部封装件上堆叠顶部封装件的叠层封装半导体器件。叠层封装半导体器件400的形成工艺类似于图7至图24中所示的形成工艺，因此不进一步详细地讨论以避免重复。
图29示出了根据本发明的各个实施例的图28中所示的半导体器件在半导体器件放置在托盘上之后的截面图。托盘290包括外壁292和内壁291。在一些实施例中，托盘290由合适的材料形成，诸如铝、铝合金、不锈钢等。
如图29所示，两个内壁291之间的距离略微大于最左凸块141和最右凸块149之间的距离。图29中所示的两个内壁291之间的距离仅仅是实例。根据不同的应用和设计需求，可以有多种改变、修改以及替换。在一些实施例中，两个内壁可以分别与凸块141和149直接接触。在可选实施例中，内壁291可以远离凸块141和149放置。
图30示出了根据本发明的各个实施例的图29中所示的半导体器件在金属屏蔽层沉积在半导体器件上方之后的截面图。以上已经参照图25描述了金属屏蔽层150，因此不再次讨论以避免重复。如图30所示，在叠层封装半导体器件400以及托盘290上形成金属屏蔽层150。应该注意，沿着内壁291形成的金属屏蔽层150比金属屏蔽层的其它部分更薄。可选地，可以不在内壁291上形成金属屏蔽层。沿着内壁291的这种薄金属屏蔽层有助于叠层封装半导体器件400和托盘290之间的分离工艺进行地更顺利和有效。
具有图30中所示的内壁的一个优势特征是内壁291防止金属屏蔽层150短接至凸块141和149。因此，可以改进叠层封装半导体器件400的可靠性。此外，图30中所示的托盘290有助于改进沿着叠层封装半导体器件400的侧壁的涂层分布。例如，通过采用图30中所示的具有内壁的托盘，金属屏蔽层150可以沿着叠层封装半导体器件400的侧壁具有均匀的厚度。
图31示出了根据本发明的各个实施例的图30中所示的半导体器件在半导体器件已经与托盘分隔开之后的截面图。金属屏蔽层150在由内壁和介电层170形成的角部处断裂。如图31所示，在叠层封装半导体器件400已经与托盘290分隔开之后，金属屏蔽层150覆盖叠层封装半导体器件400的顶面、侧壁和部分底面。
金属屏蔽层150的位于介电层170下面以及左侧的部分具有宽度D1。金属屏蔽层150的位于介电层170下面以及右侧的部分具有宽度D2。D1和D2是可调整的。更具体地，通过控制内壁之间的距离，可以相应的改变D1和D2的值。在一些实施例中，D1等于D2。可选地，根据设计需求，D1不等于D2。
如图31所示，凸块149和叠层封装半导体器件400的外边缘之间的距离限定为D3。在一些实施例中，D3大于D2。更具体地，D2约小于或等于D3的50％。例如，D3等于150μm；D2等于75μm。
金属屏蔽层150的沿着叠层封装半导体器件400的侧壁的部分的厚度限定为T2。T2在从约0.05μm至约25μm的范围内。金属屏蔽层150的位于叠层封装半导体器件400的底面上的部分的厚度限定为T1。T1在从约0.01μm至约2μm的范围内。在一些实施例中，T2大于T1。
具有图29至图30所示的托盘的一个优势特征为托盘有助于在叠层封装半导体器件400的底面上形成共形涂层。更具体地，图31的金属屏蔽层150示出了一些常见的涂层缺陷(诸如涂层具有模糊的光洁度(smeared finish)、涂层和与它邻近的凸块之间的短路等)已经被克服。
图32示出了根据本发明的各个实施例的图29至图30中所示的托盘的截面图和顶视图。在截面图3202中，该托盘具有内壁320和外壁321。在内壁320和外壁321之间具有腔部。
在一些实施例中，如图32所示，外壁321具有不平的顶面。如图32所示，外壁321的高度限定为H2。内壁320的高度限定为H1。在一些实施例中，H1在约80μm至约400μm的范围内。
如截面图3202所示，内壁320基本为矩形形状。然而，本领域中技术人员将意识到，图32中所示的形成仅仅是示例性工艺但并不意味着限制当前的实施例。内壁包括其它形状(诸如但是不限于椭圆形、正方形或多边形)在本发明的范围和精神内。
顶视图3204示出了矩形形状的内壁320和外壁321。内壁320的宽度限定为W1。W1在从约50μm至约500μm的范围内。在一些实施例中，可以在内壁320的顶面上形成防滑层(未示出)。防滑层可以由合适的材料形成，诸如聚合物、环氧树脂、橡胶等。利用防滑层以提供摩擦力，从而防止叠层封装半导体器件400沿着X和Y方向滑动。
图33示出了根据本发明的各个实施例的托盘的顶视图。托盘3302包括以行和列布置的多个托盘单元。图33中所示的每个托盘单元的结构类似于图32中所示的结构，因此此处不再详细讨论。在金属屏蔽层的形成期间，将多个叠层封装半导体器件置于它们相应的托盘单元内。在多个叠层封装半导体器件上形成金属屏蔽层。应该意识到，虽然图33示出了具有十五个托盘单元的托盘3302，但是托盘3302可以容纳任何数量的托盘单元。
图34示出了根据本发明的各个实施例的半导体器件的部分和托盘的部分的截面图。内壁291的宽度限定为W。凸块149和内壁291之间的距离限定为b。前侧再分布线179和介电层170形成前侧互连结构。在前侧互连结构中形成有密封环(未示出)。密封环和内壁291之间的距离限定为a；叠层封装半导体器件的边缘和内壁291之间的距离限定为a’。此外，凸块149和密封环之间的距离限定为D。
在一些实施例中，W介于上限至下线之间。W的上限约等于D减去50μm。当D小于或等于400μm时，W的下限等于D的0.5倍。另一方面，当D大于400μm时，W的下限等于D减去200μm。为了防止或至少最小化金属毛刺的形成，a大于或等于b。当a等于b时，a’应该大于或等于b。如图34所示，通过调整内壁291的位置，可以相应的改变金属屏蔽层的位于介电层170下面的宽度。由于密封环，金属屏蔽层的位于介电层170下面的最大宽度等于a和b的总和。
图35示出了根据本发明的各个实施例的托盘的顶视图。托盘3500的内壁3512具有基本均匀的宽度。内壁3512的宽度类似于图32和图34中所示的宽度，因此不再次讨论。凸块3502、3504、3506和3508在内壁3512内。半导体器件的边缘3514在内壁3512的外部。
图36示出了根据本发明的各个实施例的另一托盘的顶视图。除了内壁3612具有四个方形角而不是圆角之外，内壁3612类似于内壁3512。右图示出了托盘的如虚线框所示的部分的放大的细节。
凸块3604和内壁3612之间的水平距离限定为bx；内壁3612和叠层封装半导体器件的边缘之间的水平距离限定为ax；凸块3604和叠层封装半导体器件的边缘之间的水平距离限定为Dx；凸块3604和内壁3612之间的垂直距离限定为by；内壁3612和叠层封装半导体器件的边缘之间的垂直距离限定为ay；凸块3604和叠层封装半导体器件的边缘之间的垂直距离限定为Dy。角部的宽度限定为Wc。Wc可以用以下等式表示：
具有等式(1)中角部的宽度的一个优势特征为具有由等式(1)限定的宽度的方形角部有助于改进叠层封装半导体器件的可靠性。更具体地，图36中所示的方形角部防止了金属屏蔽层和与它邻近的凸块之间的短路。
根据实施例，一种方法包括形成半导体器件，该半导体器件包括由模塑材料围绕的半导体管芯，其中，半导体器件的接触金属件具有暴露的边缘，将半导体器件放入具有内壁和外壁的托盘内，其中，该内壁位于半导体器件下面并且位于半导体器件的外边缘和半导体器件的凸块的外边缘之间，在半导体器件和托盘上沉积金属屏蔽层，其中，金属屏蔽层与接触金属件的暴露的边缘直接接触并且将半导体器件与托盘分隔开。
在一些实施例中，所述半导体器件是叠层封装半导体器件；所述金属屏蔽层位于所述叠层封装半导体器件的顶面和侧壁上，并且位于所述叠层封装半导体器件的底部封装件的底面的部分上；以及所述接触金属件是再分布线，并且所述叠层封装半导体器件包括堆叠在所述底部封装件上的顶部封装件，其中，所述底部封装件包括多个底部封装件凸块，并且所述托盘的所述内壁位于所述多个底部封装件凸块的外边缘和所述底部封装件的外边缘之间。
在一些实施例中，该方法还包括：将所述顶部封装件附接在所述底部封装件上；以及施加回流工艺，使得所述顶部封装件接合在所述底部封装件上以形成所述叠层封装半导体器件。
在一些实施例中，该方法还包括：在第一介电层中形成第一再分布线；
在所述第一介电层上方沉积模塑料层；在所述模塑料层上方形成第二再分布线；以及在所述第二再分布线上方沉积第二介电层。
在一些实施例中，该方法还包括：在所述第二介电层上方形成多个凸块下金属化结构；以及在所述多个凸块下金属化结构上形成多个底部封装件凸块。
在一些实施例中，该方法还包括：暴露所述第一再分布线的至少一个边缘；以及在所述叠层封装半导体器件上沉积所述金属屏蔽层，其中，所述金属屏蔽层与所述第一再分布线的所述暴露的边缘直接接触。
在一些实施例中，该方法还包括：暴露所述第二再分布线的至少一个边缘；以及在所述叠层封装半导体器件上沉积所述金属屏蔽层，其中，所述金属屏蔽层与所述第二再分布线的所述暴露的边缘直接接触。
在一些实施例中，该方法还包括：在所述第二再分布线上方形成通孔，其中，所述通孔具有暴露的表面；以及在所述叠层封装半导体器件上沉积所述金属屏蔽层，其中，所述金属屏蔽层与所述通孔的所述暴露的表面直接接触。
根据实施例，一种器件包括半导体结构，该半导体结构包括在底部封装件上堆叠的顶部封装件，其中，底部封装件包括位于底部封装件的底面上的多个底部封装件凸块、前侧接触金属件、模塑料层和背侧接触金属件，并且前侧接触金属件位于多个底部封装件凸块和模塑料层之间，并且该器件包括位于半导体结构的顶面、侧壁以及底部封装件的部分底面上的金属屏蔽层，其中，金属屏蔽层与至少一个接触金属件的边缘直接接触。
在一些实施例中，所述半导体结构是叠层封装结构；所述前侧接触金属件是前侧再分布线；以及所述背侧接触金属件是背侧再分布线。
在一些实施例中，该器件还包括：半导体管芯，嵌入在所述模塑料层内，其中，所述半导体管芯的互连部分与所述前侧再分布线直接接触。
在一些实施例中，所述金属屏蔽层与所述背侧再分布线的边缘直接接触。
在一些实施例中，所述金属屏蔽层与所述前侧再分布线的边缘直接接触。
在一些实施例中，所述金属屏蔽层通过形成在所述前侧再分布线上的通孔而连接至所述前侧再分布线。
在一些实施例中，所述金属屏蔽层的位于所述叠层封装结构的侧壁上方的厚度大于所述金属屏蔽层的位于所述底部封装件的所述底面上方的厚度。
在一些实施例中，位于所述底部封装件的所述底面上方的所述金属屏蔽层占据所述底部封装件的所述底面的边缘部分。根据实施例，一种方法包括通过在第一介电层中形成第一接触金属件，将半导体管芯附接在第一介电层上，在第一介电层上方沉积模塑料层来形成底部封装件，其中，半导体管芯嵌入在模塑料层内，在模塑料层上方形成第二接触金属件并且在第二接触金属件上方形成多个底部封装件凸块，将顶部封装件安装在底部封装件上以形成多管芯结构，将多管芯结构放入具有内壁和外壁的托盘内，其中，内壁位于多管芯结构下面并且位于底部封装件的外边缘和多个底部封装件凸块的外边缘之间，并且在多管芯结构和托盘上沉积金属屏蔽层，其中，金属屏蔽层与至少一个接触金属件的暴露的边缘直接接触。
在一些实施例中，该方法还包括：在所述托盘上沉积所述金属屏蔽层，其中，所述金属屏蔽层位于所述多管芯结构的顶面和侧壁上，并且位于所述多管芯结构的底面的部分上。
在一些实施例中，所述多管芯结构是叠层封装结构；所述第一接触金属件和所述第二接触金属件是再分布线；以及所述托盘的所述外壁的高度大于所述托盘的所述内壁的高度。
在一些实施例中，该方法还包括：在将所述多管芯结构置于具有所述内部和所述外壁的所述托盘之前，在所述内壁的顶面上沉积防滑层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (1)

1.一种形成叠层封装结构的方法，包括：
形成半导体器件，所述半导体器件包括由模塑材料围绕的半导体管芯，其中，所述半导体器件的接触金属件具有暴露的边缘；
将所述半导体器件放入具有内壁和外壁的托盘内，其中，所述内壁位于所述半导体器件下面并且位于所述半导体器件的外边缘和所述半导体器件的凸块的外边缘之间；
在所述半导体器件和所述托盘上沉积金属屏蔽层，其中，所述金属屏蔽层与所述接触金属件的所述暴露的边缘直接接触；以及
将所述半导体器件与所述托盘分开。
CN201710191262.4A 2016-04-13 2017-03-28 叠层封装结构及其形成方法 Active CN107293518B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011073389.4A CN112233989A (zh) 2016-04-13 2017-03-28 叠层封装结构及其形成方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/097,445 US9761566B1 (en) 2016-04-13 2016-04-13 Multi-die structure and method of forming same
US15/097,445 2016-04-13

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202011073389.4A Division CN112233989A (zh) 2016-04-13 2017-03-28 叠层封装结构及其形成方法

Publications (2)

Publication Number Publication Date
CN107293518A true CN107293518A (zh) 2017-10-24
CN107293518B CN107293518B (zh) 2020-10-27

Family

ID=59752886

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710191262.4A Active CN107293518B (zh) 2016-04-13 2017-03-28 叠层封装结构及其形成方法
CN202011073389.4A Pending CN112233989A (zh) 2016-04-13 2017-03-28 叠层封装结构及其形成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202011073389.4A Pending CN112233989A (zh) 2016-04-13 2017-03-28 叠层封装结构及其形成方法

Country Status (2)

Country Link
US (2) US9761566B1 (zh)
CN (2) CN107293518B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111739810A (zh) * 2020-06-22 2020-10-02 矽磐微电子(重庆)有限公司 半导体封装方法及半导体装置
CN115312402A (zh) * 2021-05-07 2022-11-08 星科金朋私人有限公司 基于激光的重分布和多堆叠的封装

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102311084B1 (ko) * 2014-08-07 2021-10-12 인텔 코포레이션 패시브 평면형 디바이스를 갖는 rf 회로 장치 및 패시브 평면형 디바이스를 갖는 rf 회로 시스템
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10804119B2 (en) 2017-03-15 2020-10-13 STATS ChipPAC Pte. Ltd. Method of forming SIP module over film layer
US10510637B2 (en) * 2017-08-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Devices and methods for heat dissipation of semiconductor integrated circuits
KR102036762B1 (ko) * 2018-05-15 2019-10-28 주식회사 네패스 반도체 패키지
US20200098698A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Novel wafer level chip scale package (wlcsp), flip-chip chip scale package (fccsp), and fan out shielding concepts
JP7207927B2 (ja) * 2018-09-28 2023-01-18 株式会社ディスコ 半導体パッケージの製造方法
US20210111131A1 (en) * 2019-10-15 2021-04-15 Cirrus Logic International Semiconductor Ltd. Conformal shield for blocking light in an integrated circuit package
KR20220004326A (ko) * 2020-07-03 2022-01-11 삼성전기주식회사 기판 구조체
KR20220033800A (ko) 2020-09-10 2022-03-17 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233736A1 (en) * 2010-03-23 2011-09-29 Park Hyungsang Integrated circuit packaging system with encapsulation and method of manufacture thereof
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
CN103295986A (zh) * 2012-02-27 2013-09-11 台湾积体电路制造股份有限公司 形成用于堆叠封装件的连接件的机构
CN103972191A (zh) * 2013-01-31 2014-08-06 台湾积体电路制造股份有限公司 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838551A (en) * 1996-08-01 1998-11-17 Northern Telecom Limited Electronic package carrying an electronic component and assembly of mother board and electronic package
US7633170B2 (en) * 2005-01-05 2009-12-15 Advanced Semiconductor Engineering, Inc. Semiconductor device package and manufacturing method thereof
US7626247B2 (en) * 2005-12-22 2009-12-01 Atmel Corporation Electronic package with integral electromagnetic radiation shield and methods related thereto
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
US9123663B2 (en) * 2008-06-10 2015-09-01 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer grounded through metal pillars formed in peripheral region of the semiconductor
US9573801B2 (en) * 2011-09-13 2017-02-21 Texas Instruments Incorporated MEMS electrostatic actuator device for RF varactor applications
US8710640B2 (en) * 2011-12-14 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with heat slug and method of manufacture thereof
KR20140023112A (ko) * 2012-08-17 2014-02-26 삼성전자주식회사 반도체 패키지를 포함하는 전자 장치 및 그 제조 방법
CN103258817B (zh) * 2012-09-20 2016-08-03 日月光半导体制造股份有限公司 半导体封装结构及其制造方法
CN104051355B (zh) * 2013-03-15 2018-01-05 台湾积体电路制造股份有限公司 层叠封装结构及其形成方法
CN104051383B (zh) * 2013-03-15 2018-02-27 台湾积体电路制造股份有限公司 封装的半导体器件、封装半导体器件的方法以及PoP器件
US9754897B2 (en) * 2014-06-02 2017-09-05 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming electromagnetic (EM) shielding for LC circuits
US9478521B2 (en) * 2014-09-25 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package Structure
US10872879B2 (en) * 2015-11-12 2020-12-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and manufacturing method thereof
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US20110233736A1 (en) * 2010-03-23 2011-09-29 Park Hyungsang Integrated circuit packaging system with encapsulation and method of manufacture thereof
CN103295986A (zh) * 2012-02-27 2013-09-11 台湾积体电路制造股份有限公司 形成用于堆叠封装件的连接件的机构
CN103972191A (zh) * 2013-01-31 2014-08-06 台湾积体电路制造股份有限公司 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111739810A (zh) * 2020-06-22 2020-10-02 矽磐微电子(重庆)有限公司 半导体封装方法及半导体装置
WO2021258706A1 (zh) * 2020-06-22 2021-12-30 矽磐微电子(重庆)有限公司 半导体装置封装方法及半导体装置
CN115312402A (zh) * 2021-05-07 2022-11-08 星科金朋私人有限公司 基于激光的重分布和多堆叠的封装
US11862572B2 (en) 2021-05-07 2024-01-02 STATS ChipPAC Pte. Ltd. Laser-based redistribution and multi-stacked packages
CN115312402B (zh) * 2021-05-07 2024-04-26 星科金朋私人有限公司 基于激光的重分布和多堆叠的封装

Also Published As

Publication number Publication date
US9761566B1 (en) 2017-09-12
CN107293518B (zh) 2020-10-27
US20170373048A1 (en) 2017-12-28
US10553569B2 (en) 2020-02-04
CN112233989A (zh) 2021-01-15

Similar Documents

Publication Publication Date Title
CN107293518A (zh) 叠层封装结构及其形成方法
TWI702663B (zh) 半導體裝置及其製造方法
TWI591736B (zh) 積體電路封裝接墊及其形成方法
US9418969B2 (en) Packaged semiconductor devices and packaging methods
TWI608575B (zh) 半導體元件、半導體封裝及其製造方法
TWI402939B (zh) 包含一矽貫通電極之積體電路結構及形成該積體電路結構之方法
CN111883481B (zh) 3d封装件结构及其形成方法
CN105679741B (zh) 半导体封装件及其形成方法
CN107346766B (zh) 整合扇出型封装及其制造方法
US10325883B2 (en) Package-on-package structure and method
CN106653615A (zh) 封装件结构及其制造方法
TW201715676A (zh) 堆疊式積體電路結構
CN105679718A (zh) 半导体封装件及其形成方法
TWI528505B (zh) 半導體結構及其製造方法
TW201739032A (zh) 封裝結構
CN105321903A (zh) 具有重分布线的堆叠集成电路
TWI820351B (zh) 半導體封裝及其製造方法
CN106206499B (zh) 半导体器件和方法
KR102593562B1 (ko) 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
CN107017168A (zh) 连接件形成方法和封装的半导体器件
US11735571B2 (en) Semiconductor package including a redistribution structure
KR20210064034A (ko) 반도체 디바이스 및 제조 방법
US10276421B2 (en) Integrated fan-out package, integrated fan-out package array, and method of manufacturing integrated fan-out packages
JP2019009409A (ja) 半導体チップ
TW201539589A (zh) 形成半導體裝置之方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant