JP7207927B2 - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法 Download PDF

Info

Publication number
JP7207927B2
JP7207927B2 JP2018185537A JP2018185537A JP7207927B2 JP 7207927 B2 JP7207927 B2 JP 7207927B2 JP 2018185537 A JP2018185537 A JP 2018185537A JP 2018185537 A JP2018185537 A JP 2018185537A JP 7207927 B2 JP7207927 B2 JP 7207927B2
Authority
JP
Japan
Prior art keywords
semiconductor package
shield layer
manufacturing
forming step
sealant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018185537A
Other languages
English (en)
Other versions
JP2020057653A (ja
Inventor
秉得 張
ヨンソク キム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Priority to JP2018185537A priority Critical patent/JP7207927B2/ja
Priority to KR1020190106468A priority patent/KR102673421B1/ko
Priority to CN201910875437.2A priority patent/CN110970296B/zh
Priority to US16/580,072 priority patent/US11322476B2/en
Priority to TW108134682A priority patent/TWI820221B/zh
Publication of JP2020057653A publication Critical patent/JP2020057653A/ja
Application granted granted Critical
Publication of JP7207927B2 publication Critical patent/JP7207927B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7402—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00—Cutting or separating of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H10W42/261—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons characterised by their shapes or dispositions
    • H10W42/276—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons characterised by their shapes or dispositions the arrangements being on an external surface of the package, e.g. on the outer surface of an encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/657—Shapes or dispositions of interconnections on sidewalls or bottom surfaces of the package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/014—Manufacture or treatment using batch processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/114—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations
    • H10W74/117—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed by a substrate and the encapsulations the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P72/00—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof
    • H10P72/70—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping
    • H10P72/74—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support
    • H10P72/7416—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H10P72/7418—Handling or holding of wafers, substrates or devices during manufacture or treatment thereof for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. a chip mounting substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
    • H10W42/261—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons characterised by their shapes or dispositions
    • H10W42/271—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons characterised by their shapes or dispositions the arrangements being between stacked chips
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00—Marks applied to devices, e.g. for alignment or identification
    • H10W46/301—Marks applied to devices, e.g. for alignment or identification for alignment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/20—Configurations of stacked chips
    • H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Dicing (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)

Description

本発明は、半導体パッケージの製造方法に関する。
半導体パッケージ基板は、配線基板上に半導体チップが積層されその半導体チップが樹脂等の封止剤により封止されたものが一般的である（例えば、特許文献１参照）。しかし、近年、配線基板の半導体チップの反対側に接合する半田ボール横のスペースを有効活用するため半田ボールの間に更に半導体チップを設置し、配線基板の両側を封止剤で封止するという半導体パッケージ基板が出現している。
特願２０１７－０８４１０５号
配線基板の両面に半導体チップを設置する半導体パッケージ基板は、通常、個々の半導体パッケージに分割された後に、導電性のシールド層により被覆される。導電性のシールド層は、スパッタリングにより半導体パッケージの外表面上に形成される。前述したようにシールド層を形成する従来の半導体パッケージの製造方法は、以下の問題点がある。
個片化された半導体パッケージにシールド層を形成する場合、半導体パッケージの厚みが厚い分、ボトム側に十分な厚みのシールド層を形成しにくいとともにボトム側のシールド層の密着力が弱い傾向であった。又、スパッタリングの際に半導体パッケージを支持するスパッタリング用テープにもシールド層の成分が付くことで、スパッタリング後に半導体パッケージをスパッタリング用テープからピックアップする際にシールド層の剥がれやシールド層にバリが生じるなどの品質不良を引き起こす可能性があった。
しかしながら、配線基板の下側の半導体チップが、他の半導体チップに影響する電磁波を発生しないものであるか、配線基板内の金属からなる配線や実装用の半田ボールによって遮蔽される周波数の電磁波を発生させるものであれば、配線基板の上面を被覆して配線基板のグランドラインに接続するシールド層さえ形成されていれば、ボトム側全体に必ずしもシールド層を形成する必要はない。
また、前述したようにスパッタリングによりシールド層を形成する半導体パッケージの製造方法は、個片化された後の半導体パッケージが、スパッタリングの前に、個片化する際に支持されたダイシングテープからスパッタリング用テープに積み替えることが必要であったため、この積み替える作業が、個片化された半導体パッケージを１つずつ積み替える必要があり、所要工数が増加してしまう。よって、前述したようにスパッタリングによりシールド層を形成する半導体パッケージの製造方法は、製造に係る所要工数が増加してしまうという問題があった。また、個片化された半導体パッケージは、メッキプロセスによりシールド層が適用できないというデメリットもあった。
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、所要工数の増加を抑制することができる半導体パッケージの製造方法を提供することである。
上述した課題を解決し、目的を達成するために、本発明の半導体パッケージの製造方法は、複数の分割予定ラインで区画された配線基板の上面に複数の半導体チップがマウントされ、該配線基板の下面に複数の半田ボールがマウントされ、該下面に下面側半導体チップがマウントされ、該配線基板が絶縁性の絶縁板と該絶縁板の内部に設けられた導電性のグランドラインとを備え、両面が封止剤により封止された半導体パッケージ基板を該分割予定ラインに沿って分割し半導体パッケージを製造する半導体パッケージの製造方法であって、該上面側から少なくとも該配線基板に備わる該グランドラインを加工溝内に露出させる深さ以上で該半導体パッケージ基板を完全分割しない深さまで該分割予定ラインに沿って第１の切削手段で切り込み、該封止剤の少なくとも上面に第１の幅である加工溝を形成する溝形成工程と、該封止剤側上方から導電性材料で、該加工溝の側面及び該加工溝の底面及び該封止剤上面に該グランドラインに接続したシールド層を形成するシールド層形成工程と、該シールド層形成工程を実施した後に、第２の切削手段によって該加工溝に沿って該側面に形成されたシールド層を除去しない幅で切り込み、該半導体パッケージ基板を分割する分割工程と、を備える事を特徴とする。
また、前記半導体パッケージの製造方法は、該溝形成工程において、該加工溝は、上面の第１の幅が底面の第２の幅より大きく該加工溝の側面には傾斜が形成されても良い。
本願発明は、所要工数の増加を抑制することができるという効果を奏する。
図１は、実施形態１に係る半導体パッケージの製造方法により製造される半導体パッケージを模式的に示す断面図である。 図２は、実施形態１に係る半導体パッケージの製造方法により半導体パッケージに分割される半導体パッケージ基板の一部を示す平面図である。 図３は、図２中のＩＩＩ－ＩＩＩ線に沿う断面図である。 図４は、実施形態１に係る半導体パッケージの製造方法の流れを示すフローチャートである。 図５は、図４に示された半導体パッケージの製造方法の溝形成工程においてダイシングテープで半導体パッケージ基板を支持した状態を模式的に示す断面図である。 図６は、図４に示された半導体パッケージの製造方法の溝形成工程を模式的に示す断面図である。 図７は、図４に示された半導体パッケージの製造方法の溝形成工程後の半導体パッケージ基板を模式的に示す断面図である。 図８は、図４に示された半導体パッケージの製造方法の溝形成工程においてスパッタテープで半導体パッケージ基板を支持した状態を模式的に示す断面図である。 図９は、図４に示された半導体パッケージの製造方法のシールド層形成工程後の半導体パッケージ基板を模式的に示す断面図である。 図１０は、図４に示された半導体パッケージの製造方法の分割工程を模式的に示す断面図である。 図１１は、図４に示された半導体パッケージの製造方法の分割工程後の半導体パッケージ基板を模式的に示す断面図である。 図１２は、実施形態２に係る半導体パッケージの製造方法の溝形成工程においてダイシングテープで半導体パッケージ基板を支持した状態を模式的に示す断面図である。 図１３は、実施形態２に係る半導体パッケージの製造方法の分割工程を模式的に示す断面図である。 図１４は、実施形態２に係る半導体パッケージの製造方法の分割工程後の半導体パッケージ基板を模式的に示す断面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
〔実施形態１〕
本発明の実施形態１に係る半導体パッケージの製造方法を図面に基づいて説明する。図１は、実施形態１に係る半導体パッケージの製造方法により製造される半導体パッケージを模式的に示す断面図である。図２は、実施形態１に係る半導体パッケージの製造方法により半導体パッケージに分割される半導体パッケージ基板の一部を示す平面図である。図３は、図２中のＩＩＩ－ＩＩＩ線に沿う断面図である。図４は、実施形態１に係る半導体パッケージの製造方法の流れを示すフローチャートである。
実施形態１に係る半導体パッケージの製造方法は、図１に示す半導体パッケージを製造する方法である。実施形態１に係る半導体パッケージの製造方法により製造される半導体パッケージ１は、いわゆるＥＭＩ（Electro-Magnetic Interference）で遮断を要する全てのパッケージの半導体装置であり、外面のシールド層７によって周囲への電磁ノイズの漏洩を抑制するように構成されている。
半導体パッケージ１は、図１に示すように、配線基板（インターポーザ基板ともいう）２と、配線基板２の上面２１にマウントされた複数の半導体チップ３と、配線基板２の下面２２にマウントされた複数の半田ボール４と、下面２２にマウントされた下面側半導体チップ５と、配線基板２の上面２１及び下面２２を封止した封止剤６と、シールド層７とを備える。
配線基板２は、絶縁性の絶縁板２３と、絶縁板２３の内部に設けられたグランドライン２４とを備える。グランドライン２４は、配線基板２の絶縁板２３の内部に埋設され、導電性の金属により構成されている。また、配線基板２の上面２１及び下面２２には、半導体チップ３，５に接続される電極や各種配線が形成されている。
半導体チップ３及び下面側半導体チップ５は、ＩＣ（Integrated Circuit）又はＬＳＩ（Large Scale Integration）等を備える。実施形態１では、半導体チップ３は、配線基板２の上面２１に等間隔に九つマウントされ、下面側半導体チップ５は、配線基板２の下面２２の中央に一つマウントされている。また、実施形態１において、半導体チップ３は、下面に設けられた図示しない電極を配線基板２の上面２１に直接接続するフリップチップボンディングにより配線基板２の上面２１にマウントされる。また、実施形態１において、下面側半導体チップ５は、上面にワイヤ８の一端が接続され、配線基板２の下面にワイヤ８の他端が接続される、所謂ワイヤボンディングにより配線基板２の下面２２にマウントされる。半田ボール４は、導電性の金属により構成され、配線基板２の下面２２の下面側半導体チップ５の周囲に複数設けられている。半田ボール４は、下面側半導体チップ５からの電磁ノイズの周囲への漏洩を抑制する。
封止剤６は、絶縁性の合成樹脂により構成され、半導体チップ３、下面側半導体チップ５、ワイヤ８及び半田ボール４の配線基板２寄りの基端部を封止（被覆）している。封止剤６は、エポキシ樹脂、シリコーン樹脂、ウレタン樹脂、不飽和ポリエステル樹脂、アクリルウレタン樹脂、又はポリイミド樹脂等により構成される。また、半田ボール４の配線基板２から離れた側の先端部は、封止剤６の外に露出している。
シールド層７は、銅、チタン、ニッケル、金等のうち一つ以上導電性の金属により構成され、成膜された厚さ数μｍ以上の多層膜である。シールド層７は、配線基板２の上面２１と平行な封止剤６の上面６１、上面６１に連なり配線基板２よりも上面６１寄りの封止剤６の外側面６２、及び配線基板２の外側面２５上に形成されて、グランドライン２４と接続している。外側面６２は、上面６１から封止剤６の下面６３に向かうにしたがって徐々に半導体パッケージ１の外側に向かう方向に傾斜している。シールド層７は、配線基板２よりも封止剤６の下面６３側には形成されていない。また、実施形態１では、シールド層７は、配線基板２の外側面２５上に形成されているが、本発明では、グランドライン２４に接続されていれば、配線基板２のグランドライン２４よりも下面６３側に設けられていなくても良い。シールド層７は、半導体チップ３からの電磁ノイズの周囲への漏洩を抑制する。
前述した構成の半導体パッケージ１は、図２及び図３に示された半導体パッケージ基板１０を分割予定ライン１１に沿って分割されるとともにシールド層７が形成されて製造される。半導体パッケージ基板１０は、図２及び図３に示すように、複数の分割予定ライン１１で区画された配線基板２の上面２１に複数の半導体チップ３がマウントされ、配線基板２の下面２２に複数の半田ボール４がマウントされ、上面２１と下面２２との両面が封止剤６により封止されたものである。実施形態１では、半導体パッケージ基板１０は、配線基板２の上面２１の複数の分割予定ライン１１によって区画された各領域に半導体チップ３が九つマウントされ、複数の分割予定ライン１１によって区画された各領域の下面２２に下面側半導体チップ５が一つマウントされている。なお、図２及び図３に示された半導体パッケージ基板１０は、シールド層７が形成されていない。また、実施形態１では、半導体パッケージ基板１０は、図２及び図３に示すように、配線基板２の外縁部を露出した状態で封止剤６が半導体チップ６等を封止しており、配線基板２の外縁部の上面２１に後述する溝形成工程ＳＴ１と分割工程ＳＴ３とにおいてアライメントするためのアライメントマーク２６を形成している。なお、実施形態１では、アライメントマーク２６は、配線基板２の外縁部の上面２１に形成されているが、本発明では、配線基板２の外縁部の下面２２に形成されても良く、配線基板２の外縁部の上面２１と下面２２との双方に形成されても良い。
実施形態１に係る半導体パッケージの製造方法は、図２及び図３に示す半導体パッケージ基板１０を分割予定ライン１１に沿って分割しかつシールド層７を形成して、半導体パッケージ１を製造する方法である。半導体パッケージの製造方法は、図４に示すように、溝形成工程ＳＴ１と、シールド層形成工程ＳＴ２と、分割工程ＳＴ３とを備える。
（溝形成工程）
図５は、図４に示された半導体パッケージの製造方法の溝形成工程においてダイシングテープで半導体パッケージ基板を支持した状態を模式的に示す断面図である。図６は、図４に示された半導体パッケージの製造方法の溝形成工程を模式的に示す断面図である。図７は、図４に示された半導体パッケージの製造方法の溝形成工程後の半導体パッケージ基板を模式的に示す断面図である。
溝形成工程ＳＴ１は、上面２１側から少なくとも図５に示す配線基板２に備わるグランドライン２４を図６に示す加工溝９内に露出させる深さ以上で半導体パッケージ基板１０を完全分割しない深さまで分割予定ライン１１に沿って第１の切削手段である第１の切削ブレード１０１で切り込み、封止剤６の少なくとも上面６１に第１の幅９１である加工溝９を形成する工程である。
溝形成工程ＳＴ１で用いる第１の切削ブレード１０１は、切り刃１０２の厚さ方向の中央が外周側に突出しかつ外周に向かうにしたがって徐々に薄くなる断面台形型に形成されている。第１の切削ブレード１０１の切り刃１０２は、先端１０３が第１の切削ブレード１０１の軸心に沿って平坦に形成され、先端１０３から軸心に向かうにしたがって徐々に第１の切削ブレード１０１を厚くする方向に傾斜している。
実施形態１において、溝形成工程ＳＴ１では、図５に示すように、半導体パッケージ基板１０の平面形よりも大きなダイシングテープ２００を封止剤６の下面６３に貼着し、ダイシングテープ２００の外周縁に環状フレーム２０１を貼着する。溝形成工程ＳＴ１では、切削装置１００は、図６に示すように、チャックテーブル１０４の保持面１０５にダイシングテープ２００を介して半導体パッケージ基板１０の封止剤６の下面６３側を吸引保持する。溝形成工程ＳＴ１では、切削装置１００の図示しない赤外線カメラが半導体パッケージ基板１０の封止剤６の上面６１を撮像して、半導体パッケージ基板１０と第１の切削ブレード１０１との位置合わせを行なうアライメントを遂行する。なお、実施形態１において、アライメントは、配線基板２の上面２１の外縁部に形成されているアライメントマーク２６が封止剤６で封止されず露出しているので、アライメントマーク２６を基準に行う。
溝形成工程ＳＴ１では、切削装置１００は、図６に示すように、半導体パッケージ基板１０と第１の切削ブレード１０１とを分割予定ライン１１に沿って相対的に移動させながら第１の切削ブレード１０１を上面６１側から配線基板２のグランドライン２４に達するまで切り込ませて、半導体パッケージ基板１０の封止剤６の上面６１に断面略Ｖ字状の加工溝９を形成する。実施形態１の溝形成工程ＳＴ１では、切削装置１００は、第１の切削ブレード１０１を封止剤６の上面６１から配線基板２を分割し、かつ封止剤６の配線基板２よりも下面６３側には切り込まない深さまで切り込ませて加工溝９を形成する。
実施形態１において、溝形成工程ＳＴ１では、切削装置１００は、第１の切削ブレード１０１を配線基板２を分割する深さまで切り込ませるが、本発明では、配線基板２のグランドライン２４を加工溝９内に露出させる深さまで第１の切削ブレード１０１を切り込ませれば良く、半導体パッケージ基板１０を完全分割しなければ第１の切削ブレード１０１を封止剤６の配線基板２よりも下面６３側に切り込ませても良い。本発明では、半導体パッケージ基板１０を完全分割しない第１の切削ブレード１０１の切り込み深さとは、第１の切削ブレード１０１の先端１０３が下面６３から露出せずに、封止剤６内に位置する深さである。なお、半導体パッケージ基板１０の分割予定ライン１１の封止剤６に加工溝９が形成されると、加工溝９の側面９４は、前述した外側面６２と外側面２５とで構成される。
なお、溝形成工程ＳＴ１において、半導体パッケージ基板１０は、全ての分割予定ライン１１に加工溝９が形成される。加工溝９は、図７に示すように、第１の切削ブレード１０１の切り刃１０２の外形に沿って形成され、封止剤６の上面６１の第１の幅９１が、底面９２の第２の幅９３よりも大きく形成され、加工溝９の側面９４には、上面６１及び底面９２に対する傾斜が形成されている。半導体パッケージの製造方法は、図７に示すように、半導体パッケージ基板１０の全ての分割予定ライン１１の封止剤６の上面６１側に加工溝９を形成すると、シールド層形成工程ＳＴ２に進む。
（シールド層形成工程）
図８は、図４に示された半導体パッケージの製造方法の溝形成工程においてスパッタテープで半導体パッケージ基板を支持した状態を模式的に示す断面図である。図９は、図４に示された半導体パッケージの製造方法のシールド層形成工程後の半導体パッケージ基板を模式的に示す断面図である。
シールド層形成工程ＳＴ２は、封止剤６側上方から導電性材料である金属で、加工溝９の側面９４、加工溝９の底面９２及び封止剤６の上面６１にシールド層７を形成する工程である。シールド層形成工程ＳＴ２では、ダイシングテープ２００を半導体パッケージ基板１０の封止剤６の下面６３から剥がし、図８に示すように、半導体パッケージ基板１０の平面形よりも大きなスパッタテープ２１０を封止剤６の下面６３に貼着し、スパッタテープ２１０の外周縁に環状フレーム２１１を貼着する。
シールド層形成工程ＳＴ２では、容器内に半導体パッケージ基板１０を収容し、スパッタリングにより金属を封止剤６の上面６１側から半導体パッケージ基板１０に付着させてシールド層７を形成する。このように、実施形態１では、シールド層形成工程ＳＴ２は、所謂スパッタリングによりシールド層７を形成するが、本発明では、電気めっきによりシールド層７を形成しても良い。半導体パッケージの製造方法は、図９に示すように、シールド層７を形成すると、分割工程ＳＴ３に進む。なお、シールド層形成工程ＳＴ２後において、半導体パッケージ基板１０は、図９に示すように、全ての分割予定ライン１１に形成された加工溝９の側面９４、底面９２及び封止剤６の上面６１にシールド層７が形成される。
（分割工程）
図１０は、図４に示された半導体パッケージの製造方法の分割工程を模式的に示す断面図である。図１１は、図４に示された半導体パッケージの製造方法の分割工程後の半導体パッケージ基板を模式的に示す断面図である。
分割工程ＳＴ３は、シールド層形成工程ＳＴ２を実施した後に、第２の切削手段である第２の切削ブレード１１１によって加工溝９に沿って側面９４に形成されたシールド層７を除去しない幅で切り込み、半導体パッケージ基板１０を個々の半導体パッケージ１に分割する工程である。
分割工程ＳＴ３で用いる第２の切削ブレード１１１は、切り刃１１２の先端１１３が第２の切削ブレード１１１の軸心に沿って略平坦に形成されている。実施形態１において、第２の切削ブレード１１１の厚みは、加工溝９の底面９２における互いに隣り合う側面９４上のシールド層７間の間隔７１と等しく形成されているが、本発明では、加工溝９の側面９４のグランドライン２４上のシールド層７間の間隔７２よりも薄ければ良い。要するに、実施形態１では、シールド層７を除去しない幅は、加工溝９の底面９２における互いに隣り合う側面９４上のシールド層７間の間隔７１と等しいが、本発明では、加工溝９の側面９４のグランドライン２４上のシールド層７間の間隔７２以下であれば良い。即ち、本発明では、シールド層７を除去しない幅は、零を超えかつ加工溝９の側面９４のグランドライン２４上のシールド層７間の間隔７２以下であり、シールド層７のグランドライン２４と接続する部分が分割後に残存する幅である。
実施形態１において、分割工程ＳＴ３では、図１０に示すように、切削装置１１０は、チャックテーブル１１４の保持面１１５にスパッタテープ２１０を介して半導体パッケージ基板１０の封止剤６の下面６３側を吸引保持する。分割工程ＳＴ３では、切削装置１１０の図示しない撮像ユニットが半導体パッケージ基板１０の封止剤６の上面６１を撮像して、半導体パッケージ基板１０と第２の切削ブレード１１１との位置合わせを行なうアライメントを遂行する。なお、実施形態１において、アライメントは、配線基板２の上面２１の外縁部に形成されているアライメントマーク２６が封止剤６で封止されず露出しているので、アライメントマーク２６を基準に行う。また、分割工程ＳＴ３では、スパッタテープ２１０がダイシングに適さない場合はダイシングテープに貼り替えても良い。
分割工程ＳＴ３では、切削装置１１０は、半導体パッケージ基板１０と第２の切削ブレード１１１とを分割予定ライン１１に沿って相対的に移動させながら第２の切削ブレード１１１を上面６１側からスパッタテープ２１０に達するまで加工溝９の底面９２に切り込ませて、半導体パッケージ基板１０を個々の半導体パッケージ１に分割する。半導体パッケージの製造方法は、図１１に示すように、半導体パッケージ基板１０の全ての分割予定ライン１１の加工溝９の底面９２に第２の切削ブレード１１１を切り込ませると、終了する。なお、個々の分割された半導体パッケージ１は、周知のピックアップ装置等によって、スパッタテープ２１０からピックアップされる。
実施形態１に係る半導体パッケージの製造方法は、溝形成工程ＳＴ１において、半導体パッケージ基板１０を完全分割しない深さまで第１の切削ブレード１０１を切り込むので、シールド層形成工程ＳＴ２におけるシールド層７を形成するための所要時間を抑制できるとともに、ダイシングテープ２００からスパッタテープ２１０への半導体パッケージ基板１０の貼り換えに係る所要工数を抑制できる。その結果、半導体パッケージの製造方法は、所要工数の増加を抑制することができるという効果を奏する。
また、実施形態１に係る半導体パッケージの製造方法は、溝形成工程ＳＴ１において、半導体パッケージ基板１０を完全分割しない深さまで第１の切削ブレード１０１を切り込んで、シールド層形成工程ＳＴ２においてシールド層７を形成するので、シールド層７がスパッタテープ２１０に接触することを抑制できる。その結果、半導体パッケージの製造方法は、シールド層７の剥離、及びシールド層７のバリの発生を抑制することができる。
また、実施形態１に係る半導体パッケージの製造方法は、溝形成工程ＳＴ１において、半導体パッケージ基板１０を完全分割しない深さまで第１の切削ブレード１０１を切り込んで、シールド層形成工程ＳＴ２においてシールド層７を形成するので、シールド層７を下面６３の近傍まで形成することがない。その結果、実施形態１に係る半導体パッケージの製造方法は、シールド層７の厚みが特に下面６３近傍において薄くなることを抑制でき、シールド層７の封止剤６に対する密着力が弱くなることを抑制することができる。
なお、実施形態１に係る半導体パッケージの製造方法は、下面６３にスパッタテープ２１０を貼着した状態で分割工程ＳＴ３を実施したが、本発明では、下面６３からスパッタテープ２１０を剥がした後、下面６３にダイシングテープを貼着して分割工程ＳＴ３を実施しても良い。
〔実施形態２〕
本発明の実施形態２に係る半導体パッケージの製造方法を図面に基づいて説明する。図１２は、実施形態２に係る半導体パッケージの製造方法の溝形成工程においてダイシングテープで半導体パッケージ基板を支持した状態を模式的に示す断面図である。図１３は、実施形態２に係る半導体パッケージの製造方法の分割工程を模式的に示す断面図である。図１４は、実施形態２に係る半導体パッケージの製造方法の分割工程後の半導体パッケージ基板を模式的に示す断面図である。なお、図１２、図１３及び図１４は、実施形態１と同一部分に同一符号を付して説明を省略する。
実施形態２に係る半導体パッケージ基板の製造方法は、分割工程ＳＴ３が異なり、半導体パッケージ基板１０が、封止剤６で封止されずに露出した配線基板２の外縁部の上面２１と下面２２との双方にアライメントマーク２６が形成されていること以外、実施形態１と同じである。実施形態２に係る半導体パッケージ基板の製造方法の分割工程ＳＴ３では、図１２に示すように、半導体パッケージ基板１０の平面形よりも大きなダイシングテープ２２０を封止剤６の上面６１側に貼着し、ダイシングテープ２２０の外周縁に環状フレーム２２１を貼着するとともに、スパッタテープ２１０を半導体パッケージ基板１０の封止剤６の下面６３から剥がす。
実施形態２において、分割工程ＳＴ３では、図１３に示すように、切削装置１１０は、チャックテーブル１１４の保持面１１５にダイシングテープ２２０を介して半導体パッケージ基板１０の封止剤６の上面６１側を吸引保持する。分割工程ＳＴ３では、切削装置１１０の図示しない赤外線カメラが半導体パッケージ基板１０の封止剤６の下面６３を撮像して、半導体パッケージ基板１０と第２の切削ブレード１１１との位置合わせを行なうアライメントを遂行する。なお、実施形態２において、アライメントは、配線基板２の下面２２の外縁にアライメントマーク２６が形成され、そのアライメントマーク２６が封止剤６で封止されず露出しているので、アライメントマーク２６を基準に行う。
分割工程ＳＴ３では、切削装置１１０は、半導体パッケージ基板１０と第２の切削ブレード１１１とを分割予定ライン１１に沿って相対的に移動させながら第２の切削ブレード１１１を下面６３側から加工溝９の底面９２に達するまで切り込ませて、半導体パッケージ基板１０を個々の半導体パッケージ１に分割する。半導体パッケージの製造方法は、図１４に示すように、半導体パッケージ基板１０の全ての分割予定ライン１１の加工溝９の底面９２に第２の切削ブレード１１１を切り込ませると、終了する。なお、個々の分割された半導体パッケージ１は、周知のピックアップ装置等によって、ダイシングテープ２２０からピックアップされる。
実施形態２に係る半導体パッケージの製造方法は、溝形成工程ＳＴ１において、半導体パッケージ基板１０を完全分割しない深さまで第１の切削ブレード１０１を切り込むので、シールド層形成工程ＳＴ２におけるシールド層７を形成するための所要時間を抑制できるとともに、ダイシングテープ２００，２２０とスパッタテープ２１０との間で半導体パッケージ基板１０の貼り換えに係る所要工数を抑制できる。その結果、半導体パッケージの製造方法は、実施形態１と同様に、所要工数の増加を抑制することができるという効果を奏する。
また、実施形態２に係る半導体パッケージの製造方法は、溝形成工程ＳＴ１において、半導体パッケージ基板１０を完全分割しない深さまで第１の切削ブレード１０１を切り込んで、シールド層形成工程ＳＴ２においてシールド層７を形成するので、シールド層７がスパッタテープ２１０に接触することを抑制できる。その結果、半導体パッケージの製造方法は、実施形態１と同様に、シールド層７の剥離、及びシールド層７のバリの発生を抑制することができる。
なお、本発明は、上記実施形態等に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。例えば、配線基板２の外縁部の上面２１又は下面２２にアライメントマーク２６が形成されていない場合、及び配線基板２の外縁部を含めて上面２１及び下面２２の全体が封止剤６に封止されてアライメントマーク２６を検出できない場合には、切削装置１００，１１０は、溝形成工程ＳＴ１及び分割工程ＳＴ３において、赤外線カメラ又は撮像ユニットにより半導体パッケージ基板１０を撮像して、分割予定ライン１１又は加工溝９の底面９２を検出してアライメントを遂行しても良い。
１ 半導体パッケージ
２ 配線基板
３ 半導体チップ
４ 半田ボール
６ 封止剤
７ シールド層
９ 加工溝
１０ 半導体パッケージ基板
１１ 分割予定ライン
２１ 上面
２２ 下面
６１ 上面
９１ 第１の幅
９２ 底面
９３ 第２の幅
９４ 側面
１０１ 第１の切削ブレード（第１の切削手段）
１１１ 第２の切削ブレード（第２の切削手段）
ＳＴ１ 溝形成工程
ＳＴ２ シールド層形成工程
ＳＴ３ 分割工程

Claims (2)

  1. 複数の分割予定ラインで区画された配線基板の上面に複数の半導体チップがマウントされ、該配線基板の下面に複数の半田ボールがマウントされ、該下面に下面側半導体チップがマウントされ、該配線基板が絶縁性の絶縁板と該絶縁板の内部に設けられた導電性のグランドラインとを備え、両面が封止剤により封止された半導体パッケージ基板を該分割予定ラインに沿って分割し半導体パッケージを製造する半導体パッケージの製造方法であって、
    該上面側から少なくとも該配線基板に備わる該グランドラインを加工溝内に露出させる深さ以上で該半導体パッケージ基板を完全分割しない深さまで該分割予定ラインに沿って第１の切削手段で切り込み、該封止剤の少なくとも上面に第１の幅である加工溝を形成する溝形成工程と、
    該封止剤側上方から導電性材料で、該加工溝の側面及び該加工溝の底面及び該封止剤上面に該グランドラインに接続したシールド層を形成するシールド層形成工程と、
    該シールド層形成工程を実施した後に、第２の切削手段によって該加工溝に沿って該側面に形成されたシールド層を除去しない幅で切り込み、該半導体パッケージ基板を分割する分割工程と、
    を備える事を特徴とする、半導体パッケージの製造方法。
  2. 該溝形成工程において、
    該加工溝は、上面の第１の幅が底面の第２の幅より大きく該加工溝の側面には傾斜が形成されていることを特徴とする、請求項１に記載の半導体パッケージの製造方法。
JP2018185537A 2018-09-28 2018-09-28 半導体パッケージの製造方法 Active JP7207927B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018185537A JP7207927B2 (ja) 2018-09-28 2018-09-28 半導体パッケージの製造方法
KR1020190106468A KR102673421B1 (ko) 2018-09-28 2019-08-29 반도체 패키지의 제조 방법
CN201910875437.2A CN110970296B (zh) 2018-09-28 2019-09-17 半导体封装的制造方法
US16/580,072 US11322476B2 (en) 2018-09-28 2019-09-24 Manufacturing method of producing shielded individual semiconductor packages
TW108134682A TWI820221B (zh) 2018-09-28 2019-09-25 半導體封裝件之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018185537A JP7207927B2 (ja) 2018-09-28 2018-09-28 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2020057653A JP2020057653A (ja) 2020-04-09
JP7207927B2 true JP7207927B2 (ja) 2023-01-18

Family

ID=69946585

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018185537A Active JP7207927B2 (ja) 2018-09-28 2018-09-28 半導体パッケージの製造方法

Country Status (5)

Country Link
US (1) US11322476B2 (ja)
JP (1) JP7207927B2 (ja)
KR (1) KR102673421B1 (ja)
CN (1) CN110970296B (ja)
TW (1) TWI820221B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937741B2 (en) 2018-11-16 2021-03-02 STATS ChipPAC Pte. Ltd. Molded laser package with electromagnetic interference shield and method of making
US11901171B2 (en) * 2019-12-20 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated aligned stealth laser with blade and grinding apparatus for wafer edge trimming process
CN113001314A (zh) 2019-12-20 2021-06-22 台湾积体电路制造股份有限公司 执行晶片边缘修整工艺的方法
KR20220004326A (ko) * 2020-07-03 2022-01-11 삼성전기주식회사 기판 구조체
CN114005811B (zh) * 2021-07-20 2026-01-13 青岛歌尔智能传感器有限公司 双面塑封的屏蔽封装结构及其加工方法
JP2024039842A (ja) * 2022-09-12 2024-03-25 キオクシア株式会社 半導体装置、及び半導体装置の製造方法
KR102835089B1 (ko) * 2022-12-01 2025-07-16 한화엔엑스엠디 주식회사 기판 장치 및 이의 제조 방법
CN117476474B (zh) * 2023-12-21 2024-04-16 立芯科技(昆山)有限公司 一种半导体芯片表面溅镀的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351509A1 (en) 2015-06-01 2016-12-01 Rf Micro Devices, Inc. Wafer level fan-out with electromagnetic shielding
US20170373048A1 (en) 2016-04-13 2017-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Die Structure and Method for Forming Same
JP2018107408A (ja) 2016-12-28 2018-07-05 株式会社ディスコ 半導体パッケージの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4585661B2 (ja) * 2000-03-31 2010-11-24 キヤノン株式会社 電子光学系アレイ、荷電粒子線露光装置およびデバイス製造方法
JP2009033114A (ja) * 2007-06-29 2009-02-12 Tdk Corp 電子モジュール、及び電子モジュールの製造方法
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8084300B1 (en) * 2010-11-24 2011-12-27 Unisem (Mauritius) Holdings Limited RF shielding for a singulated laminate semiconductor device package
JP6714994B2 (ja) 2015-10-28 2020-07-01 株式会社竹中工務店 天井崩落警告機構
US10204883B2 (en) * 2016-02-02 2019-02-12 Taiwan Semidonductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10217716B2 (en) * 2016-09-12 2019-02-26 Mediatek Inc. Semiconductor package and method for fabricating the same
JP6832666B2 (ja) * 2016-09-30 2021-02-24 株式会社ディスコ 半導体パッケージの製造方法
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10636765B2 (en) * 2017-03-14 2020-04-28 STATS ChipPAC Pte. Ltd. System-in-package with double-sided molding
JP6974960B2 (ja) * 2017-04-21 2021-12-01 株式会社ディスコ 半導体パッケージの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160351509A1 (en) 2015-06-01 2016-12-01 Rf Micro Devices, Inc. Wafer level fan-out with electromagnetic shielding
US20170373048A1 (en) 2016-04-13 2017-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Die Structure and Method for Forming Same
JP2018107408A (ja) 2016-12-28 2018-07-05 株式会社ディスコ 半導体パッケージの製造方法

Also Published As

Publication number Publication date
US20200105715A1 (en) 2020-04-02
KR20200036737A (ko) 2020-04-07
KR102673421B1 (ko) 2024-06-07
TWI820221B (zh) 2023-11-01
CN110970296A (zh) 2020-04-07
US11322476B2 (en) 2022-05-03
CN110970296B (zh) 2025-01-14
JP2020057653A (ja) 2020-04-09
TW202013647A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
JP7207927B2 (ja) 半導体パッケージの製造方法
US9349694B2 (en) Method of manufacturing a semiconductor device
CN102074516B (zh) 半导体元件封装及其制作方法
CN110323182B (zh) 板状物的加工方法
US20070275543A1 (en) Manufacturing method of a semiconductor device
JP6076559B1 (ja) 半導体パッケージのｅｍｉシールド処理工法
US11387190B2 (en) Shielded electronic modules and methods of forming the same utilizing plating and double-cut singulation
JP2001127206A (ja) チップスケールパッケージの製造方法及びｉｃチップの製造方法
CN101958254A (zh) 芯片封装体及其制作方法
CN113793812A (zh) 一种扇出封装方法及扇出封装结构
JP6955918B2 (ja) 基板の加工方法
TWI741197B (zh) 半導體封裝件及半導體封裝件之製造方法
US11145515B2 (en) Manufacturing method of semiconductor device with attached film
CN105702664A (zh) 半导体封装构造及其制造方法
JP2002270720A (ja) 半導体装置およびその製造方法
JP2021118292A (ja) パッケージ基板の加工方法
CN110828444A (zh) 半导体装置及其制造方法
JP5286303B2 (ja) 半導体装置の製造方法
US20170084490A1 (en) Method for making ic with stepped sidewall and related ic devices
TWI777603B (zh) 半導體裝置
CN101131915A (zh) 一种具有保护层的封装结构及其封装方法
JP3222185U (ja) パッケージデバイス
JP2008251786A (ja) 半導体装置および半導体装置の製造方法
JP2003046031A (ja) Ｂｇａ型半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210707

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220906

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20221107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230105

R150 Certificate of patent or registration of utility model

Ref document number: 7207927

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250